TW501092B

TW501092B - System construction of semiconductor devices and liquid crystal display device module using the same

Info

Publication number: TW501092B
Application number: TW088119233A
Authority: TW
Inventors: Nobuhisa Sakaguchi; Shigeki Tamai
Original assignee: Sharp Kk
Priority date: 1998-11-20
Filing date: 1999-11-04
Publication date: 2002-09-01
Also published as: US6476789B1; KR20000035530A; KR100345913B1; JP2000165215A; JP3585749B2

Description

501092 五、發明說明（l) ' ---- ^ 發明之领域一 T t 5 5 2於一種多级串接（串級（C a s c a de))複數個相同之半導體裝置而成的爭導體裝置之系統構造，以及使用 A半守私衣置t系統構造的液晶顯示裝置模組。 ^ ^ 發明之背景么f甚用!ϋ f1 具示裝置模組中之半導體系統如圖10所示， ^ 1乍成曰將作為半導體裝置之源極驅動器LS I (大型積體 4，\晶片^ 1以及閘極驅動器LS I晶片52等搭載於TCP (帶子〜載封k ) 5 3上之構成。又，這些源極驅動器ls I晶片 51，及極驅動器LSI晶片52之輸出端子側，係藉由例如 ^C Γ·(广兴質導 C电膜（A n i s 〇 t r ο p i c Con du c t i v e F i 1 m ))，採熱刀G峻接著之方式，連接至各位於液晶面板54上未圖示之由1了〇 (鋼錫氧化物Indium Tin Oxide)所組成之端子上。 0又’在TCP 5 3與可撓性基板5 5之間，亦和上述源極驅動 ==1晶片51與閘極驅動器LSI晶片52之輸出端子側一樣，包氣相連接。籍此，一些要輸入上述源極驅動器L S I晶片 5 1的衫色影像資料（或稱數據）信號（r、G、b三種信號），以及各種要輸入源極驅動器LS 1晶片5 1和閘極驅動器LS I晶片5 2的控制信號和電源線等，即可透過可撓性基板5 5上之配纟泉’由控制器電路5 6，送到各源極驅動器LS I晶片5 1或閑極驅動器LSI晶片52。搭載有上述源極驅動器LSI晶片51之TCP 53在此設有八個’各別為第一源極驅動器、·…至第八源極驅動器，亦即成為一有八個相同之源極驅動器L S I晶片5 1串級連接

501092 五、發明說明（2) 者。又，閘極驅動而成者。

1 LS丨晶片5 2在此為一有二個串咬；查# 上述液晶面板5 4之像素數為8 〇〇像素X 3 X 6 0 0像素（閘極側）者。 [源極側] 上述第一源極骣動器至第八源極驅動器各別進行_ 6 階之顯不’且各别用以驅動1 0 0像素X 3 ( RG B)。色各源極驅動器之源極驅動器LS 1晶片5 1如圖1 1所示，包含有··移位暫存器電路6 1、資料閂鎖電路62、取樣記增^ 路63、維持記憶電路64、基準（或稱“參考”）電源產* =: 路65、D/A轉換器電路66、以及輸出電路67。兒該移位暫存器電路61係，以一由該控制器電路5 6之SSP I 端子褕Μ佼破爾入至該源極驅勤器[s I晶片5 1之端子s p i η ’且與影像資料信號R · G · β (信號）之水平同步信號取得同步之起始腺衝輸入信號SP I (信號），作為起始脈衝。又’之後’上述移位暫存器電路6丨即根據控制器電路5 6之 SCK端子所輪出之時脆信號ck (基準信號），來對該起始脈衝輸入信號S PI進行移位。在該移位暫存器電路6 1中被移位後之起始腺衝輸入信號 SP ί，會以其最末段之輸出作為起始脈衝輸出信號SP0，並由該源極驅動器L S I晶片5 1之S Ρ 〇 u t端子輸出，再被輸入至下一級之源極驅動器LS I晶片5 1之SP i η端子。又，該時脈信號CK亦被輸入CKin輸入端子，益由CKout輸出端子輸出，再被輸入至下一級源極驅動器L S I晶片5 1之CK i η端子0

第6頁

501092 五、發明說明（·Ό 上述起始脈衝輸八信敗S P I —蛊到圆1 0所示第八個移位暫存Ε中之源極珙勤：¾ L S丨品片5 1之移位暫存器電路6 1之最末段為止，都被同樣地移位“ 另一方而，控制Et路5ΰ之各LG.B瑞子所輸出之影像資料信. G . Β係由R . G . Β各六個位元所構成。這些影像資料信號R. G. B如圆1 1所示，分別由源極驅動器LS I晶片5 1之 R 1 - 6 i η端子、（；卜6 i η端子、B卜6 i η端子被並聯輸入，並在資料閃鎖電路G 2中被暫時閃鎖之後^即破送至取樣記憶電路63。取樣記憶電路6 3根據該移位暫存器電路6 1之各段輸出信號，而對分時送來之RG Β各6位元合計1 8位元的影像信號資料，加以取樣。取樣記憶電路63會將所取樣之影像信號資料加以記憶，直到控制器電路5 6之L S端子（參照本發明之說明圖圖3)所輪出之後述閂鎖信號L S被輪入為止。接著^这些影像信號資料被輸入維持記憶電路6 4 ^並在影像資料信號R. G. Β之一水平週期的資料被輸入維持記憶電路6 4後的一時點，為閂鎖信號LS所閂鎖。接著，維持記憶電路6 4在下一水平週期之資料被由取樣記憶電路6 3輸入維持記憶電路6 4之前將保持資料，且在這期間這些影像信號資料會被輸出。基準電源產生電路65係根據一由該控制器電路5 6之端子 Vref 1-9 (參照本發明之說明圖的圖3)所輸出並輸入至源極驅動器LSI晶片51之端子Vref 1-9的基準電壓，利用一例如電阻分壓之方式，使色階顯示用的6 4個準位電壓產

501092 五、發明說明（4) 生。 D/A轉換器電路66用以將数位的R. G. B各6位元的影像信號資料轉換為類比信號。然後，輪出電路6 7根據一由該控制器電路56輸出而被輸入源極驅動器LS 1晶片5 1之端子VLS 的電壓，放大6 4個準位的類比信號，再由輸出端子 X01〜X0 100、Y01〜Y0100、Z0 1〜Z0100輸出至該液晶面板54 之未示於圖中的端子。上述輸出端子X0、Y0、Z0各對應於各影像資料信號R. G. β，且各共有100個端子d又，源極驅動器LSI晶片51之端子Vcc與端子GND為用以供電給該源極驅動器LSI晶片51之電源用端子。又，在圖1 1中，省略緩衝器電路之記載。以上為64色階之源極驅動器之構成與勤作的說明。又，就閘極驅動器LS丨晶片5 2而言，基本上為一與源極驅動器LS I晶片5 1相同之構成，因而在此省略其說明。在如上所述之液晶顯示裝置模組中的半導體裝置之系統構造中，液晶顯示裝置之高像素數化、以及高解析能力化在進展者。藉由如此之高像素數化，源極驅動器L S I晶片 5 1以及閘極驅動器LS I晶片5 2將被要求能高速化影像資料信號R · G · B之傳送，亦即以高頻時脈來動作。此點在源極驅動器LS I晶片5 1側尤其比閘極驅動器LS I晶片5 2側還顯著。例如，源極側為8 0 0像素、閘極側為6 0 0像素時，時脈信號CI{約為65 MHz。在將上述高頻時脈信號CK透過撓性基板5 5送給各源極驅

501092 五、發明說明（5) 動器L S I晶片5 1時，漂浮電落將變大，且時脈波形平緩化而產生誤動作。因此，在圆10所示之半導體裝置之系統構造中，使相鄰TCP 53部份重奍來電連接配線，而且，時脈信號CK經由源極驅動器LS I晶片5 1内未圆示之緩衝器電路輸出，並被輸入至下一源極驅動E L S 1晶片5 1中。藉此，在第一至第八源極驅動器中所有中級連接在一起之源極驅動L S ί晶片51將依序收到時故ί 5说C Κ ° 使將這些相鄰T C P 5 3重登來連接配線之手法揭不於特開平6-36 84號公報（公開日：1 994年1月1 4日）中。在該場合，由於源極驅動器LS I晶片5 1間之漂浮電容相當小，波形之鈍化將受到減輕。然而，在二上述習知半導體裝置之系統構造，以及使用了該半導體裝置之系統構造的液晶顯示裝置模組中，為了時脈信號CK之高頻化，以及為了串級相同特性之I C晶片，將產生下述問題。一般而言，因時脈信號CK之上升時間（10%準位至90%準位所花時間）所致延遲時間t d 1，以及因下降時間（自9 0 % 準位至1 0 %準位所花時間）所致延遲時間t d 2設計成相同。例如，在以P通道型MOS (金氧半導體）和N通道型MOS所構成之時脈緩衝器電路中，擴大P通道型MOS之閘極寬度，作為增加驅動能力等之對策。然而，時脈信號CK在上升時之延遲時間t d 1以及下降時的延遲時間t d 2沒辦法完全相同，在製造後，通常會產生例如1 n s e c ·左右之特性上的不同。此外，因製程條件之

第9頁 501092 五、發明說明（6) 變動所致LS[臨界電壓Vtli會因個別LSI而有若干變化這一點亦加重該情形。實際上，上升時之延遲時間若約2 n s e c.左右，則下降時之延遲時間將約為3 n s e c .左右。若將複數個LS丨串級連級起來，並使其傳送信號，將產生如圖1 2所示之時序圖。亦即，每一個LS ί晶片1 nsec.的不同在相同特性之LSI 晶片連接成N個串級時，該不同將累積，而使延遲時間之不同變成1 n s e c . X N。於是’如圖1 2所示般’低準位期間將變窄。

如前所述，時脈信號C K若約6 5 Μ Η z，一個週期約1 5 nsec.，而工作（ci u t y )比若為5 0 %的話，低準位應為8 nsec. ° · ' 其中，若具有前述特性之源極驅動器LS 1晶片5 1八個串級連接在一起（N = 8 )，則最後一級之源極驅動器L S 1晶片5 1 内之時脈信號C K之低準位將僅分到1 n s e c .，這將無法磘保一時脈信號C K於要使源極驅動器L S I晶片5 1受到驅動所被要求之一低準位時間的最小容許時間。結果^源極驅動器LS 1晶片1將誤動作，並喪失穩定性而導致有損可靠度之情事。

進一步，在圖1 2中，對於第一源極驅動器之時脈信號C K 的輸入雖設定為工作比5 0%之波形，但在實際系統設計中，自控制器電路5 6，經撓性基板5 5之配線，至輸入第一源極驅動器這一條線的漂浮電容最大。此外，該自該控制器電路5 6經可撓性基板5 5之配線至輸入第一源極驅動器這

第10頁五、發明說明（7) 條線為一因LS 1之構裝形狀、設計等而有最大漂浮電容變動的部位。由於波形之鈍化或分散會加重前述源極驅動器LS I晶片 5 1間之累積’因而將極難保證其可靠度可達源極驅動器 LS I晶片5 1之最後一級。今後’由於高像素更被追及，該問題將更為嚴重。發明之概述麟，發=之目的在於提供一種於串級連接複數個相同半導版放，％丄可以防止誤動作或是動作停止等狀況而能建 =可靠度高之系統的半導體裝置之系統構造，以及利半導體裝置·之系統構造的液晶顯示裝置模組。 μ 為達成上述目的，本發明之半導體裝置之系統構造，串級連接有複數個具有相同特性之半導體裝置而成的： ¥體裝置之系統構造，其中各半導體裝置具特徵在於· 包含有一半週期延遲裝置，其使串級於該等複數個丰、體裝置而被傳送之傳送信號與基準信號，相對於各輪唬，延遲該基準信號之半個週期量後，才被輸出。，k 若將複數個具有相同特性之半導體褒置串級連、，例如起始脈衝信號或影像資料信卢 ^ 迎將寻基準#唬，串級至這些半導體梦乜唬伞道麵牯毋山姐我置而傳运之的話，扃々丰W裝置中將產生延遲。該延遲原本在信號盘 ^各之上升時與下降時都應該相同，然者 ’ϋ /、广準4號不相同。結果，在末端之半導體铲:k也延遲時間教同之累積，信號與基準信號之由於延遲時間不各低準位期間將縮短，而有

O:\61\61149.PTD 第II頁 501092 五、發明說明（8) 系統產生誤動作或動作停止之虞。然而，在本發明中，由於在各半導體裝置中設置一半週期延遲裝置，藉由該半週期延遲裝置，串級至複數個相串級連接之半導體裝置而被傳送之傳送信號與基準信號，將相對於各輸入信號，受延遲基準信號之半週期量，才被輸出。亦即，藉由使傳送信號與基準信號相對於輸入信號延遲基準信號之半週期量，在第奇數級之半導體裝置與第偶數級之半導體裝置中，傳送信號與基準信號之上升與下降將顛倒。因此，在各半導體裝置中，信號以及基準信號之延遲時間即使在信號之上升時與下降時有所不同，也可以相抵銷，而能作到不使延遲時間不同所致累增產生。結果，即使基準信號高速化，亦即例如時脈高速化，且即使半導體裝置之串級連接數增加，也可以將適當的時脈傳送至最末端之半導體裝置，並能棑除誤動作之原因。因此，在串級連接有特性相同之複數個半導體裝置時，將可以防止系統之誤動作或是動作停止等狀況，並能提供一可建構高可靠度系統的半導體裝置之系統構造。本發明之其它目的、特徵、以及優點藉由以下之敘述將相當清楚。又，本發明之有利點，在下述參照所附圖式之說明下將很明白。圖式之簡單說明圖1為一顯示本發明之半導體裝置之系統構造，以及利用該半導體裝置之系統構造的液晶顯示裝置模組之其中一

第12頁 501092 五、發明說明（9) 實施態樣者，且為一顯示源極驅勤器LS 1晶片之.構成的方塊圖。圖2為上述液晶顯示裝置模組中之半導體裝置之系統構造的概略平面圖。圖3為一顯示上述源極驅動器L S 1晶片中之控制器電路之各端子的說明圖。圖4 ( a )至4 ( ί )圖為上达弟奇數級源極·1¾動益中之源極驅動器LS 1晶片之各種信號的時序圖。圖5為上述各源極驅動器中之輸出入信號的時序圖。圖6 ( a )至6 (e )為上述各源極驅動器中之時脈信號之上升時與下降時之延遲狀況的時序圖。圖7為上述·液晶顯示裝置模組冲之液晶面板與TCP搭載狀態的概略裁面圖。圖8為一對上述液晶顯示裝置模組中之液晶面板上之各 TCP進行搭載之狀態的概略戠面圖。圖9為上述液晶顯示裝置模組中之閘極驅動器LS I晶片之構成的方塊圖。圖1 0為一顯示習知半導體裝置之系統構造，以及利用該半導體裝置之系統構造的液晶顯示裝置模組者，且為一顯示液晶顯示裝置模組中之半導體裝置之系統構造的概略平面圖。圖1 1為上述液晶顯示裝置模組中之源極驅動器L S I晶片之構成的方塊圖。圖1 2為一顯示上述各源極驅動器中之時脈信號的上升與

501092 五、發明說明（ίο) 下降時之延遲狀況的時序圖。發明之詳細說明本發明之實施例拫據圖1至圖9說明如下。本實施例之液晶顯示裝置模組中的半導體裝置之系統構造如圖2所示般，其作為半導體裝置之源極驅動器[s I晶片 1以及閘極驅動器L S丨晶片2被搭載於各TCP (膠帶承載封裝）上。在此，所謂TCP係指將LS I晶片張貼於膠帶薄片上而成的薄型封裝。 TCP3之輸出端子側如後述之圖7所示般，係透過例如ACF (異質性導電膜 Anisotropic Conductive Film) 4c，而被熱加壓接著於一設於液晶面板4之液晶玻璃基板4 a上由 IT 0 ( IS錫氧·化物）所構成之端子4 b上，進而與其電連接。另一方面，送給各源極驅動器L S I晶片1與閘極驅動器 L S 1晶片2之輸入側信號的往來，係如圖2所示般透過T C P配線與撓性基板5之配線進行。藉此，送給上述源極驅動器LS I晶片1之彩色影像資料信號R · G · B (各由6位元所組成之R · g · B三種信號），以及送給源極驅動器LSI晶片ί與閘極驅動器LS 1晶片2之各種控制p 號與電源線等，將由控制器電路6透過繞莫 1工· ° 線，而被供應至各源極驅動器L s I晶片广土板5上之配晶片2。另一方面，起始脈衝信號sp由^、閘極驅動裔L SI SSP1被輸入至第一源極驅動器之端子Sp"；制器電路6之端子 SPout輸出一起始脈衝輸出信號SP0，且、n。而且，由端子極驅動器之端子SP i η。惟，時脈信號CJ(破輪入至下一級源硬所當然可以透過

第14頁

501092 五、發明說明（11) 撓性基板5，然為求特別高速，在本f施例中係在不透過撓性基板5下進行配線。搭載上述源極驅動器LS丨晶片1之TCP3在本實施例中設有 8個，各設定為第一源極驅動E ...至第八源極驅動器。結果，八個相同之源極驅動器LS丨晶片1即成為串級連接在一起者；又，閘極驅動器L S丨晶片2在本實施例中構設成由二個串級連接在一起。上述液晶面板4之像素數為8 0 0像素X 3 ( R G B )[源極倒] X 6 0 0像素[ffl極側]，此等與習知技術所記載者相同。以下就上述構成之液晶顯示裝置模組中之各種信號與其流通路徑作一說明。首先，如_ 2與圖3所示，送給源極驅動器LS I晶片1之各由6位元組成的影像資料信號R. G . B、時脈信號CK、以及起始脈衝輸入信號S P 1等，由控制器電路6輪出，並通過撓性基板5上之配線以及TCP3之配線，而被輸入第一源極驅動器之源極驅動器L S I晶片1。在第一源極驅動中之源極驅動益L S 1晶片1所輸出之影像資料信號R. G. B再由圖1所示之端子Rl-6out、Gl-6out、 B1 - 6 o u t，透過撓性基板5，被輸入至下一級之第二源極驅動器中的源極驅動器LS I晶片1。又，同樣地，第一源極驅動器中之源極驅動器LS I晶片1 所輸出之起始脈衝輸出信號SP0亦由端子SPou t，被輸入至下一級之第二源極驅動器中的源極驅動器LS I晶片1。

又，時脈信號CK由第一源極驅動器中之源極驅動器L SI

501092 ΓΚ 、WC,) -*-- 片1的端子CKout輸出，並如圖2所矛如，τ : 板5,而直接送至下一級之第二源器LS丨晶片。士動益中的源極驅動以下，第二源極驅動為至第八源極轉和接。 ·卫&勁為依序同樣連上自第八源極驅動器之起始脈衝輸出信號sp〇通過換性基成5之配線，被輸入至控制器電路6之端子Μ”。

又，在源極驅動器LSI晶片1中之電源端子Vccm D 線、64位元色階顯示周電壓Vref丨_9、送給液曰’面施加電壓調整用電壓VLS以及閃鎖信號LS為共同sa ”空：器電路6 應至$ 一源極驅動器至第八二驅動益之各源極艇勤器LS I晶片1。- 另一方面，閘極驅動器LS丨晶片2亦同樣被搭載於代^ 上，且電連接至液晶面板4之端子與撓性基板5上。、，又，問極驅動器用時脈信號GCK以及閘極驅動器用起始脈衝信號GSP I，由控制器電路6，被輸入第一閘極驅=器之閘極驅動器LSI晶片2。此外’來自第一閘極驅動器之閘極驅動器用時脈信號 GCK’會如後述之圖9所示般，由端子GCKout被輸出，且閘極驅動器用起始脈衝信號GSP0由端子GSPout被輸出，且一同被輸入至下一級之第二閘極驅動器中。最後一級之第二閘極驅動器之閘極驅動器L S I晶片2所送出之閘極驅動器用起始脈衝信號GSP0被輸入控制器電路6。而且，閉極驅動器LSI晶片2之電源端子VCC、GND線、以及液晶面板施壓用

第16頁 501092 五、發明說明（13) 電壓Vref 1、2等為共通信號，並由控制器電路6，供應至各閘極驅動器LSI晶片2。像這樣，在本實施例中，於源極驅動器LS 1晶片1中，來自控制器電路6之時脈信號C K與起始脈衝輸入信號SP I在串級連接至各第一源極驅動器至第八源極驅動器下被輸出入，而且，影像資料信號R. G. B亦在串級連接至各第一源極驅動〜弟八源極驅動下被輸出入 c

又，在閘極驅動器LS I晶片2中，來自控制器電路6之閘極驅動器用時脈信號GCK以及閘極驅動器用起始脈衝信號 GSP 1在串級連接至各第一源極驅動器與第二閘極驅動器下被輸出入。因此，來自上述控制器電路6之送給源極驅勤器的起始脈衝輸入信號SP 1和影像資料信號R. G. B，以及來自控制器電路6之送給閘極驅動器的閘極驅動器用起始脈衝信號 GSP I，都是一些在串級至本發明之半導體裝置下被傳送之信號。又，來自控制器電路6之送給源極驅動器的時脈信號CK，以及來自控制器電路6之送給閘極驅動器的閘極驅動器用時脈信號GCK，則為在串級至本發明之半導體裝置下被傳送之基準信號。

其次’就源極驅動^§LSI晶片1之電路’根據圖1洋細說明。上述源極驅動器LS I晶片1為一用以進行6 4色階顯示者，且用以驅動1 0 0像素X 3 (R G B)。又，此點與習知技術所載者相同。

第17頁 501092 發明說明（Μ) 源極埏勤B L S丨品片丨之電路構成如阑丨所示，包含：移位暫存器奄路I 1、作為半週沏延遂裝咒與反相裝置的輸入反相緩衝E電路1 2、作為半過肋延遲裝i的時脈半週期延遲呢路1 3、资料閂鎖電路1 4、取樣記彳.¾電路1 5、作為半週期延遲裝E之時脈半週期延避電路1 G、維持記憶電路1 7、基準（或稱“參考”）電源產生電路U ' [)/ A轉換器電路 19、以及輸出電路20。又，與習知源極驅動器LS 1晶片不同之處在於：時脈信號CK由端子CKin被輸入之後，會通過輸入反相緩衝器電路 1 2、而在反相後成為移位暫存器電路1 1的時腺；起始酿衝 SP I信號在移位暫存器電路1 1被移位之後，於由端子SPou t 輸出前，經過一會使時膝延遲半週期的時蔽半週期延遲電路1 3後才被輪出；以及，將各6位元的影像資料信號R. G. B 中 I 寻皮’ίΐ 4 @ i $ 1 4 月·*】之 ia 5/¾ ，導入一和无W —樣會使時旅延遲半週期的時故半週期延遲電路1 6 中’再經過該時龄、半週期延遲笔路1 6 ^使其由端子 R 1 - 6 〇 u t、G1 - 6out、B1 - 6out 破輸出 ύ 在上述構成之源極驅動器L S 1晶片1中，如圖1所示，首先，時蔽信號C Κ 一由端子C K i η被輸入，時酿即在輸入反相緩衝器電路i 2中被反相’而成為時硫反相信號/ CK。接著，與影像資料信號R. G . B之水平同步信號同步之起始脈衝信號SP ί —由端子SP i η被輸入，將自一在該起始脈衝信號SPI之高準位期間被輸入之時脈反相信號/CK之最初下降緣開始，開始起始脈衝信號SP I之偏移。 111 111 i麗 li— —llaass-

HftwwnwHH» MiMi ilgnffiin Hiill 11 IIins齡醒s gli隱 Mil lilljjiiflliiiiiiii 苐18頁 501092 五、發明說明（15) 被:ΓΓΠί器所偏移之起始脈衝輸入信㈣會被時脈4·週期延遲電路13所延遲半始脈衝輸出信號SP0，咗由,山；ςρ + V 而成為起 Λ Λ亚由％子^01^輸出。該起始脈衝輸出k會破輪入下一個筮—调器⑶晶片U勺瑞子SPin。^ 一源極石動益中之源極驅動料信號u.B係由叫6個位元所構成脈k旅CK之下降緣同步，並由控制器電路6被輸入至第一源極驅動益中之源極驅動器LS丨晶片i的端子R1 _6i η、 G1-6U、Bl-Sin。這些影像資料信號R. G. β 路U被暫時F術…Μ，送至取樣記憶電路15、，門鎮 τ 4 ^ 6位元的〜像資料信號R . G . β除了被輸入資料閃鎖電路1 4外，並被輸入該传砗f 、Tt η貝 ..^ 〇 vu . X使時脈延避+週期的時脈半週期廷趣!路16。此外，這些影像資料信號U.B會經由該時脈牛迥期延逛電路16，而由端子Ri_6〇ut ' Gl_6〇ut、 B卜6〇ut輪出，並被分別輪入下一第二源極驅極驅動器LSU曰曰片1之端子二下，根據圖4( a)〜圖4⑴說明該時臉信號衝輸入信號SP1以及影像資料信號R. G_ β間之關俜。百先，一旦時脈信號CK被輸入（圖4(a))，即在輸入反相級^ =電路12中f相，而成為時脈反相信號/CK(圖4(d)) ^人自在β亥起始脈衝輸入信號SP 1之高準位期間之時脈反相信號/CK的最初下降緣開始，開始在ί位= 電路U中之起始脈衡信號SPI的偏移亡器所對應的lD請像素之資料⑽之各6位元動） 501092 五、發明說明（16) 被送出時，起始脈衝輸出信虼SP0亦被輸出。惟，該起始脈衝輸出信號SP0係自1 0 ϋ像素t讶料之最後段開始，才受一使時脈延遲半週期的時脈半週期5毛遲電路1 3所作用而延遲半個時脈週期（围4(c))。另一方面，影像f料信號K. (;. B亦在時脈半週期延遲電路16中被廷遲後才被輪出（圖4(f))。結果，在對第二源極驅動E進行輸入之時序中，即如圖 5所不’就時而言雖有時版反相信號/ C K被輸入’但被輸入第二源極驅動器中之源極驅動器L S I晶片1之端子SP i η的起始脈衝輸出信號S Ρ 0、以及影像資料信號R. G. Β，將因為在第一源極驅動器之時脈半週期延遲電路1 3以及時脈半週期延遲電路ί 6中，受延遲半個時脈週期，而會在一與時脈反相信號/ C Κ之下降緣同步之情形下，被輸入第二源極驅動器中之源極驅動器LS 1晶片1。因此，Β夺脈反相信號 / CΚ、起始脈衝輪出信號SP0、以及影像資料信號R. G. Β之相位，即變成與第一源極驅動器1相同。如上所述，屬第奇數個的第一源極驅動器、第三源極驅動器、第五源極驅動器、苐七源極驅動器，以及屬第偶數個的第二源極驅動器、第四源極驅動器、第六源極驅動器、第八源極驅動器中，由於各信號在各源極驅動器L S I 晶片1之輸入端子上的相位關係變得相同，因而就相位而言，只要以第一源極驅動器中之源極驅動器LS I晶片1的動作作考量即可。藉由上述時脈反相信號/ C Κ或時脈信號CK、起始脈衝輸

第20頁 501092 五、發明說明（17) 入信號S P [、以及彩像货料π虼[<.(;.B被輸八各源極驅動器 LSI晶片1中，如圈1所示，取樣；:己伉電路1 5將因為移位暫存器電路1 1之起始脈衝輸八信故SP I中未闽示之各級移位輸出信號，而對分時送來之彩像货料信號R.G.B各6位元總計1 8位元加以取樣，並記愧到閃鎖仡竑LS被輸入為止。這些影像信號資料接著被掄八保待記憶電路1 7，並於影像貪料k 5虎R . G . B之一水平期間的ΐί 4斗破輸入保持έ己憶電路1 7之時點，為閂鎖信號L S之下降緣所閂鎖保持。然後，保持記憶電路1 7會在下一水平期間之資料由取樣記憶電路 1 5被輸入至保持記憶電路1 7期間，保持該寅料’且於邊期間，這些影像信號資料會被輸出至後續之D/Α轉換器電路 19 ° ' - 此時，移位暫存器電路1 1以及取樣記憶電路1 5會進行下一水平期間之新影像資料信號R. G. B的取入。其次，基準電源產生電路1 8會根據該控制器電路6之端子V re f 1 - 9所輸出而被輸入至源極驅動器LS I晶片1之端子 V r e f 1 - 9的基準電壓，而使例如因電阻分壓而供色調顯示用的6 4位階電壓產生。 D/A轉換器電路1 9會將以數位且R. G. B各6位元送來之影像資料信號R . G . B轉換成類比信號。然後，輸出電路2 0會因為由源極驅動器LS I晶片1之施加電壓調整用端子VLS輸入之送給液晶面板4的電壓，而放大6 4個位階之類比信號，並將其由分別對應於R. G. β之輸出端子X01〜X010、 Υ01〜Υ010、Ζ01〜Ζ0100輸出至液晶面板4之未示於圖中的端

501092 五、發明說明（18) 子。又，在圖1中，源極驅動器LSI晶片1之端子Vcc以及端子 G N D為用以送電給該源極驅動器L S I晶片1的電源用端子。其次，就圖6 ( a )〜圖6 ( e )所示之時序圖，說明本系統構造中之時脈信號CK的動作。又，在此說明中，串級連接之第一源極驅動器〜第八源極驅動器為特性大略相同之源極驅動益L S I晶片1 ’亚將上升時之延遲時間設為t d 1 ’下降時之延遲時間設定為t d 2。時脈信號CK由該控制器電路6被輸入至第一源極驅動器。該時脈信號CK在第一源極驅動器内被反相，而成為時酸反相信號/ C K，再被輪入第二源極驅動器。以下，第奇數之第一源極驅動器、第三源極驅動器、苐五源極驅動器、第七源極驅動器中，將被輸入時脈信號CK ;第偶數之第二源極驅動器、第四源極驅動器、第六源極驅動器、第八源極驅動器中，將被輸入反相之時脈反相信號/ C: K。其中，例如，若以圖6 (c)所示之對第三源極驅動器之輸入階段來看的話，相對於來自控制器電路6之輸出（圖 6(a))，可知上升緣延遲t d 2 + t d 1，而下降緣則延遲 t dl+t d2〇亦即，t d 1和t d2雖然不同，但被輸入第奇數之第一源極驅動器、第三源極驅動器、第五源極驅動器、第七源極驅動器之時脈波形會被修正，而變成與控制器之輸出波形等同。因此，因為在串級連接中之延遲時間不同的累加情形不

第22頁 501092 五、發明說明（19) 存在，所以根據本實施例，即使時脈高速化、源極驅動器之串級連接數增加，也可以將適當的時脈傳送至身為最後一級源極驅動器的第八源極驅動器，而可以排除誤動作之原因。其中，該輸入反相緩衝器電路1 2通常可以用一例如作為反相器使用之P通道M0S與N通道M0S兩者合成之構成來實現。

又’時腺半週期延遲電路1 3、1 6在例如使羯D型正反器，且其輸入以一來自移位暫存器電路11之最後段的輸出，或是被輸入源極驅動器LS 1晶片1之影像資料信號 R. G. B作為輸入；而D型正反器之時脈以被輸入該源極驅動器L SI晶片1的時酿，或是進一步使輸入反相緩衝器之輸出反相而得之信號，來作為D正反器之時脈，將可以獲得所要之輸出。接者’由於只要將這些由源極驅動^§LSI晶片1之輸出端子輸出即可，因而可用簡單的電路來實現輸入反相緩衝器電路1 2與時脈半週期延遲電路1 3、1 6，且不會大幅增加電路數。以下，就本實施例所揭液晶顯示裝置模組之構造作說明。

在本實施例所揭液晶顯示裝置模組中，如同部份已說明者，TCP3之輸出端子側係如圖7所示般，透過例如ACF (異質性導電膜）4 c而被熱加壓接著於一由設於液晶面板4之液晶玻璃基板4a上之ΙΤ0 (銦錫氧化物）所構成之端子4b

第23頁 501092 五、發明說明（20) 上，而被電連接著。接著，就時脈信號而言，如圖2所示般，係在不透過撓性基板5下進行配線，這樣之作法如先前習知技術已說明般，係為了藉由使相鄰之T C P配線以瑞部相重叠連接，而電性連接在一起。又，為了連接配置於該源極驅動E L S I晶片1之側面方向的時敗信號C K之T C P配線3 a，係如圆8所示，於一作為液晶面板4之下破璃的液晶玻璃基板4 a上，配置一與像素闬端子同樣由1T 0所組成的源極驅動器連接同配線4 d (圖8顯示 2根之情形），並透過該ACF 4c，將TCP3向該液晶玻璃基板 4 a進行熱加壓接著。藉此，電性連接即被同時進行。又，今後’·，由於信號會進一步高速化，或者來自系統之小型化要求所致源極驅動器構裝區域之縮小化，其它信號線亦有可能不透過撓性基板5而以上述方法進行配線。進一步，使作為共同線之電源係屬、電壓Vre f係屬、閂鎖信號LS等所有信號如前面所述般由TCP配線3a傳導至TCP配線 3 a，而不用撓性基板5亦可。此場合下之共同信號與電源係屬之配線只要使用例如源極驅動器LS 1晶片1内之資料配線，並導通成由晶片之端子―晶片内之資料配線—晶片之端子TCP配線—下一晶片之端子即可。以上，雖就源極驅動器L S I晶片1作說明，然本手法亦可適用於閘極驅動器LS I晶片2。亦即，間極驅動器側現今雖非特別高速，但將來因高像素數化等而被高速化時，只要如圖9所示作即可。

501092 五、發明說明（21) 圖9所示之閘極驅動器ls丨晶片2包含：移位暫存器電路 3 1、輸入反相緩衝器電路3 2、時脈半週期延遲電路3 3、準位轉移電路3 4、以及輸出電路3 5。上述移位暫存器電路3 1會因為該作為閘極驅動器用時脈信號GCK之反相信號的閘極驅動器用時脈反相信號/GCK，而將根據影像資料信號p、. G · B之水平同步信號的起始脈衝加以移位’益輸出一用以選擇該液晶面板4之像素的選擇臉衝。準位轉移電路3 4為一用以將上述選擇脈衝，變換成進行液晶面板4之TFT (薄膜電晶體）之on/〇叮所需之電壓準位者。輸出电路35為一用以以内藏之未圖示輸出緩衝器電路’來對上述信號加以放大，並由輸出端子〇G丨〜〇Gn將其輸出至液晶面板4者。，該閘極驅動器LSI晶片2 f，雖因為手法與前述源極驅動器U I晶=1相同，而不再詳述，然和先前一樣，在閘極驅動器L+SI晶片2内部，藉由輸入反相緩衝器電路32 (半週期延遲裝置、反相裝置），使閘極驅動器用時相，而作為移位暫存器電路31之時脈。波GCk反 τ又，閘極驅動器用起始脈衝輸入信號GSP I於移位暫存器電路3 1中移位後，即在作為半週期延遲裝置之時脈半週期電路33中進行延遲，再由端子GSp〇ut輸出作為閘極驅動為·周起始脈衝輪出信號GSP0，並輸入至下一第二閘極驅動器中之間極驅動器LSI晶片2之GSPin端子者。輸入反相邊衝器電路32或是時脈半週期延遲電路μ之實

第25頁 501092 五、發明說明（22) 現手法，以及各種配線之配線方法等與先前在源極驅動器中之說明相同。又，到此為止所說明之輸入反相緩衝器電路1 2以及輸入反相緩衝器電路32雖設定為用以將時酿信號CK或閘極驅動器罔時派信號GCK予以反相，使之成為時脈反相信號/CK或是閘極驅動器用時脆反相信號/GCK者，然如此一來會成為一使時版信號C K延遲半週期者。因此，輸入反相緩衝器電路1 2以及輸入反相緩衝器電路3 2雖為一具有作為本發明之反相裝置之機能者，同時，亦具有一作為半週期延遲裝置之機能。又，至此為止所說明之時旅半週期延遲亦可為以下之情形。 · 時脈半週期延遲X(2n + 1) (n = 0，1，2，進一步，時脈半週期延遲電路1 3與時脈半週期延遲電路 1 6以及時脈半週期延遲電路3 3之設置部位，亦只要使各串級連接之源極驅動器LS I晶片1與各閘極驅動器LS I晶片2 之輸入階段，具有相同相位即可，其並不限於至目前為止所說明之部位。又，至此為止之說明雖舉單相時脈為例作說明，必要時亦不限於此，二相等多相時脈亦容易適用。進一步，在上述說明中，雖舉液晶顯示裝置模組為例作說明，然本實施例之驅動器並不限於液晶顯示裝置，只要串級連接有複數個相同之驅動器，並轉送一被串級而傳送之信號的裝置都可，例如，電漿顯示器等其它顯示裝置中之顯示裝置驅動電路中亦可適用。

第26頁 501092 五、發明說明（23) 以上，根據所說明之本實施例，在一 φ級連接複數個相同半導體裝置而成之系統構造中，由於籍由一較簡單之電路的追加，即可以自動修正該被φ級而傳送之信號波形，所以可以迴避系統之誤動作或是動作停止等狀況，並可以構建一可靠度高的系統。進而，在今後預料中之高像素數、高解析度之顯示裝置中，隨著信號的高速化以及串級半導體裝置的增加，將發揮更大的效杲。又，由於在前述最小容許時間等規格嚴格時發揮效杲，在低電壓驅動或使用溫度範圍擴大時亦有效，且用以實現液晶面板4週邊之小型化的系統設計或構裝設計亦變得容 « ：勿。 · 像這樣，在本實施例所揭半導體裝置之系統構造，亦即源極驅動器或閘極驅動器中，便串級連接著有複數個相同之源極驅動器LS I晶片1或閘極驅動器LS I晶片2。而且，這些源極驅動器LS I晶片1將串級連接各起始脈衝輸入信號SP 1，或是由影像資料信號R. G. B組成之信號，以及時脈信號CK所組成之基準信號，並傳送之。又，閘極驅動器LS I晶片2將串級並傳送各由閘極驅動器用起始脈衝信號GSP I所組成之信號，或是閘極驅動器用時脈信號G C K所組成之基準信號。這些起始脈衝輸入信號SP 1或是影像資料信號R. G . B以及時脈信號CK會在各源極驅動器LS I晶片1中產生延遲。另，閘極驅動器用起始脈衝信號GSP I以及閘極驅動器用時脈信

mm I!

第27頁 501092 五、發明說明（24) 號GCK，會在各閘極驅動器LS Ϊ晶片2中，產生延遲。這些延遲本來在信號或基準信號之上升與下降時應該是相同的，然在實際上這些延遲時間皆不相同；結果，末端之第八個源極驅動器之源極驅動器L S I晶片1，或是第二閘極驅動器之閘極驅動器L S 1晶片2中，將因為延遲時間不同之累積，而使信號與基準信號之各低準位期間變短，系統因而有產生誤動作或是動作停止等之虞。然而，在本實施例中，由於在各源極驅動器L S I晶片1 中，設有輸入反相緩衝器電路1 2與時脈半週期延遲電路 1 3、1 6，因而透過這些輸入反相緩衝器電路1 2與時脈半週期延遲電路1 3、1 6，串級至複數個串級連接之源極驅動器 LS I晶片1上‘被傳送之信號以及基準信號，將相對於彼等之各個輸入信號，延遲時脈信號C K之半週期量，才被輸出。亦即，藉由使起始脈衝輸入信號SP I，或是影像資料信號R. G. B所組成之信號，以及時脈信號CK所組成之基準信號，相對於輸入信號，延遲該時脈信號CK之半週期量，在第奇數個源極驅動器LS 1晶片1與第偶數個源極驅動器L S I 晶片1中，信號與基準信號之上升時和下降時間將顛倒。藉此，各源極驅動器LS I晶片1中之信號與基準信號的延遲時間，在信號上升與下降時即使不同，亦會相抵消而不會使延遲時間之不同產生累積。結果，即使時脈信號CK被高速化，且源極驅動器LS I晶片1之串級連接數增加，也可以將適當的時脈傳送至最末端之第八個源極驅動器之源極驅動器LS I晶片1，而可以排

501092 五、發明說明（25) 除誤動作的原因。又，這點對於閘極驅勤E LS丨品片2亦一樣。因此，當串級連接複数個相同的源極驅動器L S I晶片1或閘極驅動器L S I晶片2時，將可以迴避系統之誤動作或動作停止等狀況，而可提供一可違構出一高可靠度系統的源極驅動為L S 1晶片1與間極驅動巧L S [晶片2之乐統構造 ° 又，在本實施例中的半導體裝置之系統構造中，由於設有一輸入反相緩衝器電路1 2，來使串級至源極驅動器L SI 晶片1而被傳送之時脈信號C K，相對於輸入信號反相，因而時脈信號C K將因為該輸入反相緩衝器電路1 2使其相對於輸入信號反相，而相對於輸入信號，延遲時脈信號CK的半 1囡週期虿。仆即，稽田汉和玖B于；^怡5虎LIV，仆以1之册、信號CK延遲半週期量，最終仍可以獲得一同於延遲基準信號半個週期量所得的效果。因此，在半週期延遲裝置中，可以單純地對起始脈衝輸入信號SP I或是影像資料信號R. G . B等信號，延遲基準信號的半個週期量，或是藉由以輸入反相緩衝器電路1 2所致之時腧信號CK的反相，來廷遲半個時脈信號CK週期量。是以，·藉由以此來使起始脈衝輸入信號SP I和影像資料信號R . G. B以及時派信號C k ’相對於輸入信號，延遲时脈信號CK的半週期量，將可以在第奇數個源極驅動器LS I晶片1與第偶數個源極驅動器L SI晶片1中，顛倒起始脈衝輸入信號S P I和影像資料信號R , G. B以及時脈信號C K之上升時段與下降時段。據此，在各源極驅動器L S I晶片1中，即使

第29頁 501092 五、發明說明（26) 起始脈衝輸入信號SP丨和彩像Θ料β ^R.G.B以及時脈信號 CK之延遲時間，在信竑之上什卟段輿下降時段有所不同，也可以相抵消而不會使延遲時間之不同產生累積。結果，即使時脆信號C K高速化，且源極驅i/；ELS丨晶片1之串級連接數增加，也可以將適當的時敗傅送到最末端的第八源極驅動器的源極驅動器LS丨晶片1，而能棑除誤動作的原因。又，上述事項在閑極驅動器L S I晶片2中亦一樣，半週期延遲裝置係由一會使閑極驿動E用起始脈衝信號GSP I延遲的時脈半週期延遲電路3 3、以及一會使閘極驅動器用時脈信號G C K反相的輸入反相緩衝器電路3 2所組成。藉此，即使閘極驅動器用時脈信號G C K高速化，且閘極驅動器L S I晶片2的串級連‘·接數增加，也可以·將適當的時脈傳送至最末端的第二閘極驅動器的閘極驅動器L S 1晶片2，並可以棑除誤動作的原因。又，輪入反相緩衝器電路1 2為一僅使時脈信號CK反相者，另一方面，輸入反相緩衝器電路3 2亦為一僅使閘極驅動器用時脈信號GCK反相者。因此，這些輸入反相緩衝器電路1 2與輸入反相緩衝器電路3 2之裝置構成亦相當簡單。因此，於串級連接複數個相同的源極驅動器L S I晶片1與闊極驅動為L S I晶片2時，將可以用fa纟早的構成’迴避乐統的誤動作或動作停止等狀況，並可以提供一可以建構出可靠度高之系統的半導體裝置之系統構造。又，在本實施例之半導體裝置之系統構造中，串級於該等被串級連接之複數個相同的源極驅動器LS I晶片1而被傳

第30頁 501092 五、發明說明（27) 送之起始脈衝輸入信號SPI和影像f料信號R. G. B等信號，在各第一源極驅動器至第八源極驅動器的源極驅動器L S I 晶片1中的輸岀入相位相同。結果，由於在各個源極驅動器L S I晶片1中’被举級傳送之起始脈衝輸入信號SP丨以及影像資料信號R. G . B等信號的輸出入相位切齊，將可以確實地迴避系統的誤動作或動作停土等狀況1亚可以提供一可以建構出南可靠度乐統的半導體裝置之系統構造。又’在本實施例之半导體裝置之糸統構造中’被串級連接之複數個相同的源極驅動器LS丨晶片1以及閘極驅動器 L S 1晶片2為用以構成顯示裝置驅動電路者。結果，在顯示裝置驅勤電路中，當串級連接複數個相同的源極驅動器L S ί晶片1與閘極驅動器tl S I晶片2時，可以迴避系統之誤動作或動作停止等狀況，且可以提供一可以建構出高可靠度系統的半導體裝置之系統構造。又，在本實施例之半導體裝置的系統構造中，顯示裝置驅動電路作為一液晶顯示裝置驅動電路。結果，在作為顯示裝置驅動電路之液晶顯示裝置驅動電路中，於串級連接複數個相同的源極驅動器LS I晶片1與閘極驅動器LS I晶片2時，將可以迴避系統的誤動作或動作停止等狀況，並可以提供一可以建構出高可靠度系統的半導體裝置之系統構造。又，在本實施例之半導體裝置之系統構造中，液晶顯示裝置驅動電路作為源極驅動器。

501092 五、發明說明（28) 亦即，在第一源極驅動E至第八源極驅動器中，為了高速化影像資料信號R.G.B之傅送，時脈信號的CK的高速度化將被要求，尤其在末端之第八源極驅動器中的源極驅動器LS1晶片1，將因延遲時間的累積，而使一由起始脈衝輸入信號SP 1和影像f料信G . B等信號以及時脈信號C K所組成之基準信號的各低準位期間變短，且系統易產生誤動作或動作停止等。因此，藉由在第一源極驅動器至第八源極驅動器中，採用本半導體裝置之系統構造，在作為液晶顯示裝置驅動電路的源極驅動器中，於•級連接複數個相同的源極驅動器 L S 1晶片1時，將可以高速傳送影像資料信號R. G . B，而可以适避系統的誤勤作或是動作停止等狀況，並可以提供一可建構高可靠度系統的半導體裝置之系統構造。又，使用了本實施例所揭半導體裝置之系統構造的液晶顯示裝置模組，係由一用以構成顯示裝置驅動電路，或是該顯示裝置驅動電路係液晶顯示裝置驅動電路的半導體裝置之系統構造所組成。結果，於串級連接複數個相同的源極驅動器L SI晶片1與閘極驅動器L S 1晶片2時，將可以迴避系統之誤動作或動作停止等狀況，並可以提供一使用了一可以建構出高可靠度系統的半導體裝置之系統構造的液晶顯示裝置模組。如上所述，本發明之第一個半導體裝置之系統構造係一具有複數個相同的半導體裝置_級連接在一起，且串級至這些半導體裝置而被傳送之例如起始脈衝信號或是影像資

苐32頁 501092 五、發明說明（29) 料信號等信號以及時酿信號等基準信號，會在各半導體裝置中產生延遲，且該延遲時間在信號之上升時與下降時有所不同的半導體裝置之系統構造，其特徵在於在各半導體裝置中設有一半週期延遲裝置，其使在串級至上逑複數個串級連接之半導體裝置下被傳送的信號和基準信號，相對於各輸入信號^延遲基準信號之半週期量2 亦即，若串級連接複數個相同的半導體裝置，並將例如起始臉衝信號或影像資料信號等信说，以及時腺信號等基半 Air 5 為士厶竹 rz r-t- ,!t 5¾ βι«» 4士 -r-. /ih ，*/ u、 . 备々七；昝 a* H 七千’ia Wu T 、双王攻公卞守m衣 Jl nu Ίψ W'J '^5 ，十t分卞守*组衣置中會產生延遲。該延遲本來在信號與基準信號之上升時段與下降時段應該相同的，然實際上其延邏時間有異；結果，在末端丰導體裝置中，由於延邏時間不同之累積，信號與基準信號之各低準位期間將變短，且系統有產生誤動作或動作停止之虞。但是，在本發明中，由於各半導體裝置中設有半週期延遲裝置，藉由該半週期延遲裝置，•級至複數個串級連接之半導體裝置上而被傳輸的信號與基準信號，將相對於各個輸入信號，受延遲該基準信號的丰週期量，才被輸出。亦即，藉由使信號與基準信號，相對於輸入信號，延遲半個基準信號週期量，在第奇數個半導體裝置與第偶數個半導體裝置中，將可以顛倒信號與基準信號的上升時間與下降時間。據此，在各半導體裝置中，信號與基準信號在其上升時與下降時之延遲時間即使不同，亦會相抵而不會使延遲時間之不同產生累積。結果，基準信號即使被高速

第33頁 501092 五、發明說明（30) 化，亦即例如時酸高速化，且即使半導體裝置之串級連接數增加，亦可以將適當時脈，傳送至最末端的半導體裝置，並能排除誤動作的原因。因此，於串級連接有複數個相同的半導體裝置時，將可以迴避系統的誤動作或是動作停止等狀況，並可以提供一可以建構出高可靠度系統的半導體裝置之系統構造。

本發明之第二個半導體裝置之系統構造為一具有複數個相同的半導體裝置串級連接在一起，且争級至這些半導體裝置而被傳輸之信號與基準信號，會在各半導體裝置中產生延遲，且該延遲時間在信號上升時與下降時不同的系統構造，其特徵在於：在各半導體裝置中設有一半週期延遲裝置，其使舉級至上述複數個Φ級連接之半導體裝置上而被傳輸的信號和基準信號，相對於各輸入信號，延遲該基準信號之半週期量，且該半週期延遲裝置具有一用以使串級至該半導體裝置而被傳送之基準信號相對於輸入信號反相的反相裝置。

亦即，若串級連接複數個相同的半導體裝置，並將例如起始脈衝信號或影像資料信號等信號，以及時脈信號等基準信號串級至這些半導體裝置來進行傳送的話，在各半導體裝置中會產生延遲。該延遲本來在信號與基準信號之上升時與下降時應該相同的，然實際上其延遲時間有異；結果，在末端之半導體裝置中，由於延遲時間不同之累積，信號與基準信號之各低準位期間將變短，且系統有產生誤動作或動作停止之虞。

第34頁

但是，在遲裝置，藉之半導體裝輸入信號，又’由於該裝置而被傳置’就該基號党到反相量。亦即，基準信號週號週期量一因此，在個基準信號反相，而使而且，藉受延遲半個偶數個半導與下降。據上升時與下延遲時間之結果，基即使半導體傳輸至最末又，由於本發明由該半置上而受延遲半週期送之基準信號，將相 I皆由使期量， :樣的效半週期週期量基準信由使信基準信體裝置此，在降時之不同產準信號裝置之端的半反相裝中，由於週期延遲被傳送的該基準信延遲裝置準信號相而言，藉對於輸入基準信號且最後可果。延遲裝置 ’亦可以號受延遲號與基準號週期量中，將可各半導體延遲時間生累積。即使高速串級連接導體裝置置僅使基各半導裝置，信號與號的半具有一體裝置串級至基準信週期量用以使入信號裝置使延遲半對於輸由反相信號受受到反相，亦以獲得一與受中設有半複數個串说將相對 ’才被輸串級至該反相的反之相對於個基準信可使其延延遲半個胡延級連接於各個出。半導體相裝輸入信號週期遲半個基準信中’可以純粹使信號受延遲半藉由以反相裝置來使基準信號半個基準信號週期量。 ~ 4吕號依此方式相對於輸入信號 ’在第奇數個半導體裝置與第以顛倒彳§號與基準信號的上升裝置中’信號與基準信號在其即使不同，亦會相抵而不會使化，亦即例如時脈高速化，且數增加，亦可以將適當時脈，，並能排除誤動作的原因。準信號反相’裝置構成亦相當

O:\61\61149.PTD 第35頁 — 501092 五、發明說明（32) 簡取。因此，於申級連接有奴數個相同的半導體裝置時，以迴避系統的誤動作或是軔作停止等狀況，並可以右可建構出高可靠度系統的半導體裝昱之系統構造。本發明之第三種半導體裴置之系統構造為一種上封或第二種之半導想裝置之系統構造，其特徵在於相到數個率級連接之相同半導髅裝置而被串级傳送之信號輸出入各半導趙裝置時之相位相同。根據上述發明’相對於複數個串級連接之相同半導 :而被串級傳送之信號，在輸出入各半導體裝置時之另皆才目同。 j果，巧個半導體襄置中，·由於被串級傳送之信作停止等狀況，並可以提；乂也=系統之誤動作或導體裝置之系統構造。、了建構—南可靠度系統本發明之第四半導體裝置二、或第三種半導體裝置==造為'述第-、接之複數個相同半導體裝署^ •，其特啟在於串者。、夏為用以構成顯示裝置驅動根據上述發明，串級遠以構成顯示裝置驅動電路：，複數個相同半導體裝置 _結二’在顯示裝置驅動電路一本；=;半導體裝置之系統構造中可得之本發明之第五種半導體裝置之系統構造為在將可 ί供一 ;第一 •於複 •，在體裝相位號的是動的半第級連電路為用、第田不〇四種 501092 五、發明說明（33) 半導體裝置之系統構造中，具特徵在於該顯示裝置驅動電路係一液晶顯示裝置驅動電路。根據上述發明，顯示裝置驅動電路將為液晶顯示裝置驅動電路。結果，在作為顯示裝置驅動電路之液晶顯示裝置驅動電路中，即可獲得第一、第二或第三種半導體裝置之系統構造中所得之作用效果。本發明之第六種半導體裝置之系統構造為在上述第五種半導體裝置之系統構造中，具特徵在於該液晶顯示裝置驅動電路為源極驅動器。根據上述發明，該液晶顯示裝置驅動電路將為源極驅動哭〇 : - ασ 亦即，在源極驅動器中，由於基準信號因為影像資料信號傳送的高速化而被要求高速化，尤其是，在末端之半導體裝置中，由於延遲時間不同之累積，信號與基準信號之各低準位期間將變短，系統即易於產生誤動作或動作停止等。因此，藉由在源極驅動器中採用本半導體裝置之系統構造，於作為液晶顯示裝置驅動電路之源極驅動器中，當串級連接複數個相同的源極驅動器時，即可以高速傳送影像資料信號，並能迴避系統之誤動作或動作停止等狀況，並能提供一可建構高可靠度系統的半導體裝置之系統構造。一應用了本發明之第七種半導體裝置之系統構造的液晶顯示裝置模組具特徵在於使用了上述第四或第五種半導體

第37頁 501092 五、發明說明（34) 裝置之系統構造。根據上述發明，液晶顯示裝1模組係由上述第四或第五種半導體裝置之系統構造組成，亦即相串級連接之複數個相同半導體裝置係由用以構成顯示裝置驅動電路者，或者該顯示裝置驅動電路為液晶顯示裝置驅動電路之半導體裝置之系統構造所組成者。結果，於串級連接複數個相同的半導體裝置時，即可迴避系統之誤動作或動作停止等狀況，並能提供一使周了一可建構出高可靠度系統之半導體裝置之系統構造的液晶顯示裝置模組。在發明之詳細說明櫚中之具體實施態樣或實施例至多僅為用以闡明本發明之技術内容者，並非用以限定於該等具體例而受到狹義解釋者，且為在本發明之精神以及以下所載申請專利範圍之範圍内可進行各種變更者。圖式符號之說明 1 源極驅動器L S I晶片（半導體裝置） 2 閘極驅動器LS1晶片（半導體裝置）

3 TCP 4 液晶面板 5 繞性基极 6 控制器電路 12 輸八反相緩衝器電路（半週期延遲裝置、反相裝 CR 、 JL ) 1 2 女 iJrf- 士 tie * P*? tPC» %rO llr-i ，， · p 七 \ 1 tD 叫·朋干避朋地避电給、干避朋把避枚罝）

B

Blipippe kii隱

I B丨丨 BI i 圓弟38貝 501092

五、發明說明（35) 3 2 w入反相緩衝E電路（半週期延遂裝置 rrtT 、 K ) 33 R. G. B CK /CK SPI GCK /GCK GSPI 反相裝時脈半週期延遲電路（半週期延遲裝置）影像货料信號（信號）時脈信號（基举信號）時脈反相信號^ (基準信號）起始脈衝輸入信號（信號）閑極驅動器用時腧信號（基準信號）閑極驅動器闬時腧反相信號（基準信號）極駆動E用起始脈衝輸入信號（信號） | wmmmmmmMmmmmiii r晨職驟繼謝m«mimmmmmm mmrnM» 哪獅娜隱爾_腿麗第39頁

Claims

501092 六、申請專利範圍 1 ^ <. ：片 Ki lim 1.14- TtfM %Μ Λ I U· % Λ 备备 I .k.1 a ^X— I 一》rTI J M 1 · 一愧干守m ^ i，L 4 ,千、π構边，丹田後ί到兴负>m h行性之半導體裝置串級連接而成，其中：各半導體裝置含奋一半週期延遲裝置，其兩以使串級連接至該等複敖半導恝而被傳送之傳送信號與基準信號，相對於彼等各輸入信號，延遲該基準信號之半個週期量，才被輸出。 2 ·如申請專利範園第1項之半導體裝置之系統構造，其中該丰週期延遲裝置含有一反相裝置，其使举級連接至該等複數個半導體裝置而被傳送之基準信號，相對於其輸入信號反相。 3. 如申請專利範圍第1項之半導體裝置之系統構造，其中該半週期誕邏裝置對於該基準信號係使其相對於其輸入信號反相，而對於該傳送信號係使其延遲該基準信號之半個週期量，才受輸出。 4. 如申請專利範圍第1項之半導體裝置之系統構造，其中該傳送信號在各半導體裝置中之輸出入相位相同。 5 ·如申請專利範圍第1項之半導體裝置之系統構造，其中該等複數個半導體裝置構成顯示裝置黯動電路。 6.如申請專利範圍第5項之半導體裝置之系統構造，其中遠顯不裝置驅動電路為源極驅動為° 7 ·如申請專利範圍第6項之半導體裝置之糸統構造5其中該傳送信號包含源極驅動器羯起始岛灸衝信號。 8.如申請專利範圍第G項之半導體裝置之系統構造，其中該傳送信號包含影像資料信號。 511 κΜΣ7 I 讎繼1_ B丨___繾祕_丨第40頁 501092 六、申請專利ns 9 ·如申請專利苑ϋ]笫5項之半導體裝IL之系統構造，其屮該顯示裝置驅ί力電路為閉極驅ί力器。 iO.如申請專利範圍第9項之半導體裝歪之系統構造，其中該傳送信號包含閘極骢動器用起始脆衝信號。 i i ·如申請專利範圍第5項之半導體裝置之系統構造，其中該顯示裝置驅動奄路為液晶顯示裝置驅動電路。 i 2 ·如申請專利範圍苐1丨項之半導體裝置之系統構造，其中該液晶顯不裝董驅動電路為源極驅動器。 13. —種利闬申請專利範iU第11項所述之半導體裝置之系統構造的液晶顯示裝置模組。 1 4, 一種半導體裝置之系統構造，其有複數個相同的半導體裝置串級連接，且争級至該等半導體裝置而被傳送之信號與基準信號會在各半導體裝置中產生延邏，且該延遲時間在信號上升時與下降時不同，其特徵在於：含有一半週期延遲裝置，其使串級連接至該等複數個Φ級連接在一起之半導體裝置而被傳送之信號與基準信號，相對於彼等之各輸入信號，延遲半個基準信號週期量才受輪出。圓哪峨，臓繼圓疆駆疆M·» 顯_腿臟灘胱_漏腦 wmmmmmmcmmmmmmwmm 第41頁