JP5027435B2

JP5027435B2 - 半導体集積回路装置

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Publication number: JP5027435B2
Application number: JP2006100646A
Authority: JP
Inventors: 敏明植田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-03-31
Filing date: 2006-03-31
Publication date: 2012-09-19
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Description

本発明は半導体集積回路装置、シフトレジスタ回路および表示装置の駆動回路に関する。

ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられている。特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。

カラー液晶表示装置の液晶表示モジュールは、液晶パネル（ＬＣＤパネル）と、制御回路（以下、コントローラという）と、走査側駆動回路（以下、走査ドライバという）およびデータ側駆動回路（以下、データドライバという）とを具備している。コントローラ、走査ドライバおよびデータドライバは、単独に、または組み合わせで半導体集積回路装置（以下、ＩＣという）を構成している。以下、本発明に関連する従来のデータドライバについて、液晶パネルの解像度がＸＧＡ（１０２４×７６８画素：１画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の３ドットからなる）、２６２１４４色表示（Ｒ，Ｇ，Ｂのそれぞれが６４階調としている）の場合を例に説明する。

データドライバは、１個で１２８画素の表示を分担するとして８個が配置される。各データドライバは、Ｒ，Ｇ，Ｂのそれぞれが６ビットのデータ信号をシリアルデータからパラレルデータに変換して取り込むためにシフトレジスタとデータレジスタとを有している。シフトレジスタは、スタート信号に応答して、クロック信号（シフトクロック）に同期しながら順次シフトするシフトパルスである１２８画素分のデータ信号を取り込むための制御信号をデータレジスタに出力する。スタート信号は、コントローラから初段のデータドライバに入力され、カスケード接続された２段目以降の各データドライバに順次転送されていき、８個のデータドライバのシフトレジスタで１つのシフトレジスタとして動作する。１画素分のビット幅（６ビット×Ｒ，Ｇ，Ｂの３ドット＝１８ビット）でデータ信号を取り込む場合、１制御信号で１画素分のデータ信号を取り込むため、各データドライバのシフトレジスタは１２８の制御信号を出力する必要があり、１２８段のフリップフロップがカスケード接続されて構成される。また、データレジスタも１２８画素分のデータ信号を取り込むために、１画素分のビット幅のデータ信号を取り込むレジスタが１２８段構成される。

液晶パネルの画質の高精細化や大型化により１個のデータドライバで分担する画素数がさらに増加すると、シフトレジスタのフリップフロップやデータレジスタのレジスタの段数もさらに増加する。これにより、シフトレジスタへのクロック信号の信号配線（以下、クロック線という）やデータレジスタへのデータ信号の信号配線（以下、データ線という）が長くなり、これらの信号配線にクロック信号やデータ信号を供給するために駆動能力の大きなバッファを使用する必要がある。このような駆動能力の大きなバッファでこれらの信号配線全体を同時に動作させると、これにクロック信号およびデータ信号の転送速度の高速化も加わり、バッファの回路電流が平均値、ピーク値ともに大きくなり消費電流が増加するとともに、これらの信号配線を転送するクロック信号やデータ信号によるＥＭＩ（Electro Magnetic Interference）ノイズが増加するという問題が生じる。

これらの問題を解決する技術が特許文献１乃至３に開示されている。特許文献１には、シフトレジスタ（文献１では複数のシフトレジスタ回路）のクロック線を２分割して経路にカウンタからなるクロック制御回路を設けるとともに、データレジスタ（文献１では複数の記憶回路）のデータ線を２分割して経路にＡＮＤ回路からなるデータ制御回路を設けた構成が示されている。そして、クロック制御回路に入力されたクロック信号はカウンタでカウントされて、分割された各クロック線に時分割で出力される。また、データ制御回路に入力されたデータ信号はクロック制御回路からの出力によりＡＮＤ回路が制御されて分割された各データ線に時分割で出力される。

また、特許文献２には、データレジスタ（文献２ではサンプリングレジスタ）のクロック線を２分割して経路に２個のスイッチを設け、同様にデータ線の経路に２個のスイッチを設け、これらのスイッチをスイッチ制御回路により制御することにより、データレジスタへの接続を前半段と後半段とで分割して制御する構成が示されている。

また、特許文献３には、アナログデータ信号のデータ線をスイッチを介して左右に分割し、シフトレジスタの動作に合わせてスイッチを制御信号発生回路により制御することにより、アナログデータ信号を入力する分割されたデータ線を切換え選択する構成が示されている。
特開２００１−４２８１３号公報特開２００２−１４６５７号公報特開２０００−２５０４９５号公報

ところで、特許文献１の構成において、さらに効果を増すために、クロック線やデータ線の分割数を多くしたい場合、分割数の増加に応じてクロック制御回路のカウンタおよびデータ制御回路のＡＮＤ回路の数が増加する。各カウンタおよびＡＮＤ回路にはクロック信号およびデータ信号を並列入力する必要があり、その結果、カウンタおよびＡＮＤ回路へのクロック線およびデータ線の長さが長くなり、結果的にクロック線やデータ線の分割数を多くした効果が低下するという問題がある。

また、特許文献２や３の構成において、さらに効果を増すために、クロック線の分割数を多くしたい場合、分割数の増加に応じてスイッチの数が増加する。その結果、スイッチを制御するスイッチ制御回路からの制御信号も増加し、制御信号の配線領域やスイッチ制御回路も増大し、制御も複雑になるという問題がある。

本発明の半導体集積回路装置は、複数段のフリップフロップがカスケード接続され、スタート信号に応答して各フリップフロップからシフトパルスが出力されるシフトレジスタと、パルス信号が１入力端から入力され各フリップフロップに対応して複数出力端から出力される信号配線とを有する半導体集積回路装置において、前記信号配線の経路を論理ブロックを介して分割可能にし、その論理ブロックからの前記パルス信号の出力を前記シフトパルスにより許可または禁止するようにしたことを特徴とする。

本発明によれば、パルス信号が１入力端から入力されシフトレジスタからのシフトパルスに対応して複数出力端から出力される信号配線の経路を論理ブロックを介して分割し、その論理ブロックからのパルス信号の出力をシフトパルスにより許可または禁止するようにしている。そのため、特許文献１乃至３の構成を用いた場合の問題を生じることなくチップ内で信号配線の負荷を軽減させることができ、パルス信号の転送速度が高速化しても、パルス信号の転送に伴う回路電流を小さく抑えて消費電流を低減できるとともに、ＥＭＩも低減できる。

以下、図面を参照しながら、本発明の実施の形態について説明する。尚、説明を簡明にするため、水平方向の画素６×１（Ｒ，Ｇ，Ｂの１つ）分を駆動するものとして説明する。また、以下の説明において用いられる反転信号の記号表示は、本文中では、記号の前に"／"を付加（例えば、クロック信号ＣＬＫの反転信号は、／ＣＬＫと表示）し、図面中では、記号にアッパーバーを付加して表示する。図１は、本発明の第１の実施形態によるデータドライバ１００の構成を示したブロック図である。このデータドライバ１００は、クロック信号ＣＬＫおよびデータ信号ＤＡをチップ長辺側端の中央から入力する場合に適用される。データドライバ１００は、信号入出力端子として、クロック信号ＣＬＫの入力端子１、スタート信号ＩＨＳＴの入力端子２、スタート信号ＯＨＳＴの出力端子３、データ信号ＤＡの入力端子４、ストローブ信号ＳＴＢの入力端子５および階調電圧の出力端子６を有している。また、内部の基本回路として、シフトレジスタ１１０、データレジスタ１２０、ラッチ回路１３０およびドライバ回路１４０を有している。ドライバ回路１４０は、レベルシフタ，Ｄ／Ａコンバータ及び出力増幅器（図示せず）を含んでいる。

上記基本回路の一般的な基本動作について簡単に説明する。シフトレジスタ１１０は、入力端子２に供給されるスタート信号ＩＨＳＴに応答して、入力端子１に供給されるクロック信号ＣＬＫに同期しながらシフトパルスＳＰ１〜ＳＰ６を順次、データレジスタ１２０に出力するとともに、出力端子３にスタート信号ＯＨＳＴを出力する。データレジスタ１２０は、例えば、６ビットのビット幅で入力端子４に供給される６画素分のデータ信号ＤＡをシフトレジスタ１１０からのシフトパルスＳＰ１〜ＳＰ６に同期してデータレジスタ１２０に取り込む。ラッチ回路１３０は、入力端子５に供給されるストローブ信号ＳＴＢに同期して、データレジスタ１２０から供給される６画素分のデータ信号ＤＡを取り込み、次にストローブ信号ＳＴＢが供給されるまで、すなわち、１水平期間の間、取り込んだデータ信号ＤＡを保持するとともにドライバ回路１４０に出力する。ドライバ回路１４０は、ラッチ回路１３０からの６画素分のデータ信号ＤＡをＤ／Ａ変換して６個の出力端子６に出力する。

本発明は、データドライバ１００において、シフトレジスタ１１０およびデータレジスタ１２０を含む、データ信号ＤＡをシリアルデータからパラレルデータに変換して取り込むための回路に特徴を有し、以下に詳述する。データドライバ１００は、データ信号ＤＡをシリアルデータからパラレルデータに変換して取り込むための回路として、さらに、セット信号生成回路１５０、スタート信号出力回路１６０、第１ゲート回路１７０および第２ゲート回路１８０を有している。セット信号生成回路１５０は、スタート信号ＩＨＳＴに応答してクロック信号ＣＬＫに同期したセット信号ＳＥＴをシフトレジスタ１１０およびスタート信号出力回路１６０に供給する。スタート信号出力回路１６０は、シフトレジスタ１１０からのシフトパルスＳＰ５の立ち下がりに同期して立ち上がり、シフトパルスＳＰ６の立ち下がりに同期して立ち下がる信号をスタート信号ＯＨＳＴとして出力端子３に供給する。第１ゲート回路１７０は、入力端子１からシフトレジスタ１１０へのクロック線ＣＬの経路を分割可能にして、シフトパルスＳＰ２〜ＳＰ５に同期してクロック線ＣＬへのクロック信号ＣＬＫの供給を分割可能ごとに順次に停止および開始する。第２ゲート回路１８０は、入力端子４からデータレジスタ１２０へのデータ線ＤＬの経路を分割可能にして、シフトパルスＳＰ２〜ＳＰ５に同期してデータ線ＤＬへのデータ信号ＤＡの供給を分割可能ごとに順次に停止および開始する。

シフトレジスタ１１０は、前段側および後段側シフトレジスタ１１０ａ，１１０ｂの２ブロックに分かれている。２ブロックのそれぞれは、セット付きＤフリップフロップ（ＤＦＦ）からなるカスケード接続された３段のフリップフロップＦａ１〜Ｆａ３，Ｆｂ１〜Ｆｂ３を有し、それぞれのカスケード接続は隣接するフリップフロップの前段側のフリップフロップの出力端子Ｑと後段側のフリップフロップのデータ端子Ｄとで行われている。２ブロック間はフリップフロップＦａ３の出力端子ＱとフリップフロップＦｂ１のデータ端子Ｄとでカスケード接続されている。フリップフロップＦａ１のデータ端子Ｄには、スタート信号ＩＨＳＴではなく"Ｌ"レベルの固定信号が入力される。また、各フリップフロップＦａ１〜Ｆａ３，Ｆｂ１〜Ｆｂ３には、クロック端子ＣＫにクロック信号ＣＬＫが入力され、セット端子Ｓにセット信号ＳＥＴが入力される。各フリップフロップＦａ１〜Ｆａ３，Ｆｂ１〜Ｆｂ３からは、出力端子ＱからシフトパルスＳＰ１〜ＳＰ６が出力され、出力端子／ＱからはシフトパルスＳＰ１〜ＳＰ６の反転信号／ＳＰ１〜／ＳＰ６が出力される。各フリップフロップＦａ１〜Ｆａ３，Ｆｂ１〜Ｆｂ３は、セット信号ＳＥＴの入力が"Ｌ"レベルから"Ｈ"レベルになると、出力端子Ｑが"Ｈ"レベルになり、出力端子／Ｑが"Ｌ"レベルになる。各フリップフロップＦａ１〜Ｆａ３，Ｆｂ１〜Ｆｂ３は、セット信号ＳＥＴが入力された後、クロック信号ＣＬＫの立ち下がりに同期して"Ｈ"レベルから"Ｌ"レベルに立ち下がる波形で順次シフトするシフトパルスＳＰ１〜ＳＰ６およびその反転信号を出力する。

データレジスタ１２０は、前段側および後段側シフトレジスタ１１０ａ，１１０ｂに対応して、前段側および後段側データレジスタ１２０ａ，１２０ｂの２ブロックに分かれている。２ブロックのそれぞれは、３段のレジスタＲａ１〜Ｒａ３，Ｒｂ１〜Ｒｂ３を有している。各レジスタＲａ１〜Ｒａ３，Ｒｂ１〜Ｒｂ３はシフトレジスタ１１０から供給されるシフトパルスＳＰ１〜ＳＰ６の波形の立ち下がりに同期して、入力端子４に供給されるデータ信号ＤＡを取り込む。

セット信号生成回路１５０は、図２に示すように、２段からなるＤＦＦ１５１，１５２、インバータ１５３およびＡＮＤ回路１５４を有している。ＤＦＦ１５１において、時刻ｔ１１にスタート信号ＩＨＳＴのＤ入力が"Ｌ"レベルから"Ｈ"レベルになり、時刻ｔ１２にクロック信号ＣＬＫのＣＫ入力の立ち下がりに同期してＱ出力のＱ１信号が"Ｌ"レベルから"Ｈ"レベルになる。ＤＦＦ１５２において、Ｑ１信号がＤ入力され、時刻ｔ１３にインバータ１５３を介したクロック信号ＣＬＫの反転信号／ＣＬＫのＣＫ入力の立ち下がりに同期して／Ｑ出力の／Ｑ２信号が"Ｈ"レベルから"Ｌ"レベルになる。ＡＮＤ回路１５４において、Ｑ１信号と／Ｑ２信号とが論理積され、時刻ｔ１２〜ｔ１３に"Ｈ"レベルのセット信号ＳＥＴが出力される。

第１ゲート回路１７０は、前段側および後段側シフトレジスタ１１０ａ，１１０ｂに対応して、前段側および後段側第１ゲート回路１７０ａ，１７０ｂの２ブロックに分かれている。また、クロック線ＣＬの経路も、前段側および後段側経路ＣＬａ，ＣＬｂに分岐し、前段側経路ＣＬａに前段側第１ゲート回路１７０ａが設けられ、後段側経路ＣＬｂに後段側第１ゲート回路１７０ｂが設けられている。

前段側第１ゲート回路１７０ａは、カスケード接続された３段のＡＮＤ回路１Ｇａ１〜１Ｇａ３を有する。ＡＮＤ回路１Ｇａ１の一入力にはＡＮＤ回路１Ｇａ２の出力が入力され、ＡＮＤ回路１Ｇａ２の一入力にはＡＮＤ回路１Ｇａ３の出力が入力され、ＡＮＤ回路１Ｇａ３の一入力には入力端子１に供給されるクロック信号ＣＬＫが入力される。ＡＮＤ回路１Ｇａ１の他入力にはシフトパルスＳＰ２が入力され、ＡＮＤ回路１Ｇａ２の他入力にはシフトパルスＳＰ３が入力され、ＡＮＤ回路１Ｇａ３の他入力にはシフトパルスＳＰ４が入力される。ＡＮＤ回路１Ｇａ１の出力はフリップフロップＦａ１のクロック端子ＣＫに入力され、ＡＮＤ回路１Ｇａ２の出力はフリップフロップＦａ２のクロック端子ＣＫに入力され、ＡＮＤ回路１Ｇａ３の出力はフリップフロップＦａ３のクロック端子ＣＫに入力される。以上の構成により、前段側第１ゲート回路１７０ａは、シフトパルスＳＰ２〜ＳＰ４の立ち下がりに同期してＡＮＤ回路１Ｇａ１〜１Ｇａ３からのクロック信号ＣＬＫの出力を順に禁止する。従って、クロック線ＣＬの前段側経路ＣＬａのうち、クロック信号ＣＬＫが転送されている経路は、最初は全経路であるが、その後、ＡＮＤ回路１Ｇａ１およびフリップフロップＦａ２まで、ＡＮＤ回路１Ｇａ２およびフリップフロップＦａ３まで、ＡＮＤ回路１Ｇａ３までと順に短くなる。

後段側第１ゲート回路１７０ｂは、カスケード接続された３段のＡＮＤ回路１Ｇｂ１〜１Ｇｂ３を有する。ＡＮＤ回路１Ｇｂ１の一入力には入力端子１に供給されるクロック信号ＣＬＫが入力され、ＡＮＤ回路１Ｇｂ２の一入力にはＡＮＤ回路１Ｇｂ１の出力が入力され、ＡＮＤ回路１Ｇｂ３の一入力にはＡＮＤ回路１Ｇｂ２の出力が入力される。ＡＮＤ回路１Ｇｂ１の他入力にはシフトパルスＳＰ３の反転信号／ＳＰ３が入力され、ＡＮＤ回路１Ｇｂ２の他入力にはシフトパルスＳＰ４の反転信号／ＳＰ４が入力され、ＡＮＤ回路１Ｇｂ３の他入力にはシフトパルスＳＰ５の反転信号／ＳＰ５が入力される。ＡＮＤ回路１Ｇｂ１の出力はフリップフロップＦｂ１のクロック端子ＣＫに入力され、ＡＮＤ回路１Ｇｂ２の出力はフリップフロップＦｂ２のクロック端子ＣＫに入力され、ＡＮＤ回路１Ｇｂ３の出力はフリップフロップＦｂ３のクロック端子ＣＫに入力される。以上の構成により、後段側第１ゲート回路１７０ｂは、シフトパルスＳＰ３〜ＳＰ５の反転信号／ＳＰ３〜／ＳＰ５の立ち上がりに同期してＡＮＤ回路１Ｇｂ１〜１Ｇｂ３からのクロック信号ＣＬＫの出力を順に許可する。従って、クロック線ＣＬの後段側経路ＣＬｂのうち、クロック信号ＣＬＫが転送されている経路は、最初はＡＮＤ回路１Ｇｂ１までと短く、その後、ＡＮＤ回路１Ｇｂ２およびフリップフロップＦｂ１まで、ＡＮＤ回路１Ｇｂ３およびフリップフロップＦｂ２まで、全経路と、順に長くなる。

第２ゲート回路１８０は、前段側および後段側データレジスタ１２０ａ，１２０ｂに対応して、前段側および後段側第２ゲート回路１８０ａ，１８０ｂの２ブロックに分かれている。また、データ線ＤＬの経路も、前段側および後段側経路ＤＬａ，ＤＬｂに分岐し、前段側経路ＤＬａに前段側第２ゲート回路１８０ａが設けられ、後段側経路ＤＬｂに後段側第２ゲート回路１８０ｂが設けられている。

前段側第２ゲート回路１８０ａは、カスケード接続された３段のＡＮＤ回路２Ｇａ１〜２Ｇａ３を有する。ＡＮＤ回路２Ｇａ１の一入力にはＡＮＤ回路２Ｇａ２の出力が入力され、ＡＮＤ回路２Ｇａ２の一入力にはＡＮＤ回路２Ｇａ３の出力が入力され、ＡＮＤ回路２Ｇａ３の一入力には入力端子４に供給されるデータ信号ＤＡが入力される。ＡＮＤ回路２Ｇａ１の他入力にはシフトパルスＳＰ２が入力され、ＡＮＤ回路２Ｇａ２の他入力にはシフトパルスＳＰ３が入力され、ＡＮＤ回路２Ｇａ３の他入力にはシフトパルスＳＰ４が入力される。ＡＮＤ回路２Ｇａ１の出力はレジスタＲａ１に入力され、ＡＮＤ回路２Ｇａ２の出力はレジスタＲａ２に入力され、ＡＮＤ回路１Ｇａ３の出力はレジスタＲａ３に入力される。以上の構成により、前段側第２ゲート回路１８０ａは、シフトパルスＳＰ２〜ＳＰ４の立ち下がりに同期してＡＮＤ回路２Ｇａ１〜２Ｇａ３からのデータ信号ＤＡの出力を順に禁止する。従って、データ線ＤＬの前段側経路ＤＬａの経路のうち、データ信号ＤＡが転送されている経路は、クロック線ＣＬの前段側経路ＣＬａと同様に、最初は全経路であるが、その後、順に短くなる。

後段側第２ゲート回路１８０ｂは、カスケード接続された３段のＡＮＤ回路２Ｇｂ１〜２Ｇｂ３を有する。ＡＮＤ回路２Ｇｂ１の一入力には入力端子４に供給されるデータ信号ＤＡが入力され、ＡＮＤ回路２Ｇｂ２の一入力にはＡＮＤ回路２Ｇｂ１の出力が入力され、ＡＮＤ回路２Ｇｂ３の一入力にはＡＮＤ回路２Ｇｂ２の出力が入力される。ＡＮＤ回路２Ｇｂ１の他入力にはシフトパルスＳＰ３の反転信号／ＳＰ３が入力され、ＡＮＤ回路２Ｇｂ２の他入力にはシフトパルスＳＰ４の反転信号／ＳＰ４が入力され、ＡＮＤ回路２Ｇｂ３の他入力にはシフトパルスＳＰ５の反転信号／ＳＰ５が入力される。ＡＮＤ回路２Ｇｂ１の出力はレジスタＲｂ１に入力され、ＡＮＤ回路２Ｇｂ２の出力はレジスタＲｂ２に入力され、ＡＮＤ回路２Ｇｂ３の出力はレジスタＲｂ３に入力される。以上の構成により、後段側第２ゲート回路１８０ｂは、シフトパルスＳＰ３〜ＳＰ５の反転信号／ＳＰ３〜／ＳＰ５の立ち上がりに同期してＡＮＤ回路２Ｇｂ１〜２Ｇｂ３からのデータ信号ＤＡの出力を順に許可する。従って、データ線ＤＬの後段側経路ＤＬｂのうち、データ信号ＤＡが転送されている経路は、クロック線ＣＬの後段側経路ＣＬｂと同様に、最初は短く順に長くなる。

以上の構成のデータドライバ１００の動作を図３を併用して説明する。入力端子１にクロック信号ＣＬＫ、入力端子２にスタート信号ＩＨＳＴ、入力端子４にデータ信号ＤＡ、入力端子５にストローブ信号ＳＴＢが供給される。また、前段側シフトレジスタ１１０ａの初段のフリップフロップＦａ１にはスタート信号ＩＨＳＴではなく"Ｌ"レベルの固定信号が供給される。

時刻ｔ１に入力端子２からセット信号生成回路１５０に"Ｈ"レベルのスタート信号ＩＨＳＴが供給されると、時刻ｔ２にクロック信号ＣＬＫの立ち下がりに同期してセット信号生成回路１５０から"Ｈ"レベルのセット信号ＳＥＴが出力される。セット信号ＳＥＴは、シフトレジスタ１１０の各フリップフロップＦａ１〜Ｆａ３，Ｆｂ１〜Ｆｂ３に供給され、セット信号ＳＥＴの立ち上がりに同期して、各フリップフロップＦａ１〜Ｆａ３，Ｆｂ１〜Ｆｂ３からのシフトパルスＳＰ１〜ＳＰ６が"Ｈ"レベルになる。

時刻ｔ２に、前段側第１および第２ゲート回路１７０ａ，１８０ａにおいて、シフトパルスＳＰ２〜ＳＰ４の"Ｈ"レベルが各ＡＮＤ回路１Ｇａ１〜１Ｇａ３，２Ｇａ１〜２Ｇａ３の他入力に入力され、各ＡＮＤ回路１Ｇａ１〜１Ｇａ３，２Ｇａ１〜２Ｇａ３はクロック信号ＣＬＫおよびデータ信号ＤＡの出力が許可される。従って、この時点において、各フリップフロップＦａ１〜Ｆａ３にクロック信号ＣＬＫが供給され、各レジスタＲａ１〜Ｒａ３にデータ信号ＤＡが供給された状態となる。

一方、時刻ｔ２に、後段側第１および第２ゲート回路１７０ｂ，１８０ｂにおいて、シフトパルスＳＰ３〜ＳＰ５の反転信号／ＳＰ３〜／ＳＰ５の"Ｌ"レベルが各ＡＮＤ回路１Ｇｂ１〜１Ｇｂ３，２Ｇｂ１〜２Ｇｂ３の他入力に入力され、各ＡＮＤ回路１Ｇｂ１〜１Ｇｂ３，２Ｇｂ１〜２Ｇｂ３はクロック信号ＣＬＫおよびデータ信号ＤＡの出力が禁止される。従って、この時点において、各フリップフロップＦｂ１〜Ｆｂ３にクロック信号ＣＬＫが供給されず、各レジスタＲｂ１〜Ｒｂ３にデータ信号ＤＡが供給されない状態となる。

時刻ｔ３において、クロック信号ＣＬＫの立ち下がりに同期してフリップフロップＦａ１からのシフトパルスＳＰ１が"Ｌ"レベルに立ち下がる。このシフトパルスＳＰ１の立ち下がりに同期してレジスタＲａ１にデータ信号ＤＡが取り込まれる。

時刻ｔ４において、フリップフロップＦａ２からのシフトパルスＳＰ２が"Ｌ"レベルに立ち下がり、レジスタＲａ２にデータ信号ＤＡが取り込まれる。また、この時点で、ＡＮＤ回路１Ｇａ１，２Ｇａ１の他入力もシフトパルスＳＰ２により"Ｌ"レベルとなり、ＡＮＤ回路１Ｇａ１，２Ｇａ１はクロック信号ＣＬＫおよびデータ信号ＤＡの出力が禁止される。

時刻ｔ２〜ｔ４において、上述の動作によりクロック信号ＣＬＫおよびデータ信号ＤＡは、クロック線ＣＬおよびデータ線ＤＬの経路のうち、前段側経路ＣＬａ，ＤＬａには全経路に供給されるが、後段側経路ＣＬｂ，ＤＬｂにはＡＮＤ回路１Ｇｂ１，２Ｇｂ１までの経路にしか供給されない。

時刻ｔ５において、フリップフロップＦａ３からのシフトパルスＳＰ３が"Ｌ"レベルに立ち下がり、レジスタＲａ３にデータ信号ＤＡが取り込まれるとともに、ＡＮＤ回路１Ｇａ２，２Ｇａ２はクロック信号ＣＬＫおよびデータ信号ＤＡの出力が禁止される。また、シフトパルスＳＰ３の反転信号／ＳＰ３がＡＮＤ回路１Ｇｂ１，２Ｇｂ１の他入力に供給されるので、この時点で、ＡＮＤ回路１Ｇｂ１，２Ｇｂ１の他入力は"Ｈ"レベルとなり、ＡＮＤ回路１Ｇｂ１，２Ｇｂ１はクロック信号ＣＬＫおよびデータ信号ＤＡの出力が許可される。

時刻ｔ４〜ｔ５において、上述の動作によりクロック信号ＣＬＫおよびデータ信号ＤＡは、クロック線ＣＬおよびデータ線ＤＬの経路のうち、前段側経路ＣＬａ，ＤＬａにはＡＮＤ回路１Ｇａ１，２Ｇａ１までの経路にしか供給されない。また、後段側経路ＣＬｂ，ＤＬｂには時刻ｔ２〜ｔ４のときと同様にＡＮＤ回路１Ｇｂ１，２Ｇｂ１までの経路にしか供給されない。

時刻ｔ６において、クロック信号ＣＬＫの立ち下がりに同期してフリップフロップＦｂ１からのシフトパルスＳＰ４が"Ｌ"レベルに立ち下がり、レジスタＲｂ１にデータ信号ＤＡが取り込まれる。また、この時点で、ＡＮＤ回路１Ｇｂ２，２Ｇｂ２の他入力がシフトパルスＳＰ４の反転信号／ＳＰ４により"Ｈ"レベルとなり、ＡＮＤ回路１Ｇｂ２，２Ｇｂ２はクロック信号ＣＬＫおよびデータ信号ＤＡの出力が許可される。さらに、シフトパルスＳＰ４がＡＮＤ回路１Ｇａ３，２Ｇａ３の他入力に供給されるので、この時点で、ＡＮＤ回路１Ｇａ３，２Ｇａ３の他入力は"Ｌ"レベルとなり、ＡＮＤ回路１Ｇａ３，２Ｇａ３はクロック信号ＣＬＫおよびデータ信号ＤＡの出力が禁止される。

時刻ｔ５〜ｔ６において、上述の動作によりクロック信号ＣＬＫおよびデータ信号ＤＡは、クロック線ＣＬおよびデータ線ＤＬの経路のうち、前段側経路ＣＬａ，ＤＬａにはＡＮＤ回路１Ｇａ２，２Ｇａ２までの経路にしか供給されない。また、後段側経路ＣＬｂ，ＤＬｂにはＡＮＤ回路１Ｇｂ２，２Ｇｂ２までの経路にしか供給されない。

時刻ｔ７において、フリップフロップＦｂ２からのシフトパルスＳＰ５が"Ｌ"レベルに立ち下がり、レジスタＲｂ２にデータ信号ＤＡが取り込まれる。また、この時点で、ＡＮＤ回路１Ｇｂ３，２Ｇｂ３の他入力がシフトパルスＳＰ５の反転信号／ＳＰ５により"Ｈ"レベルとなり、ＡＮＤ回路１Ｇｂ３，２Ｇｂ３はクロック信号ＣＬＫおよびデータ信号ＤＡの出力が許可される。さらに、シフトパルスＳＰ５がスタート信号出力回路１６０に供給され、スタート信号出力回路１６０から出力端子３へのスタート信号ＯＨＳＴが"Ｈ"レベルに立ち上がる。

時刻ｔ６〜ｔ７において、上述の動作によりクロック信号ＣＬＫおよびデータ信号ＤＡは、クロック線ＣＬおよびデータ線ＤＬの経路のうち、前段側経路ＣＬａ，ＤＬａにはＡＮＤ回路１Ｇａ３，２Ｇａ３までの経路にしか供給されない。また、後段側経路ＣＬｂ，ＤＬｂにはＡＮＤ回路１Ｇｂ３，２Ｇｂ３までの経路にしか供給されない。

時刻ｔ８において、フリップフロップＦｂ３からのシフトパルスＳＰ６が"Ｌ"レベルになり、レジスタＲｂ３にデータ信号ＤＡが取り込まれる。また、このとき、シフトパルスＳＰ６がスタート信号出力回路１６０に供給され、スタート信号出力回路１６０から出力端子３へのスタート信号ＯＨＳＴが"Ｌ"レベルに立ち下がる。

時刻ｔ７〜ｔ８において、上述の動作によりクロック信号ＣＬＫおよびデータ信号ＤＡは、クロック線ＣＬおよびデータ線ＤＬの経路のうち、前段側経路ＣＬａ，ＤＬａには時刻ｔ６〜ｔ７のときと同様にＡＮＤ回路１Ｇａ３，２Ｇａ３までの経路にしか供給されない。また、後段側ＣＬｂ，ＤＬｂには全経路に供給される。

以上に説明したように、シフトレジスタ１１０およびデータレジスタ１２０を前段側と後段側の２ブロック１１０ａ，１１０ｂ、１２０ａ，１２０ｂに分け、シフトレジスタ１１０へのクロック線ＣＬおよびデータレジスタ１２０へのデータ線ＤＬの経路をそれぞれ、２ブロックの中央から前段側と後段側の２経路ＣＬａ，ＣＬｂ、ＤＬａ，ＤＬｂに分けて設け、それぞれの経路をゲート回路１７０ａ，１７０ｂ、１８０ａ，１８０ｂを介して分割可能にしている。そして、ゲート回路１７０ａ，１７０ｂ、１８０ａ，１８０ｂの出力をシフトレジスタ１１０からのシフトパルスＳＰ２〜ＳＰ４およびシフトパルスＳＰ３〜ＳＰ５の反転信号／ＳＰ３〜／ＳＰ５により許可または禁止するようにしている。そのため、特許文献１乃至３の構成を用いた場合の問題を生じることなくチップ内でクロック線ＣＬおよびデータ線ＤＬの負荷を軽減さすことができ、クロック信号ＣＬＫおよびデータ信号ＤＡの転送速度が高速化しても、クロック信号ＣＬＫおよびデータ信号ＤＡの転送に伴う回路電流を小さく抑えて消費電流を低減できるとともに、ＥＭＩも低減できる。また、ゲート回路１７０ａ，１７０ｂ、１８０ａ，１８０ｂを構成するＡＮＤ回路１Ｇａ１〜１Ｇａ３，１Ｇｂ１〜１Ｇｂ３、２Ｇａ１〜２Ｇａ３，２Ｇｂ１〜２Ｇｂ３は、それぞれカスケード接続されており、それぞれでの遅延により動作時の貫通電流等を分散できる。図２に動作電流ＩＤＤ１（ＩＤＤ２：従来のゲート回路による信号配線の分割がない場合）を示す。尚、上記第１の実施形態において、ゲート回路のＡＮＤ回路をシフトレジスタの各フリップフロップやデータレジスタの各レジスタの１段ごとに対応して設けることで説明したが、複数段ごとに対応して設けてもよい。

次に、上記第１の実施形態によるデータドライバ１００を用いた液晶表示装置の一例を図４を参照して説明する。液晶表示装置は、液晶パネル１１と、コントローラ１２と、データドライバ１００と、走査ドライバ（図示および以下の説明を省略する）とを具備している。データドライバ１００は、例えば、液晶パネル１１の解像度がＸＧＡ（１０２４×７６８画素：１画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の３ドットからなる）、１個で１２８画素の表示を分担するとして８個（Ａ，Ｂ，…，Ｈ）が配置されている。８個のデータドライバ１００は、Ａ，Ｂ，Ｃ，Ｄの第１ブロックと、Ｅ，Ｆ，Ｇ，Ｈの第２ブロックとに分かれ、それぞれのブロックごとに４個のデータドライバ１００がカスケード接続されている。

コントローラ１２からデータドライバ１００には、スタート信号ＨＳＴが第１ブロックのデータドライバＡと第２ブロックのデータドライバＥとに分かれて同時に供給される。また、コントローラ１２からクロック信号ＣＬＫ、データ信号ＤＡおよびストローブ信号ＳＴＢが第１ブロックと第２ブロックとに分かれて各データドライバ１００に供給される。

以下、液晶表示装置の動作について説明する。コントローラ１２からデータドライバＡ，Ｅにスタート信号ＨＳＴが供給されると、データドライバＡ，Ｅは、上述したデータドライバ１００の動作を行う。すなわち、内部でセット信号ＳＥＴ、シフトパルスＳＰ１，ＳＰ２，・・・を発生させてデータ信号ＤＡを取り込むとともに、データドライバＢ，Ｆにスタート信号ＨＳＴを出力する。このデータ信号ＤＡの取り込み中、データドライバＡ，Ｅの内部に配置されたクロック線ＣＬおよびデータ線ＤＬの経路において、クロック信号ＣＬＫおよびデータ信号ＤＡの転送が部分的に中止された状態となる。データドライバＡ，Ｅの上記動作中、他のデータドライバＢ，Ｃ，Ｄ，Ｆ，Ｇ，Ｈのクロック線ＣＬおよびデータ線ＤＬの経路には、図示しない回路によりクロック信号ＣＬＫおよびデータ信号が転送されないようになっている。そのため、上記動作中のデータドライバＡ，Ｅにおいても、消費電流を低減できるとともに、ＥＭＩも低減できる。以下、同様に、スタート信号ＨＳＴが供給されると、データドライバＢ，Ｆ→Ｃ，Ｇ→Ｄ，Ｈの順にデータ信号ＤＡを取り込む。各データドライバ１００にデータ信号ＤＡが取り込まれると、各データドライバ１００はストローブ信号ＳＴＢに同期してデータ信号ＤＡに対応する階調電圧を液晶パネル１１のデータ線に出力する。

以上に説明したように、液晶表示装置にデータドライバ１００を用いた場合、データ信号ＤＡの取り込み中のデータドライバ１００のクロック線ＣＬおよびデータ線ＤＬの経路において、クロック信号ＣＬＫおよびデータ信号ＤＡの転送が部分的に中止された状態となる。そのため、液晶表示装置として、消費電流を低減できるとともに、ＥＭＩも低減できる。

図５は、本発明の第２の実施形態によるデータドライバ２００の構成を示したブロック図である。図１と同一の構成要素には同一の符号を付してその説明は省略する。データドライバ１００では、シフトレジスタ１１０、データレジスタ１２０、第１ゲート回路１７０および第２ゲート回路１８０が左右２ブロックに分かれていた。しかし、データドライバ２００では、シフトレジスタ２１０、データレジスタ２２０、第１ゲート回路２７０および第２ゲート回路２８０が、データドライバ１００の右半分と同様な構成の１ブロックで構成されている。但し、クロック配線ＣＬにおいてシフトレジスタ２１０の初段のフリップフロップＦ１へのクロック信号ＣＬＫの出力を許可するＡＮＤ回路、およびデータ線ＤＬにおいてデータレジスタ２２０の初段のレジスタＲ１へのデータ信号ＤＡの出力を許可するＡＮＤ回路は設けていない。また、シフトレジスタ２１０の初段のフリップフロップＦ１へはスタート信号ＩＨＳＴが入力されるのではなく、"Ｌ"レベルの固定信号が入力される。動作については、データドライバ１００の右半分の動作と同様であり説明を省略する。このデータドライバ２００は、クロック信号ＣＬＫおよびデータ信号ＤＡをシフトレジスタ２１０の先頭側から入力する場合に適用される。

図６は、本発明の第３の実施形態によるデータドライバ３００の構成を示したブロック図である。図１と同一の構成要素には同一の符号を付してその説明は省略する。データドライバ３００は、シフトレジスタ３１０、データレジスタ３２０、第１ゲート回路３７０および第２ゲート回路３８０が、データドライバ１００の左半分と同様な構成の１ブロックで構成されている。但し、クロック配線ＣＬにおいてシフトレジスタ２１０の最終段のフリップフロップＦ６へのクロック信号ＣＬＫの出力を禁止するＡＮＤ回路、およびデータ線ＤＬにおいてデータレジスタ２２０の最終段のレジスタＲ１へのデータ信号ＤＡの出力を禁止するＡＮＤ回路は設けていない。また、シフトレジスタ３１０の初段のフリップフロップＦ１へはスタート信号ＩＨＳＴが入力されるのではなく、"Ｌ"レベルの固定信号が入力される。動作については、データドライバ１００の左半分の動作と同様であり説明を省略する。このデータドライバ３００は、クロック信号ＣＬＫおよびデータ信号ＤＡをシフトレジスタ２１０の末尾側から入力する場合に適用される。

本発明の第１実施形態のデータドライバのブロック図。図１のデータドライバのセット信号生成回路のブロック図。図１のデータドライバの動作を説明する図。図１のデータドライバを用いた一例の液晶表示装置の構成図。本発明の第２実施形態のデータドライバのブロック図。本発明の第３実施形態のデータドライバのブロック図。

符号の説明

１００，２００，３００データドライバ
１１０，２１０，３１０シフトレジスタ
１１０ａ前段側シフトレジスタ
１１０ｂ後段側シフトレジスタ
１２０，２２０，３２０データレジスタ
１２０ａ前段側データレジスタ
１２０ｂ後段側データレジスタ
１５０セット信号生成回路
１６０スタート信号出力回路
１７０，２７０，３７０第１ゲート回路
１７０ａ第１前段側ゲート回路
１７０ｂ第１後段側ゲート回路
１８０，２８０，３８０第２ゲート回路
１８０ａ第２前段側ゲート回路
１８０ｂ第２後段側ゲート回路
ＣＬクロック線
ＣＬａクロック線の前段側経路
ＣＬｂクロック線の後段側経路
ＤＬデータ線
ＤＬａデータ線の前段側経路
ＤＬｂデータ線の後段側経路
Ｆａ１〜Ｆａ３，Ｆｂ１〜Ｆｂ３，Ｆ１〜Ｆ６フリップフロップ
Ｒａ１〜Ｒａ３，Ｒｂ１〜Ｒｂ３，Ｒ１〜Ｒ６レジスタ
１Ｇａ１〜１Ｇａ３，１Ｇｂ１〜１Ｇｂ３，２Ｇａ１〜２Ｇａ３，２Ｇｂ１〜２Ｇｂ３，１Ｇ１〜１Ｇ６，２Ｇ１〜２Ｇ６ＡＮＤ回路

Claims

複数段のフリップフロップがカスケード接続され、スタート信号に応答して各フリップフロップからシフトパルスが出力されるシフトレジスタと、
前記各フリップフロップに対応して設けられ、前記各フリップフロップから出力されるシフトパルスの後縁に同期してデータ信号が取り込まれる複数のレジスタからなるデータレジスタと、
クロック信号が１入力端から入力され、前記各フリップフロップに対応して複数の出力端から出力される第１信号配線と、
前記データ信号が１入力端から入力され、前記各レジスタに対応して複数出力端から出力される第２信号配線と、を有する半導体集積回路装置において、
前記各フリップフロップは、前記クロック信号が前記第１信号配線から入力され、
前記各レジスタは、前記データ信号が前記第２信号配線から取り込まれ、
前記第１及び第２信号配線の経路を論理ブロックを介して分割可能にし、その論理ブロックからの前記クロック信号及び前記データ信号の出力を前記シフトパルスにより許可または禁止するようにし、
前記論理ブロックはカスケード接続された複数段の論理回路からなり、前記各論理回路の出力端を、前記第１信号配線及び前記第２信号配線の出力端とし、前記各論理回路で前記各シフトパルスのうち所定のシフトパルスと、前記クロック信号と前記データ信号とのいずれかとを論理処理することにより、前記各論理回路からの前記クロック信号と前記データ信号とのいずれかの出力を順次に許可または禁止するようにし、
前記各シフトパルスは各シフトパルス間で前縁が一致し後縁がシフトし、前記各シフトパルスの後縁に同期して、前記各論理回路からの前記クロック信号と前記データ信号とのいずれかの出力を順次に許可または禁止するようにしたことを特徴とする半導体集積回路装置。
前記各論理回路からの前記クロック信号と前記データ信号とのいずれかの出力を順次的に前段から許可するようにしたことを特徴とする請求項１記載の半導体集積回路装置。
平面表示装置の駆動回路として用いられることを特徴とする請求項１または２記載の半導体集積回路装置。