JP2007272127A - 半導体集積回路装置、シフトレジスタ回路および表示装置の駆動回路 - Google Patents
半導体集積回路装置、シフトレジスタ回路および表示装置の駆動回路 Download PDFInfo
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Abstract
【解決手段】 シフトレジスタ110およびデータレジスタ120を前段側と後段側の2ブロックに分け、シフトレジスタ110へのクロック線CLおよびデータレジスタ120へのデータ線DLの経路をそれぞれ、2ブロックの中央から前段側と後段側の2経路に分岐させて設け、各経路をゲート回路170a,170b、180a,180bを介して分割可能にしている。そして、各ゲート回路の出力をシフトレジスタ110からのシフトパルスSP2〜SP4およびシフトパルスSP3〜SP5の反転信号/SP3〜/SP5により許可または禁止するようにしている。
【選択図】 図1
Description
110,210,310 シフトレジスタ
110a 前段側シフトレジスタ
110b 後段側シフトレジスタ
120,220,320 データレジスタ
120a 前段側データレジスタ
120b 後段側データレジスタ
150 セット信号生成回路
160 スタート信号出力回路
170,270,370 第1ゲート回路
170a 第1前段側ゲート回路
170b 第1後段側ゲート回路
180,280,380 第2ゲート回路
180a 第2前段側ゲート回路
180b 第2後段側ゲート回路
CL クロック線
CLa クロック線の前段側経路
CLb クロック線の後段側経路
DL データ線
DLa データ線の前段側経路
DLb データ線の後段側経路
Fa1〜Fa3,Fb1〜Fb3,F1〜F6 フリップフロップ
Ra1〜Ra3,Rb1〜Rb3,R1〜R6 レジスタ
1Ga1〜1Ga3,1Gb1〜1Gb3,2Ga1〜2Ga3,2Gb1〜2Gb3,1G1〜1G6,2G1〜2G6 AND回路
Claims (15)
- 複数段のフリップフロップがカスケード接続され、スタート信号に応答して各フリップフロップからシフトパルスが出力されるシフトレジスタと、
パルス信号が1入力端から入力され各フリップフロップに対応して複数出力端から出力される信号配線とを有する半導体集積回路装置において、
前記信号配線の経路を論理ブロックを介して分割可能にし、その論理ブロックからの前記パルス信号の出力を前記シフトパルスにより許可または禁止するようにしたことを特徴とする半導体集積回路装置。 - 前記論理ブロックはカスケード接続された複数段の論理回路からなり、前記各論理回路の出力端を前記信号配線の出力端とし、前記各論理回路で前記各シフトパルスのうち所定のシフトパルスと前記パルス信号とを論理処理することにより、前記各論理回路からの前記パルス信号の出力を順次に許可または禁止するようにしたことを特徴とする請求項1記載の半導体集積回路装置。
- 前記各シフトパルスは各シフトパルス間で前縁が一致し後縁がシフトし、前記各シフトパルスの後縁に同期して、前記各論理回路からの前記パルス信号の出力を順次に許可または禁止するようにしたことを特徴とする請求項2記載の半導体集積回路装置。
- 前記各論理回路からの前記パルス信号の出力を順次的に前段から許可するようにしたことを特徴とする請求項3記載の半導体集積回路装置。
- 前記各論理回路からの前記パルス信号の出力を順次的に後段から禁止するようにしたことを特徴とする請求項3記載の半導体集積回路装置。
- 前記信号配線は前記各フリップフロップの前半段側に配置した前段側配線と、前記各フリップフロップの後半段側に配置した後段側配線とを有し、
前記論理ブロックは前記前段側配線の経路に設けた前段側論理ブロックと、前記後段側配線の経路に設けた後段側論理ブロックとを有し、
前記前段側論理ブロックの各論理回路からの前記パルス信号の出力を順次的に後段から禁止するようにするとともに、
前記後段側論理ブロックの各論理回路からの前記パルス信号の出力を順次的に前段から許可するようにしたことを特徴とする請求項3記載の半導体集積回路装置。 - 前記各フリップフロップはセット付きDフリップフロップからなり、前記各フリップフロップのうち先頭のフリップフロップにはスタート信号ではなく、固定レベルの信号が入力され、
半導体集積回路装置は、さらに、前記スタート信号に応答して前記各フリップフロップへのセット信号が出力されるセット信号生成回路と、次段へのスタート信号が出力されるスタート信号出力回路とを有することを特徴とする請求項2記載の半導体集積回路装置。 - 前記パルス信号が、前記各フリップフロップに入力されるクロック信号であることを特徴とする請求項1記載の半導体集積回路装置。
- 前記パルス信号が、データ信号であり、
さらに、前記各シフトパルスに同期して前記データ信号が取り込まれるデータレジスタを有することを特徴とする請求項1記載の半導体集積回路装置。 - 前記信号配線は、前記パルス信号として前記各フリップフロップに入力されるクロック信号が入出力される第1信号配線と、
前記パルス信号としてデータ信号が入出力される第2信号配線とを有し、
半導体集積回路装置は、さらに、前記各シフトパルスに同期して前記データ信号が前記第2信号配線から取り込まれるデータレジスタを有することを特徴とする請求項1記載の半導体集積回路装置。 - 平面表示装置の駆動回路として用いられることを特徴とする請求項1乃至10のうちの1つに記載の半導体集積回路装置。
- 複数段のフリップフロップがカスケード接続され、スタート信号に応答しクロック信号に同期して各フリップフロップからシフトパルスが出力されるシフトレジスタと、
前記各シフトパルスに同期してデータ信号が取り込まれるデータレジスタと、
前記クロック信号が入出力される1入力端と複数出力端とからなる第1信号配線と、
前記データ信号が入出力される1入力端と複数出力端とからなる第2信号配線とを有する平面表示装置の駆動回路において、
前記各信号配線の経路をカスケード接続された複数段の論理回路を介して分割可能にし、前記各論理回路の出力端を前記各信号配線の出力端とし、
前記各論理回路で前記各シフトパルスのうち所定のシフトパルスと前記各信号とを論理処理することにより、前記各論理回路からの前記各信号の出力を順次に許可または禁止するようにしたことを特徴とする平面表示装置の駆動回路として用いられる半導体集積回路装置。 - 複数段のフリップフロップ(FF)をカスケード接続し、1つのFFが1ビットの信号を保持及び出力し、シフトクロックによって1ビットづつ信号を後段のFFにシフトする構成のシフトレジスタであって、
有効ビットの範囲内では、1シフトクロックの動作で高々1ビットの信号だけが変化し、かつ有効ビットの範囲内ではシフト方向が1方向である使い方をする時に、信号が変化したビットのFFへの、以後のシフトクロックの供給を止めることを特徴とするシフトレジスタ回路。 - 請求項13記載のシフトレジスタ回路で、
前段または後段のFFの出力信号または出力の反転信号を、シフトクロックの供給を停止するための制御信号として使用する組み合わせ回路で、シフトクロックの供給を止めることを特徴とするシフトレジスタ回路。 - 請求項14記載のシフトレジスタ回路を、
スタート信号のシフト回路として使用することを特徴とする表示装置の駆動回路。
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