JP2008241930A

JP2008241930A - 液晶駆動装置

Info

Publication number: JP2008241930A
Application number: JP2007080047A
Authority: JP
Inventors: Hideo Ito; 秀男伊東
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-03-26
Filing date: 2007-03-26
Publication date: 2008-10-09
Also published as: TW200839723A; US20090040213A1; TWI380273B; US7969401B2

Abstract

【課題】液晶パネルにおいて良好な画像表示を行う。
【解決手段】複数のｎビット単位のラッチ領域を有し、複数の行電極と複数の列電極からなる液晶パネルの各行電極に対応する列電極を駆動するためのｍビットの表示データを複数分割したｎビットの表示データを、指定のラッチ領域に順次ラッチするラッチ回路、ｎビットの表示データを順次保持するデータレジスタ、データレジスタがｎビットの表示データを保持する都度、ｎビットの表示データを指定のラッチ領域にラッチするためのラッチパルスを発生するラッチパルス発生回路を備え、ラッチパルス発生回路は、データレジスタがｎビットの表示データを保持する都度、カウント値が変化するカウンタ、カウンタのカウント値をデコードし、ラッチパルスを発生するデコーダ、カウンタのカウント値の遷移期間、デコーダからのラッチパルスの発生をマスクするマスク回路を有する。
【選択図】図１

Description

本発明は、液晶駆動装置に関する。

複数の行電極と複数の列電極からなる液晶パネル（例えばＴＦＴ）を駆動する液晶駆動装置として、複数の行電極を駆動するゲートドライバと複数の列電極を駆動するソースドライバを有するものが一般に知られている（特許文献1参照）。

図７は液晶パネル、ゲートドライバ、ソースドライバの概略を示すブロック図である。
図７において、液晶パネル１００は、複数の列電極１０１と、複数の列電極ライン１０１と交差する複数の行電極１０２と、複数の列電極１０１及び複数の行電極１０２の各交差位置に配置される複数のＦＥＴ１０３とからなる。各ＦＥＴ１０３のゲート及びソースは夫々交差位置における行電極１０２及び列電極１０１と接続され、各ＦＥＴ１０３のドレイン及び接地間には表示を行うための電荷を充電するコンデンサ１０４が設けられる。ソースドライバ１０５は、各行電極１０２と交差する１行分の全列電極１０１を駆動するための信号を出力する。そして、ゲートドライバ１０６が前記１行に該当する行電極１０２を駆動するための信号を選択的に出力すると、前記１行分の全列電極１０１のＦＥＴ１０３に接続されるコンデンサ１０４に電荷が充電されることとなる。上記の１行ずつの処理を液晶パネル１００の全行に亘り繰り返すことにより液晶パネル１００の表示が可能となる。

図８は、図７のソースドライバ１０５の一例を示すブロック図である。
ソースドライバ１０５は、データレジスタ２００と、ラッチ回路２０１、２０４とラッチパルス発生回路２０２、２０３と、Ｄ／Ａコンバータ２０５と、ソース出力回路２０６と、を有する。

ラッチ回路２０１はｍビットのデータをラッチするものである。ここで、ｍは、液晶パネル１００の各行電極１０２と交差する１行分の全列電極１０１の数とＤ／Ａコンバータ２０５の各列電極のディジタル値のビット数ｊを乗算した数である。また、ラッチ回路２０１は、ｍビットをｎビットずつ分割したラッチ領域２０１−１〜２０１−ｘからなり、選択されるラッチ領域２０１−１〜２０１−ｘに対してｎビットのデータをｍビット分のデータがラッチされるまで順次ラッチする。

データレジスタ２００はラッチ回路２０１のラッチ領域２０１−１〜２０１−ｘにラッチするべき対象である、外部から適宜のタイミングで供給されるｎビットのデータを保持するものである。尚、ｎビットのデータは液晶パネル１００の列電極１０１を駆動し表示を行うための表示データである。ラッチパルス発生回路２０２は、データレジスタ２００がｎビットのデータを保持する都度、ラッチ領域２０１−１〜２０１−ｘの何れか１領域を指示するラッチパルスＬＰ１〜ＬＰｘを生成し発生する。ラッチパルスＬＰ１〜ＬＰｘが順次発生することにより、ラッチ回路２０１にはｍビットのデータがラッチされる。

ラッチ回路２０４はラッチ回路２０１にラッチされているｍビットのデータをラッチするものである。ラッチパルス発生回路２０３は、ラッチ回路２０１がｍビットのデータをラッチする都度、ラッチパルスＬＰ’を生成し発生する。ラッチパルスＬＰ’が発生することにより、ラッチ回路２０１のｍビットのデータはラッチ回路２０４にラッチされる。

Ｄ／Ａコンバータ２０５はラッチ回路２０４にラッチされているｍビットのデータをディジタル値からアナログ値へ変換するものである。ソース出力回路２０６はＤ／Ａコンバータ２０５から出力されるアナログ信号に対し、ＦＥＴ１０３を駆動するのに十分な電圧レベルまで増幅するなどの信号処理を施した後、列電極１０１に接続されるＦＥＴ１０３のソース電極に印加する。

つまり、データレジスタ２００にｎビットのデータが保持される都度、ラッチパルス発生回路２０２によってラッチパルスＬＰ１〜ＬＰｘが適宜の順序で発生し、ラッチ回路２０１の指示される１領域にｎビットのデータがラッチされる。そして、ラッチ回路２０１の全ラッチ領域ｍビットのデータがラッチされる都度、ラッチパルスＬＰ’が発生し、ｍビットのデータはラッチ回路２０４にラッチされる。ラッチ回路２０４にラッチされているｍビットのデータはＤ／Ａコンバータ２０５、ソース出力回路２０６による信号処理を経て、前記１行分の全列電極１０１を駆動するための信号として出力される。
特開２００４−２７４３３５

しかしながら、ラッチパルス発生回路２０２に対して外来ノイズ等、ラッチパルス発生回路２０２を構成する論理回路が誤動作するようなノイズが供給された場合、ラッチ回路２０１を構成する複数のラッチ領域２０１−１〜２０１−ｘのうち、本来ｎビットのデータをラッチするべきラッチ領域に対してラッチパルスを発生出来なくなる可能性があった。この場合、表示データの各ビットが列電極と１対１に対応しなくなるため、液晶パネル１００は、所望の画像表示が出来なくなるといった問題があった。
そこで、本発明では、良好な液晶表示を実現できる液晶駆動装置を提供することを目的とする。

前述した課題を解決する主たる本発明は、複数のｎビット単位のラッチ領域を有し、複数の行電極及び複数の列電極からなる液晶パネルの各行電極に対応する列電極を駆動するためのｍビットの表示データを複数分割してなるｎビットの表示データを、指定される前記ラッチ領域に順次ラッチするラッチ回路と、前記ｎビットの表示データを順次保持するデータレジスタと、前記データレジスタが前記ｎビットの表示データを保持する都度、前記ｎビットの表示データを指定される前記ラッチ領域にラッチするためのラッチパルスを発生するラッチパルス発生回路と、を備え、前記ラッチ回路から出力される前記ｍビットの表示データに基づいて前記列電極を駆動する液晶駆動装置において、前記ラッチパルス発生回路は、前記データレジスタが前記ｎビットの表示データを保持する都度、カウント値が変化するカウンタと、前記カウンタのカウント値をデコードし、前記ラッチパルスを発生するデコーダと、前記カウンタのカウント値が遷移する期間、前記デコーダからの前記ラッチパルスの発生をマスクするマスク回路と、を有することを特徴とする。

本発明によれば、良好な画像表示が可能となる。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝液晶駆動装置の構成＝＝＝
図１は、本発明の液晶駆動装置を示すブロック図であり、液晶パネル１００の列電極１０１を駆動するものである。尚、図１に開示される構成のうち、図８に開示される構成と同一のものに対しては同一番号を付し、その説明を省略することとする。また、図１におけるマイクロコンピュータは液晶駆動装置の構成要件としてもよいが、本実施形態においては、前記マイクロコンピュータを除くソースドライバの構成を液晶駆動装置とし、この液晶駆動装置は集積回路で構成されるものとして以下説明する。尚、この集積回路は、液晶パネル１００の行電極１０２を駆動するゲートドライバの構成と同一の集積回路上において１チップで構成されていてもよい。

図１において、液晶駆動装置３００は、データレジスタ２００、ラッチ回路２０１、２０４、ラッチパルス発生回路２０３、３０６、Ｄ／Ａコンバータ２０５、ソース出力回路２０６、シフトレジスタ３０７、垂直・水平同期カウンタ３０８を有する。更に、ラッチパルス発生回路３０６は、第１カウンタ３０１（カウント部）、第２カウンタ３０３（カウンタ）、第１デコーダ３０２（デコード部）、マスク信号発生回路３０４（マスク回路）、第２デコーダ３０５（デコーダ）を有する。

液晶駆動装置３００の周辺装置であるマイクロコンピュータ３０９は、液晶パネル１００の列電極１０１を１行ずつ駆動するためのｍビット単位の表示データをクロックＣＬＫに同期して出力する。

ここで、説明の便宜上、図７に示す液晶パネル１００の１行あたりの列電極１０１の数は例えば４８０であるものとし、行電極１０２の数は例えば１２０であるものとする。また、図１に示すＤ／Ａコンバータ２０５の各列電極のディジタル値のビット数ｊは例えば８であるものとし、マイクロコンピュータ３０９から出力される表示データのビット幅も８であるものとする。つまり、この場合の１行あたりの列電極１０１を駆動するための表示データのビット数ｍは４８０×８である。そして、隣接する３つの列電極１０１には各々Ｒ、Ｇ、Ｂ信号を示す３画素分の表示データが出力される。つまり、この列電極と交差する行電極１０２がゲートドライバ１０６によって選択され、この３画素分の表示データでＦＥＴ１０３が駆動されると、液晶パネル１００上における１ドット分の表示（図７の一点鎖線内）が可能となる。従って、この場合、液晶パネル１００の１行あたりに１６０ドットの表示が可能となる。

垂直・水平同期回路３０８は、液晶駆動装置３００の外部から、液晶パネル１００に画像を表示する際に必要となる垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣとクロックＣＬＫが入力される。尚、水平同期信号ＨＳＹＮＣは、１行分の列電極１０１を駆動するごとに発生する信号である。垂直・水平同期カウンタ３０８は、水平同期信号ＨＳＹＮＣでリセットされた後、クロックＣＬＫをカウントする。つまり、垂直・水平同期カウンタ３０８は液晶パネル１００の１行の表示を行うごとに上記のカウント動作を繰り返す。

シフトレジスタ３０７はｎビットのレジスタであり、マイクロコンピュータ３０９から出力されるｍビット単位の表示データをｎビットずつクロックＣＬＫに同期して保持するものである。

第１カウンタ３０１は、クロックＣＬＫが入力され、ｋ周期のクロックＣＬＫを繰り返しカウントし、ｋ周期のクロックＣＬＫをカウントするごとに、シフトレジスタに保持されたｎビットの表示データを後段のデータレジスタ２００に保持するための保持信号を出力する。シフトレジスタ３０７及び第１カウンタ３０１はともに共通するクロックＣＬＫで動作するため、シフトレジスタ３０７がｎビットの表示データを保持したタイミングと第１カウンタ３０１がｋ周期のクロックＣＬＫをカウントしたタイミングは一致することとなる。そこで、データレジスタ２００は、第１カウンタ３０１から保持信号が入力されるごとに、シフトレジスタ３０７に順次保持されるｎビットの表示データを保持することとなる。

第１デコーダ３０２は、第１カウンタ３０１がｋ周期のクロックＣＬＫをカウントするごとに、第２カウンタ３０３のカウント値を例えば＋１インクリメントする等変化させるものである。

第２デコーダ３０５は、ラッチ回路２０１のｎビットずつのラッチ領域２０１−１〜２０１−ｘそれぞれに対応するラッチパルスＬＰ１〜ＬＰｘの何れか１つを、第２カウンタ３０３のカウント値のデコード結果に従って発生するものである。ここで、第２デコーダ３０５は第２カウンタ３０３のカウント値のデコード結果をラッチパルスＬＰ１〜ＬＰｘの何れか１つに対応付けるため、第２カウンタ３０３のカウント値が変化する遷移期間において当該第２カウンタ３０３のカウント値が問題となる場合がある。例えば、第２カウンタ３０３を構成する素子の信号接続線における信号の遅延が、遷移期間において誤ったカウント値を発生する原因となる場合がある。この場合、第２カウンタ３０３のカウント値の遷移期間において、ラッチ回路２０１の本来ラッチすべきではないラッチ領域に対して誤ったラッチパルスが発生してしまい、この結果、液晶パネル１００に対して誤った表示が行われる可能性がある。そこで、ラッチ回路２０１による表示データの誤ラッチを防止するための対策を施す必要がある。

マスク信号発生回路３０４は、第２カウンタ３０３のカウント値の遷移期間において第２デコーダ３０５が誤ったラッチパルスを発生することを防止するものである。詳しくは、第１デコーダ３０２が第１カウンタ３０１のカウント値をデコードした結果に従って、マスク信号発生回路３０４は、第２カウンタ３０３のカウント値の遷移期間の値をマスクするマスク信号ＤＥＣＭＡＳＫを発生する。

また、ラッチパルス発生回路２０３には垂直・水平同期カウンタ３０８のカウント値が入力されている。ラッチパルス発生回路２０３は、ラッチ回路２０１がｍビットの表示データをラッチした後、垂直・水平同期カウンタ３０８がクロックＣＬＫを所定数カウントする期間において、ラッチ回路２０４がラッチ回路２０１のｍビットの表示データをラッチするためのラッチパルスＬＰ’をラッチ回路２０４に対して出力する。

＝＝＝ラッチパルス発生回路３０６の構成例＝＝＝
図２は、本発明の液晶駆動装置に用いられるラッチパルス発生回路の構成例を示すブロック図である。尚、以降、説明の便宜上ｋ＝６として説明する。つまり、第１カウンタ３０１はクロックＣＬＫの立ち上がりに同期してカウント値１乃至６（１０進数）を繰り返しカウントする。デコーダ３０２ａ、３０２ｂ、３０２ｃは第１デコーダ３０２を構成するものである。デコーダ３０２ａは、第１カウンタ３０１がカウント値６をカウントしたときに第１検出信号を出力する。デコーダ３０２ｂは、第１カウンタ３０１がカウント値５をカウントしたときに第２検出信号を出力する。更に、デコーダ３０２ｃは、第１カウンタ３０１がカウント値１をカウントしたときに第３検出信号を出力する。第２カウンタ３０３は０乃至１２７（１０進数）をカウントする例えば８ビットのカウンタである。第２カウンタ３０３は、デコーダ３０２ａが第１検出信号を出力するとき、即ち第１カウンタ３０１がカウント値６をカウントしたとき、カウント値を＋１インクリメントする。また、マスク信号発生回路３０４は、デコーダ３０２ｂが第２検出信号を出力したとき、即ち第１カウンタ３０１がカウント値５をカウントしたとき、ハイレベルを出力する。また、マスク信号発生回路３０４は、デコーダ３０２ｃが第３検出信号を出力したとき、即ち第１カウンタ３０１がカウント値１をカウントしたとき、ローレベルを出力する。

図３は、図２のデコーダ３０２ａ及び第２カウンタ３０３からなる破線ブロック３１０の具体的な一実施例を示している。つまり、破線ブロック３１０内は、＋１加算器３１２と、第１カウンタ３０１のカウンタ値が６であるのか６以外であるのかを判別する判別器３１３と、クロックＣＬＫで判別器３１３の出力をラッチするラッチ回路３１４に置き換えることができる。例えば、第１カウンタ３０１から６以外のカウント値が出力された場合、ラッチ回路３１４のラッチ出力は判別器３１３をそのまま通過し、ラッチ回路３１４は同一値を再度ラッチする。一方、第１カウンタ３０１からカウント値６が出力された場合、ラッチ回路３１４のラッチ出力は＋１加算器３１２で＋１された後、判別器３１３を通ってラッチ回路３１４にラッチされる。つまり、ラッチ回路３１４のラッチ出力は第１カウンタ３０１のカウント値が６になるごとに＋１され、即ち、第２カウンタ３０３の機能が実現されることになる。

図４は、図２のデコーダ３０２ｂ、３０２ｃ及びマスク信号発生回路３０４からなる破線ブロック３１１の具体的な一実施例を示している。つまり、破線ブロック３１１内は、第１カウンタ３０１のカウント値が５であるのか、１であるのか、５及び１以外であるのかを判別する判別器３１５と、ラッチ回路３１６とに置き換えることができる。尚、判別器３１５には常にハイレベルとなる電圧と、常にローレベルの電圧とが印加される。例えば、第１カウンタ３０１からカウント値５が出力された場合、判別器３１５はハイレベルを出力し、ラッチ回路３１６はハイレベルの信号をラッチする。また、第１カウンタ３０１からカウント値１が出力された場合、判別器３１５はローレベルを出力し、ラッチ回路３１６はローレベルの信号をラッチする。更に、第１カウンタ３０１からカウント値５及び１以外が出力された場合、判別器３１５はラッチ回路３１６がそのときラッチしているレベルの信号をそのまま通過させ、ラッチ回路３１６に再度ラッチさせる。即ち、第１カウンタ３０１のカウント値が６、１、２である期間は、ラッチ回路３１６のラッチ出力はハイレベルとなり、第１カウンタ３０１のカウント値が３、４、５である期間は、ラッチ回路３１６のラッチ出力はローレベルとなる。つまり、第２カウンタ３０３のカウント値が変化する遷移期間を十分に含む期間において、ハイレベルとなるマスク信号ＤＥＣＭＡＳＫを発生するマスク信号発生回路３０４の機能を実現することができる。

図５は第２デコーダ３０５の一実施例を論理回路で実現するものである。尚、ｋ＝６としたため、第２デコーダ３０５が発生するラッチパルスＬＰ１〜ＬＰｘの数は８０となる。図５においては、ラッチパルスＬＰ１〜ＬＰ８までを実現する一例を開示するものとし、ＬＰ９〜ＬＰ８０までのラッチパルスについては、図５に示す論理と同様の規則に従う論理回路を構成することにより発生させることが可能であるため、ラッチパルスＬＰ９〜ＬＰ８０までを発生する構成の記載については省略することとする。また、第２カウンタ３０３は７ビットのカウンタであってＳＡＤＲ（６）（最上位ビット）〜ＳＡＤＲ（０）（最下位ビット）からなり、０〜１２７（１０進数）を出力する。

図５において、第２カウンタ３０３の各ビットは各々上位ビット側からインバータ４０１〜４０７に入力される。そのうち、インバータ４０１〜４０４の出力はＮＡＮＤ回路４０８に入力され、ＮＡＮＤ回路４０８の出力は２段のインバータ４０９、４１０を介して４入力１出力型のＮＯＲ回路４１１〜４１８の各１入力端子に入力される。また、インバータ４０５〜４０７の出力はインバータ４１９、４２０、４２１を介した出力又はそのままの出力としてＮＯＲ回路４１１〜４１８に選択的に入力される。また、ＮＯＲ回路４１１〜４１８には各々ＡＮＤ回路４１９〜４２６の一方の入力端子に入力され、それらの他方の端子にはマスク信号ＤＥＣＭＡＳＫがインバータ４２７を介してＡＮＤ回路４１９〜４２６のゲートを開閉する共通の信号として入力される。そして、ＡＮＤ回路４１９〜４２６の出力は各々２段のインバータ４２８ａ〜４３５ａ、４２８ｂ〜４３５ｂを介してラッチパルスＬＰ１〜ＬＰ８として出力される。

例えば、第２カウンタ３０３のカウント値が０の場合を考えてみる。この場合、第２カウンタ３０３の各ビットであるＳＡＤＲ（６）〜ＳＤＤＲ（０）は全て０である。そのため、インバータ４１０のローレベル出力がＮＯＲ回路４１１〜４１８の全ての１入力端子に入力される。また、ＮＯＲゲート４１１の残りの３つの入力端子には、インバータ４１９〜４２１のローレベル出力が入力される。このとき、４端子入力が全てローレベルとなるのはＮＯＲ回路４１１のみであり、それ以外のＮＯＲ回路４１２〜４１８の４端子入力の何れかはハイレベルとなっている。従って、ＮＯＲ回路４１１の出力ＬＰ１’のみがハイレベルとなり、それ以外のＮＯＲ回路４１２〜４１８の出力ＬＰ２’〜ＬＰ８’はローレベルとなる。つまり、ＮＯＲ回路４１１の出力ＬＰ１’は、第２カウンタ３０３のカウント値が０である期間（第１カウンタ３０１が０乃至６をカウントする期間）においてハイレベルとなる。一方、マスク信号ＤＥＣＭＡＳＫは第１カウンタ３０１が３乃至５をカウントする期間においてローレベルとなる。従って、ローレベルのマスク信号ＤＥＣＭＡＳＫが発生すると、その期間だけＡＮＤ回路４１９の出力がハイレベルとなり、よってラッチパルスＬＰ１がハイレベルとなる。これにより、第２カウンタ３０３のカウント値が変化する遷移期間においてラッチパルスＬＰ１はハイレベルとなることはなくなる。以降、第２カウンタ３０３のカウント値が＋１インクリメントされていく場合も同様の動作をする。例えば、第２カウンタ３０３のカウント値が１、即ち第２カウンタ３０３の各ビットのうちＳＡＤＲ（１）のみが１（バイナリ値）である場合には、第１カウンタ３０１のカウント値が３乃至５である期間にラッチパルスＬＰ２がハイレベルとなる。以下同様である。

＝＝＝液晶駆動装置の動作＝＝＝
以下、図６のタイミングチャートを基に、本発明にかかる液晶駆動装置の動作について説明する。

先ず初期状態として、クロックＣＬＫは液晶駆動装置３００内の必要なブロックに入力されている。表示データは８ビットの幅をもつものとする。また、表示データは確定されておらず、つまり表示データは無効なデータであるため、第２カウンタ３０３のカウント値は全ビットが１となり１２７（１０進数）を表すこととなる。第２デコーダ３０５は第２カウンタ３０３のカウント値１２７をデコードするが、カウント値１２７に対応するラッチパルスが第２デコーダ３０５から発生することがないように第２デコーダ３０５のハードウエアロジックは組まれているものとする。また、マスク信号発生回路３０４から発生するマスク信号ＤＥＣＭＡＳＫはハイレベルに固定されている。また、ラッチパルスＬＰ１〜ＬＰ８０は全てローレベルである。

この状態から、水平同期信号ＨＳＹＮＣが垂直・水平同期回路３０８に入力され、水平同期信号ＨＳＹＮＣがローレベルに立ち下がると（時刻Ｔ０）、垂直・水平同期回路３０８のカウント値はリセットされ、その直後から入力されるクロックＣＬＫの立ち上がりに同期してカウント値のカウントアップを行う。尚、水平同期信号ＨＳＹＮＣは時刻Ｔ１においてハイレベルに立ち上がる。また、ラッチパルス発生回路２０３は、垂直・水平同期回路３０８が例えば５及び６（１０進数）をカウントする期間にラッチパルスＬＰ’を発生する。このときのラッチパルスＬＰ’により、以後説明する１行分の４８０×８ビットの表示データＤ１〜Ｄ４８０の前に、ラッチ回路２０１にラッチされていた４８０×８ビットの表示データがラッチ回路２０４にラッチされることになる。そして、マイクロコンピュータ３０９は、例えば水平同期信号ＨＳＹＮＣの発生タイミングを監視し、垂直・水平同期回路３０８の例えばカウント値８以降が液晶パネル１００上に有効な液晶表示を行うことができるも有効データ期間であるものと判断し、表示データＤ１〜Ｄ４８０をクロックＣＬＫの立下りに同期して液晶駆動装置１００のシフトレジスタ３０７にシリアルに入力し始める。

シフトレジスタ３０７は６個の各８ビットのデータ保持領域ｎ１〜ｎ６を有し、６個ずつの各８ビットの表示データ（Ｄ１〜Ｄ６、Ｄ７〜Ｄ１２、・・・Ｄ４６９〜Ｄ４７４、Ｄ４７５〜Ｄ４８０）がクロックＣＬＫの立ち上がりに同期して順次シリアルに入力され保持される。つまり、シフトレジスタ３０７は４８ビットで構成され、同様にデータレジスタ２００も４８ビットで構成される。そのため、ラッチ回路２０１、２０４の破線で仕切られている各ラッチ領域は４８ビットであり、このラッチ領域が８０設けられている。Ｄ／Ａコンバータ２０５は所定数の８ビットＤ／Ａコンバータの集合体である。具体的には、ラッチ回路２０４の各ラッチ領域の４８ビットの表示データをＤ／Ａ変換するＤ／Ａコンバータは６個必要である。この６個のＤ／Ａコンバータが８０個のラッチ領域の分だけ設けられ、即ち、Ｄ／Ａコンバータ２０５は４８０個の８ビットＤ／Ａコンバータからなることとなる。従って、４８０個の８ビットＤ／Ａコンバータから出力される４８０のアナログ値がソース出力回路２０６を介して４８０の列電極１０１に供給されることとなる。例えばシフトレジスタ３０７が表示データＤ１〜Ｄ６を保持したとき、第１カウンタ３０１のカウント値は６であるため、第１カウンタ３０１はデータレジスタ２００に対して保持信号を出力する（時刻Ｔ２）。これにより、データレジスタ２００は表示データＤ１〜Ｄ６を、データレジスタ２００の各ビットを構成する各８ビットのＶＤ０〜ＶＤ５に時刻Ｔ２のタイミングにおいて保持することとなる。

また第１カウンタ３０１が保持信号を出力する時刻Ｔ２のタイミングにおいて、第１デコーダ３０２が第１カウンタ３０１のカウンタ値６をデコードしているため、第２カウンタ３０３のカウント値が１２７から＋１インクリメントして０になる。つまり、第２カウンタ３０３の全ビットが０であることから、図５に示すようにＮＯＲ回路４１１の出力ＬＰ１’のみが、第２カウンタ３０３のカウント値が０である期間（時刻Ｔ２〜Ｔ５）ハイレベルになる。一方、第１カウンタ３０１がカウント値３、４、５をカウントする期間（時刻Ｔ３〜Ｔ４）、マスク信号ＤＥＣＭＡＳＫはローレベルとなる。従って、第２デコーダ３０５からはマスク信号ＤＥＣＭＡＳＫがローレベルとなる期間だけハイレベルとなるラッチパルスＬＰ１が出力される。このラッチパルスＬＰ１のハイレベル期間において、データレジスタ２００に保持されている表示データＤ１〜Ｄ６がラッチ回路のラッチ領域２０１−１にラッチされる。この場合、第２カウンタ３０３のカウント値が変化する遷移期間以外の期間で、ラッチ回路２０１がラッチ動作を行うため、ラッチ回路２０１のラッチするべき指定されるラッチ領域に対して確実にラッチパルスが発生し、ラッチ回路２０１に正しい表示データがラッチされることになる。

同様の動作を繰り返すことにより、ラッチ回路２０１のラッチ領域２０１−２〜２０１−８０には各々、表示データＤ７〜Ｄ１２、・・・Ｄ４６９〜Ｄ４７４、Ｄ４７５〜Ｄ４８０が確実にラッチされることになる。その後、前述したように、垂直・水平同期カウンタ３０８がカウント値５、６をカウントする期間には、ラッチパルス発生回路２０３からラッチパルスＬＰ’が発生し、これにより、ラッチ回路２０４は、期間Ｔ６〜Ｔ７において、ラッチ回路２０１にラッチされている４８０×８ビットの表示データＤ１〜Ｄ４８０をラッチする。以後の動作は図８の説明と同様である。

以上より、第２デコーダ３０５が第２カウンタ３０３のカウント値をデコードし、このデコード結果に従ってラッチ回路２０１のためのラッチパルスを発生する場合であっても、マスク信号発生回路３０４を備えることにより、第２カウンタ３０３のカウント値が変化する遷移期間を無視できるため、ラッチ回路２０１の誤ラッチを防止できる。よって液晶パネル１００において良好な画像表示が可能となる。また、マスク信号ＤＥＣＭＡＳＫは、第２カウンタ３０３の遷移期間の前後所定期間を含んで発生するため、外乱等の要因による第２カウンタ３０３のカウント値の誤変化を防止することも可能となる。また、図４に示すように、マスク信号ＤＥＣＭＡＳＫを第２カウンタ３０３の遷移期間を含むどの期間でローレベルにするかは、判別器３１５が第１カウンタ３０１のどのカウント値を判別するかによるため、判別器３１５の設計次第でマスク信号ＤＥＣＭＡＳＫのローレベル期間を、液晶駆動装置３００の仕様に応じてフレキシブルに変更することが可能となる。更に、液晶駆動装置３００の画素数に応じて、列電極１０１の数が変更になることに伴い、例えばラッチ回路２０１の中間のラッチ領域を使用しない場合であっても、第２デコーダ３０５のハードウエアロジックをそのように構成するだけで、第２カウンタ３０３のカウント値とマスク信号発生回路３０４から得られるマスク信号ＤＥＣＭＡＳＫにより、ラッチ回路２０１は正しい表示データを確実にラッチすることとなる。

以上、本発明にかかる液晶駆動装置について説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物が含まれることは勿論である。

本発明の液晶駆動装置を示すブロック図である。図１の液晶駆動装置におけるラッチパルス発生回路３０６の構成例を示すブロック図である。図２の破線ブロック３１０内の一実施例を示す図である。図２の破線ブロック３１１内の一実施例を示す図である。図１の第２デコーダ３０５の具体例を示す図である。本発明の液晶駆動装置の動作を示すタイムチャートである。液晶パネル、ゲートドライバ、ソースドライバの概略を示すブロック図である。一般的な液晶駆動装置を示すブロック図である。

符号の説明

１００液晶パネル
１０１列電極
１０２行電極
１０３ＦＥＴ
１０５ソースドライバ
１０６ゲートドライバ
２００データレジスタ
２０１、２０４ラッチ回路
２０３ラッチパルス発生回路
２０５Ｄ／Ａコンバータ
２０６ソース出力回路
３０１第１カウンタ
３０２第１デコーダ
３０３第２カウンタ
３０４マスク信号発生回路
３０５第２デコーダ

Claims

複数のｎビット単位のラッチ領域を有し、複数の行電極及び複数の列電極からなる液晶パネルの各行電極に対応する列電極を駆動するためのｍビットの表示データを複数分割してなるｎビットの表示データを、指定される前記ラッチ領域に順次ラッチするラッチ回路と、
前記ｎビットの表示データを順次保持するデータレジスタと、
前記データレジスタが前記ｎビットの表示データを保持する都度、前記ｎビットの表示データを指定される前記ラッチ領域にラッチするためのラッチパルスを発生するラッチパルス発生回路と、を備え、
前記ラッチ回路から出力される前記ｍビットの表示データに基づいて前記列電極を駆動する液晶駆動装置において、
前記ラッチパルス発生回路は、
前記データレジスタが前記ｎビットの表示データを保持する都度、カウント値が変化するカウンタと、
前記カウンタのカウント値をデコードし、前記ラッチパルスを発生するデコーダと、
前記カウンタのカウント値が遷移する期間、前記デコーダからの前記ラッチパルスの発生をマスクするマスク回路と、を有する、
ことを特徴とする液晶駆動装置。
前記ｎビットの表示データをクロックに同期して保持するシフトレジスタを更に備え、
前記ラッチパルス発生回路は、
前記クロックに同期してｋまでを順次繰り返しカウントするカウント部を有し、前記ｋをカウントするごとに、前記シフトレジスタに保持されている前記ｎビットの表示データを前記データレジスタに保持させるための保持信号を出力するとともに、前記カウンタのカウント値を変化させるための信号を出力する信号出力回路を、更に備え、
前記マスク回路は、
前記カウント部が前記ｋを含む前後をカウントする期間において前記ラッチパルスの発生をマスクする、ことを特徴とする請求項１に記載の液晶駆動装置。
前記信号出力回路は、前記カウント部のカウント値をデコードするデコード部を有し、
前記デコード部は、前記カウント部が前記ｋをカウントしたことをデコードしたとき、前記カウンタのカウント値を変化させるための信号を出力し、前記カウント部が前記ｋを含む前後の期間をカウントしたことをデコードしたとき、前記マスク回路に対し前記ラッチパルスをマスクするための信号を出力する、ことを特徴とする請求項２に記載の液晶駆動装置。