JP4515159B2 - タイミング可変装置 - Google Patents

Description

この発明は、デジタル回路に使用する、例えばタイミングデコードパルスのシリアルデータによる高分解能なタイミング可変装置に関するものである。

従来、デジタル回路で使用するタイミングデコードパルスのシリアルデータによるタイミング可変については、既に公知である。

特許文献１には、遅延素子によって遅延させられた数種類のタイミング信号を、切り替え制御信号によってアナログスイッチを介して出力するタイミング可変回路の構成が開示されている。この構成における、分解能は遅延素子の遅延量で決められるが、可変範囲が制限されるという課題があった。

特許文献２には、制御レジスタのビット数が同一で、タイミング可変の範囲を設定できるようにしたタイミング可変装置の構成が開示されている。この構成では、可変タイミングの分解能を、カウンタのクロック周期以上には制御できないという課題があった。

図５に先行文献２の基本構成部のみを示し、課題を説明する。

図５は先行技術のシリアルデータによるタイミング可変装置の構成を示す回路ブロック図である。図５において、符号１０はクロック信号入力端子を示し、符号２０はシリアル制御レジスタからのシリアルデータ入力端子群からなるビットデータ入力部を示し、符号３０はリセット信号入力端子を示し、符号５０はタイミング可変パルス信号出力端子を示し、符号１００はバイナリカウンタ（１／Ｎ分周器）を示し、符号２００は一致検出部を示し、符号３００はＤ−フリップフロップを示し、符号４００は出力Ｒ−Ｓラッチ部を示す。

図７に一致検出部２００の回路構成図を示す。一致検出部２００は従来例では一致ゲート（ＥＸ−ＮＯＲゲート）５〜８と、ＡＮＤゲート９とから構成される。図５の符号５Ａはクロック入力信号を反転させるインバータを示す。図５では、クロック入力信号のアクティブエッジが立下りエッジである例を示している。

図５において、クロック信号入力端子１０に入力されるクロック信号をバイナリカウンタ１００がカウントする。このバイナリカウンタ１００の各ビット出力（たとえばＱ０〜Ｑ３）が、図７の複数のＥＸ−ＮＯＲゲート（あるいはＥＸ−ＯＲゲート）５〜８の一方の入力端子に接続される。図７の複数のＥＸ−ＮＯＲゲート（あるいはＥＸ−ＯＲゲート）５〜８の他方の入力端子にシリアルデータの各ビット出力（たとえばＤ０〜Ｄ３）が接続される。ＡＮＤゲート９（あるいはＯＲゲート。図７では、ＡＮＤゲートが示されている。）の入力端子に、ＥＸ−ＮＯＲゲート（あるいはＥＸ−ＯＲゲート）５〜８の出力端子が接続されている。

以上のような構成により、バイナリカウンタ１００の各Ｑ出力とシリアルデータの各ビットデータとが一致（あるいは反転一致）すると、そのＡＮＤゲート９の出力端子（ＡＧＲＥＥ）の信号が“Ｌｏ”から“Ｈｉ”へ移行する。

図５では、インバータ５Ａで反転されたクロック信号ＮＣＬＫがＤ−フリップフロップ３００のクロック入力端子に印加される。Ｄ−フリップフロップ３００のＤ入力端子にＡＮＤゲート９の出力端子が接続される。Ｄ−フリップフロップ３００の反転出力端子が出力Ｒ−Ｓラッチ部４００の一方の入力端子に接続される。出力Ｒ−Ｓラッチ部４００の他方の入力端子には、リセット信号入力端子３０が接続される。リセット信号入力端子３０は、バイナリカウンタ１００のリセット入力端子とＤ−フリップフロップ３００のリセット入力端子とにも接続される。出力Ｒ−Ｓラッチ部４００の出力端子が、タイミングパルスを出力するタイミング可変パルス信号出力端子５０に接続されている。

以上の構成からなる図５および図７に示す従来例のシリアルデータ制御のタイミング可変装置において、ビットデータ入力部（シリアルデータ入力部）２０に入力されるシリアルレジスタ出力値の組み合わせにより、タイミング可変パルス信号出力端子５０に得られるタイミングパルスの位置を可変している。

図６にその主要動作部の動作波形図を示す。図６に示すように、レジスタ出力値として［Ｄ３，Ｄ２，Ｄ１，Ｄ０］＝［０，０，１，０］＝２dec（decは１０進数を意味する）がビットデータ入力部２０に入力されている場合を例に説明する。時刻ｔ１から時刻ｔ２までの間リセット信号ＲＥＳＥＴによりバイナリカウンタ１００がリセットされている。

時刻ｔ２でバイナリカウンタ１００のリセットが解除される。その後、バイナリカウンタ１００のカウント値が１０進数で“２”となる時刻ｔ４で、バイナリカウンタ１００のカウント値がレジスタ値の“２”と一致するので、一致検出部２００は一致出力信号ＡＧＲＥＥを出力する。すなわち、バイナリカウンタの出力Ｑ３〜Ｑ０が、シリアルデータＤ３〜Ｄ０の値と一致するタイミングである時刻ｔ４で、一致出力信号ＡＧＲＥＥは“Ｌｏ”から“Ｈｉ”へ移行する。その後の時刻ｔ５では、一致ではなくなるので、一致出力信号ＡＧＲＥＥは“Ｈｉ”から“Ｌｏ”へ復帰する。

この一致出力信号ＡＧＲＥＥがＤ−フリップフロップ３００のＤ入力端子に入力され、Ｄ−フリップフロップ３００のクロック入力端子にはバイナリカウンタ１００に入力されるものと同じクロック信号ＮＣＬＫが入力される。その結果、Ｄ−フリップフロップ３００の反転出力端子ＮＱには、時刻ｔ５〜ｔ６までの期間に“Ｌｏ”の信号が出力され、出力Ｒ−Ｓラッチ部４００のＳＥＴ信号として与えられる。これにより、出力Ｒ−Ｓラッチ部４００は、タイミングパルス出力信号Ｓ_ＰＵＬＳＥ ＯＵＴを時刻ｔ５で“Ｈｉ”から“Ｌｏ”へ移行させることになる。

一方、時刻ｔ１〜ｔ２までの期間にリセット信号入力端子３０に入力されるＲＥＳＥＴ信号の立下りエッジで、タイミングパルス出力信号Ｓ_ＰＵＬＳＥ ＯＵＴが“Ｌｏ”から“Ｈｉ”へ移行している（基準タイミング）が、この基準タイミングｔ１に対して時刻ｔ５での“Ｈｉ”から“Ｌｏ”への移行タイミングを、シリアルレジスタのデータ設定により選択的に可変することができる。
特開平 ３−２６１２１６号公報 特開２０００−６８９８９号公報

上記先行技術では、デジタル回路に使用するタイミングパルス作成において、その出力タイミングをシリアルデータにより可変できる。ところが、出力Ｒ−Ｓラッチ部４００のセット信号ＳＥＴであるＤ−フリップフロップ３００の反転出力信号（ＮＱ）を得るのに、バイナリカウンタ１００と同じクロック信号を、Ｄ−フリップフロップ３００のクロック信号として使用している。

したがって、タイミングパルス出力信号Ｓ_ＰＵＬＳＥ ＯＵＴの可変タイミングの分解能、すなわち可変ステップは、クロック信号ＣＬＫの立下り１周期分の時間に制約されることになる。

先行技術のタイミングデコードパルスのシリアルデータによるタイミング可変装置において、出力信号のタイミング可変分解能を上げる場合は、バイナリカウンタ１００のクロック信号ＣＬＫの周波数を上げざるを得ず、バイナリカウンタ１００のビット数増大や、高速クロックによるスイッチングノイズを発生させる要因につながり、集積化するに際し、大きな不都合が生じるという課題があった。

この発明は、上記先行技術の課題を解決するものであり、カウンタのビット数の増大や、カウンタのクロック信号高速化を招くことなく、タイミングパルス出力信号Ｓ_ＰＵＬＳＥ ＯＵＴの可変タイミングの分解能を上げることが可能な、タイミング可変装置を提供することを目的とする。

上記課題を解決するために、本発明のタイミング可変装置は、第１のクロック入力信号をカウントするカウンタと、このカウンタの各ビット出力の一部とビットデータ入力部に入力されるビットデータ値の上位ビットとをビットごとに比較する一致検出部と、第１のクロック信号の周期の逓倍周期をもつ第２のクロック入力信号とビットデータ入力部に入力されるビットデータ値の下位ビットデータとから第１のクロック入力信号の１周期間にビットデータ値の下位ビットデータ値によって分割されたクロックタイミングを作成するクロック生成部と、一致検出部の出力をＤ入力としクロック生成部の出力をクロック入力とするＤフリップフロップと、このＤフリップフロップの出力信号とリセット信号とが入力されるラッチ部とを備え、ビットデータ入力部に入力されるビットデータ値により、ラッチ部の出力信号のタイミングを第２のクロック入力信号の半分の周期の分解能で可変するようにしている。

本発明のタイミング可変装置によれば、第１のクロック信号の周期の逓倍周期をもつ第２のクロック入力信号とビットデータ入力部に入力されるビットデータ値の下位ビットデータとからクロック入力信号の１周期間に上記下位ビットデータ値によって分割されたクロックタイミングを作成するクロック生成部を設けることで、従来より高分解能なタイミングパルス出力を得ることができる。

本発明のタイミング可変装置によれば、カウンタの出力同士を比較する個別一致検出回路を有する一致検出部を用い、カウンタのクロック信号を用いてタイミングを作成するレジスタビット値によるクロック生成部を設けることによって、従来のタイミングに対してカウンタのクロックの１周期手前の１周期間において従来より早い位置に４分の１という従来より高分解能で作成されるタイミングパルス出力を得ることができる。

以下、本発明の実施の形態のタイミング可変装置を、図面を参照しながら説明する。

（実施の形態１）
この発明の実施の形態１のタイミング可変装置を図１および図２により説明する。

図１において、符号１０はクロック信号入力端子を示し、符号２０はシリアル制御レジスタからのシリアルデータ入力端子群からなるビットデータ入力部を示し、符号３０はリセット信号入力端子を示し、符号４０はハーフクロック入力端子を示し、符号５０はタイミング可変パルス信号出力端子を示し、符号１００はバイナリカウンタ（１／Ｎ分周器）を示し、符号２００は一致検出部を示し、符号３００はＤ−フリップフロップを示し、符号４００は出力Ｒ−Ｓラッチ部を示し、符号５００はレジスタビット値によるクロック生成部を示す。

図１において、クロック信号入力端子１０に入力されるクロック信号ＣＬＫが、インバータ５Ａで反転されて反転クロック信号ＮＣＬＫとなる。反転クロック信号ＮＣＬＫがバイナリカウンタ１００のクロック入力端子に入力される。バイナリカウンタ１００の出力が一致検出部２００の一方の入力端子に入力される。一致検出部２００の他方の入力端子にはビットデータ入力部（シリアルデータ入力端子群）２０に入力されるシリアルデータが入力される。

反転クロック信号ＮＣＬＫとビットデータ入力部２０のうち下位２ビット目がＮＡＮＤゲート４の２つの入力端子に入力される。ＮＡＮＤゲート４の出力がＡＮＤゲート３の一方の入力端子に入力される。ＡＮＤゲート３の他方の入力端子には、ハーフクロック入力端子４０に入力されるハーフクロック入力信号ＣＬＫＨＡＬＦが入力される。

ハーフクロック入力信号ＣＬＫＨＡＬＦは容易に得られる。すなわち、タイミングパルスを得るためのバイナリカウンタ１００のクロック入力端子へ与えるクロック入力信号としては、通常デジタルシステムのマスタークロック信号を分周したものを使用するので、本発明でのハーフクロック入力信号は容易に得ることができるものである。

ビットデータ入力部（シリアルデータ入力端子群）２０の最下位ビットのデータがインバータ１で反転される。インバータ１の出力とＡＮＤゲート３の出力とがＥＸ−ＮＯＲゲート２の入力端子に接続される。ＥＸ−ＮＯＲゲート２の出力がＤ−フリップフロップ３００のクロック入力端子に接続される。Ｄ−フリップフロップ３００のデータ入力端子には一致検出部２００の出力が接続される。Ｄ−フリップフロップ３００の反転出力端子が出力Ｒ−Ｓラッチ部４００の一方の入力端子に接続される。出力Ｒ−Ｓラッチ部４００の他方の入力端子にはリセット信号入力端子３０が接続される。リセット信号入力端子３０は、バイナリカウンタ１００のリセット入力端子とＤ−フリップフロップ３００のリセット入力端子とにも接続されている。出力Ｒ−Ｓラッチ部４００の出力端子がタイミング可変パルス信号出力端子５０に接続されている。

以上のように構成された実施の形態１のタイミング可変装置について以下、図２にその主要動作部の動作波形を示す。図２においてレジスタ出力値（ビットデータ値）として［Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０］＝［０，０，１，０、Ｄ１，Ｄ０］がビットデータ入力部２０に入力されている場合を例に説明する。時刻ｔ１から時刻ｔ２の間リセット信号ＲＥＳＥＴによりバイナリカウンタ１００がリセットされている。

時刻ｔ２でバイナリカウンタ１００のリセットが解除される。その後、バイナリカウンタ１００のカウント値が１０進数で“２”となる時刻ｔ４で、バイナリカウンタ１００のカウント値がレジスタ値（ビットデータ値）の“２”と一致するので、一致検出部２００は一致出力信号ＡＧＲＥＥを出力する。すなわち、バイナリカウンタの出力Ｑ３〜Ｑ０が、シリアルデータＤ５〜Ｄ２の値と一致するタイミングである時刻ｔ４で、一致出力信号ＡＧＲＥＥは“Ｌｏ“から“Ｈｉ”へ移行する。その後の時刻ｔ５では、一致ではなくなるので、一致出力信号ＡＧＲＥＥは“Ｈｉ”から“Ｌｏ”へ復帰する。

この一致出力信号ＡＧＲＥＥがＤ−フリップフロップ３００のＤ入力端子に入力される。まず、［Ｄ１］＝０の時は、ＮＡＮＤゲート４の出力は“Ｈｉ”に固定されるので、ハーフクロック入力信号ＣＬＫＨＡＬＦがＡＮＤゲート３の出力から出力される。［Ｄ０］＝０では、ＥＸ−ＮＯＲゲート２の入力に“Ｈｉ”が入力されるので、Ｄ−フリップフロップ３００のクロック入力端子にはハーフクロック入力信号ＣＬＫＨＡＬＦが入力される。また、［Ｄ０］＝１では、ＥＸ−ＮＯＲゲート２の入力には“Ｌｏ”が入力されるので、Ｄ−フリップフロップ３００のクロック入力端子にはハーフクロック入力信号ＣＬＫＨＡＬＦの反転信号が入力される。

すなわち、［Ｄ１，Ｄ０］＝［０，０］の時には、Ｄ−フリップフロップ３００のクロック入力端子にハーフクロック入力信号ＣＬＫＬＨＡＬＦが入力された場合、Ｄ−フリップフロップ３００の反転出力のタイミングはハーフクロック入力信号ＣＬＫＨＡＬＦの立ち上がりエッジである、時刻ｔ４２５のタイミングとなる。そして、Ｄ−フリップフロップ３００は時刻ｔ４２５で一致出力信号ＡＧＲＥＥを取り込んでからクロック信号ＣＬＫの一周期の間“Ｌｏ”を反転出力端子に出力し、出力Ｒ−Ｓラッチ部４００のセット信号ＳＥＴとして与える。これにより、出力Ｒ−Ｓラッチ部４００は、タイミング出力信号Ｓ_ＰＵＬＳＥ ＯＵＴ［０，０］を時刻ｔ４２５で“Ｈｉ”から“Ｌｏ”へ移行させることになる。

また［Ｄ１，Ｄ０］＝［０，１］の時には、Ｄ−フリップフロップ３００のクロック入力端子にハーフクロック入力信号ＣＬＫＬＨＡＬＦの反転信号が入力された場合、Ｄ−フリップフロップ３００の反転出力のタイミングはハーフクロック入力信号ＣＬＫＨＡＬＦの立ち下がりエッジである、時刻ｔ４５のタイミングとなる。そして、Ｄ−フリップフロップ３００は時刻ｔ４５で一致出力信号ＡＧＲＥＥを取り込んでからクロック信号ＣＬＫの一周期の間“Ｌｏ”を反転出力端子に出力し、出力Ｒ−Ｓラッチ部４００のセット信号ＳＥＴとして与える。これにより、出力Ｒ−Ｓラッチ部４００は、タイミング出力信号Ｓ_ＰＵＬＳＥ ＯＵＴ［０，１］を時刻ｔ４５で“Ｈｉ”から“Ｌｏ”へ移行させることになる。

次に［Ｄ１］＝１の時は、クロック入力信号ＣＬＫと同一信号がＮＡＮＤゲート４から出力される。ＮＡＮＤゲート４の出力がＡＮＤゲート３の一方の入力端子に入力され、ＡＮＤゲート３の他方の入力端子にはハーフクロック信号ＣＬＫＨＡＬＦが入力される。そのため、ＡＮＤゲート３の出力端子にはクロック１周期のうち、４分の３周期から４分の４周期までの間（時刻ｔ４７５〜ｔ５）にクロック毎に、正極性のパルスが作成される。さらに［Ｄ０］＝０ではＥＸ−ＮＯＲゲート２の入力に“Ｈｉ”が入力されるので、Ｄ−フリップフロップ３００のクロック入力端子にはＡＮＤゲート３の出力パルスが入力される。また、［Ｄ０］＝１では、ＥＸ−ＮＯＲゲート２の入力に“Ｌｏ”が入力されるので、Ｄ−フリップフロップ３００のクロック入力端子にはＡＮＤゲート３の出力パルスの反転信号が入力される。

すなわち［Ｄ１，Ｄ０］＝［１，０］の時には、Ｄ−フリップフロップ３００のクロック入力端子に、クロック１周期のうち、４分の３周期から４分の４周期までの間にクロック毎、正極パルスが入力される。その結果、Ｄ−フリップフロップ３００は正極パルスの立ち上がりエッジ、つまり時刻ｔ４７５のタイミングでＤ入力端子に入力される一致出力信号ＡＧＲＥＥを取り込むことになる。したがって、Ｄ−フリップフロップ３００の反転出力としては、時刻ｔ４７５からクロック信号一周期の間“Ｌｏ”が出力され、出力Ｒ−Ｓラッチ部４００のセット信号ＳＥＴとして与えられる。これにより、出力Ｒ−Ｓラッチ部４００は、タイミング出力信号Ｓ_ＰＵＬＳＥ ＯＵＴ［１，０］を時刻ｔ４７５で“Ｈｉ”から“Ｌｏ”へ移行させることになる。

次に［Ｄ１，Ｄ０］＝［１，１］の時には、Ｄ−フリップフロップ３００のクロック入力端子に、クロック１周期のうち、４分の３周期から４分の４周期までの間にクロック毎、正極パルスが入力される。その結果、Ｄ−フリップフロップ３００は、正極パルスの立ち上がりエッジ、すなわち時刻ｔ５のタイミングでＤ入力端子に入力されている一致出力信号ＡＧＲＥＥを取り込むことになる。したがって、Ｄ−フリップフロップ３００の反転出力としては、時刻ｔ５からクロック信号一周期の間“Ｌｏ”が出力され、出力Ｒ−Ｓラッチ部４００のセット信号ＳＥＴとして与えられる。これにより、出力Ｒ−Ｓラッチ部４００は、タイミング出力信号Ｓ_ＰＵＬＳＥ ＯＵＴ［１，１］を時刻ｔ５で“Ｈｉ”から“Ｌｏ”へ移行させることになる。

一方、時刻ｔ１〜時刻ｔ２までの期間にリセット信号入力端子３０に入力されるＲＥＳＥＴ信号の立下りエッジでタイミングパルス出力信号Ｓ_ＰＵＬＳＥ ＯＵＴ［０，０］〜［１，１］が“Ｌｏ”から“Ｈｉ”へ移行している（基準タイミング）が、この基準タイミングｔ１に対して時刻ｔ４２５、ｔ４５、ｔ４７５、ｔ５での“Ｈｉ”から“Ｌｏ”への移行タイミングを、シリアルデータのデータ設定により選択的に可変することができる。

ここでハーフクロック入力信号は容易に得られる。タイミングパルスを得るためのバイナリカウンタ１００のクロック入力端子は通常デジタルシステムのマスタークロック信号を分周して使用するので、本発明でのハーフクロック入力信号は容易に得ることができるものである。

この実施の形態によれば、第１のクロック信号の周期の逓倍周期をもつ第２のクロック入力信号とビットデータ入力部２０に入力されるレジスタ値の下位ビットデータとからクロック入力信号の１周期間に上記下位ビットデータ値によって分割されたクロックタイミングを作成するクロック生成部５００を設けることで、従来のタイミングに対してカウンタのクロックの１周期手前の１周期間において従来より早い位置に４分の１という従来より高分解能なタイミングパルス出力を得ることができる。

（参考例１）
この参考例１のタイミング可変装置を図３および図４を用いて説明する。

図３において、符号１０はクロック信号入力端子を示し、符号２０はシリアル制御レジスタからのシリアルデータ入力端子群からなるビットデータ入力部を示し、符号３０はリセット信号入力端子を示し、符号５０はタイミング可変パルス信号出力端子を示し、符号１００はバイナリカウンタ（１／Ｎ分周器）を示し、符号２００は一致検出部を示し、符号３００はＤ−フリップフロップを示し、符号４００は出力Ｒ−Ｓラッチ部を示し、符号６００はレジスタビット値によるクロック生成部を示す。

図３において、クロック信号入力端子１０に入力されるクロック信号ＣＬＫがインバータ５Ａで反転されて反転クロック信号ＮＣＬＫとなる。反転クロック信号ＮＣＬＫがバイナリカウンタ１００のクロック入力端子に入力される。バイナリカウンタ１００の出力が一致検出部２００の一方の入力端子に入力される。一致検出部２００の他方の入力端子にはビットデータ入力部（シリアルデータ入力端子群）２０に入力されるシリアルデータが入力される。

ビットデータ入力部（シリアルデータ入力端子群）２０の最下位ビットがインバータ１で反転され、ＥＸ−ＮＯＲゲート２の入力端子にクロック信号ＣＬＫとシリアルデータ入力端子群の最下位ビットの反転データとが入力される。ＥＸ−ＮＯＲゲート２の出力がＤ−フリップフロップ３００のクロック入力端子に接続されている。Ｄ−フリップフロップ３００のＤ入力端子には上記一致検出部２００の出力端子が接続され、Ｄ−フリップフロップ３００の反転出力端子が出力Ｒ−Ｓラッチ部４００の一方の入力端子に接続される。出力Ｒ−Ｓラッチ部４００の他方の入力端子にはリセット信号入力端子３０が接続されている。リセット信号入力端子３０は、上記バイナリカウンタ１００のリセット入力端子とＤ−フリップフロップ３００のリセット入力端子とにも接続されている。そして、出力Ｒ−Ｓラッチ部４００の出力端子がタイミング可変パルス信号出力端子５０に接続されている。

以上のように構成された参考例１のシリアルデータによるタイミング可変装置について以下、図４にその主要動作部の動作波形を示す。図３においてレジスタ出力値（ビットデータ値）として［Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０］＝［０，０，１，０、Ｄ０］＝２decがビットデータ入力部２０に入力されている場合を例に説明する。時刻ｔ１から時刻ｔ２の間リセット信号ＲＥＳＥＴによりリセットされている。

時刻ｔ２でバイナリカウンタ１００のリセットが解除される。その後、バイナリカウンタ１００のカウント値が１０進数で“２”となる時刻ｔ４で、バイナリカウンタ１００のカウント値がレジスタ値（ビットデータ値）の“２”と一致するので、一致検出部２００は一致出力信号ＡＧＲＥＥを出力する。すなわち、バイナリカウンタの出力Ｑ３〜Ｑ０が、シリアルデータＤ４〜Ｄ１の値と一致するタイミングである時刻ｔ４で、一致出力信号ＡＧＲＥＥは“Ｌｏ“から“Ｈｉ”へ移行する。その後の時刻ｔ５では、一致ではなくなるので、“Ｈｉ”から“Ｌｏ”へ復帰する。

この一致出力信号ＡＧＲＥＥがＤ−フリップフロップ３００のＤ入力端子に入力される。まず［Ｄ０］＝０では、ＥＸ−ＮＯＲゲート２の入力にインバータ１によって反転した“Ｈｉ”の信号が入力されるので、ＥＸ−ＮＯＲゲート２の出力にはクロック信号ＣＬＫと同一のクロック信号が現れ、これがＤ−フリップフロップ３００のクロック入力端子に入力される。一方、［Ｄ０］＝１では、ＥＸ−ＮＯＲゲート２の入力にインバータ１によって反転した“Ｌｏ”の信号が入力されるので、ＥＸ−ＮＯＲゲート２の出力にはクロック信号ＣＬＫを反転した反転クロック信号ＮＣＬＫが現れ、これがＤ−フリップフロップ３００のクロック入力端子に入力される。

すなわち、［Ｄ０］＝０の時には、クロック入力端子にクロック信号ＣＬＫが入力されたＤ−フリップフロップ３００の反転出力はクロック信号ＣＬＫの立ち上がりエッジ、すなわち時刻ｔ４５のタイミングで、時刻ｔ４にＤ入力端子に入力されていた一致出力信号ＡＧＲＥＥを取り込む。それにより、Ｄ−フリップフロップ３００からは、時刻ｔ４５からクロック信号一周期の間“Ｌｏ”が出力され、出力Ｒ−Ｓラッチ部４００のセット信号ＳＥＴとして与えられる。その結果、出力Ｒ−Ｓラッチ部４００は、タイミング出力信号Ｓ_ＰＵＬＳＥ ＯＵＴ［０］を時刻ｔ４５で“Ｈｉ”から“Ｌｏ”へ移行させることになる。

次に、［Ｄ０］＝１の時には、クロック入力端子に反転クロック信号ＮＣＬＫ信号が入力されたＤ−フリップフロップ３００の反転出力はクロック信号ＣＬＫの立ち下がりエッジ、すなわち時刻ｔ５のタイミングで、時刻ｔ４にＤ入力端子に入力されていた一致出力信号ＡＧＲＥＥを取り込んで時刻ｔ５からクロック信号一周期の間“Ｌｏ”が出力され、出力Ｒ−Ｓラッチ部４００のセット信号ＳＥＴとしてタイミング出力信号Ｓ_ＰＵＬＳＥ ＯＵＴ［１］を時刻ｔ５で“Ｈｉ”から“Ｌｏ”へ移行させることになる。

一方、時刻ｔ１〜時刻ｔ２までの期間にリセット信号入力端子３０に入力されるＲＥＳＥＴ信号の立下りエッジでタイミングパルス出力信号Ｓ_ＰＵＬＳＥ ＯＵＴ［０］〜［１］が“Ｌｏ”から“Ｈｉ”へ移行している（基準タイミング）が、この基準タイミング時刻ｔ１に対して時刻ｔ４５、ｔ５での“Ｈｉ”から“Ｌｏ”への移行タイミングをシリアルデータのデータ設定により選択的に可変することができる。

この参考例１によれば、クロック入力信号とビットデータ入力部２０に入力されるレジスタ値の下位ビットデータとからタイミングを作成するクロック生成部６００を設けることで、従来のタイミングに対してカウンタのクロックの１周期手前の１周期間において従来より早い位置に２分の１という従来より高分解能なタイミングパルス出力を得ることができる。

このように、この実施の形態１、参考例１では、バイナリカウンタ１００の出力と、レジスタ値とが一致したタイミングで出力される一致出力信号ＡＧＲＥＥを、バイナリカウンタ１００のクロックタイミングで取り込んで出力Ｒ−Ｓラッチ部４００のセット信号ＳＥＴとすることを含め、そのクロック１周期の期間に、一致出力信号ＡＧＲＥＥの取り込みタイミングを、レジスタビット値によるクロック生成部５００，６００を設けることで分割して得ることによりタイミングパルス出力信号Ｓ_ＰＵＬＳＥ ＯＵＴの可変ステップ幅を、高分解能にすることができている。

なお、一致検出部２００のＥＸ−ＮＯＲゲートがＥＸ−ＯＲゲートに代わる場合は、バイナリカウンタ１００の各出力が反転出力であっても良い。また、一致検出部２００のＥＸ−ＮＯＲゲートがＥＸ−ＯＲゲートに代わり、カウンタ出力が、非反転出力のままで、ＡＮＤゲート９が、ＮＯＲゲート回路であっても、同一の一致出力信号ＡＧＲＥＥが得られる。

また、上記の実施の形態では、シリアルデータによるタイミング可変装置を示したが、パラレルデータによるタイミング可変装置についても同様に考えることができる。また、上記の実施の形態では、バイナリカウンタを使用していたが、これに限定されることはない。

本発明の、シリアル制御レジスタ値による高分解能なタイミング可変装置は、ＴＦＴ液晶表示用のタイミングパルス群を得るのに有用である。パネルの種類や画素数、駆動方式による各タイミングパルスの差異を、高分解能で、レジスタによるプログラマブル化が可能となり、集積化して大なる効果が得られる。

本発明の実施の形態１におけるタイミングデコードパルスのシリアルデータによるタイミング可変装置の回路構成を示す回路ブロック図である。 図１の動作を説明するタイムチャートである。 参考例１におけるタイミングデコードパルスのシリアルデータによるタイミング可変装置の回路構成を示す回路ブロック図である。 図３の動作を説明するタイムチャートである。 先行技術のタイミングデコードパルスのシリアルデータによるタイミング可変装置の回路構成を示す回路ブロック図である。 図５の動作を説明するタイムチャートである。 先行技術のタイミングデコードパルスのシリアルデータによるタイミング可変装置におけるタイミングの一致検出部の構成を示す回路ブロック図である。

符号の説明

１０ クロック信号入力端子
２０ ビットデータ入力部（シリアルレジスタのビット値入力端子群）
３０ リセット信号入力端子
４０ ハーフクロック入力端子
５０ タイミング可変パルス信号出力端子
１００ バイナリカウンタ
２００ 一致検出部
３００ Ｄ−フリップフロップ
４００ 出力Ｒ−Ｓラッチ部
５００ レジスタビット値によるクロック生成部
６００ レジスタビット値によるクロック生成部
１ インバータ
２ ＥＸ−ＮＯＲゲート
３ ＡＮＤゲート
４ ＮＡＮＤゲート
５Ａ インバータ
５〜８ ＥＸ−ＮＯＲゲート（または、ＥＸ−ＯＲゲート）
９ ＡＮＤゲート（または、ＮＯＲゲート）

Claims (1)

1. 第１のクロック入力信号をカウントするカウンタと、
   このカウンタの各ビット出力の一部とビットデータ入力部に入力されるビットデータ値の上位ビットとをビットごとに比較する一致検出部と、
   前記第１のクロック信号の周期の逓倍周期をもつ第２のクロック入力信号と前記ビットデータ入力部に入力される前記ビットデータ値の下位ビットデータとから前記第１のクロック入力信号の１周期間に前記ビットデータ値の下位ビットデータ値によって分割されたクロックタイミングを作成するクロック生成部と、
   前記一致検出部の出力をＤ入力とし前記クロック生成部の出力をクロック入力とするＤフリップフロップと、
   このＤフリップフロップの出力信号とリセット信号とが入力されるラッチ部とを備え、
   前記ビットデータ入力部に入力されるビットデータ値により、前記ラッチ部の出力信号のタイミングを前記第２のクロック入力信号の半分の周期の分解能で可変するタイミング可変装置。

Images