KR20120116810A - 그레이 코드 카운터 - Google Patents

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Abstract

본 발명은 그레이 코드 카운터에 관한 것으로서, 일정 길이의 바이너리 코드를 발생시키는 바이너리 코드 발생부; 및 상기 각 비트의 상위 비트 값에 따라 상기 발생된 바이너리 코드를 구성하는 각 비트를 비반전 또는 반전하여 그레이 코드를 출력하는 출력부를 포함하여 간단한 구성으로 비트수가 많은 그레이 코드를 생성할 수 있다.

Description

그레이 코드 카운터{GRAY CODE COUNTER}
본 발명은 그레이 코드 카운터에 관한 것으로서, 특히, 그레이 코드를 구성하는 비트수 또는 비트폭(bit width)가 증가되어도 간단한 구성으로 신호 전달 지연(signal propagation delay)을 억제할 수 있는 그레이 코드 카운터에 관한 것이다.
그레이 코드 카운터는 인접하는 2 비트 간의 해밍 디스턴스(hamming distance)가 1인 코드이다. 그레이 코드가 카운터 출력 신호로서 사용되는 경우, 카운트 업 시에 변화되는 데이터가 1 비트로 한정되기 때문에 코드 변화시의 노이즈가 적다는 장점이 있다.
그러나, 그레이 코드를 구성하는 비트 길이를 증가시킴에 따라 신호 전달 지연도 커지게 되고, 신호 전달 지연을 억제하기 위한 그레이 코드 카운터 회로가 개발되고 있지만 회로의 부피가 커지거나 복잡해지는 문제점이 생긴다.
본 발명은 상술한 문제점을 해결하기 위하여, 바이너리 코드를 기반으로 그레이 코드를 출력하는 과정에서 바이너리 코드의 각 비트의 상위 비트 값에 따라 그레이 코드의 각 비트를 출력하는 그레이 코드 카운터를 제공할 수 있도록 한다.
본 발명의 일 실시예에 따른 일정 길이의 바이너리 코드를 발생시키는 바이너리 코드 발생부; 및 상기 각 비트의 상위 비트 값에 따라 상기 발생된 바이너리 코드를 구성하는 각 비트를 비반전 또는 반전하여 그레이 코드를 출력하는 출력부를 포함한다.
본 발명에 따르면 회로 구성이 간단하면서도 신호 전달 지연을 최소화할 수 있는 그레이 코드 카운터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 그레이 코드 카운터의 논리 회로도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 그레이 코드 카운터에 의해 출력된 신호의 타이밍도를 나타낸다.
도 3은 본 발명의 다른 실시예에 따른 그레이 코드 카운터의 논리 회로도를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 그레이 코드 카운터의 논리 회로도를 나타낸다. 도 1을 참조하면, 본 발명에 따른 그레이 코드 카운터(10)는 바이너리 코드 발생부(11), 출력부(12), 리셋부(13) 및 최하위 비트 생성부(14)를 포함할 수 있다. 도 1은 기준 클락 신호(CLK)를 입력받아 n 비트의 그레이 코드를 출력하고 있는 예를 도시하고 있다.
먼저, 기준 클락 신호(CLK)의 반전값이 최하위 비트 생성부(14)에 입력될 수 있다. 최하위 비트 생성부(14)는 JK 플립플랍으로 구성될 수 있다. 최하위 비트 생성부(14)는 입력된 기준 클락 신호의 반전값에 대해 주파수가 1/2배된 2분주(分周) 신호로서 출력할 수 있다. 최하위 비트 생성부(14)로부터 출력된 2분주 신호는 그레이 코드의 최하위 비트(G0)를 구성한다.
바이너리 코드 발생부(11)는, 기준 클락 신호의 반전 값을 입력받아 일정 길이 n-1을 가지는 바이너리 코드를 발생시킬 수 있다. 바이너리 코드 발생부(11)는 n-1 개의 분배기(11-1, 11-2, 11-3,...,11-(n-2), 11-(n-1))를 포함할 수 있다.
각 분배기(11-1, 11-2, 11-3,...,11-(n-2), 11-(n-1))는 JK 플립플랍으로 구성되고 캐스캐이드 방식으로 연결될 수 있다. 각 분배기(11-1, 11-2, 11-3,...,11-(n-2), 11-(n-1))는 입력되는 신호를 그것의 2분주 신호로서 출력할 수 있다.
구체적으로, 기준 클락 신호의 반전값이 클락 단자에 직접 입력되는 제1 분배기(11-1)는, 기준 클락 신호의 2분주 신호를 출력하고, 이것은 바이너리 코드의 일 비트(Q1)를 구성한다. 다음에, 제2 분배기(11-2)는 제1 분배기(11-1)의 출력값(Q1)의 반전값을 입력받고, 이것의 2분주 신호를 출력하여 바이너리 코드의 다른 비트(Q2)를 생성할 수 있다.
즉, 바이너리 코드 발생부(11)를 구성하는 분배기(11-1, 11-2, 11-3,...,11-(n-2), 11-(n-1)) 각각은 캐스캐이스 방식으로 연결되어 전 단계 분배기의 출력값을 입력받으며, 그 입력 신호를 2분주 신호로서 출력하여 다음 단계의 분배기에 입력되도록 한다.
출력부(12)는, 바이너리 코드 발생부(11)에 의해 생성된 바이너리 코드의 각 비트를 입력받아 그레이 코드를 출력할 수 있다. 출력부(12)는 적어도 하나의 멀티플렉서(multiplexer, 12-1, 12-2, 12-3,...)로 구성될 수 있다. 또한, 멀티플렉서(multiplexer, 12-1, 12-2, 12-3,...)는 제어 신호(S1, S2, S3, ...)를 입력받아 바이너리 코드의 각 비트(Q) 및 각 비트의 반전값(/Q) 중 하나를 선택하여 출력할 수 있다. 제어 신호(S1, S2, S3, ...)는 바이너리 코드의 각 비트의 상위 비트일 수 있다. 예컨대, 제1 멀티 플렉서(12-1)는 바이너리 코드의 일 비트(Q1)의 상위 비트(Q2)의 값이 1일 때에는 바이너리 코드의 일 비트(Q1)를 비반하여 출력하고, 일 비트(Q1)의 상위 비트(Q2)의 값이 0일 때에는 일 비트(Q1)를 반전하여 출력할 수 있다. 동일한 방식으로 제2 멀티 플렉서(12-2) 이후의 멀티 플레서는 각 비트의 상위 비트 값에 따라 각 비트를 비반전 또는 반전하여 그레이 코드를 출력할 수 있다.
즉, 출력부(12)는 바이너리 코드의 각 비트의 상위 비트 값에 따라 바이너리 코드를 구성하는 각 비트를 비반전 또는 반전시킴으로써 그레이 코드를 출력할 수 있다. 따라서, 최하위 비트 생성부(14) 및 출력부(12)의 출력 신호에 의해 간단한 방식으로 그레이 코드가 출력될 수 있다.
리셋부(13)는 D 플립플랍으로 구성되고, 리셋 신호의 반전값을 입력받을 수 있다. 리셋부(13)는 리셋 신호의 반전값이 1이 된 후로부터 1/2 클락 후에 지연 리셋 신호(/RSTd)를 출력할 수 있다. 지연 리셋 신호(/RSTd)는 분배기(11-1, 11-2, 11-3,...,11-(n-3), 11-(n-2))에 동시에 입력되어 바이너리 코드 발생부(11)를 리셋시킬 수 있다.
한편, 도 1은 기준 클락 신호의 반전값이 취하위 비트 생성부(14), 바이너리 코드 발생부(11) 및 리셋부(13)에 입력되는 동작을 예시하지만 본 발명의 범위는 이에 한정되지 않는다. 예컨대, 도 1에서와 달리 기준 클락 신호의 비반전값이 입력될 수 있으며 이에 따라 취하위 비트 생성부(14), 바이너리 코드 발생부(11) 및 리셋부(13)의 연결 관계 등이 변경될 수 있다.
도 2는 본 발명의 일 실시예에 따른 그레이 코드 카운터에 의해 출력된 신호의 타이밍도를 나타낸다. 도 2를 참조하면, 지연 리셋 신호(/RSTd)가 1이 되는 시점으로부터 그레이 코드의 각 비트가 출력되고 있다. 또한, 기준 클락 신호(CLK)의 2분주 신호가 그레이 코드의 최하위 비트(G0)로서 출력되고, 최하위 비트(G0)로부터 상위 비트로 감에 따라 주기가 2배씩 감소된다. 이때, 기준 클락 신호의 타이밍 시간 별로 그레이 코드는 한 비트만 변화하고 있다.
도 3은 본 발명의 다른 실시예에 따른 그레이 코드 카운터의 논리 회로도를 나타낸다. 도 3에서는 그레이 코드의 비트수가 늘어남에 따라 발생하는 시간 지연을 방지하기 위하여 동기부(15)가 더 포함되어 있다. 동기부(15)는 적어도 하나의 NAND 게이트(15-1, 15-2, ...) 및 적어도 하나의 인버터(16-1, 16-2)로 구성될 수 있다. NAND 게이트(15-1, 15-2, ...)의 입력 단자들에는 기준 클락 신호의 반전 신호가 모두 입력되고, NAND 게이트(15-1, 15-2, ...)의 출력값은 분배기(11-2, 11-3, 11-4,...)에 각각 입력되도록 구성될 수 있다. 즉, 분배기(11-2, 11-3, 11-4,...)에 공통적으로 입력되는 NAND 게이트(15-1, 15-2, ...)의 출력 신호에 의해 상위 비트로 감에 따라 증가되는 시간 지연이 억제될 수 있다.

Claims (5)

  1. 일정 길이의 바이너리 코드를 발생시키는 바이너리 코드 발생부; 및
    상기 각 비트의 상위 비트 값에 따라 상기 발생된 바이너리 코드를 구성하는 각 비트를 비반전 또는 반전하여 그레이 코드를 출력하는 출력부를 포함하는 그레이 코드 카운터.
  2. 제1항에 있어서,
    상기 출력부는 상기 각 비트의 상위 비트 값이 제1 값일 때에는 상기 각 비트를 비반전하여 출력하고, 상기 각 비트의 상위 비트 값이 제2 값일 때에는 상기 각 비트를 반전하여 출력하는 그레이 코드 카운터.
  3. 제1항에 있어서,
    상기 바이너리 코드 발생부는 리셋 가능하고 상기 바이너리 코드의 각 비트를 출력하는 적어도 하나의 분배기를 포함하는 그레이 코드 카운터.
  4. 제3항에 있어서,
    상기 적어도 하나의 분배기의 각 분배기는 입력 신호의 주파수를 1/2배로 나누는 그레이 코드 카운터.
  5. 제1항에 있어서,
    상기 출력부는 적어도 하나의 멀티플렉서를 포함하는 그레이 코드 카운터.

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