KR20100101448A - 클럭 분주 회로 - Google Patents

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KR20100101448A KR1020090019948A KR20090019948A KR20100101448A KR 20100101448 A KR20100101448 A KR 20100101448A KR 1020090019948 A KR1020090019948 A KR 1020090019948A KR 20090019948 A KR20090019948 A KR 20090019948A KR 20100101448 A KR20100101448 A KR 20100101448A
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Abstract

본 발명의 클럭 분주 회로는, 클럭 신호 및 분주비에 따라서 인에이블 신호 및 데이터 신호를 출력하는 제어 로직을 포함한다. 플립플롭은 클럭 신호, 인에이블 신호 및 데이터 신호에 응답해서 분주된 클럭 신호를 출력한다. 클럭 신호는 플립플롭을 통과해서 바로 분주된 클럭 신호로 출력될 수 있다. 그러므로 클럭 분주 회로로 입력되는 분주비가 다양하게 변경되더라도 클럭 신호가 분주된 클럭 신호로 출력되는 경로가 동일하므로 분주비에 따른 응답 속도가 동일하다.

Description

클럭 분주 회로{CLOCK DIVIDING CICUIT}
본 발명은 반도체 집적 회로에 관한 것으로, 좀 더 구체적으로는 클럭 분주 회로에 관한 것이다.
클럭 신호에 동기해서 동작하는 반도체 집적 회로는 다양한 주파수의 클럭 신호들을 필요로 한다. 이러한 다양한 주파수의 클럭 신호들을 모두 외부에서 입력하는 대신, 외부로부터 입력된 클럭 신호를 분주해서 원하는 주파수의 클럭 신호를 얻는 클럭 분주 회로가 사용된다.
서로 다른 주파수를 갖는 다수의 분주된 클럭 신호들을 생성하기 위해서 클럭 분주 회로의 구성은 복잡해지고 이는 회로 면적의 증가를 초래한다. 또한 복잡한 회로 구성을 갖는 분주 회로는 응답 속도가 느려져서 고속의 회로를 구현하는데 제한이 된다.
따라서 본 발명의 목적은 간단한 회로 구성을 갖는 클럭 분주 회로를 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 클럭 분주 회로는: 클럭 신호를 입력받고, 분주비에 응답해서 인에이블 신호 및 데이터 신호를 출력하는 제어 로직, 및 상기 클럭 신호, 상기 인에이블 신호 및 데이터 신호에 응답해서 분주된 클럭 신호를 발생하는 플립플롭을 포함한다. 상기 플립플롭은, 상기 클럭 신호의 제1 에지에서 상기 데이터 신호를 반전시키는 제1 인버터와, 상기 제1 인버터의 출력 신호를 반전시키되, 상기 클럭 신호의 제2 에지에서 상기 제1 인버터의 출력 신호를 래치하는 제1 래치와, 상기 클럭 신호의 상기 제2 에지에서 상기 제1 래치의 출력을 반전시키는 제2 인버터, 그리고 상기 제2 인버터의 출력 신호를 반전시켜서 상기 분주된 클럭 신호를 출력하되, 상기 클럭 신호의 상기 제1 에지 및 상기 인에이블 신호에 응답해서 상기 제2 인버터의 출력 신호를 래치하는 제2 래치를 포함한다.
이 실시예에 있어서, 상기 제1 래치는, 상기 제1 인버터와 상기 제2 인버터 사이에 연결되는 제3 인버터, 및 상기 제2 인버터와 상기 제1 인버터 사이에 연결되고, 상기 클럭 신호의 상기 제2 에지에서 상기 제2 인버터의 출력 신호를 반전시켜서 상기 제3 인버터로 전달하는 제4 인버터를 포함한다.
이 실시예에 있어서, 상기 제2 래치는, 상기 제2 인버터의 출력 신호를 반전시켜서 상기 분주된 클럭 신호를 출력하는 제5 인버터와, 상기 분주된 클럭 신호 및 상기 인에이블 신호를 입력받는 로직 게이트, 그리고 상기 클럭 신호의 상기 제1 에지에 응답해서 상기 로직 게이트의 출력 신호를 반전시켜서 상기 제 5 인버터 로 전달하는 제 6 인버터를 포함한다.
이 실시예에 있어서, 상기 로직 회로는, 상기 클럭 신호의 상기 제1 에지에 응답해서 카운트 값을 출력하며, 상기 분주비에 대응하는 최대값을 갖는 카운터를 포함한다.
이 실시예에 있어서, 상기 로직 회로는, 상기 분주비 및 상기 카운터의 카운트 값에 응답해서 상기 인에이블 신호 및 상기 데이터 신호를 출력한다.
이 실시예에 있어서, 상기 로직 회로는, 상기 분주비가 짝수 일 때 상기 인에이블 신호를 하이 레벨로 출력하고, 상기 분주비가 홀수 일 때 상기 카운트 값과 상기 분주비의 관계에 따라서 상기 인에이블 신호를 출력한다.
이 실시예에 있어서, 상기 로직 회로는, 상기 분주비가 0일 때 상기 데이터 신호를 하이 레벨로 출력한다.
이 실시예에 있어서, 상기 로직 회로는, 상기 분주비가 짝수일 때 상기 카운트값 < (상기 분주비-1)/2 이거나 또는 상기 카운트 값이 (상기 분주비-1)일 때 상기 데이터 신호를 하이 레벨로 출력하고, 그렇지 않으면 상기 데이터 신호를 로우 레벨로 출력한다.
이 실시예에 있어서, 상기 로직 회로는, 상기 분주비가 홀수일 때 (상기 카운트값+1) < (상기 분주비-1)/2 이거나 또는 상기 카운트 값이 (상기 분주비-1)일 때 상기 데이터 신호를 하이 레벨로 출력하고, 그렇지 않으면 상기 데이터 신호를 로우 레벨로 출력한다.
이 실시예에 있어서, 상기 클럭 신호의 상기 제1 에지는 폴링 에지이고, 상 기 클럭 신호의 상기 제2 에지는 라이징 에지이다.
이와 같은 본 발명에 의하면, 간단한 회로 구성을 가지고 다양한 주파수를 갖는 클럭 신호들을 생성하는 클럭 분주 회로를 구현할 수 있다. 더욱이 클럭 신호가 하나의 플립플롭만을 통해서 분주 클럭 신호로 출력되므로, 반도체 집적 회로 설계시 클럭 신호의 이동 경로 분석이 단순해진다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 클럭 분주 회로를 보여주는 도면이다.
도 1을 참조하면, 클럭 분주 회로(100)는 플립플롭(110) 그리고 제어 로직(120)을 포함한다. 제어 로직(120)은 클럭 신호(CK)를 입력받고, 분주비(DIV)에 응답해서 인에이블 신호(ENB) 및 데이터 신호(DA)를 출력한다. 제어 로직(120)은 카운트 값(CNT)을 출력하는 카운터(121)를 포함한다. 제어로직(120)은 클럭 신호(CK) 및 분주 신호(DIV)를 입력받고, 인에이블 신호(ENB)와 데이터 신호(DA)를 출력한다. 플립플롭(110)은 클럭 신호(CK) 및 제어 로직(120)으로부터의 인에이블 신호(ENB)와 데이터 신호(DA)에 응답해서 분주된 클럭 신호(DIVCK)를 출력한다.
도 2는 도 1에 도시된 플립플롭의 구체적인 구성을 예시적으로 보여주는 도면이다.
도 2를 참조하면, 플립플롭(110)은 인버터들(211, 213, 215) 그리고 래치들(212, 214)을 포함한다. 인버터(215)는 클럭 신호(CK)를 반전시켜서 반전된 클럭 신호(CKB)를 출력한다. 인버터(211)는 제어 로직(120)으로부터의 데이터 신호(DA)를 입력받고, 반전된 클럭 신호(CKB)에 응답해서 데이터 신호(DA)를 반전시켜서 출력한다. 래치(212)는 인버터들(221, 222)을 포함한다. 인버터(222)는 인버터들(211, 213) 사이에 연결되고, 인버터(221)는 인버터들(213, 211) 사이에 연결된다. 인버터(221)는 클럭 신호(CK)에 응답하여 인버터(222)의 출력을 반전시켜서 인버터(222)의 입력으로 전달한다. 즉, 래치(212)는 클럭 신호(CK)가 하이 레벨일 때 인버터(211)의 출력을 래치하여 인버터(213)로 전달한다.
인버터(213)는 클럭 신호(CK)에 응답해서 래치(212)의 출력을 반전시키고, 래치(214)로 출력한다. 래치(214)는 인버터들(231, 232)과 앤드 게이트(233)를 포함한다. 인버터(224)는 인버터(213)의 출력을 반전시켜서 분주된 클럭 신호(DIVCK)로 출력한다. 앤드 게이트(233)는 분주된 클럭 신호(DIVCK) 및 인에이블 신호(ENB)를 입력받는다. 인버터(231)는 반전된 클럭 신호(CKB)에 응답하여 앤드 게이트(233)의 출력을 반전시켜서 인버터(232)의 입력으로 전달한다. 래치(214)는 반전된 클럭 신호(CKB)가 하이 레벨이고, 인에이블 신호(ENB)가 하이 레벨인 동안 인버터(213)의 출력을 래치한다.
이와 같은 구성을 갖는 플립플롭(110)은 인에이블 신호(ENB)가 로우 레벨인동안, 클럭 신호(CK)가 하이 레벨이면 데이터 신호(DA)를 분주된 클럭 신호(DIVCK)로 출력하고, 클럭 신호(CK)가 로우 레벨이면 분주된 클럭 신호(DIVCK)를 로우 레 벨로 한다. 플립플롭(110)은 인에이블 신호(ENB)가 하이 레벨이면 클럭 신호(CK)에 응답해서 데이터 신호(DA)를 분주된 클럭 신호(DIVCK)로 출력한다.
도 3은 도 1에 도시된 데이터 분주 회로에 의서 생성되는 데이터 신호, 인에이블 신호 및 분주된 클럭 신호를 예시적으로 보여주는 타이밍도이다.
도 3을 참조하면, 데이터 분주 회로(100)는 제어 로직(120)에서 발생되는 인에이블 신호(ENB) 및 데이터 신호(DA)에 따라서 클럭 신호(CK)를 1 분주(A), 2 분주(B), 3 분주(C) 및 4 분주(D)하여 분주된 클럭 신호(DIV)를 출력할 수 있다. 제어 로직(120)으로 입력되는 분주비(DIV)에 따라서 데이터 분주 회로(100)로부터 출력되는 분주된 클럭 신호(DIVCK)의 주파수는 다양하게 변경될 수 있다.
도 4는 제어 로직(120)의 동작을 보여주는 플로우차트이다. 제어 로직(120)은 도 4에 도시된 동작들을 수행하기 위한 로직 게이트 회로로 구성될 수 있다.
도 4를 참조하면, 제어 로직(120)은 분주비(DIV)-1을 분주값(RATIO)으로 설정한다(300). 제어 로직(120) 내 카운터(121)의 카운트 값은 0으로 초기화된다(310). 제어 로직(120)은 인에이블 신호(ENB)를 발생하는 동작(320)과 데이터 신호(DA)를 발생하는 동작(330)을 병렬로 수행한다. 카운터(121)는 클럭 신호(CK)에 동기해서 1씩 증가하는 카운트 값을 출력한다(340). 카운터(121)는 분주비(DIV)에 따라서 최대값(CNTMX)을 설정한다. 예컨대, 분주비(DIV)가 1이면 카운터(121)의 최대값(CNTMX)은 1이고, 분주비(DIV)가 2이면 최대값(CNTMX)은 2, 그리고 분주비(DIV)가 3이면 최대값(CNTMX)은 3이다.
카운트 값(CNT)이 최대값(CNTMX)에 도달하면(450), 카운트 값(CNT)은 0으로 초기화되고(310), 카운트 값(CNT)이 최대값(CNTMX)에 도달하지 않았다면 카운트 값 (CNT) 및 분주값(RATIO)에 따라서 인에이블 신호(ENB) 및 데이터 신호(DA)를 발생하는 동작들이 반복적으로 수행된다.
제어 로직(120)은 클럭 신호(CK)의 입력이 중지되었거나 또는 리셋 신호와 같은 특별한 신호에 응답해서 인에이블 신호(ENB) 및 데이터 신호(DA)의 발생 동작을 중지한다.
도 5는 도 4에 도시된 제어 로직(120)의 인에이블 신호(ENB) 발생 동작을 구체적으로 보여주는 플로우차트이다.
도 5를 참조하면, 분주값(RATIO)이 홀수이면(410) 즉, 분주비(DIV)가 짝수이면 인에이블 신호(ENB)는 하이 레벨(논리 '1')로 설정된다(440). 분주비(DIV)의 1/2에 대응하는 클럭 사이클에서 분주된 클럭 신호(DIVCK)의 레벨이 천이될 수 있도록 카운트 값(CNT)과 분주값(RATIO)/2을 비교하는 동작이 수행된다. 분주값(RATIO)이 짝수이면(420) 즉, 분주비(DIV)가 홀수이면 제어는 단계 420으로 진행한다. 카운트 값(CNT)이 분주값(RATIO)/2와 같으면 인에이블 신호(ENB)는 로우 레벨(논리 '0')로 설정된다(430). 카운트 값(CNT)이 분주값(RATIO)/2와 다르면 인에이블 신호(ENB)는 하이 레벨로 설정된다(440).
이와 같은 본 발명의 실시예에 의하면, 분주비(DIV)가 1일 때 CNT=RATIO/2 조건(430)을 항상 만족하므로 제어 로직(120)은 로우 레벨의 인에이블 신호(ENB)를 출력한다. 분주비(DIV)가 짝수이면, 즉, 분주값(RATIO)이 홀수이면 인에이블 신호(ENB)는 하이 레벨이다. 또한 분주비(DIV)가 홀수이면 즉, 분주값(RATIO)이 짝 수이면 카운트 값(CNT)에 따라서 인에이블 신호(ENB)가 설정된다. 클럭 신호(CK)의 RATIO/2 번째 클럭 사이클에서 인에이블 신호(ENB)는 로우 레벨로 출력되고, 나머지 클럭 사이클들에서 인에이블 신호(ENB)는 하이 레벨로 출력된다.
도 6은 도 4에 도시된 제어 로직(120)의 데이터 신호(DA) 발생 동작을 보여주는 플로우차트이다.
도 6을 참조하면, 제어 로직(120)은 분주값(RATIO)이 0이면(510) 즉, 분주비(DIV)가 1이면 데이터 신호(DA)를 하이 레벨로 출력한다(540). 분주값(RATIO)이 홀수이면 카운트 값(CNT)과 분주값(RATIO)을 비교한다(540). CNT<RATIO/2 이거나 CNT=RATIO 이면(530) 데이터 신호(DA)는 하이 레벨로 출력되고(540), 두 조건 모두 만족하지 않으면 데이터 신호(DA)는 로우 레벨로 출력된다(560).
분주값(RATIO)이 짝수이고, (CNT+1)<RATIO/2 이거나 CNT=RATIO 이면(550), 데이터 신호(DA)는 하이 레벨로 출력되고(540), 두 조건 모두 만족하지 않으면 데이터 신호(DA)는 로우 레벨로 출력된다(560).
이와 같은 본 발명의 실시예에서, 제어 로직(120)은 분주비(DIV)가 1일 때 로우 레벨의 인에이블 신호(ENB) 및 하이 레벨의 데이터 신호(DA)를 출력한다. 그러므로 플립플롭(110)은 클럭 신호(CK)에 동기해서 클럭 신호(CK)와 동일한 주파수를 갖는 분주된 클럭 신호(DIVCK)를 출력한다.
분주비(DIV)가 짝수이면, 제어 로직(120)은 하이 레벨의 인에이블 신호(ENB)를 출력하고, (CNT+1)<RATIO/2 이거나 CNT=RATIO일 때 하이 레벨이고, 나머지 카운트값들에서는 로우 레벨인 데이터 신호(DA)를 출력한다. 그러므로 플립플롭(110) 은 클럭 신호(CK)에 동기해서 데이터 신호(DA)를 분주된 클럭 신호(DIVCK)로 출력한다. 클럭 분주 회로(100)는 분주비(DIV)가 짝수일 때 분주비(DIV)에 대응하는 클럭 사이클의 라이징 에지에서 상태가 천이되는 분주된 클럭 신호(DIVCK)를 출력한다.
분주비(DIV)가 홀수이면, 제어 로직(120)은 카운트 값(CNT)이 RATIO/2일 때 로우 레벨인 인에이블 신호(ENB)를 출력한다. 도 2에 도시된 바와 같이, 인에이블 신호(ENB)가 로우 레벨이면 클럭 신호(CKB)의 폴링 에지에서 분주된 클럭 신호(DIVCK)는 로우 레벨로 된다. 클럭 분주 회로(100)는 분주비(DIV)가 홀수일 때 분주비(DIV)에 대응하는 클럭 사이클의 폴링 에지에서 하이 레벨에서 로우 레벨로 천이하는 분주된 클럭 신호(DIVCK)를 출력한다. 이 때 데이터 신호(DA)가 하이 레벨이면, 하이 레벨의 반전된 클럭 신호(CKB)에 응답해서 인버터(231)가 하이 레벨의 신호를 출력한 후, 하이 레벨의 클럭 신호(CK)에 응답해서 인버터(231)의 출력 신호가 인버터(213)를 통해서 디스챠지될 수 있으므로 데이터 신호(DA)는 로우 레벨로 유지하는 것이 바람직하다.
이와 같은 본 발명에 의하면, 제어 로직(120)은 클럭 신호(CK) 및 분주비(DIV)에 따라서 인에이블 신호(ENB) 및 데이터 신호(DA)를 출력한다. 클럭 신호(CK)는 플립플롭(110)을 통과해서 바로 분주된 클럭 신호(DIVCK)로 출력될 수 있다. 그러므로 클럭 분주 회로(100)로 입력되는 분주비(DIV)가 다양하게 변경되더라도 클럭 신호(CK)가 분주된 클럭 신호(DIVCK)로 출력되는 경로가 동일하므로 분주비에 따른 응답 속도가 동일하다. 또한 클럭 분주 회로(100)를 간단한 회로 구 성으로 구현할 수 있으므로 반도체 집적 회로의 회로 면적이 최소화되고, 동작 속도를 고속화하는 것이 가능하다.
도 1은 본 발명의 바람직한 실시예에 따른 클럭 분주 회로를 보여주는 도면이다.
도 2는 도 1에 도시된 플립플롭의 구체적인 구성을 예시적으로 보여주는 도면이다.
도 3은 도 1에 도시된 데이터 분주 회로에 의서 생성되는 데이터 신호, 인에이블 신호 및 분주된 클럭 신호를 예시적으로 보여주는 타이밍도이다.
도 4는 제어 로직의 동작을 보여주는 플로우차트이다.
도 5는 도 4에 도시된 제어 로직의 인에이블 신호 발생 동작을 구체적으로 보여주는 플로우차트이다.
도 6은 도 4에 도시된 제어 로직의 데이터 신호 발생 동작을 보여주는 플로우차트이다.

Claims (10)

  1. 클럭 신호를 입력받고, 분주비에 응답해서 인에이블 신호 및 데이터 신호를 출력하는 제어 로직; 및
    상기 클럭 신호, 상기 인에이블 신호 및 데이터 신호에 응답해서 분주된 클럭 신호를 발생하는 플립플롭을 포함하되;
    상기 플립플롭은,
    상기 클럭 신호의 제1 에지에서 상기 데이터 신호를 반전시키는 제1 인버터와;
    상기 제1 인버터의 출력 신호를 반전시키되, 상기 클럭 신호의 제2 에지에서 상기 제1 인버터의 출력 신호를 래치하는 제1 래치와;
    상기 클럭 신호의 상기 제2 에지에서 상기 제1 래치의 출력을 반전시키는 제2 인버터; 그리고
    상기 제2 인버터의 출력 신호를 반전시켜서 상기 분주된 클럭 신호를 출력하되, 상기 클럭 신호의 상기 제1 에지 및 상기 인에이블 신호에 응답해서 상기 제2 인버터의 출력 신호를 래치하는 제2 래치를 포함하는 것을 특징으로 하는 클럭 분주 회로.
  2. 제 1 항에 있어서,
    상기 제1 래치는,
    상기 제1 인버터와 상기 제2 인버터 사이에 연결되는 제3 인버터; 및
    상기 제2 인버터와 상기 제1 인버터 사이에 연결되고, 상기 클럭 신호의 상기 제2 에지에서 상기 제2 인버터의 출력 신호를 반전시켜서 상기 제3 인버터로 전달하는 제4 인버터를 포함하는 것을 특징으로 하는 클럭 분주 회로.
  3. 제 1 항에 있어서,
    상기 제2 래치는,
    상기 제2 인버터의 출력 신호를 반전시켜서 상기 분주된 클럭 신호를 출력하는 제5 인버터와;
    상기 분주된 클럭 신호 및 상기 인에이블 신호를 입력받는 로직 게이트; 그리고
    상기 클럭 신호의 상기 제1 에지에 응답해서 상기 로직 게이트의 출력 신호를 반전시켜서 상기 제 5 인버터로 전달하는 제 6 인버터를 포함하는 것을 특징으로 하는 클럭 분주 회로.
  4. 제 1 항에 있어서,
    상기 로직 회로는,
    상기 클럭 신호의 상기 제1 에지에 응답해서 카운트 값을 출력하며, 상기 분주비에 대응하는 최대값을 갖는 카운터를 포함하는 것을 특징으로 하는 클럭 분주 회로.
  5. 제 4 항에 있어서,
    상기 로직 회로는,
    상기 분주비 및 상기 카운터의 카운트 값에 응답해서 상기 인에이블 신호 및 상기 데이터 신호를 출력하는 것을 특징으로 하는 클럭 분주 회로.
  6. 제 4 항에 있어서,
    상기 로직 회로는,
    상기 분주비가 짝수 일 때 상기 인에이블 신호를 하이 레벨로 출력하고, 상기 분주비가 홀수 일 때 상기 카운트 값과 상기 분주비의 관계에 따라서 상기 인에이블 신호를 출력하는 것을 특징으로 하는 클럭 분주 회로.
  7. 제 4 항에 있어서,
    상기 로직 회로는,
    상기 분주비가 0일 때 상기 데이터 신호를 하이 레벨로 출력하는 것을 특징으로 하는 클럭 분주 회로.
  8. 제 4 항에 있어서,
    상기 로직 회로는,
    상기 분주비가 짝수일 때 상기 카운트값 < (상기 분주비-1)/2 이거나 또는 상기 카운트 값이 (상기 분주비-1)일 때 상기 데이터 신호를 하이 레벨로 출력하고, 그렇지 않으면 상기 데이터 신호를 로우 레벨로 출력하는 것을 특징으로 하는 클럭 분주 회로.
  9. 제 4 항에 있어서,
    상기 로직 회로는,
    상기 분주비가 홀수일 때 (상기 카운트값+1) < (상기 분주비-1)/2 이거나 또는 상기 카운트 값이 (상기 분주비-1)일 때 상기 데이터 신호를 하이 레벨로 출력하고, 그렇지 않으면 상기 데이터 신호를 로우 레벨로 출력하는 것을 특징으로 하는 클럭 분주 회로.
  10. 제 1 항에 있어서,
    상기 클럭 신호의 상기 제1 에지는 폴링 에지이고, 상기 클럭 신호의 상기 제2 에지는 라이징 에지인 것을 특징으로 하는 클럭 분주 회로.
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