JP2000221928A - 表示用駆動装置およびそれを用いた液晶モジュール - Google Patents

表示用駆動装置およびそれを用いた液晶モジュール

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JP2000221928A JP11020737A JP2073799A JP2000221928A JP 2000221928 A JP2000221928 A JP 2000221928A JP 11020737 A JP11020737 A JP 11020737A JP 2073799 A JP2073799 A JP 2073799A JP 2000221928 A JP2000221928 A JP 2000221928A
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Abstract

(57)【要約】 【課題】 コントローラ等を含む全体の小型化が可能と
なるとともにコストを低減できる表示用駆動装置および
それを用いた液晶モジュールを提供する。 【解決手段】 画像データ信号に基づいて液晶パネルを
駆動する複数のソースドライバＬＳＩチップ１…が縦続
接続されてなり、各ソースドライバＬＳＩチップ１に、
クロック信号に同期してスタートパルス信号をシフトし
て転送するシフトレジスタ１１と、シフトレジスタ１１
の出力に基づいて画像データ信号をサンプリングするサ
ンプリングメモリ１５と、選択された画像データ信号を
ラッチ信号によってラッチするホールドメモリ１７とが
設けられた表示用駆動装置において、ソースドライバＬ
ＳＩチップ１のシフトレジスタ１１から出力されたスタ
ートパルス信号を遅延させることによってラッチ信号を
生成する遅延回路１３を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、画像データ信号に
基づいて液晶表示素子などの表示素子を駆動する複数の
駆動回路が縦続接続されてなる表示用駆動装置、およ
び、それを用いた液晶モジュールに関するものである。
【０００２】
【従来の技術】従来の液晶表示装置に用いる表示用駆動
装置は、図１４に示すように、液晶パネル５４を駆動す
る縦続接続された複数の駆動回路としてのソースドライ
バＬＳＩ（Large Scale Integrated circuit）チップ５
１…およびゲートドライバＬＳＩチップ５２…が、各Ｔ
ＣＰ（Tape Carrier Package）５３…に搭載されたもの
となっている。また、上記の表示用駆動装置は、液晶パ
ネル５４とともに液晶モジュールを構成している。な
お、ＴＣＰとは、テープ・フィルムにＬＳＩチップを張
り付けた薄型のパッケージをいう。
【０００３】これらソースドライバＬＳＩチップ５１…
およびゲートドライバＬＳＩチップ５２…の出力端子
は、ＴＣＰ５３…上のＴＣＰ配線を介して、ＴＣＰ５３
…における液晶パネル５４への出力端子に対して電気的
に接続されている。そして、ＴＣＰ５３…における液晶
パネル５４への出力端子は、液晶パネル５４上に設けら
れた図示しないＩＴＯ（Indium Tin Oxide：インジウム
すず酸化物）からなる端子に、例えば、ＡＣＦ（Anisot
ropic Conductive Film:異方性導電膜）を介して、熱圧
着され電気的に接続されている。本説明による液晶パネ
ル５４の画素数は、８００画素×３（ＲＧＢ）〔ソース
側〕×６００画素〔ゲート側〕とする。
【０００４】ソースドライバＬＳＩチップ５１…は、そ
れぞれ６４階調の表示を行うと共に、それぞれ１００画
素×３（ＲＧＢ）を駆動するものとなっている。よっ
て、ここでは、ソースドライバＬＳＩチップ５１…は、
８個が縦続接続されたものとなっている。以下、ソース
ドライバＬＳＩチップ５１…を互いに区別する必要があ
る場合には、１〜７段目のソースドライバＬＳＩチップ
５１…をそれぞれ第１〜７ソースドライバと記し、最終
段のソースドライバＬＳＩチップ５１を第８ソースドラ
イバと記す。
【０００５】ゲートドライバＬＳＩチップ５２…につい
ては、ここでは、２個が縦続接続されたものとなってい
る。以下、ゲートドライバＬＳＩチップ５２…を互いに
区別する必要がある場合には、１段目のゲートドライバ
ＬＳＩチップ５２を第１ゲートドライバと記し、最終段
のゲートドライバＬＳＩチップ５２を第２ゲートドライ
バと記す。
【０００６】また、上記の表示用駆動装置は、コントロ
ーラ５６が設けられたフレキシブル基板５５を備えてお
り、ＴＣＰ５３…とフレキシブル基板５５とが電気的に
接続されている。具体的には、ソースドライバＬＳＩチ
ップ５１…およびゲートドライバＬＳＩチップ５２…に
電気的に接続されたＴＣＰ５３…上のＴＣＰ配線と、コ
ントローラ５６の出力端子Ｒ・Ｇ・Ｂ・ＬＳ・Ｖcc・Ｇ
ＮＤ・Ｖref ・ＶLS・ＳＳＰＩ・ＳＣＫ・ＧＣＫ・ＧＳ
ＰＩ（図１５参照）に電気的に接続されたフレキシブル
基板５５上の配線とが、例えば、ＡＣＦやハンダ等を介
して電気的に接続されている。
【０００７】これにより、ソースドライバＬＳＩチップ
５１…およびゲートドライバＬＳＩチップ５２…への各
種信号の入出力が、ＴＣＰ５３…上の配線およびフレキ
シブル基板５５上の配線を通して行われる。以下、液晶
モジュールにおける各種信号の流通経路について説明す
る。
【０００８】まず、コントローラ５６の出力端子Ｒ・Ｇ
・Ｂから出力された画像データ信号Ｒ・Ｇ・Ｂと、コン
トローラ５６の出力端子ＳＣＫから出力されたクロック
信号ＣＫと、コントローラ５６の出力端子ＬＳから出力
されたラッチ信号ＬＳとが、フレキシブル基板５５上の
配線並びにＴＣＰ５３…上の配線を通して共通信号とし
て各ソースドライバＬＳＩチップ５１…に入力される。
【０００９】一方、スタートパルス信号ＳＰＩは、コン
トローラ５６の出力端子ＳＳＰＩから出力され、フレキ
シブル基板５５上の配線を介して第１ソースドライバの
入力端子ＳＰinに入力される。入力されたスタートパル
ス信号ＳＰＩは、第１ソースドライバ内部を転送され、
第１ソースドライバの出力端子ＳＰout からスタートパ
ルス信号ＳＰＯとして出力される。出力されたスタート
パルス信号ＳＰＯは、再びフレキシブル基板５５上の配
線を介して次段の第２ソースドライバの入力端子ＳＰin
に入力される。以下、同様にして、スタートパルス信号
ＳＰＩが、最終段の第８ソースドライバまでシフトされ
ながら転送される。
【００１０】また、コントローラ５６の出力端子Ｖccか
ら出力されたＬＳＩチップ用の電源電圧Ｖcc、コントロ
ーラ５６の出力端子ＧＮＤに電気的に接続された接地電
位ＧＮＤ、コントローラ５６の出力端子Ｖref １〜６か
ら出力された６４ビット階調表示用基準電圧Ｖref １〜
６、および、コントローラ５６の出力端子ＶLSから出力
された輝度調整用電圧（液晶パネル５４ヘの印加電圧を
調整するための電圧）ＶLSも、同様にして、各ソースド
ライバＬＳＩチップ５１…に共通に供給されている。こ
れら電圧Ｖcc・Ｖref １〜６・ＶLSを供給する配線、お
よび接地電位ＧＮＤを供給するアース線（ＧＮＤ線）
は、電源関係線として設けられているものである。以
下、電圧Ｖcc・Ｖref １〜６・ＶLSおよび接地電位ＧＮ
Ｄを電源関係電圧と称することにする。
【００１１】一方、各ゲートドライバＬＳＩチップ５２
…には、コントローラ５６の出力端子ＧＣＫから出力さ
れたゲートドライバ用のクロック信号ＧＣＫ、コントロ
ーラ５６の出力端子Ｖccから出力されたＬＳＩチップ用
の電源電圧Ｖcc、コントローラ５６の出力端子ＧＮＤに
電気的に接続された接地電位ＧＮＤ、および、コントロ
ーラ５６の出力端子Ｖref １〜２から出力された液晶パ
ネル５４ヘの印加電圧用基準電圧Ｖref １〜２が、共通
に供給されている。
【００１２】また、ゲートドライバ用のスタートパルス
信号ＧＳＰＩが、コントローラ５６の出力端子ＧＳＰＩ
から出力され、第１ゲートドライバの入力端子ＧＳＰin
に入力されている。入力されたスタートパルス信号ＧＳ
ＰＩは、第１ゲートドライバ内部をクロック信号ＧＣＫ
に同期を取って転送され、第１ゲートドライバの出力端
子ＧＳＰout からスタートパルス信号ＧＳＰＯとして次
段の第２ゲートドライバの入力端子ＧＳＰinに入力され
る。
【００１３】次に、本発明に関係するソースドライバＬ
ＳＩチップ５１…の回路構成について、図１６のブロッ
ク図に基づいて詳細に説明するとともに、ソースドライ
バＬＳＩチップ５１…の動作を図１７に示す各信号のタ
イミングチャートも参照しながら説明する。尚、以下の
説明では、図１４における８個のソースドライバＬＳＩ
チップ５１…のうちの１つについて説明するが、各ソー
スドライバＬＳＩチップ５１…は全く同一のものであ
る。
【００１４】ソースドライバＬＳＩチップ５１は、図１
６に示すように、シフトレジスタ６１、データラッチ回
路６２、サンプリングメモリ６３、ホールドメモリ６
４、基準電圧発生回路６５、Ｄ／Ａコンバータ６６、お
よび出力回路６７から構成されている。
【００１５】シフトレジスタ６１には、コントローラ５
６の出力端子ＳＳＰＩから出力されたスタートパルス信
号ＳＰＩ（図１７参照）がソースドライバＬＳＩチップ
５１の入力端子ＳＰinから入力される。スタートパルス
信号ＳＰＩは、後述する画像データ信号Ｒ・Ｇ・Ｂの水
平同期信号と同期を取った同期信号である。また、シフ
トレジスタ６１には、コントローラ５６の出力端子ＳＣ
Ｋから出力されたクロック信号ＣＫ（図１７参照）がソ
ースドライバＬＳＩチップ５１の入力端子ＣＫinから入
力される。
【００１６】シフトレジスタ６１は、スタートパルス信
号ＳＰＩが入力されると、スタートパルス信号ＳＰＩを
シフトする。すなわち、スタートパルス信号ＳＰＩをス
タートパルスとして、スタートパルス信号ＳＰＩのハイ
レベル期間に入力されたクロック信号ＣＫの最初の立ち
上がりから、スタートパルス信号ＳＰＩのシフトを開始
する。
【００１７】このシフトレジスタ６１にてシフトされた
スタートパルス信号ＳＰＩは、スタートパルス信号ＳＰ
Ｏ（図１７参照）としてソースドライバＬＳＩチップ５
１の出力端子ＳＰout から出力され、次段のソースドラ
イバＬＳＩチップ５１の入力端子ＳＰinに入力される。
スタートパルス信号ＳＰＩは、最終段のソースドライバ
ＬＳＩチップ１（図１４に示す第８ソースドライバ）ま
で同様にシフトされる。
【００１８】一方、コントローラ５６の各Ｒ・Ｇ・Ｂ端
子から出力される画像データ信号Ｒ・Ｇ・Ｂ（図１７参
照）は、図１６に示すように、ソースドライバＬＳＩチ
ップ５１の入力端子Ｒ１〜６in・Ｇ１〜６in・Ｂ１〜６
inからそれぞれパラレルにデータラッチ回路６２へ入力
される。そして、画像データ信号Ｒ・Ｇ・Ｂは、データ
ラッチ回路６２にて一時的にラッチされた後、サンプリ
ングメモリ６３に送られる。なお、画像データ信号Ｒ・
Ｇ・Ｂは、Ｒ(Red）・Ｇ(Green) ・Ｂ(Blue)各々６ビッ
ト、計１８ビットにて構成されるカラーデジタル映像信
号である。
【００１９】サンプリングメモリ６３は、シフトレジス
タ６１の各段の出力信号によって時分割で送られてくる
画像データ信号Ｒ・Ｇ・Ｂをサンプリングし、コントロ
ーラ５６の出力端子ＬＳから出力される後述するラッチ
信号ＬＳ（図１７参照）が入力されるまで記憶する。
【００２０】これら画像データ信号Ｒ・Ｇ・Ｂは、次い
で、ホールドメモリ６４に入力され、１水平期間のデー
タがホールドメモリ６４に入力された時点で、ラッチ信
号ＬＳの立ち下がりにてラッチされる。そして、ホール
ドメモリ６４は、次の水平期間のデータがサンプリング
メモリ６３からホールドメモリ６４に入力されるまでの
間、画像データ信号Ｒ・Ｇ・Ｂの１水平期間のデータを
保持し、その間、画像データ信号Ｒ・Ｇ・ＢをＤ／Ａコ
ンバータ６６に出力する。このとき、シフトレジスタ６
１およびサンプリングメモリ６３は、次の水平期間の新
たな画像データ信号Ｒ・Ｇ・Ｂの取り込みを行ってい
る。
【００２１】基準電圧発生回路６５は、コントローラ５
６の出力端子Ｖref1〜6 から出力されてソースドライバ
ＬＳＩチップ５１の入力端子Ｖref1〜6 に入力される基
準電圧Ｖref1〜6 を基に、例えば、抵抗分割により階調
表示に用いる６４レベルの電圧を発生させる。
【００２２】Ｄ／Ａコンバータ６６は、Ｒ・Ｇ・Ｂ各々
６ビットのデジタル映像信号である画像データ信号Ｒ・
Ｇ・Ｂをアナログ信号に変換する。そして、出力回路６
７は、コントローラ５６の出力端子ＶLSから出力されて
ソースドライバＬＳＩチップ５１の入力端子ＶLSに入力
される輝度調整用電圧ＶLSによって６４レベルのアナロ
グ信号を増幅し、出力端子ＸＯ1 〜ＸＯ100 ・ＹＯ1 〜
ＹＯ100 ・ＺＯ1 〜ＺＯ100 から液晶パネル５４の入力
端子（図示しない）へ出力する。
【００２３】出力端子ＸＯ1 〜ＸＯ100 、出力端子ＹＯ
1 〜ＹＯ100 、および出力端子ＺＯ1 〜ＺＯ100 は、画
像データ信号Ｒ、画像データ信号Ｇ、および画像データ
信号Ｂにそれぞれ対応する端子群であり、各々１００端
子である。また、ソースドライバＬＳＩチップ５１の端
子Ｖccおよび端子ＧＮＤは、ソースドライバＬＳＩチッ
プ５１に供給される電源用端子である。なお、図１６に
おいては、入力や出力のためのバッファ回路の記載を省
略している。
【００２４】以上のように、従来では、ＴＣＰ５３…に
搭載したソースドライバＬＳＩチップ５１…を縦続接続
し、フレキシブル基板５５等を通じて、共通信号などの
各種信号や電源関係電圧をソースドライバＬＳＩチップ
５１…に供給することで液晶モジュールを構成してい
た。
【００２５】しかしながら、近年、液晶モジュールに対
する市場からの低コスト化並びに小型化への要求はさら
に厳しくなっている。これらの要求に対する一つの対応
として、図１４における共通配線用のフレキシブル基板
５５（あるいは場合によってフレキシブル基板５５の代
りに使用されるプリント基板）を廃した構成の液晶モジ
ュールが提案されている。
【００２６】この液晶モジュールは、図１４の構成にお
いて、隣接するＴＣＰ５３…を電気的に接続するととも
に、ソースドライバＬＳＩチップ７１…（後述する）内
に設けられたＡｌ線（アルミニウム線）等からなる内部
配線を使用することによって、共通信号および電源関係
電圧がＴＣＰ５３…内部を通って伝達するようにし、フ
レキシブル基板５５を廃したものである。
【００２７】図１８に、この液晶モジュールに使用する
ソースドライバＬＳＩチップ７１のブロック図を示す。
なお、説明の便宜上、前記図１４にて示した各部材と同
一の機能を有する部材には、同一の符号を付記し、その
説明を省略する。
【００２８】ソースドライバＬＳＩチップ７１は、図１
８に示すように、ソースドライバＬＳＩチップ５１に対
し、共通信号および電源関係電圧を供給するための出力
端子Ｒ１〜６out ・Ｇ１〜６out ・Ｂ１〜６out ・ＬＳ
out ・Ｖref １〜６out ・ＶLS・Ｖcc・ＧＮＤを追加
し、これらを入力端子Ｒ１〜６in・Ｇ１〜６in・Ｂ１〜
６in・ＬＳin・Ｖref １〜６in・ＶLS・Ｖcc・ＧＮＤに
それぞれ内部配線で電気的に接続したものである。
【００２９】これにより、共通信号である画像データ信
号Ｒ・Ｇ・Ｂおよびラッチ信号ＬＳと、電源関係電圧で
ある階調表示用基準電圧Ｖref １〜６、輝度調整用電圧
ＶLS、電源電圧Ｖcc、および接地電位ＧＮＤとが、ソー
スドライバＬＳＩチップ７１の内部を通過して伝達され
る。
【００３０】すなわち、共通信号Ｒ・Ｇ・Ｂ・ＬＳおよ
び電源関係電圧Ｖref １〜６・ＶLS・Ｖcc・ＧＮＤは、
まず、図１４の構成と同様にして、図示しないコントロ
ーラから第１ソースドライバの入力端子Ｒ１〜６in・Ｇ
１〜６in・Ｂ１〜６in・ＬＳin・Ｖref １〜６in・ＶLS
・Ｖcc・ＧＮＤにそれぞれ入力される。
【００３１】第１ソースドライバに入力された共通信号
Ｒ・Ｇ・Ｂ・ＬＳおよび電源関係電圧Ｖref １〜６・Ｖ
LS・Ｖcc・ＧＮＤは、内部配線を通して、第１ソースド
ライバの出力端子Ｒ１〜６out ・Ｇ１〜６out ・Ｂ１〜
６out ・ＬＳout ・Ｖref １〜６out ・ＶLS・Ｖcc・Ｇ
ＮＤから出力される。第１ソースドライバから出力され
た共通信号Ｒ・Ｇ・Ｂ・ＬＳおよび電源関係電圧Ｖref
１〜６・ＶLS・Ｖcc・ＧＮＤは、隣接するＴＣＰ５３…
間の電気的接続により、次段の第２ソースドライバの入
力端子Ｒ１〜６in・Ｇ１〜６in・Ｂ１〜６in・ＬＳin・
Ｖref １〜６in・ＶLS・Ｖcc・ＧＮＤにそれぞれ入力さ
れる。
【００３２】以下、同様にして、共通信号Ｒ・Ｇ・Ｂ・
ＬＳおよび電源関係電圧Ｖref １〜６・ＶLS・Ｖcc・Ｇ
ＮＤが、順次、第２ソースドライバから最終段の第８ソ
ースドライバまで転送され、第３ソースドライバ〜第８
ソースドライバの入力端子Ｒ１〜６in・Ｇ１〜６in・Ｂ
１〜６in・ＬＳin・Ｖref １〜６in・ＶLS・Ｖcc・ＧＮ
Ｄにそれぞれ入力される。
【００３３】ソースドライバＬＳＩチップ７１の各部の
動作は、ソースドライバＬＳＩチップ５１と同じであ
る。例えば、ソースドライバ用のスタートパルス信号Ｓ
ＰＩは、入力端子ＳＰinより入力され、内部のシフトレ
ジスタ６１でクロック信号ＣＫに同期を取ってシフトさ
れ、スタートパルス信号ＳＰＯが出力端子ＳＰout から
出力される。
【００３４】なお、ソースドライバＬＳＩチップ７１で
は、図１８に模式的に表されているように、液晶パネル
５４ヘの出力端子ＸＯ1 〜ＸＯ100 ・ＹＯ1 〜ＹＯ100
・ＺＯ1 〜ＺＯ100 が一辺に配され、その辺の側方の二
辺のうちの一方の辺に、入力端子ＳＰin・ＣＫin・Ｒ１
〜６in・Ｇ１〜６in・Ｂ１〜６in・ＬＳin・Ｖref １〜
６in・ＶLSin・Ｖcc・ＧＮＤが配され、もう一方の辺
に、出力端子ＳＰout ・ＣＫout ・Ｒ１〜６out ・Ｇ１
〜６out ・Ｂ１〜６out ・ＬＳout ・Ｖref １〜６out
・ＶLS・Ｖcc・ＧＮＤが配されている。ここでは、入力
や出力のためのバッファ回路は省略している。
【００３５】このソースドライバＬＳＩチップ７１…を
搭載した液晶モジュールの構成例を図１９に示す。な
お、ここでは、ソースドライバＬＳＩチップ７１…と液
晶パネル５４のみを示している。
【００３６】ソースドライバＬＳＩチップ７１…を搭載
したＴＣＰ５３…上の側部（液晶パネル５４の方向を正
面とした側部）に配されたＴＣＰ配線５３ａ…を互いに
電気的に接続するために、隣接するＴＣＰ５３…上のＴ
ＣＰ配線５３ａ…同士を液晶パネル５４上のソースドラ
イバ接続用配線５４ｄ…を介して電気的に接続するもの
である。
【００３７】この電気的接続は、液晶パネル５４の下ガ
ラスである液晶ガラス基板５４ａ上に画素用端子と同じ
ＩＴＯからなるソースドライバ接続用配線５４ｄ…を配
置し、前述したＴＣＰ５３…上のＴＣＰ配線５３ａ…と
液晶パネル５４上の端子との接続と同時に、ＡＣＦを介
してＴＣＰ５３…を液晶ガラス基板５４ａに熱圧着する
ことで実現できる。
【００３８】この液晶モジュールでは、図示していない
が、コントローラは、別途フレキシブル基板に搭載し、
液晶パネル５４上のソースドライバ接続用配線４ｄ…に
対して電気的に接続することで搭載することができる。
【００３９】なお、ＴＣＰ５３…上の側部のＴＣＰ配線
５３ａ…は、入力端子ＳＰin・ＣＫin・Ｒ１〜６in・Ｇ
１〜６in・Ｂ１〜６in・ＬＳin・Ｖref １〜６in・ＶLS
・Ｖcc・ＧＮＤおよび出力端子ＳＰout ・ＣＫout ・Ｒ
１〜６out ・Ｇ１〜６out ・Ｂ１〜６out ・ＬＳout ・
Ｖref １〜６out ・ＶLS・Ｖcc・ＧＮＤに電気的に接続
されているものであり、図１９では、これらのうちの４
本のみが示されている。また、ソースドライバ接続用配
線５４ｄ…は、図１９では２本のみ示されているが、実
際には、入力端子ＳＰin・ＣＫin・Ｒ１〜６in・Ｇ１〜
６in・Ｂ１〜６in・ＬＳin・Ｖref １〜６in・ＶLS・Ｖ
cc・ＧＮＤに対応する数だけ設けられている。
【００４０】この方法は、液晶パネル５４上のソースド
ライバ接続用配線５４ｄを使用して隣接するＴＣＰ５３
…を電気的に接続するものであるが、他の方法として、
隣接するＴＣＰ５３…のＴＣＰ配線５３ａ…同士を重ね
合わせて隣接するＴＣＰ５３…を電気的に接続してもよ
い。隣接するＴＣＰ５３…のＴＣＰ配線５３ａ…同士を
重ね合わせてＴＣＰ配線５３ａ…を接続していく手法
は、本出願人による特開平６−３６８４号公報に記載さ
れている。
【００４１】以上のようにして、隣接するＴＣＰ５３…
間の共通信号および電源関係電圧の伝達をソースドライ
バＬＳＩチップ７１…の内部配線とＴＣＰ配線５３ａ…
とを通して行うことにより、共通信号や電源関係電圧を
各ソースドライバＬＳＩチップ７１…に供給するための
フレキシブル基板（もしくはプリント基板）をなくすこ
とができる。それゆえ、液晶モジュールの低価格化およ
び小型化を図ることができる。
【００４２】
【発明が解決しようとする課題】しかしながら、液晶モ
ジュールに対する、市場からの低価格化および小型化へ
の要求は厳しく、さらなる検討が必要となっている。こ
のため、液晶モジュールのトータルコストの低減を図る
べく、コントローラも含めた表示用駆動装置について、
可能な限りの回路規模の削減や必要配線の削減が求めら
れている。
【００４３】本発明は、上記従来の課題に鑑みなされた
ものであって、その目的は、コントローラ等を含む全体
の小型化が可能となるとともにコストを低減できる表示
用駆動装置およびそれを用いた液晶モジュールを提供す
ることにある。
【００４４】
【課題を解決するための手段】本発明の請求項１記載の
表示用駆動装置は、上記の課題を解決するために、画像
データ信号に基づいて表示素子を駆動する複数の駆動回
路が縦続接続されてなり、上記各駆動回路に、クロック
信号に同期してスタートパルス信号をシフトして転送す
るシフトレジスタと、シフトレジスタの出力に基づいて
画像データ信号を選択する選択回路と、選択された画像
データ信号をラッチ信号によってラッチするラッチ回路
とが設けられた表示用駆動装置において、最終段の駆動
回路のシフトレジスタから出力されたスタートパルス信
号に基づいてラッチ信号を生成するラッチ信号生成手段
が設けられていることを特徴としている。
【００４５】上記構成によれば、表示用駆動装置内でラ
ッチ信号を生成することができるので、コントローラ等
の外部回路からラッチ信号を供給する必要がない。それ
ゆえ、従来では外部回路からラッチ信号を供給するため
に必要であった、外部回路内のラッチ信号に関連する回
路、外部回路の出力端子、外部回路と表示用駆動装置と
を電気的に接続するラッチ信号用の配線等を省くことが
できる。この結果、コントローラ等を含む表示用駆動装
置全体の小型化が可能となるとともにコストを低減でき
る。
【００４６】本発明の請求項２記載の表示用駆動装置
は、上記の課題を解決するために、請求項１記載の表示
用駆動装置において、上記ラッチ信号生成手段は、最終
段の駆動回路のシフトレジスタから出力されたスタート
パルス信号を遅延させることによってラッチ信号を生成
する遅延回路であることを特徴としている。
【００４７】上記構成によれば、スタートパルス信号を
遅延させる遅延回路を用いるので、比較的安価にラッチ
信号を生成することができる。また、上記構成におい
て、遅延時間の調整が可能な遅延回路を用いれば、ラッ
チ信号を容易に調整することが可能となる。
【００４８】なお、上記遅延回路は、メタルオプション
またはレーザーカットにより遅延時間が調整可能となっ
ていることが好ましい。
【００４９】本発明の請求項３記載の表示用駆動装置
は、上記の課題を解決するために、請求項２記載の表示
用駆動装置において、上記遅延回路は、最終段の駆動回
路におけるシフトレジスタの出力側に設けられているこ
とを特徴としている。
【００５０】上記構成によれば、１つの遅延回路から全
ての駆動回路にラッチ信号を供給することができる。そ
れゆえ、遅延回路の設置によるコストの増大や装置サイ
ズの拡大を抑制できる。
【００５１】本発明の請求項４記載の表示用駆動装置
は、上記の課題を解決するために、請求項３記載の表示
用駆動装置において、上記遅延回路は、全ての駆動回路
におけるシフトレジスタの出力側に設けられ、上記各駆
動回路における遅延回路の出力側には、遅延回路から出
力された信号と外部から入力されたラッチ信号とのいず
れか一方が選択的にラッチ回路に入力されるようにラッ
チ回路への入力信号を切り替える切り替え手段が設けら
れていることを特徴としている。
【００５２】上記構成によれば、切り替え手段によっ
て、最終段の駆動回路から出力したラッチ信号を他の駆
動回路のラッチ回路へ入力させる一方、最終段の駆動回
路の遅延回路から出力されたラッチ信号を外部に出力さ
せることなく最終段の駆動回路のラッチ回路へ直接入力
させることができる。
【００５３】これにより、最終段の半導体装置の遅延回
路から出力された信号を出力するための出力端子と、最
終段の半導体装置のラッチ回路へ入力させる信号を入力
するための入力端子との間を電気的に接続するための外
部配線が不要となる。したがって、配線数を削減するこ
とができるとともに、表示用駆動装置をより小型化する
ことができる。
【００５４】本発明の請求項５記載の表示用駆動装置
は、上記の課題を解決するために、請求項２記載の表示
用駆動装置において、上記遅延回路は、全ての駆動回路
におけるラッチ回路の入力側に設けられていることを特
徴としている。
【００５５】上記構成によれば、最終段の駆動回路にお
いても他の駆動回路においても、シフトレジスタから出
力されたスタートパルス信号をそのまま出力させるだけ
でよい。それゆえ、全ての駆動回路を同一の構成として
も、遅延回路の設置による端子数の増加を回避できる。
したがって、効率的に製造することができる安価な表示
用駆動装置を提供できる。
【００５６】本発明の請求項６記載の液晶モジュール
は、上記の課題を解決するために、請求項１ないし５の
いずれか１項に記載の表示用駆動装置と、該表示用駆動
装置によって駆動される表示素子としての液晶表示素子
とを備えていることを特徴としている。
【００５７】上記構成によれば、表示用駆動装置内でラ
ッチ信号を生成することができるので、液晶モジュール
に備えられるコントローラ等の外部回路からラッチ信号
を供給する必要がない。それゆえ、従来必要であった外
部回路内のラッチ信号に関連する回路、外部回路の出力
端子、外部回路と表示用駆動装置とを電気的に接続する
ラッチ信号用の配線等を省くことができる。この結果、
液晶モジュールの小型化が可能となるとともに、コスト
を低減できる。
【００５８】なお、上記各構成の表示用駆動装置は、液
晶表示装置に備えられる、液晶パネル等の液晶表示素子
を駆動する液晶駆動装置として好適であり、特に、マト
リクス駆動方式の液晶表示装置に備えられる、データ線
に表示用のデータ信号を供給するためのソースドライバ
として好適である。
【００５９】
【発明の実施の形態】〔実施の形態１〕本発明の実施の
一形態について図１ないし図６、および図１３に基づい
て説明すれば、以下の通りである。本実施の形態の表示
用駆動装置は、図２に示すように、液晶表示素子（表示
素子）としての液晶パネル４を駆動する縦続接続された
複数の駆動回路としてのソースドライバＬＳＩチップ１
…およびゲートドライバＬＳＩチップ２…が各ＴＣＰ３
…に搭載されたものである。また、上記の表示用駆動装
置は、液晶パネル４とともに液晶モジュールを構成して
いる。なお、液晶パネル４の画素数は、８００画素×３
（ＲＧＢ）〔ソース側〕×６００画素〔ゲート側〕であ
る。
【００６０】ソースドライバＬＳＩチップ１…およびゲ
ートドライバＬＳＩチップ２…の出力端子は、ＴＣＰ３
…上のＴＣＰ配線を介して、ＴＣＰ３…における液晶パ
ネル４への出力端子に対して電気的に接続されている。
そして、ＴＣＰ３…における液晶パネル４への出力端子
（ＴＣＰ配線）は、図１３に示すように、液晶パネル４
の液晶ガラス基板４ａ上に設けられたＩＴＯからなる端
子４ｂに、例えば、ＡＣＦ４ｃを介して、熱圧着され電
気的に接続され、かつ、固定されている。また、ソース
ドライバＬＳＩチップ１（図１３では、３１と記してい
る）は、バンプを介してＴＣＰ配線（インナーリード
部）と接続される。さらに、後述するフレキシブル基板
５の配線とＴＣＰ配線も、ＡＣＦもしくはハンダ付けに
より電気的に接続、かつ、固定される。ＴＣＰ配線の上
記接続部以外は、ソルダーレジストで保護されている。
なお、図１３では、ソースドライバＬＳＩチップ３１を
保護するための封止材は、省略している。
【００６１】ソースドライバＬＳＩチップ１…は、それ
ぞれ６４階調の表示を行うと共に、それぞれ１００画素
×３（ＲＧＢ）を駆動するものとなっている。よって、
ここでは、ソースドライバＬＳＩチップ１…は、８個が
縦続接続されたものとなっている。以下、ソースドライ
バＬＳＩチップ１…を互いに区別する必要がある場合に
は、１〜７段目のソースドライバＬＳＩチップ１…をそ
れぞれ第１〜７ソースドライバと記し、最終段のソース
ドライバＬＳＩチップ１を第８ソースドライバと記す。
【００６２】ゲートドライバＬＳＩチップ２…について
は、ここでは、２個が縦続接続されたものとなってい
る。以下、ゲートドライバＬＳＩチップ２…を互いに区
別する必要がある場合には、１段目のゲートドライバＬ
ＳＩチップ２を第１ゲートドライバと記し、最終段のゲ
ートドライバＬＳＩチップ２を第２ゲートドライバと記
す。
【００６３】また、上記の表示用駆動装置は、コントロ
ーラ６が設けられたフレキシブル基板５を備えており、
ＴＣＰ３…とフレキシブル基板５とが電気的に接続され
ている。具体的には、ソースドライバＬＳＩチップ１…
およびゲートドライバＬＳＩチップ２…に電気的に接続
されたＴＣＰ３…上のＴＣＰ配線と、コントローラ６の
出力端子Ｒ・Ｇ・Ｂ・Ｖcc・ＧＮＤ・Ｖref ・ＶLS・Ｓ
ＳＰＩ・ＳＣＫ・ＧＣＫ・ＧＳＰＩ（図３参照）に電気
的に接続されたフレキシブル基板５上の配線とが、例え
ば、ＡＣＦやハンダ等を介して電気的に接続されてい
る。
【００６４】これにより、ソースドライバＬＳＩチップ
１…およびゲートドライバＬＳＩチップ２…への信号の
入出力が、ＴＣＰ３…上の配線およびフレキシブル基板
５上の配線を通して行われる。
【００６５】まず、コントローラ６の出力端子Ｒ・Ｇ・
Ｂから出力された画像データ信号Ｒ・Ｇ・Ｂと、コント
ローラ６の出力端子ＳＣＫから出力されたクロック信号
ＣＫとが、フレキシブル基板５上の配線並びにＴＣＰ３
…上の配線を通して共通信号として各ソースドライバＬ
ＳＩチップ１…に入力される。
【００６６】一方、スタートパルス信号ＳＰＩは、コン
トローラ６の出力端子ＳＳＰＩから出力され、フレキシ
ブル基板５上の配線を介して第１ソースドライバの入力
端子ＳＰinに入力される。入力されたスタートパルス信
号ＳＰＩは、第１ソースドライバ内部を転送され、第１
ソースドライバの出力端子ＳＰout からスタートパルス
信号ＳＰＯとして出力される。出力されたスタートパル
ス信号ＳＰＯは、再びフレキシブル基板５上の配線を介
して次段の第２ソースドライバの入力端子ＳＰinに入力
される。以下、同様にして、スタートパルス信号ＳＰＩ
が第２ソースドライバから最終段の第８ソースドライバ
まで転送される。
【００６７】また、コントローラ６の出力端子Ｖccから
出力されたＬＳＩチップ用の電源電圧Ｖcc、コントロー
ラ６の出力端子ＧＮＤに電気的に接続された接地電位Ｇ
ＮＤ、コントローラ６の出力端子Ｖref １〜６から出力
された６４ビット階調表示用基準電圧Ｖref １〜６、お
よび、コントローラ６の出力端子ＶLSから出力された輝
度調整用電圧（液晶パネル４ヘの印加電圧を調整するた
めの電圧）ＶLSも、同様にして、各ソースドライバＬＳ
Ｉチップ１…に共通に供給されている。これら電圧Ｖcc
・Ｖref １〜６・ＶLSを供給する配線、および接地電位
ＧＮＤを供給するアース線（ＧＮＤ線）は、電源関係線
として設けられているものである。以下、電圧Ｖcc・Ｖ
ref １〜６・ＶLSおよび接地電位ＧＮＤを電源関係電圧
と称することにする。
【００６８】以上の点については、図１４に示す従来の
表示用駆動装置とほぼ同様である。従来技術との相違
は、従来の表示用駆動装置ではコントローラ５６の出力
端子ＬＳからラッチ信号ＬＳを供給していたのに対し、
本実施形態の表示用駆動装置では最終段の第８ソースド
ライバの出力端子ＳＰＤout から出力されたスタートパ
ルス信号をラッチ信号ＬＳとして利用する点にある。
【００６９】すなわち、本実施形態では、第８ソースド
ライバにおけるスタートパルス信号用の出力端子ＳＰＤ
out と、第１ソースドライバ〜第８ソースドライバにお
けるラッチ信号ＬＳ入力用の入力端子ＬＳinとを接続
し、第８ソースドライバのスタートパルス信号をラッチ
信号ＬＳとして各ソースドライバＬＳＩチップ１…に供
給している。
【００７０】これにより、コントローラ６からラッチ信
号ＬＳを供給する必要がなくなるので、コントローラ６
から第１ソースドライバにラッチ信号ＬＳを供給するた
めの配線や、コントローラ６の出力端子ＬＳ、コントロ
ーラ６内におけるラッチ信号ＬＳの出力に関連する回路
などが不要となる。
【００７１】また、本実施形態では、第８ソースドライ
バの出力端子ＳＰＤout から出力されるスタートパルス
信号は、通常の出力であるスタートパルス信号ＳＰＯが
遅延回路１３によって遅延されたものとなっている。第
８ソースドライバのスタートパルス信号ＳＰＯをそのま
まラッチ信号ＬＳとして使用していないのは、次の理由
からである。
【００７２】図４の入出力信号のタイミングチャートに
示すように、第８ソースドライバのスタートパルス信号
ＳＰＯをそのままラッチ信号ＬＳとして使用し、例えば
ラッチ信号ＬＳの立ち上がりでホールドメモリ１７でラ
ッチする場合、データラッチ回路１４やサンプリングメ
モリ１５での画像データ信号Ｒ・Ｇ・Ｂの遅延により、
転送された画像データ信号Ｒ・Ｇ・Ｂを正確にラッチで
きない恐れがある。このために、本実施形態では、遅延
回路１３によりスタートパルス信号に遅延時間を発生さ
せている。
【００７３】ソースドライバＬＳＩチップ１…の回路構
成を、図１のブロック図に基づいて詳細に説明するとと
もに、ソースドライバＬＳＩチップ１…の動作を図４に
示す各信号のタイミングチャートも参照しながら説明す
る。尚、以下の説明では、図２における８個のソースド
ライバＬＳＩチップ１…のうちの１つについて説明する
が、各ソースドライバＬＳＩチップ１…は全く同一のも
のである。
【００７４】ソースドライバＬＳＩチップ１は、図１に
示すように、シフトレジスタ１１、データラッチ回路１
４、サンプリングメモリ（選択回路）１５、ホールドメ
モリ（ラッチ回路）１７、基準電圧発生回路１８、Ｄ／
Ａコンバータ１９、および出力回路２０から構成されて
いる。
【００７５】シフトレジスタ１１には、コントローラ６
の出力端子ＳＳＰＩから出力されたスタートパルス信号
ＳＰＩ（図４参照）がソースドライバＬＳＩチップ１の
入力端子ＳＰinから入力される。スタートパルス信号Ｓ
ＰＩは、後述する画像データ信号Ｒ・Ｇ・Ｂの水平同期
信号と同期を取った同期信号である。また、シフトレジ
スタ１１には、コントローラ６の出力端子ＳＣＫから出
力されたクロック信号ＣＫ（図４参照）がソースドライ
バＬＳＩチップ１の入力端子ＣＫinから入力される。
【００７６】シフトレジスタ１１は、スタートパルス信
号ＳＰＩが入力されると、スタートパルス信号ＳＰＩを
シフトする。すなわち、スタートパルス信号ＳＰＩをス
タートパルスとして、スタートパルス信号ＳＰＩのハイ
レベル期間に入力されたクロック信号ＣＫの最初の立ち
上がりから、スタートパルス信号ＳＰＩのシフトを開始
する。
【００７７】このシフトレジスタ１１にてシフトされた
スタートパルス信号ＳＰＩは、スタートパルス信号ＳＰ
Ｏ（図４参照）としてソースドライバＬＳＩチップ１の
出力端子ＳＰout から出力され、次段のソースドライバ
ＬＳＩチップ１の入力端子ＳＰinに入力される。スター
トパルス信号ＳＰＩは、最終段のソースドライバＬＳＩ
チップ１（図２に示す第８ソースドライバ）まで同様に
シフトされる。
【００７８】一方、コントローラ６の各Ｒ・Ｇ・Ｂ端子
から出力される画像データ信号Ｒ・Ｇ・Ｂ（図４参照）
は、図１に示すように、ソースドライバＬＳＩチップ１
の入力端子Ｒ１〜６in・Ｇ１〜６in・Ｂ１〜６inからそ
れぞれパラレルにデータラッチ回路１４へ入力される。
そして、画像データ信号Ｒ・Ｇ・Ｂは、データラッチ回
路１４にて一時的にラッチされた後、サンプリングメモ
リ１５に送られる。なお、画像データ信号Ｒ・Ｇ・Ｂ
は、Ｒ(Red）・Ｇ(Green) ・Ｂ(Blue)各々６ビット、計
１８ビットにて構成されるカラーデジタル映像信号であ
る。
【００７９】サンプリングメモリ１５は、シフトレジス
タ１１の各段の出力信号によって時分割で送られてくる
画像データ信号Ｒ・Ｇ・Ｂをサンプリングし、後述する
ラッチ信号ＬＳ（図４参照）が入力されるまで記憶す
る。
【００８０】これら画像データ信号Ｒ・Ｇ・Ｂは、次い
で、ホールドメモリ１７に入力され、１水平期間のデー
タがホールドメモリ１７に入力された時点で、ラッチ信
号ＬＳの立ち下がりにてラッチされる。そして、ホール
ドメモリ１７は、次の水平期間のデータがサンプリング
メモリ１５からホールドメモリ１７に入力されるまでの
間、画像データ信号Ｒ・Ｇ・Ｂの１水平期間のデータを
保持し、その間、画像データ信号Ｒ・Ｇ・ＢをＤ／Ａコ
ンバータ１９に出力する。このとき、シフトレジスタ１
１およびサンプリングメモリ１５は、次の水平期間の新
たな画像データ信号Ｒ・Ｇ・Ｂの取り込みを行ってい
る。
【００８１】基準電圧発生回路１８は、コントローラ６
の出力端子Ｖref1〜6 から出力されてソースドライバＬ
ＳＩチップ１の入力端子Ｖref1〜6 に入力される基準電
圧Ｖref1〜6 を基に、例えば、抵抗分割により階調表示
に用いる６４レベルの電圧を発生させる。
【００８２】Ｄ／Ａコンバータ１９は、Ｒ・Ｇ・Ｂ各々
６ビットのデジタル映像信号である画像データ信号Ｒ・
Ｇ・Ｂをアナログ信号に変換する。そして、出力回路２
０は、コントローラ６の出力端子ＶLSから出力されてソ
ースドライバＬＳＩチップ１の入力端子ＶLSに入力され
る輝度調整用電圧ＶLSによって６４レベルのアナログ信
号を増幅し、出力端子ＸＯ1 〜ＸＯ100 ・ＹＯ1 〜ＹＯ
100 ・ＺＯ1 〜ＺＯ100 から液晶パネル４の入力端子
（図示しない）へ出力する。
【００８３】出力端子ＸＯ1 〜ＸＯ100 、出力端子ＹＯ
1 〜ＹＯ100 、および出力端子ＺＯ1 〜ＺＯ100 は、画
像データ信号Ｒ、画像データ信号Ｇ、および画像データ
信号Ｂにそれぞれ対応する端子群であり、各々１００端
子である。また、ソースドライバＬＳＩチップ１の端子
Ｖccおよび端子ＧＮＤは、ソースドライバＬＳＩチップ
１に供給される電源用端子である。なお、図１において
は、入力や出力のためのバッファ回路の記載を省略して
いる。
【００８４】以上の点は、図１８に示す従来のソースド
ライバＬＳＩチップ５１と同様でああるが、本実施形態
のソースドライバＬＳＩチップ１は、シフトレジスタ１
１の出力側に遅延回路１３（ラッチ信号生成手段）を設
けた点でソースドライバＬＳＩチップ５１と相違してい
る。
【００８５】また、ソースドライバＬＳＩチップ１で
は、従来と同様のタイミングでスタートパルス信号ＳＰ
Ｏが出力される出力端子ＳＰout と、遅延回路１３を介
することによって所定の遅延時間だけ遅延したタイミン
グでスタートパルス信号が出力される出力端子ＳＰＤou
t とを設けている。
【００８６】さらに、第１ソースドライバの出力端子Ｓ
Ｐout と第２ソースドライバの入力端子ＳＰinとを電気
的に接続している。接続方法は、以下、同様にして、第
２〜７ソースドライバの出力端子ＳＰout と第３〜８ソ
ースドライバの入力端子ＳＰinとを接続している。そし
て、第８ソースドライバからの出力端子ＳＰＤout は、
第１ソースドライバ〜第８ソースドライバの入力端子Ｌ
Ｓinと電気的に接続している。
【００８７】遅延回路１３は、図５に示すように、偶数
個のインバータ回路２４を直列に接続することで実現で
きる。また、図６に示すように、遅延回路１３を構成す
るインバータ回路２４の複数個毎にスイッチ２５を設け
てもよい。このスイッチ２５を開閉することにより、遅
延時間を調整できる。
【００８８】この遅延時間の調整により、先の図４の説
明にて行ったようにソースドライバＬＳＩチップ１…内
部でのラッチ信号ＬＳと画像データ信号Ｒ・Ｇ・Ｂとの
タイミング、および、液晶パネル４上に実装した際のラ
ッチ信号ＬＳと画像データ信号Ｒ・Ｇ・Ｂとのタイミン
グを調整し、最適化することができる。
【００８９】このスイッチ２５の開閉は、例えば、メタ
ルオプションによって、すなわち、ソースドライバＬＳ
Ｉチップ１…を構成する最上層のメタルで配線するか否
かによって行えばよい。メタルオプションを用いること
により、タイミングの調整のための開発期間を短縮する
ことができる。
【００９０】また、スイッチ２５を開閉する別の手法と
して、予め最上層のメタルで接続してスイッチ２５を閉
状態にしておき、その後、レーザー等によりメタルを切
断しスイッチ２５を開状態にするレーザカットの手法を
用いることもできる。これにより、スイッチ２５の開閉
を容易に実現できる。
【００９１】なお、本実施形態の表示用駆動装置では、
第１ソースドライバ〜第７ソースドライバは、第８ソー
スドライバと同じ構成であったが、第１ソースドライバ
〜第７ソースドライバにおける遅延回路１３および出力
端子ＳＰＤout は省略可能である。すなわち、第１ソー
スドライバ〜第７ソースドライバとして、従来の技術の
項で説明した従来のソースドライバＬＳＩチップ５１を
用いることが可能である。
【００９２】以上のように、本実施形態の表示用駆動装
置によれば、コントローラ６からラッチ信号ＬＳを供給
していた従来の構成と比較して、コントローラ６から送
信する信号数を削減できるので、コントローラ６とソー
スドライバＬＳＩチップ１とを電気的に接続する配線の
数を削減できる。それゆえ、配線にかかるコストが削減
できるとともに、コントローラ６とソースドライバＬＳ
Ｉチップ１とを電気的に接続する配線が設けられるフレ
キシブル基板５のサイズを小さくすることができる。
【００９３】さらに、上記構成によれば、コントローラ
６内部のラッチ信号ＬＳに関連する回路やコントローラ
６の出力端子ＬＳも削除でき、コントローラ６のコスト
も削減可能となる。したがって、コントローラ６も含む
液晶モジュールにおいて、なお一層の軽薄短小化が可能
となり、ユーザニーズを的確に捉えた液晶表示装置を構
成することができる。
【００９４】また、上記構成によれば、最終段の第８ソ
ースドライバにおけるシフトレジスタ１１の出力側に遅
延回路１３を設けているので、１つの遅延回路１３から
全てのソースドライバＬＳＩチップ１にラッチ信号ＬＳ
を供給することができる。それゆえ、遅延回路１３の設
置によるコストの増大や装置サイズの拡大を抑制でき
る。
【００９５】〔実施の形態２〕本発明の他の実施の形態
について図７に基づいて説明すれば、以下の通りであ
る。なお、説明の便宜上、前記実施の形態１にて示した
各部材と同一の機能を有する部材には、同一の符号を付
記し、その説明を省略する。
【００９６】図７に示すように、本実施形態のソースド
ライバＬＳＩチップ２１は、遅延回路１３および出力端
子ＳＰＤout を省き入力端子ＬＳinとホールドメモリ１
７との間に遅延回路２３を挿入した以外は、実施の形態
１のソースドライバＬＳＩチップ１と同様である。ま
た、遅延回路２３は、実施の形態１にて述べた遅延回路
１３と同様である。
【００９７】本実施形態の表示用駆動装置および液晶モ
ジュールは、図示しないが、ソースドライバＬＳＩチッ
プ１をソースドライバＬＳＩチップ２１に変更した以外
は、実施の形態１の表示用駆動装置および液晶モジュー
ルと同様である。
【００９８】本実施形態では、先の図４に示すラッチ信
号ＬＳは、ソースドライバＬＳＩチップ２１内の遅延回
路２３の出力で遅延されたタイミングでホールドメモリ
１７に入力される。
【００９９】本実施形態の表示用駆動装置および液晶モ
ジュールは、実施の形態１と同様に、ソースドライバＬ
ＳＩチップ２１内部でのラッチ信号ＬＳと画像データ信
号Ｒ・Ｇ・Ｂとのタイミング、および、液晶パネル４上
に実装した際のラッチ信号ＬＳと画像データ信号Ｒ・Ｇ
・Ｂとのタイミングを、調整し最適化することができる
という効果が得られる。
【０１００】また、本実施形態では、ソースドライバＬ
ＳＩチップ２１…におけるホールドメモリ１７の入力側
に遅延回路２３を設けているので、どのソースドライバ
ＬＳＩチップ２１…においても、シフトレジスタ１１か
ら出力されたスタートパルス信号ＳＰＯをそのまま出力
させるだけでよい。それゆえ、ソースドライバＬＳＩチ
ップ２１は、実施の形態１のソースドライバＬＳＩチッ
プ１と比較して、遅延回路１３からの出力信号を出力す
る出力端子ＳＰＤout を省略することができるので、安
価にかつ効率的に製造することができる。
【０１０１】〔実施の形態３〕本発明のさらに他の実施
の形態について図８に基づいて説明すれば、以下の通り
である。なお、説明の便宜上、前記実施の形態１にて示
した各部材と同一の機能を有する部材には、同一の符号
を付記し、その説明を省略する。
【０１０２】本実施形態の表示用駆動装置および液晶モ
ジュールは、フレキシブル基板５上に遅延回路３３を実
装することによって、従来のソースドライバＬＳＩチッ
プ５１を使用して、実施の形態１と同様の効果を得るも
のである。
【０１０３】本実施形態の表示用駆動装置では、第８ソ
ースドライバの出力端子ＳＰout と遅延回路３３の入力
端子ＩＮとを電気的に接続するとともに、遅延回路３３
の出力端子ＯＵＴと第１ソースドライバ〜第８ソースド
ライバのそれぞれの入力端子ＬＳinとを電気的に接続し
ている。
【０１０４】遅延回路３３は、実施の形態１で説明した
ような偶数個のインバータ回路２４を直列に接続したも
のでもよいし、キャパシタと抵抗とを組み合わせたＣＲ
時定数により遅延を発生させる遅延回路でもよい。
【０１０５】本実施形態の構成では、共通信号並びに電
力を供給するためのフレキシブル基板５上の回路に変更
を加えることで、従来のソースドライバＬＳＩチップ５
１をそのまま利用して本発明の表示用駆動装置を実現で
きる。したがって、実施の形態１と同様の効果を得るこ
とができるとともに、次のような効果が得られる。
【０１０６】すなわち、従来の表示用駆動装置における
フレキシブル基板５上の回路のみを変更すればよいの
で、ソースドライバＬＳＩチップ５１を変更するよりも
製造装置の変更が小さくてすむ。それゆえ、コストが低
減できる。また、遅延回路３３の設計変更と、ソースド
ライバＬＳＩチップ５１の設計変更とを独立して行うこ
とができるので、設計変更の自由度が向上する。
【０１０７】〔実施の形態４〕本発明のさらに他の実施
の形態について図９および図１３に基づいて説明すれ
ば、以下の通りである。なお、説明の便宜上、前記実施
の形態１にて示した各部材と同一の機能を有する部材に
は、同一の符号を付記し、その説明を省略する。
【０１０８】本実施形態の液晶モジュールは、図９に示
すように、実施の形態１の液晶モジュールにおいて、隣
接するＴＣＰ３…を電気的に接続するとともに、ソース
ドライバＬＳＩチップ３１…（後述する）内に設けられ
たＡｌ線（アルミニウム線）等からなる内部配線を使用
することによって、共通信号および電源関係電圧がＴＣ
Ｐ３…内部を通って伝達するようにし、共通信号並びに
電源関係電圧を供給するためのフレキシブル基板５を廃
したものである。
【０１０９】隣接するソースドライバＬＳＩチップ３１
…間の信号線および電源関係線の３０ライン（Ｒ、Ｇ、
Ｂ各６ビット、ＳＣＫ、Ｖcc、ＧＮＤ、Ｖref １〜６、
ＶLS、ＳＳＰＩ、およびＬＳ）は、ソースドライバＬＳ
Ｉチップ３１…の内部配線およびＴＣＰ３…上のＴＣＰ
配線と、隣接するＴＣＰ３…上のＴＣＰ配線同士を電気
的に接続する液晶パネル４上の接続用配線（図１９参
照）とを通して、各ＴＣＰに電気的に接続されている。
ＴＣＰ３…間の電気的接続は、図１９と同様にして、液
晶パネル４の下ガラスである液晶ガラス基板４ａ上に画
素用端子と同じＩＴＯからなる接続用配線を配置し、Ｔ
ＣＰ３…をＡＣＦを介して液晶ガラス基板４ａに熱圧着
することで、実現できる。
【０１１０】但し、第８ソースドライバの出力端子ＳＰ
Ｄout と入力端子ＬＳinは、ＴＣＰ３…上のＴＣＰ配
線、液晶パネル４上の接続用配線、並びにＡＣＦを介し
て、電気的に接続されている。
【０１１１】また、フレキシブル基板５Ａに搭載された
コントローラ６からの２９ラインの信号線および電源関
係線と、第１ソースドライバが搭載されたＴＣＰ３と
は、ＴＣＰ３…間の電気的接続と同様にして、双方の所
定の端子をＡＣＦを介して液晶パネル４上の接続用配線
に熱圧着することにより、液晶パネル４上の接続用配線
を介して電気的に接続されている。
【０１１２】次に、液晶パネル４とソースドライバＬＳ
Ｉチップ３１との接続形態を、図１３に基づいて説明す
る。なお、図１３には、右端のフレキシブル基板５を示
しているが、これは本実施形態では不要である。
【０１１３】液晶パネル４の端子４ｂとＴＣＰ３のＴＣ
Ｐ配線とは、ＡＣＦ４ｃを介して熱圧着により電気的に
接続され、かつ、固定されている。ソースドライバＬＳ
Ｉチップ３１は、バンプを介してＴＣＰ配線（インナー
リード部）と接続される。ＴＣＰ配線の上記接続部以外
は、ソルダーレジストで保護されている。なお、図１３
では、ソースドライバＬＳＩチップ３１を保護するため
の封止材は、省略している。
【０１１４】次に、上記の表示用駆動装置に使用するソ
ースドライバＬＳＩチップ３１の回路構成について、図
１０のブロック図に基づいて説明する。ソースドライバ
ＬＳＩチップ３１は、図１０に示すように、ソースドラ
イバＬＳＩチップ１に対し、共通信号および電源関係電
圧を供給するための出力端子Ｒ１〜６out ・Ｇ１〜６ou
t ・Ｂ１〜６out ・ＬＳout ・Ｖref １〜６out ・ＶLS
・Ｖcc・ＧＮＤを追加し、これらを入力端子Ｒ１〜６in
・Ｇ１〜６in・Ｂ１〜６in・ＬＳin・Ｖref １〜６in・
ＶLS・Ｖcc・ＧＮＤにそれぞれ内部配線で電気的に接続
したものである。
【０１１５】これにより、共通信号である画像データ信
号Ｒ・Ｇ・Ｂおよびラッチ信号ＬＳと、電源関係電圧で
ある階調表示用基準電圧Ｖref １〜６、輝度調整用電圧
ＶLS、電源電圧Ｖcc、および接地電位ＧＮＤとが、ソー
スドライバＬＳＩチップ３１の内部を通過して伝達され
る。
【０１１６】すなわち、共通信号Ｒ・Ｇ・Ｂおよび電源
関係電圧Ｖref １〜６・ＶLS・Ｖcc・ＧＮＤは、まず、
実施の形態１の構成と同様にして、コントローラ６から
第１ソースドライバの入力端子Ｒ１〜６in・Ｇ１〜６in
・Ｂ１〜６in・Ｖref １〜６in・ＶLS・Ｖcc・ＧＮＤに
それぞれ入力される。
【０１１７】第１ソースドライバに入力された共通信号
Ｒ・Ｇ・Ｂおよび電源関係電圧Ｖref １〜６・ＶLS・Ｖ
cc・ＧＮＤは、内部配線を通して、第１ソースドライバ
の出力端子Ｒ１〜６out ・Ｇ１〜６out ・Ｂ１〜６out
・Ｖref １〜６out ・ＶLS・Ｖcc・ＧＮＤから出力され
る。第１ソースドライバから出力された共通信号Ｒ・Ｇ
・Ｂおよび電源関係電圧Ｖref １〜６・ＶLS・Ｖcc・Ｇ
ＮＤは、隣接するＴＣＰ３…間の電気的接続により、次
段の第２ソースドライバの入力端子Ｒ１〜６in・Ｇ１〜
６in・Ｂ１〜６in・Ｖref １〜６in・ＶLS・Ｖcc・ＧＮ
Ｄにそれぞれ入力される。
【０１１８】以下、同様にして、共通信号Ｒ・Ｇ・Ｂお
よび電源関係電圧Ｖref １〜６・ＶLS・Ｖcc・ＧＮＤ
が、順次、第２ソースドライバから最終段の第８ソース
ドライバまで転送され、第３ソースドライバ〜第８ソー
スドライバの入力端子Ｒ１〜６in・Ｇ１〜６in・Ｂ１〜
６in・Ｖref １〜６in・ＶLS・Ｖcc・ＧＮＤにそれぞれ
入力される。
【０１１９】以上の点は、図１８に示す従来のソースド
ライバＬＳＩチップ７１と同様でああるが、本実施形態
のソースドライバＬＳＩチップ３１は、ソースドライバ
ＬＳＩチップ３１内のシフトレジスタ１１の出力段に遅
延回路１３が設けられている点でソースドライバＬＳＩ
チップ７１と相違している。遅延回路１３の構成は、実
施の形態１で説明した通りである。
【０１２０】また、ソースドライバＬＳＩチップ３１で
は、従来と同様のタイミングでスタートパルス信号ＳＰ
Ｏが出力される出力端子ＳＰout と、遅延回路１３を介
することによって所定の遅延時間だけ遅延したタイミン
グでスタートパルス信号が出力される出力端子ＳＰＤou
t とを設けている。
【０１２１】さらに、本実施形態では、第１ソースドラ
イバの出力端子ＳＰout と第２ソースドライバの入力端
子ＳＰinとを電気的に接続している。以下、同様にし
て、第２〜７ソースドライバの出力端子ＳＰout と第３
〜８ソースドライバの入力端子ＳＰinとを接続してい
る。そして、第８ソースドライバからの出力端子ＳＰＤ
out は、第１ソースドライバ〜第８ソースドライバの入
力端子ＬＳinと電気的に接続している。
【０１２２】また、ソースドライバＬＳＩチップ３１で
は、ソースドライバＬＳＩチップ１に対し、ラッチ信号
ＬＳを出力するための出力端子ＬＳout を追加し、これ
らを入力端子ＬＳinに内部配線で電気的に接続してい
る。これにより、ラッチ信号ＬＳが、ソースドライバＬ
ＳＩチップ３１の内部を通過して伝達される。
【０１２３】すなわち、ラッチ信号ＬＳは、まず、実施
の形態１の構成と同様にして、共通信号Ｒ・Ｇ・Ｂおよ
び電源関係電圧Ｖref １〜６・ＶLS・Ｖcc・ＧＮＤは、
第８ソースドライバの出力端子ＳＰＤout から第８ソー
スドライバの入力端子ＬＳinに入力される。
【０１２４】次いで、第８ソースドライバの入力端子Ｌ
Ｓinに入力されたラッチ信号ＬＳは、内部配線を通して
第８ソースドライバの出力端子ＬＳout から出力され、
隣接するＴＣＰ３…間の電気的接続により、第７ソース
ドライバの入力端子ＬＳinに入力される。
【０１２５】以下、同様にして、ラッチ信号ＬＳが、順
次、第７ソースドライバから第１ソースドライバまで転
送され、第１ソースドライバ〜第６ソースドライバの入
力端子ＬＳinにそれぞれ入力される。
【０１２６】なお、ソースドライバＬＳＩチップ３１で
は、図１８に模式的に表されているように、液晶パネル
４ヘの出力端子ＸＯ1 〜ＸＯ100 ・ＹＯ1 〜ＹＯ100 ・
ＺＯ1 〜ＺＯ100 が一辺に配され、その辺の側方の二辺
のうちの一方の辺に、入力端子ＳＰin・ＣＫin・Ｒ１〜
６in・Ｇ１〜６in・Ｂ１〜６in・Ｖref １〜６in・ＶLS
・Ｖcc・ＧＮＤと出力端子ＬＳout とが配され、もう一
方の辺に、出力端子ＳＰout ・ＣＫout ・Ｒ１〜６out
・Ｇ１〜６out ・Ｂ１〜６out ・Ｖref １〜６out ・Ｖ
LS・Ｖcc・ＧＮＤと出力端子ＬＳout とが配されてい
る。ここでは、入力や出力のためのバッファ回路は省略
している。
【０１２７】以上のようにして、本実施形態では、隣接
するＴＣＰ３…間の共通信号および電源関係電圧の伝達
をソースドライバＬＳＩチップ３１…の内部配線とＴＣ
Ｐ配線とを通して行うことにより、共通信号や電源関係
電圧を各ソースドライバＬＳＩチップ１…に供給するた
めのフレキシブル基板（もしくはプリント基板）をなく
すことができる。それゆえ、表示用駆動装置および液晶
モジュールの低価格化および小型化を図ることができ
る。
【０１２８】なお、本実施形態では、液晶パネル４上の
接続用配線を使用して隣接するＴＣＰ３…を電気的に接
続していたが、隣接するＴＣＰ３…のＴＣＰ配線同士を
重ね合わせて隣接するＴＣＰ３…を電気的に接続しても
よい。隣接するＴＣＰ３…のＴＣＰ配線同士を重ね合わ
せてＴＣＰ配線を接続していく手法は、本出願人による
特開平６−３６８４号公報に記載されている。
【０１２９】〔実施の形態５〕本発明のさらに他の実施
の形態について図１１に基づいて説明すれば、以下の通
りである。なお、説明の便宜上、前記実施の形態４にて
示した各部材と同一の機能を有する部材には、同一の符
号を付記し、その説明を省略する。
【０１３０】本実施形態の表示駆動回路は、図１１に示
すように、実施の形態４のソースドライバＬＳＩチップ
３１における遅延回路１３の出力側に、入出力制御回路
（切り替え手段）４７を設けて入出力を制御すること
で、出力端子ＳＰＤout を廃止したものである。
【０１３１】入出力制御回路４７は、ＮＡＮＤゲート４
２、ＮＯＲゲート４３、インバータ回路４４、Ｐチャネ
ルＭＯＳ(Metal Oxide Semiconductor) トランジスタ４
５、およびＮチャネルＭＯＳトランジスタ４６からな
り、入出力制御端子から入力される信号によって制御さ
れる。
【０１３２】遅延回路１３の出力端は、ＮＡＮＤゲート
４２およびＮＯＲゲート４３の各々の一方の入力端と接
続されている。入出力制御端子は、ＮＯＲゲート４３の
他方の入力端とインバータ回路４４の入力端とに接続さ
れている。インバータ回路４４の出力は、ＮＡＮＤゲー
ト４２の入力と接続されている。
【０１３３】ＮＡＮＤゲート４２の出力はＰチャネルＭ
ＯＳトランジスタ４５のゲートに接続され、ＮＯＲゲー
ト４３の出力はＮチャネルＭＯＳトランジスタ４６のゲ
ートに接続されている。
【０１３４】ＰチャネルＭＯＳトランジスタ４５のソー
スは、端子Ｖccと接続されている。一方、ＰチャネルＭ
ＯＳトランジスタ４５のドレインは、ＮチャネルＭＯＳ
トランジスタ４６のドレイン、各ソースドライバＬＳＩ
チップ１…のＬＳinおよびＬＳout 、およびホールドメ
モリ１７と接続されている。また、ＮチャネルＭＯＳト
ランジスタ４６のソースは、接地されている。
【０１３５】第１ソースドライバ〜第７ソースドライバ
については、入出力制御端子をソースドライバＬＳＩチ
ップ３１外部にて端子Ｖccと接続し、入出力制御端子に
電源電圧Ｖccを入力させる。これにより、ＰチャネルＭ
ＯＳトランジスタ４５およびＮチャネルＭＯＳトランジ
スタ４６はオフとなり、ハイインピーダンス状態とな
る。よって、入力端子ＬＳinから入力された信号が流れ
ることになる。
【０１３６】また、隣接するソースドライバＬＳＩチッ
プ３１…間では、前段のソースドライバＬＳＩチップ３
１…の出力端子ＳＰout から次段のソースドライバＬＳ
Ｉチップ３１…の入力端子ＳＰinに出力される。
【０１３７】一方、第８ソースドライバについては、入
出力制御端子を端子ＧＮＤに接続して接地電位ＧＮＤに
する。これにより、ＰチャネルＭＯＳトランジスタ４５
およびＮチャネルＭＯＳトランジスタ４６が動作可能と
なる一方、入力端子ＬＳinは開状態となる。このため、
遅延回路１３の出力がホールドメモリ１７および出力端
子ＬＳout に出力されることになる。
【０１３８】なお、入出力制御端子を端子Ｖccもしくは
端子ＧＮＤに接続するには、例えば液晶パネル４上の接
続用配線において、端子Ｖccか端子ＧＮＤと接続するこ
とで実現できる。
【０１３９】以上のようにして、入出力制御回路（切り
替え手段）４７によって信号の入出力を制御すること
で、出力端子ＳＰＤout を廃止することができる。これ
により、ソースドライバＬＳＩチップ３１内部でスター
トパルス信号ＳＰＯとラッチ信号ＬＳとが接続可能とな
り、第８ソースドライバの出力端子ＳＰＤout と各ソー
スドライバＬＳＩチップ３１の入力端子ＬＳinとの間を
接続するための液晶パネル４上の接続用配線が不要とな
る。
【０１４０】〔実施の形態６〕本発明のさらに他の実施
の形態について図１２に基づいて説明すれば、以下の通
りである。なお、説明の便宜上、前記実施の形態１にて
示した各部材と同一の機能を有する部材には、同一の符
号を付記し、その説明を省略する。
【０１４１】図１２に示すように、本実施形態のソース
ドライバＬＳＩチップ４１は、遅延回路１３および出力
端子ＳＰＤout を省き入力端子ＬＳinとホールドメモリ
１７との間に遅延回路２３を挿入した以外は、実施の形
態４のソースドライバＬＳＩチップ３１と同様である。
また、遅延回路２３は、実施の形態１にて述べた遅延回
路１３と同様である。
【０１４２】本実施形態の表示用駆動装置および液晶モ
ジュールは、図示しないが、ソースドライバＬＳＩチッ
プ３１をソースドライバＬＳＩチップ４１に変更した以
外は、実施の形態４の表示用駆動装置および液晶モジュ
ールと同様である。
【０１４３】本実施形態では、先の図４に示すラッチ信
号ＬＳは、ソースドライバＬＳＩチップ２１内の遅延回
路２３の出力で遅延されたタイミングでホールドメモリ
１７に入力される。
【０１４４】本実施形態の表示用駆動装置および液晶モ
ジュールは、実施の形態１と同様に、ソースドライバＬ
ＳＩチップ２１内部でのラッチ信号ＬＳと画像データ信
号Ｒ・Ｇ・Ｂとのタイミング、および、液晶パネル４上
に実装した際のラッチ信号ＬＳと画像データ信号Ｒ・Ｇ
・Ｂとのタイミングを、調整し最適化することができる
という効果が得られる。
【０１４５】なお、実施の形態４〜６のソースドライバ
ＬＳＩチップ３１・４１では、ラッチ信号を出力する端
子と端子ＬＳout 、ラッチ信号を入力する端子と端子Ｌ
Ｓinを固定せず、既存の入出力バッファ回路を挿入し、
入出力制御端子によりラッチ信号を入力または出力する
２つの入出力端子ＬＳin／out の入出力を切り替え可能
とした方が好ましい。
【０１４６】これにより、ソースドライバＬＳＩチップ
３１・４１は、共通信号および電源関係電圧を供給する
ためのフレキシブル基板５を用いた液晶モジュール（例
えば、実施の形態１）にも、入出力端子ＬＳin／out の
入出力を切り替えるだけで使用可能となり、使用範囲が
拡大する。
【０１４７】以上、本発明の説明を行ってきたが、本発
明の要旨を逸脱しない範囲において、数々の変更や組み
合わせも可能であることは言うまでもない。例えば、実
施の形態４では、コントローラ６をフレキシブル基板５
Ａに搭載した形態を説明したが、コントローラ６をソー
スドライバＬＳＩチップ３１と同様にして液晶パネル４
上に実装してもよい。
【０１４８】また、実施の形態１および実施の形態４に
おいて、遅延回路１３の遅延時間が微小な場合は、第１
ソースドライバ〜第７ソースドライバの出力端子ＳＰＤ
outを次段のソースドライバ（第２ソースドライバ〜第
８ソースドライバ）の入力端子ＳＰinと接続しても、問
題は起こらない。つまり、出力端子ＳＰout を廃しても
よい。
【０１４９】また、各実施の形態において、シフトレジ
スタ１１と出力端子ＳＰout との間に、出力端子ＳＰou
t から出力させる信号を遅延回路１３の出力信号とシフ
トレジスタ１１の出力信号との間で切り替えるスイッチ
（切り替え手段）を設け、出力端子ＳＰＤout を廃して
もよい。つまり、出力端子ＳＰout および出力端子ＳＰ
Ｄout を共有化してもよい。これにより、ソースドライ
バＬＳＩチップ１または３１の端子数を削減できる。
【０１５０】また、図１１のように、出力端子ＳＰout
と入力端子ＬＳとの間にゲートやＭＯＳトランジスタの
ような回路を挿入し、これらの回路における遅延により
遅延回路を不要とすることもできる。つまり、挿入した
ゲートやＭＯＳトランジスタのような回路をラッチ信号
生成手段として利用することもできる。
【０１５１】さらに、液晶パネル４の画素数は、ＳＶＧ
Ａ（８００×ＲＧＢ×６００）に限定されるものではな
い。本発明は、ＸＧＡ、ＳＸＧＡ等、全ての画素数の液
晶パネル４に対応することが可能である。
【０１５２】なお、上述の説明では、液晶モジュールに
用いる液晶駆動装置を例に説明したが、本発明の表示用
駆動装置は、液晶駆動装置に限らず、複数の駆動回路を
縦続接続し、スタートパルス信号をクロック信号に同期
して転送し、ある周期でラッチをかけてなる表示用駆動
装置に適用できる。例えば、プラズマディスプレイ等の
他の表示装置における表示用駆動装置にも適用可能であ
る。
【０１５３】また、本発明の表示用駆動装置は、液晶駆
動装置に限らず、マトリクス型表示装置のＸ方向および
Ｙ方向に設けられ、スタートパルス信号をクロック信号
に同期して転送し、スタートパルス信号により画像信号
を時分割に選択して、水平同期周期でスタートパルス信
号にラッチをかけて表示を行うマトリクス型表示装置の
ソースドライバに極めて有効である。
【０１５４】
【発明の効果】本発明の請求項１記載の表示用駆動装置
は、以上のように、画像データ信号に基づいて表示素子
を駆動する複数の駆動回路が縦続接続されてなり、上記
各駆動回路に、クロック信号に同期してスタートパルス
信号をシフトして転送するシフトレジスタと、シフトレ
ジスタの出力に基づいて画像データ信号を選択する選択
回路と、選択された画像データ信号をラッチ信号によっ
てラッチするラッチ回路とが設けられた表示用駆動装置
において、最終段の駆動回路のシフトレジスタから出力
されたスタートパルス信号に基づいてラッチ信号を生成
するラッチ信号生成手段が設けられている構成である。
【０１５５】これにより、表示用駆動装置内でラッチ信
号を生成することができるので、コントローラ等の外部
回路からラッチ信号を供給する必要がなくなる。それゆ
え、上記構成は、コントローラ等を含む全体の小型化が
可能となるとともにコストを低減できる表示用駆動装置
を提供することができるという効果を奏する。
【０１５６】本発明の請求項２記載の表示用駆動装置
は、以上のように、上記ラッチ信号生成手段は、最終段
の駆動回路のシフトレジスタから出力されたスタートパ
ルス信号を遅延させることによってラッチ信号を生成す
る遅延回路である。
【０１５７】それゆえ、上記構成は、遅延時間の調整が
可能な遅延回路を用いれば、ラッチ信号を容易に調整す
ることが可能となるという効果を奏する。
【０１５８】本発明の請求項３記載の表示用駆動装置
は、以上のように、上記遅延回路は、最終段の駆動回路
におけるシフトレジスタの出力側に設けられている構成
である。
【０１５９】それゆえ、上記構成は、１つの遅延回路か
ら全ての駆動回路にラッチ信号を供給することができる
ので、遅延回路の設置によるコストの増大や装置サイズ
の拡大を抑制できるという効果を奏する。
【０１６０】本発明の請求項４記載の表示用駆動装置
は、以上のように、上記遅延回路は、全ての駆動回路に
おけるシフトレジスタの出力側に設けられ、上記各駆動
回路における遅延回路の出力側には、遅延回路から出力
された信号と外部から入力されたラッチ信号とのいずれ
か一方が選択的にラッチ回路に入力されるようにラッチ
回路への入力信号を切り替える切り替え手段が設けられ
ている構成である。
【０１６１】これにより、最終段の半導体装置の遅延回
路から出力された信号を出力するための出力端子と、最
終段の半導体装置のラッチ回路へ入力させる信号を入力
するための入力端子との間を電気的に接続するための外
部配線が不要となる。それゆえ、上記構成は、配線数を
削減することができるとともに、表示用駆動装置をより
小型化することができるという効果を奏する。
【０１６２】本発明の請求項５記載の表示用駆動装置
は、以上のように、上記遅延回路は、全ての駆動回路に
おけるラッチ回路の入力側に設けられている構成であ
る。
【０１６３】それゆえ、上記構成は、遅延回路の設置に
よる端子数の増加を回避でき、効率的に製造することが
できる安価な表示用駆動装置を提供できるという効果を
奏する。
【０１６４】本発明の請求項６記載の液晶モジュール
は、以上のように、上記表示用駆動装置と、該表示用駆
動装置によって駆動される表示素子としての液晶表示素
子とを備えている構成である。
【０１６５】それゆえ、上記構成は、液晶モジュールの
小型化が可能となるとともに、コストを低減できるとい
う効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかる表示用駆動装置の実施の一形態
におけるソースドライバＬＳＩチップの構成を示すブロ
ック図である。
【図２】上記表示用駆動装置を用いた液晶モジュールの
実施の一形態を示す平面図である。
【図３】上記液晶モジュールにおけるコントローラの部
分を拡大して示す部分拡大図である。
【図４】上記各ソースドライバＬＳＩチップの各種信号
を示すタイミングチャートである。
【図５】上記各ソースドライバＬＳＩチップの遅延回路
の回路構成の一例を示す回路図である。
【図６】上記各ソースドライバＬＳＩチップの遅延回路
の回路構成の一例を示す回路図である。
【図７】本発明にかかる表示用駆動装置の他の実施の形
態におけるソースドライバＬＳＩチップの構成を示すブ
ロック図である。
【図８】本発明にかかる表示用駆動装置を用いた液晶モ
ジュールのさらに他の実施の形態を示す平面図である。
【図９】本発明にかかる表示用駆動装置を用いた液晶モ
ジュールのさらに他の実施の形態を示す平面図である。
【図１０】上記液晶モジュールにおけるソースドライバ
ＬＳＩチップの構成を示すブロック図である。
【図１１】本発明にかかる表示用駆動装置のさらに他の
実施の形態における遅延回路および入出力制御回路の部
分を示すブロック図である。
【図１２】本発明にかかる表示用駆動装置のさらに他の
実施の形態におけるソースドライバＬＳＩチップの構成
を示すブロック図である。
【図１３】上記液晶モジュールにおける液晶パネルのＴ
ＣＰへの搭載状態を示す断面図である。
【図１４】従来の液晶モジュールの構成を示す平面図で
ある。
【図１５】上記液晶モジュールにおけるコントローラの
部分を拡大して示す部分拡大図である。
【図１６】上記液晶モジュールにおけるソースドライバ
ＬＳＩチップの構成を示すブロック図である。
【図１７】上記各ソースドライバＬＳＩチップの各種信
号を示すタイミングチャートである。
【図１８】他の従来の液晶モジュールにおけるソースド
ライバＬＳＩチップの構成を示すブロック図である。
【図１９】上記液晶モジュールにおけるＴＣＰ間の接続
形態を示す平面図である。
【符号の説明】
１・２１・３１・４１ ソースドライバＬＳＩチップ
（駆動回路） ２ ゲートドライバＬＳＩチップ ３ ＴＣＰ ４ 液晶パネル（表示素子、液晶表示素子） ５ フレキシブル基板 ６ コントローラ １１ シフトレジスタ １３・２３・３３ 遅延回路（ラッチ信号生成手段） １５ サンプリングメモリ（選択回路） １７ ホールドメモリ（ラッチ回路） ４７ 入出力制御回路（切り替え手段） Ｒ・Ｇ・Ｂ 画像データ信号 ＣＫ クロック信号 ＬＳ ラッチ信号 ＳＰＩ スタートパルス信号 ＳＰＯ スタートパルス信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA06 NA16 NA51 NA61 NC21 NC22 NC26 NC49 ND42 ND49 ND54 NE10 5C006 AA16 AC11 AC21 AF42 BB14 BB16 BC12 BC22 BC23 BF03 BF04 FA41 FA51 5C080 AA10 BB06 CC03 DD22 DD27 EE29 FF11 GG12 JJ02 JJ03 JJ04 JJ06

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】画像データ信号に基づいて表示素子を駆動
    する複数の駆動回路が縦続接続されてなり、上記各駆動
    回路に、クロック信号に同期してスタートパルス信号を
    シフトして転送するシフトレジスタと、シフトレジスタ
    の出力に基づいて画像データ信号を選択する選択回路
    と、選択された画像データ信号をラッチ信号によってラ
    ッチするラッチ回路とが設けられた表示用駆動装置にお
    いて、 最終段の駆動回路のシフトレジスタから出力されたスタ
    ートパルス信号に基づいてラッチ信号を生成するラッチ
    信号生成手段が設けられていることを特徴とする表示用
    駆動装置。
  2. 【請求項２】上記ラッチ信号生成手段は、最終段の駆動
    回路のシフトレジスタから出力されたスタートパルス信
    号を遅延させることによってラッチ信号を生成する遅延
    回路であることを特徴とする請求項１記載の表示用駆動
    装置。
  3. 【請求項３】上記遅延回路は、最終段の駆動回路におけ
    るシフトレジスタの出力側に設けられていることを特徴
    とする請求項２記載の表示用駆動装置。
  4. 【請求項４】上記遅延回路は、全ての駆動回路における
    シフトレジスタの出力側に設けられ、 上記各駆動回路における遅延回路の出力側には、遅延回
    路から出力された信号と外部から入力されたラッチ信号
    とのいずれか一方が選択的にラッチ回路に入力されるよ
    うにラッチ回路への入力信号を切り替える切り替え手段
    が設けられていることを特徴とする請求項３記載の表示
    用駆動装置。
  5. 【請求項５】上記遅延回路は、全ての駆動回路における
    ラッチ回路の入力側に設けられていることを特徴とする
    請求項２記載の表示用駆動装置。
  6. 【請求項６】請求項１ないし５のいずれか１項に記載の
    表示用駆動装置と、該表示用駆動装置によって駆動され
    る液晶表示素子とを備えていることを特徴とする液晶モ
    ジュール。
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