KR100791840B1 - 소스 드라이버 및 이를 구비하는 디스플레이 장치 - Google Patents

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Abstract

소스 드라이버와 이를 구비하는 디스플레이 장치가 개시된다. 상기 소스 드라이버는 제1출력 제어신호의 홀수번째 상승 에지에 동기하여 소스 라인 구동 신호들을 차지 쉐어링하고, 아날로그 데이터 신호들을 상기 제1출력 제어신호의 짝수번째 상승 에지에 동기하여 디스플레이 패널의 소스 라인들로 출력하도록 제어함으로써 스캔 라인 노이즈를 제거한다.
2H-인버전, 서브 도트 패턴, 스캔 라인 노이즈, 소스 드라이버, 디스플레이 장치

Description

소스 드라이버 및 이를 구비하는 디스플레이 장치{Source driver and display device having the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 일반적인 디스플레이 장치의 블락도를 나타낸다.
도 2a는 공통 전압 노이즈가 작은 경우, 2H-인버전 서브 도트 패턴으로 구동하는 일반적인 디스플레이 장치의 신호 파형들을 나타낸다.
도 2b는 공통 전압 노이즈가 큰 경우, 2H-인버전 서브 도트 패턴으로 구동하는 일반적인 디스플레이 장치의 신호 파형들을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 기능 블락도이다.
도 4는 도 3에 도시된 소스 드라이버의 기능 블락도를 나타낸다.
도 5는 도 4에 도시된 제어신호 발생회로의 회로도를 나타낸다.
도 6은 도 4에 도시된 출력부의 회로도를 나타낸다.
도 7a는 2H-인버전 방법으로 구동되는 일반적인 디스플레이 장치의 출력 제어 신호 파형들을 나타낸다.
도 7b는 도 4에 도시된 제어신호 발생회로의 입출력 신호들의 파형들을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 2H-인버전 서브 도트 패턴으로 구동하는 디스플레이 장치의 신호 파형들을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치 구동 방법의 순서도를 나타낸다.
본 발명은 디스플레이 장치에 관한 것으로, 보다 상세하게는 스캔 라인 노이즈를 실질적으로 제거할 수 있는 소스 드라이버, 이를 구비하는 디스플레이 장치, 및 디스플레이 장치의 구동 방법에 관한 것이다.
도 1은 일반적인 디스플레이 장치의 블록도를 나타낸다. 상기 디스플레이 장치(100)는 게이트 라인들(G1~GQ)과 소스 라인들(Y1~YP)이 교차하는 부분에 매트릭스 형태로 배열된 액정 셀(111)을 구비하는 디스플레이 패널(110), 게이트 라인들(G1~GQ)을 구동하는 게이트 드라이버(120) 및 소스 라인들(Y1~YP)을 구동하는 소스 드라이버(130)를 구비한다. 각각의 액정 셀(111)은 게이트 라인과 소스 라인에 연결된 스위치(112), 및 액정(미도시)을 포함한다.
상기 디스플레이 장치(100)는 게이트 라인들(G1~GQ)을 한 라인씩 구동함으로써 하나의 이미지를 디스플레이하는 순차적인 라인 구동 방법을 사용한다. 상기 게이트 드라이버(120)에 의하여 하나의 게이트 라인에 구동 신호가 인가되면, 상기 게이트 라인에 연결된 모든 스위치들(미도시)이 켜진다. 상기 스위치들을 통하여 소스 드라이버(130)로부터 소스 라인들(Y1~YP)로 인가된 신호가 게이트 드라이버(120)에 의하여 켜진 스위치와 대응되는 화소 전극(VPIX)으로 전달된다.
이로써, 화소 전극(VPIX)과 공통 전극(VCOM) 사이에 전계가 발생되고, 상기 전계에 의하여 대응되는 액정 셀(111)의 액정 배향 상태가 변화되어 이미지가 디스플레이된다. 액정 셀(111)은 게이트 라인이 다음 프레임에서 구동될 때까지 화소 전극(VPIX)으로 인가된 신호를 유지시키기 위하여 저장 커패시터(CST)를 더 구비한다.
전계에 의하여 조절되는 액정 셀에 같은 방향의 전계가 지속되면 액정의 열화로 인하여 성능이 저하되기 때문에, 일정한 시간 간격으로 공통 전극에 대한 화소 전극의 극성을 반전시켜서 액정 셀에 인가되는 전계의 방향을 바꾸어 주어야 한다.
그래서 등장한 방법들이 프레임 인버전(frame inversion), 라인 인버전(line inversion), 칼럼 인버전(column inversion), 및 도트 인버전(dot inversion) 방법이다. 그러나 매 프레임마다 전계의 방향을 바꾸는 상기 프레임 인버전(frame inversion) 방법은 한 프레임이 스캔될 때까지 같은 방향의 전계가 지속됨으로써, 스위치로부터 발생하는 누설전류에 의하여 액정 셀로 인가되는 신호의 레벨이 감소되는 문제가 발생한다.
또한, 상기 라인 인버전 방법은 수평 방향으로 같은 극성을 갖기 때문에 수평 방향의 크로스 토크가 존재한다. 상기 칼럼 인버전 방법은 수직 방향의 크로스 토크 뿐만 아니라, 인접 소스 라인들간에 서로 다른 극성의 신호가 인가되어야 하 므로 고전압용 소스 드라이버가 필요한 문제가 있다.
그리고 상기 도트 인버전 방법은 인접한 화소들 간의 극성이 모두 다르기 때문에, 크로스 토크 문제가 해결되어 우수한 화질을 구현할 수 있으나, 고전압용 소스 드라이버가 필요하고 전력 소모가 커지는 문제가 있다.
이러한 문제들을 해결하기 위한 방법으로 멀티 라인 인버전 또는 멀티 도트 인버전 방법이 있는데, 멀티 인버전 방법 중 두 수평 구간이 지날 때마다 극성이 반전되는 2H-인버전 방법이 있다. 수평 구간은 하나의 게이트 라인을 구동하는 구간을 의미한다.
도 2a와 도 2b는 서브 도트 패턴으로 구동하는 일반적인 디스플레이 장치의 소스 라인 구동 신호들(SIC_ODD와 SIC_EVEN), 게이트 라인 구동 신호(GIC), 공통 전극 신호(VCOM), 및 제1출력 제어 신호(CLK1)의 신호 파형들을 나타낸 것이다. 상기 제1출력 제어신호(CLK1)는 소스 드라이버 제조업체에 따라 로드 신호 또는 데이터 래치 신호 등으로 불린다.
도 2a와 도 2b를 참조하면, 제1출력 제어신호(CLK1)의 홀수번째 액티브(또는 하이 레벨) 구간 동안, 홀수번째 소스 라인 구동신호(SIC_ODD)와 짝수번째 소스 라인 구동신호(SIC_EVEN)의 전압 레벨이 같아지는 차지 쉐어링 동작(C/S)이 수행된다. 그리고 소스 드라이버는 제1출력 제어신호(CLK1)의 짝수번째 액티브 구간 동안 하이 임피던스(HI_Z) 상태를 유지한다.
소스 라인 구동 신호들(SIC_ODD와 SIC_EVEN)은 제1출력 제어신호(CLK1)의 하강 에지에 응답하여 소스 라인들로 출력된다.
짝수번째 수평구간(2H)에서 두 소스 라인 구동신호(SIC_ODD와 SIC_EVEN)가 출력될 때, 같은 방향으로 전압 레벨들이 변화됨으로써 공통 전압 노이즈(NOISE)가 발생된다. 게다가, 공통 전압(VCOM)과 커플링되는 소스 라인 구동신호들(SIC_ODD와 SIC_EVEN)은 공통 전압 노이즈(NOISE)에 의하여 영향을 받게 된다.
도 2a에 도시된 바와 같이 공통 전압 노이즈(NOISE)가 작을 때는 상관없지만, 외부의 보상회로나 패널 내부의 전력선 배치 등의 영향으로 공통 전압 노이즈(NOISE)가 커질 경우에는, 소스 라인 구동신호가 큰 공통전압 노이즈(NOISE)와 커플링되어, 인버전 후 2H 구간의 게이트 라인 구동신호(GIC, 203)가 인가될 때까지 원하는 소스 라인 구동신호(SIC_ODD와 SIC_EVEN)의 레벨이 포화(saturation)상태로 도달하지 못한다.
따라서, 1H 구간의 게이트 라인 구동 신호(201)에 의하여 충전된 (가)영역과 소스 라인 구동 신호(SIC_ODD, SIC_EVEN)가 포화상태에 도달하지 못한 상태에서 상기 2H 구간의 게이트 라인 구동 신호(GIC, 203)가 인가되어 충전된 (나)영역의 차이, 즉 연속된 두 게이트 라인 구동 신호(GIC, 201과 203) 사이에 충전률의 차이가 발생한다. 따라서 한 라인씩 어두웠다가 밝아지는 물결무늬인 스캔 라인 노이즈(scan line noise)가 발생한다.
본 발명이 이루고자하는 기술적 과제는 스캔 라인 노이즈를 실질적으로 제거할 수 있는 소스 드라이버 및 이를 구비하는 디스플레이 장치를 제공하는 것이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 디스플레이 장치는 수직 시작 신호, 출력 제어 신호들 및 디지털 영상 데이터를 발생하는 컨트롤러, 다수의 소스 라인들 및 다수의 게이트 라인들을 구비하는 디스플레이 패널, 상기 출력 제어 신호들과 상기 디지털 영상 데이터에 응답하여 상기 디지털 영상 데이터에 상응하는 아날로그 데이터 신호들을 상기 다수의 소스 라인들로 출력하기 위한 소스 드라이버 및 상기 수직 시작 신호에 응답하여 상기 다수의 게이트 라인들을 순차적으로 구동하기 위한 게이트 라인 구동 신호를 발생하는 게이트 드라이버를 구비하며, 상기 소스 드라이버는 상기 출력 제어 신호들 중의 제1출력 제어 신호의 홀수번째 액티브 구간 동안 상기 다수의 소스 라인들에 대한 차지 쉐어링 동작을 수행하고, 상기 제1출력 제어 신호의 짝수 번째 상승 에지에 응답하여 상기 아날로그 데이터 신호들을 상기 다수의 소스 라인들로 출력하는 것을 특징으로 한다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 디스플레이 장치의 구동 방법은 출력 제어 신호들 및 디지털 영상 데이터를 발생하는 단계, 상기 출력 제어 신호들과 상기 디지털 영상 데이터에 응답하여 상기 디지털 영상 데이터에 상응하는 아날로그 데이터 신호들을 디스플레이 패널의 다수의 소스 라인들로 출력하는 단계 및 상기 출력 제어 신호들 중의 제1출력 제어 신호의 홀수 번째 액티브 구간 동안 상기 다수의 소스 라인들에 대한 차지 쉐어링 동작을 수행하고, 상기 제1출력 제어 신호의 짝수번째 상승 에지에 응답하여 상기 아날로그 데이터 신호들을 상기 다수의 소스 라인들로 출력하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3는 본 발명의 일 실시예에 따른 디스플레이 장치의 블락도이다. 본 발명에 따른 디스플레이 장치는 TFT-LCD, OLED, PDP등과 같은 평판 디스플레이 장치(flat panel display)를 의미한다.
도 3를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(300)는 컨트롤러(310), 디스플레이 패널(320), 소스 드라이버(또는 데이터 라인 드라이버, 330), 및 게이트 드라이버(또는 스캔 라인 드라이버, 340)를 구비한다.
상기 컨트롤러(310)는 수직 시작 신호(STV), 출력 제어 신호들(HCLK, DIO, CLK1 및 POL) 및 디지털 영상 데이터(DATA)를 발생한다.
상기 디스플레이 패널(320)은 다수의 소스 라인들(Y1~YP) 및 다수의 게이트 라인들(G1~GQ)이 매트릭스 형태로 교차하며, 교차하는 부분에는 액정 셀(321)이 배치되어 있고, 액정 셀(111)은 대응되는 소스 라인과 게이트 라인에 연결된 스위치(112)와 액정(미도시)을 포함하다.
상기 소스 드라이버(330)는 상기 출력 제어 신호들(HCLK, DIO, CLK1 및 POL) 중 제1출력 제어 신호(CLK1)의 홀수번째 액티브 구간 동안 상기 다수의 소스 라인 들(Y1~YP)에 대한 차지 쉐어링 동작을 수행하고, 상기 제1출력 제어 신호(CLK1)의 짝수번째 상승 에지에 응답하여 상기 아날로그 데이터 신호들을 상기 다수의 소스 라인들(Y1~YP)로 출력한다.
상기 게이트 드라이버(340)는 상기 수직 시작 신호(STV)에 응답하여 상기 다수의 게이트 라인들(G1~GQ)을 순차적으로 구동하기 위한 게이트 라인 구동 신호들을 발생한다.
상기 게이트 라인 구동 신호들에 의하여 순차적으로 구동된 게이트 라인들에 연결된 스위치들이 켜지면, 소스 라인들(Y1~YP)로 출력된 아날로그 데이터 신호들이 상기 켜진 스위치들을 통하여 화소 전극(VPIX)으로 인가된다. 이로써 화소 전극(VPIX)과 공통 전극(VCOM) 사이에 전계가 발생하고, 상기 전계에 의하여 대응되는 액정 셀(111)의 액정 배향 상태가 변화되어 이미지가 디스플레이된다. 상기 액정 셀(111)은 저장 커패시터(CST)를 더 구비하여, 상기 저장 커패시터(CST)는 게이트 라인이 다음 프레임에서 구동될 때까지 화소 전극(VPIX)로 인가된 신호를 유지시킨다.
도 4는 도 3에 도시된 소스 드라이버의 기능 블락도를 나타낸다.
도 4를 참조하면, 본 발명에 따른 소스 드라이버(330)는 쉬프트 레지스터(410), 데이터 래치부(420), 출력부(430), 및 제어신호 발생회로(440)를 구비한다.
상기 쉬프트 레지스터(410)는 다수의 래치들(미도시)을 구비하며, 상기 다수의 래치들 각각은 클럭 신호(HCLK)에 응답하여 순차적으로 수평 시작 신호(DIO)를 쉬프트시킨다.
상기 데이터 래치부(420)는 쉬프트된 수평 시작 신호(DIO)에 응답하여 디지털 영상 데이터(DATA)를 수신하여 저장하고, 제1출력 제어 신호(CLK1)의 상승 에지에 응답하여 저장된 디지털 영상 데이터(DATA)를 출력한다.
상기 출력부(430)는 상기 데이터 래치부(420)로부터 출력된 디지털 영상 데이터(DATA)를 수신하고, 극성 제어 신호(POL)와 활성화(예컨대, 하이 레벨)된 제2출력 제어 신호(OUT_EN)에 응답하여 수신된 디지털 영상 데이터(DATA)에 상응하는 아날로그 데이터 신호들을 디스플레이 패널(320)로 출력한다.
상기 제어신호 발생회로(440)는 제1출력 제어 신호(CLK1)와 극성 제어 신호(POL)에 응답하여 제2출력 제어 신호(OUT_EN)와 제3출력 제어 신호(SHR_EN)를 발생한다. 상기 극성 제어신호(POL)는 디스플레이 패널(320)로 출력되는 아날로그 데이터 신호들의 극성을 제어한다.
도 5는 도 4에 도시된 제어신호 발생회로의 회로도이다.
도 5를 참조하면, 제어신호 발생회로(440)는 제1래치(510), 제2래치(520), 인버터(530), 부정 논리곱 게이트(540), 및 오버랩 방지회로(550)를 구비한다.
상기 제1래치(510)는 제1출력 제어 신호(CLK1)에 응답하여 극성 제어 신호(POL)를 래치하고, 제2래치(520)는 상기 제1출력 제어 신호(CLK1)에 응답하여 제1래치(510)의 출력단자로부터 출력된 신호를 래치한다.
상기 인버터(530)는 상기 제2래치(520)의 출력단자에 접속되고, 상기 부정 논리곱 게이트(540)는 상기 제1출력 제어 신호(CLK1)와 상기 인버터(530)의 출력단자로부터 출력된 신호를 수신하고 이들을 부정 논리곱 연산한다.
상기 오버랩 방지회로(550)는 상기 부정 논리곱 게이트(540)의 출력신호를 수신하고, 도 7b에 도시된 바와 같이, 소정의 넌 오버랩 구간(NOI)을 갖고, 상기 넌 오버랩 구간(NOI)을 제외하고는 서로 반대되는 위상을 갖는 제2출력 제어 신호(OUT_EN)와 제3출력 제어 신호(SHR_EN)를 발생한다.
도 6은 도 4에 도시된 출력부의 회로도를 나타낸다. 도 6을 참조하면, 출력부(430)는 디지털 아날로그 변환기(610), 다수의 출력 버퍼들(620), 다수의 제1스위치들(630), 다수의 제2스위치들(640), 및 다수의 출력 패드들(651과 652)을 구비한다.
상기 디지털 아날로그 변환기(610)는 계조 전압들(VGMA)에 응답하여 데이터 래치부(420)로부터 출력된 디지털 영상 데이터(DATA)에 상응하는 아날로그 데이터 신호들을 발생한다.
상기 다수의 출력 버퍼들(620)은 각각 상기 디지털 아날로그 변환기(610)로부터 출력된 상기 아날로그 데이터 신호들 중에서 대응되는 아날로그 데이터 신호를 버퍼링한다.
상기 다수의 출력 버퍼들(620) 각각은 단위 이득 버퍼 또는 연산 증폭기로 구현될 수 있으나, 이에 한정되는 것은 아니다.
상기 다수의 출력 패드들(651)은 각각이 디스플레이 장치(300)의 대응되는 소스 라인들(Y1~YP)에 접속되기 위하여 구비된다.
상기 출력 패드(652)는 상기 소스 라인들(Y1~YP)에 대한 차지 쉐어링을 위하여 구비된 오픈 패드이다.
다수의 제1스위치들(630)은 각각이 다수의 출력 버퍼들(620) 중에서 대응되는 출력 버퍼와 다수의 출력 패드들(651) 중에서 대응되는 출력 패드 사이에 접속되고, 제2출력 제어 신호(OUT_EN)에 응답하여 스위칭된다. 상기 다수의 제1스위치들(630) 각각은 전송 게이트로 구현될 수 있으나, 이에 한정되는 것은 아니다.
다수의 제2스위치들(640)은 각각이 다수의 출력 버퍼들(620) 중에서 대응되는 두 개의 출력 버퍼들의 출력단자들 사이에 접속되고, 제3출력 제어 신호(SHR_EN)에 응답하여 스위칭된다. 상기 다수의 제2스위치들(640) 각각은 전송게이트로 구현될 수 있다.
도 6과 도 7b를 참조하면, 상기 다수의 제1스위치들(630) 각각과 상기 다수의 제2스위치들(640) 각각은 서로 상보적으로 온/오프(on/off)된다.
도 7a는 극성 제어 신호(POL)의 위상이 제1출력 제어 신호(CLK1)의 두 주기마다 반전되는 2H-인버전 방법으로 구동되는 일반적인 디스플레이 장치의 제1출력 제어 신호(CLK1), 극성 제어 신호(POL), 제2출력 제어 신호(OUT_EN), 및 제3출력 제어 신호(SHR_EN)의 타이밍 다이어그램이다.
도 7b는 본 발명의 일 실시예에 따른 2H-인버전 방법으로 구동되는 디스플레이 장치(300)의 극성 제어 신호(POL)와 제1출력 제어 신호(CLK1)에 기초하여 제어신호 발생회로(440)로부터 발생된 제2출력 제어 신호(OUT_EN)와 제3출력 제어 신호(SHR_EN)의 타이밍 다이어그램이다.
도 7a와 도 7b를 참조하면, 일반적인 디스플레이 장치의 제2출력 제어 신호(OUT_EN)는 제1출력 제어 신호(CLK1)의 N(N은 홀수)번째 하강 에지에 응답하여 활 성화된 후 상기 제1출력 제어 신호(CLK1)의 (N+1)번째 상승 에지에 응답하여 비활성화(예컨대, 로우 레벨)되는 반면, 본 발명에 따라 제어신호 발생회로(440)로부터 출력되는 제2출력 제어 신호(OUT_EN)는 상기 제1출력 제어 신호(CLK1)의 N(N은 홀수)번째 하강 에지에 응답하여 활성화된 후 상기 제1출력 제어 신호(CLK1)의 (N+2)번째 상승 에지에 응답하여 비활성화된다.
즉, 일반적인 디스플레이 장치의 제2출력 제어 신호(OUT_EN)는 제1출력 제어 신호(CLK1)의 (N+1)번째 하강 에지에 응답하여 아날로그 데이터를 출력한다. 그러나, 본 발명에 따른 소스 드라이버(330)의 제어신호 발생회로(440)에 의하여 발생된 제2출력 제어 신호(OUT_EN)은 제1출력 제어 신호(CLK1)의 (N+1)번째 상승 에지에 활성화 상태를 유지하기 때문에, 상기 제어신호 발생회로(440)를 구비하는 소스 드라이버(330)는 상기 제1출력 제어 신호(CLK1)의 (N+1)번째 상승 에지에 동기하여 아날로그 데이터 신호들을 다수의 소스 라인들(Y1~YP)로 출력할 수 있다.
그리고 상기 제어신호 발생회로(440)로부터 발생된 제3출력 제어 신호(SHR_EN)는 상기 제1출력 제어 신호(CLK1)의 N(N은 홀수)번째 하강 에지에 응답하여 비활성화된 후 상기 제1출력 제어 신호(CLK1)의 (N+2)번째 상승 에지에 응답하여 활성화된다.
도 8은 본 발명의 일 실시예에 따른 2H-인버전 방법 중, 서브 도트 패턴으로 구동하는 디스플레이 장치(300)의 소스 라인 구동 신호들(SIC_ODD와 SIC_EVEN), 게이트 라인 구동 신호(GIC), 공통 전극 신호(VCOM), 및 제1출력 제어 신호(CLK1)의 신호 파형을 나타낸 것이다.
도 3 내지 도 6, 도 7b 및 도 8을 참조하면, 홀수번째 소스 라인 구동 신호(SIC_ODD)와 짝수번째 소스 라인 구동 신호(SIC_EVEN)가 제1출력 제어 신호(CLK1)의 첫 번째 액티브 구간 동안 차지 쉐어링(C/S)된다. 그리고 제2출력 제어 신호(OUT_EN)가 상기 제1출력 제어 신호(CLK1)의 첫 번째 하강 에지에서부터 세 번째 상승 에지까지 액티브 상태를 유지하므로, 소스 라인 구동 신호들(SIC_ODD와 SIC_EVEN)은 상기 제1출력 제어 신호(CLK1)의 두 번째 상승 에지에 동기하여 다수의 소스 라인들(Y1~YP)로 출력된다.
따라서, 상기 소스 라인 구동 신호들(SIC_ODD와 SIC_EVEN)은 공통 전압 노이즈(NOISE)의 크기에 상관없이 인버전 후 2H 구간에서 상기 게이트 라인 구동 신호(GIC, 803)가 인가되기 전에 포화 상태에 도달함으로써, 1H 구간의 게이트 라인 구동 신호(GIC, 801)에 의한 충전률 (가)와 2H 구간의 게이트 라인 구동 신호(GIC, 803)에 의한 충전률 (나)가 실질적으로 동일하게 확보된다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 구동 방법의 순서도를 나타낸 것이다.
도 3과 도 9를 참조하면, 컨트롤러(310)는 출력 제어 신호들(HCLK, DIO, CLK1 및 POL) 및 디지털 영상 데이터(DATA)를 소스 드라이버(330)로 출력한다(S910).
상기 소스 드라이버(330)는 수신된 출력 제어 신호들(HCLK, DIO, CLK1 및 POL)에 응답하여 수신된 디지털 영상 데이터(DATA)에 상응하는 아날로그 데이터 신호들을 발생한다(S920).
상기 소스 드라이버(330)는 수신된 출력 제어 신호들(HCLK, DIO, CLK1 및 POL) 중 제1출력 제어 신호(CLK1)의 홀수 번째 액티브 구간 동안 상기 아날로그 데이터 신호들에 대한 차지 쉐어링 동작을 수행하고, 상기 제1출력 제어 신호(CLK1)의 짝수번째 상승 에지에 응답하여 상기 아날로그 데이터 신호들을 다수의 소스 라인들(Y1~YP)로 인가한다(S930). 따라서 스캔 라인 노이즈가 실질적으로 감소한다.
본 발명에 대해 상기 실시예를 참고하여 설명하였으나, 이는 예시적인 것에 불과하며, 본 발명에 속하는 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 소스 드라이버, 디스플레이 장치 및 디스플레이 장치 구동 방법은 게이트 라인 구동 신호가 인가되기 전에 원하는 소스 라인 구동 신호 레벨의 포화상태에 도달하게 함으로써 한 라인씩 어두웠다가 밝아지는 줄무늬 현상, 즉 스캔 라인 노이즈를 제거할 수 있는 효과가 있다.

Claims (11)

  1. 클럭 신호에 의하여 순차적으로 쉬프트되는 수평 시작 신호에 응답하여 디지털 영상 데이터를 수신하여 저장하고, 제1출력 제어 신호의 상승 에지에 응답하여 저장된 디지털 영상 데이터를 출력하는 데이터 래치부;
    상기 데이터 래치부로부터 출력된 상기 디지털 영상 데이터를 수신하고, 극성 제어 신호와 활성화된 제2출력 제어 신호에 응답하여 수신된 디지털 영상 데이터에 상응하는 아날로그 데이터 신호들을 디스플레이 패널로 출력하는 출력부; 및
    상기 제1출력 제어 신호와 상기 디스플레이 패널로 출력되는 상기 아날로그 데이터 신호들의 극성을 제어하기 위한 상기 극성 제어 신호에 응답하여 상기 제1출력 제어 신호의 N(N은 홀수)번째 하강 에지에 응답하여 활성화된 후 (N+2)번째 상승 에지에 응답하여 비활성화되는 상기 제2출력 제어 신호를 발생하는 제어신호 발생회로를 구비하는 디스플레이 장치의 소스 드라이버.
  2. 제1항에 있어서, 상기 출력부는,
    상기 수신된 디지털 영상 데이터에 상응하는 상기 아날로그 데이터 신호들을 발생하는 디지털 아날로그 변환기;
    각각이 상기 아날로그 데이터 신호들 중에서 대응되는 아날로그 데이터 신호를 버퍼링하는 다수의 출력 버퍼들;
    각각이 상기 디스플레이 장치의 대응되는 소스 라인에 접속되기 위한 다수의 출력 패드들;
    각각이 상기 다수의 출력 버퍼들 중에서 대응되는 출력 버퍼와 상기 다수의 출력 패드들 중에서 대응되는 출력 패드 사이에 접속되고, 상기 제2출력 제어 신호에 응답하여 스위칭되는 다수의 제1스위치들; 및
    각각이 상기 다수의 출력 버퍼들 중에서 대응되는 두 개의 출력 버퍼들의 출력단자들 사이에 접속되고, 제3출력 제어 신호에 응답하여 스위칭되는 다수의 제2스위치들을 구비하며,
    상기 제어신호 발생회로는,
    상기 제1출력 제어 신호의 상기 N(N은 홀수)번째 하강 에지에 응답하여 비활성화된 후 상기 (N+2)번째 상승 에지에 응답하여 활성화되는 상기 제3출력 제어 신호를 더 발생하는 디스플레이 장치의 소스 드라이버.
  3. 제2항에 있어서, 상기 제어신호 발생회로는,
    상기 제1출력 제어 신호에 응답하여 상기 극성 제어 신호를 래치하기 위한 제1래치;
    상기 제1래치의 출력단자에 접속되고, 상기 제1출력 제어 신호에 응답하여 상기 제1래치의 출력신호를 래치하기 위한 제2래치;
    상기 제2래치의 출력단자에 접속된 인버터;
    상기 제1출력 제어 신호와 상기 인버터의 출력단자로부터 출력된 신호를 수신하고 이들을 부정 논리곱하기 위한 부정 논리곱 게이트; 및
    상기 부정 논리곱 게이트의 출력신호를 수신하고, 소정의 넌 오버랩(non-overlap) 구간을 갖고, 상기 넌 오버랩 구간을 제외하고는 서로 반대되는 위상을 갖는 상기 제2출력 제어 신호와 상기 제3출력 제어 신호를 발생하는 오버랩 방지회로를 구비하는 디스플레이 장치의 소스 드라이버.
  4. 제2항에 있어서, 상기 제2출력 제어 신호는 상기 제1출력제어 신호의 활성화 구간에서는 비활성화 상태를 유지하고 상기 제3출력 제어 신호는 상기 제1출력제어신호의 상기 활성화 구간에서는 활성화 상태를 유지하는 디스플레이 장치의 소스 드라이버.
  5. 제1항에 있어서, 상기 극성 제어 신호의 위상은 상기 제1출력 제어 신호의 두 주기마다 반전되는 디스플레이 장치의 소스 드라이버.
  6. 수직 시작 신호, 출력 제어 신호들 및 디지털 영상 데이터를 발생하는 컨트롤러;
    다수의 소스 라인들 및 다수의 게이트 라인들을 구비하는 디스플레이 패널;
    상기 출력 제어 신호들과 상기 디지털 영상 데이터에 응답하여 상기 디지털 영상 데이터에 상응하는 아날로그 데이터 신호들을 상기 다수의 소스 라인들로 출력하기 위한 소스 드라이버; 및
    상기 수직 시작 신호에 응답하여 상기 다수의 게이트 라인들을 순차적으로 구동하기 위한 게이트 라인 구동신호를 발생하는 게이트 드라이버를 구비하며,
    상기 소스 드라이버는 상기 출력 제어 신호들 중의 제1출력 제어 신호의 홀수번째 액티브 구간 동안 상기 다수의 소스 라인들에 대한 차지 쉐어링 작동을 수행하고, 상기 제1출력 제어 신호의 짝수번째 상승 에지에 응답하여 상기 아날로그 데이터 신호들을 상기 다수의 소스 라인들로 출력하는 디스플레이 장치.
  7. 제6항에 있어서, 상기 소스 드라이버는,
    상기 출력 제어 신호들 중의 클럭 신호에 의하여 순차적으로 쉬프트되는 수평 시작 신호에 응답하여 상기 디지털 영상 데이터를 수신하여 저장하고, 상기 제1출력 제어 신호의 상승 에지에 응답하여 저장된 디지털 영상 데이터를 출력하는 데이터 래치부;
    상기 데이터 래치부로부터 출력된 상기 디지털 영상 데이터를 수신하고, 상기 출력제어 신호들 중의 극성 제어 신호와 활성화된 제2출력 제어 신호에 응답하여 수신된 디지털 영상 데이터에 상응하는 상기 아날로그 데이터 신호들을 상기 디스플레이 패널로 출력하는 출력부; 및
    상기 제1출력 제어 신호와 상기 디스플레이 패널로 출력되는 상기 아날로그 데이터 신호들의 극성을 제어하기 위한 상기 극성 제어 신호에 응답하여 상기 제1출력 제어 신호의 N(N은 홀수)번째 하강 에지에 응답하여 활성화된 후 (N+2)번째 상승 에지에 응답하여 비활성화되는 상기 제2출력 제어 신호를 발생하는 제어신호 발생회로를 구비하는 디스플레이 장치.
  8. 제7항에 있어서, 상기 출력부는,
    상기 수신된 디지털 영상 데이터에 상응하는 상기 아날로그 데이터 신호들을 발생하는 디지털 아날로그 변환기;
    각각이 상기 아날로그 데이터 신호들 중에서 대응되는 아날로그 데이터 신호를 버퍼링하는 다수의 출력 버퍼들;
    각각이 상기 디스플레이 장치의 대응되는 소스 라인에 접속되기 위한 다수의 출력 패드들;
    각각이 상기 다수의 출력 버퍼들 중에서 대응되는 출력 버퍼와 상기 다수의 출력 패드들 중에서 대응되는 출력 패드 사이에 접속되고, 상기 제2출력 제어 신호에 응답하여 스위칭되는 다수의 제1스위치들; 및
    각각이 상기 다수의 출력 버퍼들 중에서 대응되는 두 개의 출력 버퍼들의 출력단자들 사이에 접속되고, 제3출력 제어 신호에 응답하여 스위칭되는 다수의 제2스위치들을 구비하며,
    상기 제어신호 발생회로는,
    상기 제1출력 제어 신호의 상기 N(N은 홀수)번째 하강 에지에 응답하여 비활성화된 후 상기 (N+2)번째 상승 에지에 응답하여 활성화되는 상기 제3출력 제어 신호를 더 발생하는 디스플레이 장치.
  9. 제8항에 있어서, 상기 제어신호 발생회로는,
    상기 제1출력 제어 신호에 응답하여 상기 극성 제어 신호를 래치하기 위한 제1래치;
    상기 제1출력 제어 신호에 응답하여 상기 제1래치의 출력단자로부터 출력된 신호를 래치하기 위한 제2래치;
    상기 제2래치의 출력단자에 접속된 인버터;
    상기 제1출력 제어 신호와 상기 인버터의 출력단자로부터 출력된 신호를 수신하고 이들을 부정 논리곱하기 위한 부정 논리곱 게이트; 및
    상기 부정 논리곱 게이트의 출력신호를 수신하고, 소정의 넌 오버랩 구간을 갖고, 상기 넌 오버랩 구간을 제외하고는 서로 반대되는 위상을 갖는 상기 제2출력 제어 신호와 상기 제3출력 제어 신호를 발생하는 오버랩 방지회로를 구비하는 디스플레이 장치.
  10. 클럭 신호에 의하여 순차적으로 쉬프트되는 수평 시작 신호에 응답하여 디지털 영상 데이터를 수신하여 저장하고, 제1출력 제어 신호의 상승 에지에 응답하여 저장된 디지털 영상 데이터를 출력하는 단계;
    출력된 상기 디지털 영상 데이터를 수신하고, 극성 제어 신호와 활성화된 제2출력 제어 신호에 응답하여 수신된 디지털 영상 데이터에 상응하는 아날로그 데이터 신호들을 디스플레이 패널로 출력하는 단계; 및
    상기 제1출력 제어 신호와 상기 디스플레이 패널로 출력되는 상기 아날로그 데이터 신호들의 극성을 제어하기 위한 상기 극성 제어 신호에 응답하여 상기 제1출력 제어 신호의 N(N은 홀수)번째 하강 에지에 응답하여 활성화된 후 (N+2)번째 상승에지에 응답하여 비활성화되는 상기 제2출력 제어 신호 및 상기 제1출력 제어 신호의 상기 N(N은 홀수)번째 상승 에지에 응답하여 활성화되는 제3출력 제어 신호에 응답하여 각각이 아날로그 데이터 신호들 중에서 대응되는 아날로그 데이터 신호를 버퍼링하기 위한 다수의 출력 버퍼들의 출력단자들을 서로 접속하는 단계를 더 구비하며,
    상기 제2출력 제어 신호와 상기 제3출력 제어 신호는 소정의 넌 오버랩 구간을 갖고, 상기 넌 오버랩 구간을 제외하고는 서로 반대되는 위상을 갖는 신호들인 디스플레이 장치의 소스 라인 구동 방법.
  11. 출력 제어 신호들 및 디지털 영상 데이터를 발생하는 단계;
    상기 출력 제어 신호들과 상기 디지털 영상 데이터에 응답하여 상기 디지털 영상 데이터에 상응하는 아날로그 데이터 신호들을 디스플레이 패널의 다수의 소스 라인들로 출력하는 단계; 및
    상기 출력 제어 신호들 중의 제1출력 제어 신호의 홀수번째 액티브 구간 동안 상기 다수의 소스 라인들에 대한 차지 쉐어링 동작을 수행하고, 상기 제1출력 제어 신호의 짝수번째 상승 에지에 응답하여 상기 아날로그 데이터 신호들을 상기 다수의 소스 라인들로 출력하는 단계를 구비하는 디스플레이 장치의 구동 방법.
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KR20050002428A (ko) * 2003-06-30 2005-01-07 엘지.필립스 엘시디 주식회사 액정표시장치와 그 구동방법

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