JP3165594B2 - 表示駆動装置 - Google Patents
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- G09G3/3696—Generation of voltages supplied to electrode drivers
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等の表示
装置を駆動する表示駆動装置に係るものであり、特に、
表示データに応じて、複数の基準電源より選択された２
つの基準電源の電位を時分割で表示装置に供給すること
によって、該表示装置の駆動を行う構成とした表示駆動
装置の改良に関するものである。
装置を駆動する表示駆動装置に係るものであり、特に、
表示データに応じて、複数の基準電源より選択された２
つの基準電源の電位を時分割で表示装置に供給すること
によって、該表示装置の駆動を行う構成とした表示駆動
装置の改良に関するものである。
【０００２】
【従来の技術】ＴＦＴ型液晶表示装置のデジタル駆動ソ
ースドライバを例にとり、従来技術を説明する。
ースドライバを例にとり、従来技術を説明する。
【０００３】図２は、ＴＦＴ型液晶表示装置２１及びそ
の駆動装置であるゲートドライバＩＣ２２、ソースドラ
イバＩＣ２３を示す図である。ＴＦＴ型液晶表示装置２
１の各画素は、ＴＦＴ（ＭＯＳＦＥＴ）２１１及び液晶
素子部分２１２より成る。ゲートドライバＩＣ２２は、
順次位相のずれたゲート駆動パルスＧ1，…，ＧM を出
力する。一方、ソースドライバＩＣ２３（８階調表示）
は、表示コントローラ（図示せず）より入力される表示
データＤ0，Ｄ1，Ｄ2 に応じて、基準電源Ｖ0，Ｖ4 及
びＶ7 （それぞれ、端子Ｔ0，Ｔ4，Ｔ7を介して、外部
より供給される）の内の選択された一つの電位を、或は
選択された二つの電位を時分割で（交互に）、出力端子
０1，…，０N に出力する。
の駆動装置であるゲートドライバＩＣ２２、ソースドラ
イバＩＣ２３を示す図である。ＴＦＴ型液晶表示装置２
１の各画素は、ＴＦＴ（ＭＯＳＦＥＴ）２１１及び液晶
素子部分２１２より成る。ゲートドライバＩＣ２２は、
順次位相のずれたゲート駆動パルスＧ1，…，ＧM を出
力する。一方、ソースドライバＩＣ２３（８階調表示）
は、表示コントローラ（図示せず）より入力される表示
データＤ0，Ｄ1，Ｄ2 に応じて、基準電源Ｖ0，Ｖ4 及
びＶ7 （それぞれ、端子Ｔ0，Ｔ4，Ｔ7を介して、外部
より供給される）の内の選択された一つの電位を、或は
選択された二つの電位を時分割で（交互に）、出力端子
０1，…，０N に出力する。
【０００４】図３に、ソースドライバＩＣ２３の内部構
成を示す。図３の回路は１個の出力端子に対応する部分
であり、ソースドライバＩＣの内部には、同様の回路が
Ｎ個並列的に設けられている。
成を示す。図３の回路は１個の出力端子に対応する部分
であり、ソースドライバＩＣの内部には、同様の回路が
Ｎ個並列的に設けられている。
【０００５】Ｄ0，Ｄ1，Ｄ2 は表示データ、ＤＭ0，ＤＭ
1，及びＤＭ2は、クロック信号ＳＲｉ（ｉ＝１，…Ｎ）
のタイミングで表示データを取り込み、記憶するデータ
メモリ回路、ＤＬ0，ＤＬ1及びＤＬ2は 、データメモリ
回路の出力をクロック信号ＬＳのタイミングでラッチす
る表示ラッチ回路、Ｖ0，Ｖ4 及びＶ7 は基準電源、
Ｌ0，Ｌ4 及びＬ7 は、それぞれ、基準電源Ｖ0，Ｖ4 及
びＶ7 の供給ライン、ＡＳ0，ＡＳ4 及びＡＳ7 は、各
電源供給ラインに介挿されるアナログスイッチ、Ｄｉ
は、表示ラッチ回路ＤＬ0，ＤＬ1，ＤＬ2 の出力とクロ
ックＣＫ（３５ＭＨｚ）に基づき、アナログスイッチＡ
Ｓ0，… の開閉を制御する信号ＣＡＳ0，ＣＡＳ4及びＣ
ＡＳ7 を出力するデコーダ回路、Ｏｉは出力である。な
お、クロック信号ＳＲｉは、ソースドライバＩＣ内蔵の
シフトレジスタより出力される、順次位相のずれたタイ
ミング信号である。
1，及びＤＭ2は、クロック信号ＳＲｉ（ｉ＝１，…Ｎ）
のタイミングで表示データを取り込み、記憶するデータ
メモリ回路、ＤＬ0，ＤＬ1及びＤＬ2は 、データメモリ
回路の出力をクロック信号ＬＳのタイミングでラッチす
る表示ラッチ回路、Ｖ0，Ｖ4 及びＶ7 は基準電源、
Ｌ0，Ｌ4 及びＬ7 は、それぞれ、基準電源Ｖ0，Ｖ4 及
びＶ7 の供給ライン、ＡＳ0，ＡＳ4 及びＡＳ7 は、各
電源供給ラインに介挿されるアナログスイッチ、Ｄｉ
は、表示ラッチ回路ＤＬ0，ＤＬ1，ＤＬ2 の出力とクロ
ックＣＫ（３５ＭＨｚ）に基づき、アナログスイッチＡ
Ｓ0，… の開閉を制御する信号ＣＡＳ0，ＣＡＳ4及びＣ
ＡＳ7 を出力するデコーダ回路、Ｏｉは出力である。な
お、クロック信号ＳＲｉは、ソースドライバＩＣ内蔵の
シフトレジスタより出力される、順次位相のずれたタイ
ミング信号である。
【０００６】入力表示データＤ2，Ｄ1，Ｄ0 とデコーダ
回路Ｄｉの出力信号ＣＡＳ0，ＣＡＳ4，ＣＡＳ7 との対
応関係を以下の表１に示す。
回路Ｄｉの出力信号ＣＡＳ0，ＣＡＳ4，ＣＡＳ7 との対
応関係を以下の表１に示す。
【０００７】
【表１】
【０００８】空白部分はすべて“０”である。
【０００９】また、クロックＣＫ及び表１に示すデコー
ダ回路出力信号１ｔ，２ｔ，…の波形を図４に示す。
ダ回路出力信号１ｔ，２ｔ，…の波形を図４に示す。
【００１０】デコーダ回路Ｄｉの構成例を図５に示す。
クロックＣＫの分周回路を構成する２段のＤ型フリップ
フロップＤＦ1 及びＤＦ2 と、該フリップフロップの出
力と表示データＤ0，…とに基づいて、上記表１に示す
アナログスイッチ制御信号ＣＡＳ0，…を作成、出力す
る論理ゲート部ＬＧとから構成される。
クロックＣＫの分周回路を構成する２段のＤ型フリップ
フロップＤＦ1 及びＤＦ2 と、該フリップフロップの出
力と表示データＤ0，…とに基づいて、上記表１に示す
アナログスイッチ制御信号ＣＡＳ0，…を作成、出力す
る論理ゲート部ＬＧとから構成される。
【００１１】また。アナログスイッチＡＳ0 等の構成例
を図６に示す。図６の例に於いては、ＣＭＯＳトランス
ファーゲートにより構成しているが、閾値電圧降下が生
じない方の片チャネルＭＯＳトランジスタのみから成る
トランスファーゲートで構成してもよい。例えば、ＡＳ
0 とＡＳ4 については、ＮチャネルＭＯＳトランジスタ
のみで構成することもできる。また、ＡＳ4 とＡＳ7 に
ついては、デコーダ回路出力を反転させることにより、
ＰチャネルＭＯＳトランジスタのみで構成することもで
きる。
を図６に示す。図６の例に於いては、ＣＭＯＳトランス
ファーゲートにより構成しているが、閾値電圧降下が生
じない方の片チャネルＭＯＳトランジスタのみから成る
トランスファーゲートで構成してもよい。例えば、ＡＳ
0 とＡＳ4 については、ＮチャネルＭＯＳトランジスタ
のみで構成することもできる。また、ＡＳ4 とＡＳ7 に
ついては、デコーダ回路出力を反転させることにより、
ＰチャネルＭＯＳトランジスタのみで構成することもで
きる。
【００１２】次に、図３の回路の動作を、図７に示すタ
イミングチャートにより説明する。図７に示すように、
データメモリ回路ＤＭ0，… を制御するクロック信号Ｓ
Ｒｉがハイレベルの時、３ビットの表示データＤ0，
Ｄ1，Ｄ2 は、該メモリ回路に取り込まれ、そのままＱ
出力より出力されて、表示ラッチ回路ＤＬ0，… に導か
れる。信号ＳＲｉがハイレベルからローレベルに立ち下
がった時、データメモリ回路はＤ0〜Ｄ2 の値を保持
し、信号ＳＲi がローレベルの期間は、入力表示データ
Ｄ0〜Ｄ2 が変化しても、データメモリ回路のＱ出力は
変化しない。次に、表示ラッチ回路ＤＬ0，… を制御す
るクロック信号ＬＳがハイレベルの時は、表示ラッチ回
路ＤＬ0，… のＱ出力には、データメモリ回路ＤＭ0，
… のＱ出力が、そのまま導かれる。信号ＬＳがハイレ
ベルからローレベルに立ち下がった時、表示ラッチ回路
のＱ出力には、その時点のデータメモリ回路のＱ出力の
データが保持される。また、信号ＬＳがローレベルにな
っている期間は、データメモリ回路のＱ出力が変化して
も、表示ラッチ回路のＱ出力は変化しない。データラッ
チ回路ＤＬ0，… のＱ出力は、デコーダ回路Ｄｉの入力
に導かれる。デコーダ回路Ｄｉは、その入力内容に応じ
て、上記表１に示す通りのアナログスイッチ制御信号Ｃ
ＡＳ0，… を出力する。例えば、Ｄ2，Ｄ1，Ｄ0 が「０
００」のときは、アナログスイッチＡＳ0 のみをオンさ
せる信号を出力する。これにより、出力Ｏｉには、基準
電源Ｖ0 の電位が出力されて、液晶表示装置に供給され
る。また、Ｄ2，Ｄ1，Ｄ0 が「０１１」のときは、アナ
ログスイッチＡＳ0 を１／４期間オンさせ、引き続く３
／４期間はアナログスイッチＡＳ0 をオフとして、アナ
ログスイッチＡＳ4 をオンさせ、これが交互に繰り返さ
れる信号を出力する。これにより、出力Ｏｉには、基準
電源Ｖ0 の電位と基準電源Ｖ4 の電位が交互に、時間的
には１：３の関係で出力されて、液晶表示装置に供給さ
れる。
イミングチャートにより説明する。図７に示すように、
データメモリ回路ＤＭ0，… を制御するクロック信号Ｓ
Ｒｉがハイレベルの時、３ビットの表示データＤ0，
Ｄ1，Ｄ2 は、該メモリ回路に取り込まれ、そのままＱ
出力より出力されて、表示ラッチ回路ＤＬ0，… に導か
れる。信号ＳＲｉがハイレベルからローレベルに立ち下
がった時、データメモリ回路はＤ0〜Ｄ2 の値を保持
し、信号ＳＲi がローレベルの期間は、入力表示データ
Ｄ0〜Ｄ2 が変化しても、データメモリ回路のＱ出力は
変化しない。次に、表示ラッチ回路ＤＬ0，… を制御す
るクロック信号ＬＳがハイレベルの時は、表示ラッチ回
路ＤＬ0，… のＱ出力には、データメモリ回路ＤＭ0，
… のＱ出力が、そのまま導かれる。信号ＬＳがハイレ
ベルからローレベルに立ち下がった時、表示ラッチ回路
のＱ出力には、その時点のデータメモリ回路のＱ出力の
データが保持される。また、信号ＬＳがローレベルにな
っている期間は、データメモリ回路のＱ出力が変化して
も、表示ラッチ回路のＱ出力は変化しない。データラッ
チ回路ＤＬ0，… のＱ出力は、デコーダ回路Ｄｉの入力
に導かれる。デコーダ回路Ｄｉは、その入力内容に応じ
て、上記表１に示す通りのアナログスイッチ制御信号Ｃ
ＡＳ0，… を出力する。例えば、Ｄ2，Ｄ1，Ｄ0 が「０
００」のときは、アナログスイッチＡＳ0 のみをオンさ
せる信号を出力する。これにより、出力Ｏｉには、基準
電源Ｖ0 の電位が出力されて、液晶表示装置に供給され
る。また、Ｄ2，Ｄ1，Ｄ0 が「０１１」のときは、アナ
ログスイッチＡＳ0 を１／４期間オンさせ、引き続く３
／４期間はアナログスイッチＡＳ0 をオフとして、アナ
ログスイッチＡＳ4 をオンさせ、これが交互に繰り返さ
れる信号を出力する。これにより、出力Ｏｉには、基準
電源Ｖ0 の電位と基準電源Ｖ4 の電位が交互に、時間的
には１：３の関係で出力されて、液晶表示装置に供給さ
れる。
【００１３】
【発明が解決しようとする課題】図３は、３レベルの基
準電源電圧を表示信号として液晶表示装置に供給する駆
動回路の一出力部を示すが、例えば、ＴＦＴ型液晶表示
装置のソースドライバＩＣの出力端子数は１２０〜２４
０程度あり、今後は更に出力端子数が増える事が予想さ
れる。また、デジタル駆動ソースドライバの使用用途を
考えた場合、当然の事ながら、ＯＡ機器の液晶表示ディ
スプレイを想像でき、該液晶表示ディスプレイの表示画
像には矩形的表示、例えばウインドウ表示が多くなると
予想される。そうした矩形的表示をしている時の液晶デ
ィスプレイを駆動しているデジタル駆動ソースドライバ
の一水平期間の出力値を考えた場合、例えば、１番出力
端子Ｏ1 からｎ番出力端子Ｏn の出力は背景画であり電
圧レベルがＶ6 、ｎ＋１番出力端子Ｏn+1 からｎ＋１０
０番出力端子Ｏn+100 の出力がウインドウ表示で電圧レ
ベルがＶ1 、ｎ＋１０１番出力端子Ｏn+101から最終番
出力端子ＯN の出力が背景画で電圧レベルがＶ6 を表示
するような場合、図８及び図９に示すように、時限１で
の基準電源Ｖ7 レベル及び基準電源Ｖ4 レベルは、基準
電源から負荷に電流ｉが流れ込む為電圧降下を起こす。
次に、図８及び図１０に示すように、時限２においての
基準電源Ｖ7 レベルは、時限１に引き続き負荷へ電流が
流れ込み、さらに電圧降下を起こす。一方、基準電源Ｖ
4 から負荷へ流れ込んだ電荷が今度は基準電源Ｖ0 へ流
れ込み、その結果基準電源Ｖ0 レベルは電圧上昇を起こ
す。最後に、図８及び図１１に示すように、時限３にお
いては、基準電源Ｖ7 から負荷に流れ込んだ電荷が基準
電源Ｖ4 へ、基準電源Ｖ4 から負荷に流れ込んだ電荷が
基準電源Ｖ0 へ流れ込み、基準電源Ｖ4 ，基準電源Ｖ0
は電圧上昇を起こす。
準電源電圧を表示信号として液晶表示装置に供給する駆
動回路の一出力部を示すが、例えば、ＴＦＴ型液晶表示
装置のソースドライバＩＣの出力端子数は１２０〜２４
０程度あり、今後は更に出力端子数が増える事が予想さ
れる。また、デジタル駆動ソースドライバの使用用途を
考えた場合、当然の事ながら、ＯＡ機器の液晶表示ディ
スプレイを想像でき、該液晶表示ディスプレイの表示画
像には矩形的表示、例えばウインドウ表示が多くなると
予想される。そうした矩形的表示をしている時の液晶デ
ィスプレイを駆動しているデジタル駆動ソースドライバ
の一水平期間の出力値を考えた場合、例えば、１番出力
端子Ｏ1 からｎ番出力端子Ｏn の出力は背景画であり電
圧レベルがＶ6 、ｎ＋１番出力端子Ｏn+1 からｎ＋１０
０番出力端子Ｏn+100 の出力がウインドウ表示で電圧レ
ベルがＶ1 、ｎ＋１０１番出力端子Ｏn+101から最終番
出力端子ＯN の出力が背景画で電圧レベルがＶ6 を表示
するような場合、図８及び図９に示すように、時限１で
の基準電源Ｖ7 レベル及び基準電源Ｖ4 レベルは、基準
電源から負荷に電流ｉが流れ込む為電圧降下を起こす。
次に、図８及び図１０に示すように、時限２においての
基準電源Ｖ7 レベルは、時限１に引き続き負荷へ電流が
流れ込み、さらに電圧降下を起こす。一方、基準電源Ｖ
4 から負荷へ流れ込んだ電荷が今度は基準電源Ｖ0 へ流
れ込み、その結果基準電源Ｖ0 レベルは電圧上昇を起こ
す。最後に、図８及び図１１に示すように、時限３にお
いては、基準電源Ｖ7 から負荷に流れ込んだ電荷が基準
電源Ｖ4 へ、基準電源Ｖ4 から負荷に流れ込んだ電荷が
基準電源Ｖ0 へ流れ込み、基準電源Ｖ4 ，基準電源Ｖ0
は電圧上昇を起こす。
【００１４】したがって、２本の基準電源間をオン／オ
フさせる事により中間電圧を発生させる場合、基準電源
Ｖ4 のように電圧降下と電圧上昇を繰り返せば、基準電
源自体の変動により表示品位の低下につながる事が考え
られる。
フさせる事により中間電圧を発生させる場合、基準電源
Ｖ4 のように電圧降下と電圧上昇を繰り返せば、基準電
源自体の変動により表示品位の低下につながる事が考え
られる。
【００１５】本発明は、従来技術に於ける上記問題点を
解決するものである。
解決するものである。
【００１６】
【課題を解決するための手段】１基準電源に対して２本
以上の供給ライン（メタルライン等）でパターンレイア
ウトすることにより、各供給ラインに流れる電流の方向
性を一定に保つ。なお、基準電源電圧の最大値及び最小
値となる基準電源ラインは、電流の方向性が決まってい
るため、２本以上に分割する必要はない。
以上の供給ライン（メタルライン等）でパターンレイア
ウトすることにより、各供給ラインに流れる電流の方向
性を一定に保つ。なお、基準電源電圧の最大値及び最小
値となる基準電源ラインは、電流の方向性が決まってい
るため、２本以上に分割する必要はない。
【００１７】すなわち、本発明の表示駆動装置は、表示
データに応じて、複数の基準電位より選択された２つの
基準電源の電位を時分割で表示装置に供給する構成の表
示駆動装置に於いて、上記複数の基準電源の内、中間値
基準電源の供給ラインを２分割し、時分割で供給される
他方の基準電源電位に応じて、表示装置に接続される上
記中間値基準電源供給ラインを切り換え制御することに
より、該中間値基準電源供給ラインそれぞれに流れる電
流の方向を一定方向としたことを特徴とするものであ
る。
データに応じて、複数の基準電位より選択された２つの
基準電源の電位を時分割で表示装置に供給する構成の表
示駆動装置に於いて、上記複数の基準電源の内、中間値
基準電源の供給ラインを２分割し、時分割で供給される
他方の基準電源電位に応じて、表示装置に接続される上
記中間値基準電源供給ラインを切り換え制御することに
より、該中間値基準電源供給ラインそれぞれに流れる電
流の方向を一定方向としたことを特徴とするものであ
る。
【００１８】
【作用】以上のような構成にすれば、基準電源ラインに
流れる電流の方向性は一定になり、基準電源の変動が小
さくなるので、表示品位の向上を図ることができるもの
である。
流れる電流の方向性は一定になり、基準電源の変動が小
さくなるので、表示品位の向上を図ることができるもの
である。
【００１９】
【実施例】以下、ＴＦＴ型液晶表示装置のデジタル駆動
ソースドライバに於いて本発明を実施した実施例につい
て詳細に説明する。
ソースドライバに於いて本発明を実施した実施例につい
て詳細に説明する。
【００２０】図１２は、ＴＦＴ型液晶表示装置１２１、
並びにその駆動装置であるゲートドライバＩＣ１２２、
及び本発明の実施例であるソースドライバＩＣ１２３を
示す図である。図に於いては、単一のゲートドライバＩ
Ｃ及び単一のソースドライバＩＣによりＴＦＴ型液晶表
示装置を駆動する構成になっているが、それぞれ複数個
であってもよいことは言うまでもない。
並びにその駆動装置であるゲートドライバＩＣ１２２、
及び本発明の実施例であるソースドライバＩＣ１２３を
示す図である。図に於いては、単一のゲートドライバＩ
Ｃ及び単一のソースドライバＩＣによりＴＦＴ型液晶表
示装置を駆動する構成になっているが、それぞれ複数個
であってもよいことは言うまでもない。
【００２１】ＴＦＴ型液晶表示装置１２１の各画素は、
ＴＦＴ（ＭＯＳＦＥＴ）１２１１及び液晶素子部分１２
１２より成る。ゲートドライバＩＣ１２２は、順次位相
のずれたゲート駆動パルスＧ1，…，ＧM を出力する。
一方、ソースドライバＩＣ１２３（８階調表示）は、表
示コントローラ（図示せず）より入力される表示データ
Ｄ0，Ｄ1，Ｄ2 に応じて、基準電源Ｖ0，Ｖ4A（＝
Ｖ4），Ｖ4B（＝Ｖ4A＝Ｖ4）及びＶ7 （それぞれ、端子
Ｔ0，Ｔ4A，Ｔ4B，Ｔ7 を介して外部より供給される）
の内の選択された一つの電位を、或は選択された二つの
電位を時分割で（交互に）出力端子Ｏ1，…，ＯN に出
力する。
ＴＦＴ（ＭＯＳＦＥＴ）１２１１及び液晶素子部分１２
１２より成る。ゲートドライバＩＣ１２２は、順次位相
のずれたゲート駆動パルスＧ1，…，ＧM を出力する。
一方、ソースドライバＩＣ１２３（８階調表示）は、表
示コントローラ（図示せず）より入力される表示データ
Ｄ0，Ｄ1，Ｄ2 に応じて、基準電源Ｖ0，Ｖ4A（＝
Ｖ4），Ｖ4B（＝Ｖ4A＝Ｖ4）及びＶ7 （それぞれ、端子
Ｔ0，Ｔ4A，Ｔ4B，Ｔ7 を介して外部より供給される）
の内の選択された一つの電位を、或は選択された二つの
電位を時分割で（交互に）出力端子Ｏ1，…，ＯN に出
力する。
【００２２】図１に、本発明の実施例であるソースドラ
イバＩＣ１２３の内部構成を示す。図１の回路は１個の
出力端子に対応する部分であり、ソースドライバＩＣ１
２３の内部には、同様の回路がＮ個並列的に設けられて
いる。
イバＩＣ１２３の内部構成を示す。図１の回路は１個の
出力端子に対応する部分であり、ソースドライバＩＣ１
２３の内部には、同様の回路がＮ個並列的に設けられて
いる。
【００２３】従来回路と相違する点は、デコーダ回路Ｄ
ｉの構成、及び、中間電源ラインが２本（Ｌ4A，Ｌ4B）
に分割されて、それぞれにアナログスイッチＡＳ4A 及
びＡＳ4B が介挿されている点である。すなわち、デコ
ーダ回路Ｄｉを改良し、基準電源Ｖ0 と基準電源Ｖ4 が
交互にオン／オフして発生させる階調電圧の場合の基準
電源Ｖ4A ラインと、基準電源Ｖ4 と基準電源Ｖ7 が交
互にオン／オフして発生させる階調電圧の場合の基準電
源Ｖ4B ラインというように、電流の方向が一定でない
基準電源Ｖ4 のラインを複数に分割することにより電流
の方向性を一定に保っている。
ｉの構成、及び、中間電源ラインが２本（Ｌ4A，Ｌ4B）
に分割されて、それぞれにアナログスイッチＡＳ4A 及
びＡＳ4B が介挿されている点である。すなわち、デコ
ーダ回路Ｄｉを改良し、基準電源Ｖ0 と基準電源Ｖ4 が
交互にオン／オフして発生させる階調電圧の場合の基準
電源Ｖ4A ラインと、基準電源Ｖ4 と基準電源Ｖ7 が交
互にオン／オフして発生させる階調電圧の場合の基準電
源Ｖ4B ラインというように、電流の方向が一定でない
基準電源Ｖ4 のラインを複数に分割することにより電流
の方向性を一定に保っている。
【００２４】Ｄ0，Ｄ1，Ｄ2 は表示データ（３ビッ
ト）、ＤＭ0，ＤＭ1及びＤＭ2 は、クロック信号ＳＲｉ
（ｉ＝１，…，Ｎ）のタイミングで表示データを取り込
み、記憶するデータメモリ回路、ＤＬ0，ＤＬ1及びＤＬ
2 は、データメモリ回路の出力をクロック信号ＬＳのタ
イミングでラッチする表示ラッチ回路、Ｖ0，Ｖ4A，Ｖ
4B及びＶ7 は基準電源、Ｌ0，Ｌ4A，Ｌ4B 及びＬ7 は、
それぞれ、基準電源Ｖ0，Ｖ4A，Ｖ4B 及びＶ7 の供給ラ
イン、ＡＳ0，ＡＳ4A，ＡＳ4B 及びＡＳ7 は、各電源供
給ラインに介挿されるアナログスイッチ、Ｄｉは、表示
ラッチ回路ＤＬ0，ＤＬ1，ＤＬ2 の出力とクロックＣＫ
（３５ＭＨｚ）に基づき、アナログスイッチＡＳ0，
…，の開閉を制御する信号ＣＡＳ0，ＣＡＳ4A，ＣＡＳ
4B 及びＣＡＳ7を出力するデコーダ回路、Ｏｉは出力で
ある。なお、クロック信号ＳＲｉは、ソースドライバＩ
Ｃ内蔵のシフトレジスタより出力される、順次位相のず
れたタイミング信号である。
ト）、ＤＭ0，ＤＭ1及びＤＭ2 は、クロック信号ＳＲｉ
（ｉ＝１，…，Ｎ）のタイミングで表示データを取り込
み、記憶するデータメモリ回路、ＤＬ0，ＤＬ1及びＤＬ
2 は、データメモリ回路の出力をクロック信号ＬＳのタ
イミングでラッチする表示ラッチ回路、Ｖ0，Ｖ4A，Ｖ
4B及びＶ7 は基準電源、Ｌ0，Ｌ4A，Ｌ4B 及びＬ7 は、
それぞれ、基準電源Ｖ0，Ｖ4A，Ｖ4B 及びＶ7 の供給ラ
イン、ＡＳ0，ＡＳ4A，ＡＳ4B 及びＡＳ7 は、各電源供
給ラインに介挿されるアナログスイッチ、Ｄｉは、表示
ラッチ回路ＤＬ0，ＤＬ1，ＤＬ2 の出力とクロックＣＫ
（３５ＭＨｚ）に基づき、アナログスイッチＡＳ0，
…，の開閉を制御する信号ＣＡＳ0，ＣＡＳ4A，ＣＡＳ
4B 及びＣＡＳ7を出力するデコーダ回路、Ｏｉは出力で
ある。なお、クロック信号ＳＲｉは、ソースドライバＩ
Ｃ内蔵のシフトレジスタより出力される、順次位相のず
れたタイミング信号である。
【００２５】入力表示データＤ2，Ｄ1，Ｄ0 とデコーダ
回路Ｄｉの出力信号ＣＡＳ0，ＣＡＳ4A，ＣＡＳ4B，Ｃ
ＡＳ7 との対応関係を以下の表２に示す。
回路Ｄｉの出力信号ＣＡＳ0，ＣＡＳ4A，ＣＡＳ4B，Ｃ
ＡＳ7 との対応関係を以下の表２に示す。
【００２６】
【表２】
【００２７】空白部分はすべて“０”である。
【００２８】デコーダ回路出力の各信号１ｔ，２ｔ，
…，の波形は図４と同一である。
…，の波形は図４と同一である。
【００２９】デコーダ回路Ｄｉの構成例を図１３に示
す。クロックＣＫの分周回路を構成する２段のＤ型フリ
ップフロップＤＦ1及びＤＦ2と、該フリップフロップの
出力と表示データＤ0，…，とに基づいて、上記表２に
示すアナログスイッチ制御信号ＣＡＳ0，…，を作成、
出力する論理ゲート部ＬＧとから構成される。
す。クロックＣＫの分周回路を構成する２段のＤ型フリ
ップフロップＤＦ1及びＤＦ2と、該フリップフロップの
出力と表示データＤ0，…，とに基づいて、上記表２に
示すアナログスイッチ制御信号ＣＡＳ0，…，を作成、
出力する論理ゲート部ＬＧとから構成される。
【００３０】なお、アナログスイッチの構成は従来と同
様である。
様である。
【００３１】従来技術に於ける図８〜図１１に対応す
る、図１４〜図１７から明らかなように、本実施例によ
れば、中間基準電源Ｖ4A 及びＶ4B の変動が、それぞ
れ、降下方向及び上昇方向のみとなり、中間基準電源の
変動が低く抑えられるので、表示品位の向上を図ること
ができるものである。
る、図１４〜図１７から明らかなように、本実施例によ
れば、中間基準電源Ｖ4A 及びＶ4B の変動が、それぞ
れ、降下方向及び上昇方向のみとなり、中間基準電源の
変動が低く抑えられるので、表示品位の向上を図ること
ができるものである。
【００３２】上記実施例においては、中間基準電源供給
ラインＬ4A，Ｌ4B 毎に、それぞれ、独立のパッド及び
独立の端子を設ける構成としているが、パッドのみ独立
とし、端子は共用する構成でもよい。
ラインＬ4A，Ｌ4B 毎に、それぞれ、独立のパッド及び
独立の端子を設ける構成としているが、パッドのみ独立
とし、端子は共用する構成でもよい。
【００３３】次に、交流駆動の点も考慮した実施例につ
いて説明する。
いて説明する。
【００３４】図２２は、ＴＦＴ型液晶表示装置２２１、
並びに、その駆動装置であるゲートドライバＩＣ２２２
及び本発明の実施例であるソースドライバＩＣ２２３を
示す図である。ＴＦＴ型液晶表示装置２２１の各画素
は、ＴＦＴ（ＭＯＳＦＥＴ）２２１１及び液晶素子部分
２２１２よりなる。液晶素子部分２２１２の共通電極２
２１３には、フレーム信号Ｆ，バーＦによって開閉制御
されるアナログスイッチＡＳF0，ＡＳF7 によって、フ
レーム毎に交互にＶ0（Ｆ＝１のフレーム）またはＶ
7（Ｆ＝０のフレーム）の電位が供給される。ゲートド
ライバＩＣ２２２は、順次位相のずれたゲート駆動パル
スＧ1，…，ＧM を出力する。図２３にフレーム信号Ｆ
とゲート駆動パルスＧ1，…，ＧM の波形を示す。
並びに、その駆動装置であるゲートドライバＩＣ２２２
及び本発明の実施例であるソースドライバＩＣ２２３を
示す図である。ＴＦＴ型液晶表示装置２２１の各画素
は、ＴＦＴ（ＭＯＳＦＥＴ）２２１１及び液晶素子部分
２２１２よりなる。液晶素子部分２２１２の共通電極２
２１３には、フレーム信号Ｆ，バーＦによって開閉制御
されるアナログスイッチＡＳF0，ＡＳF7 によって、フ
レーム毎に交互にＶ0（Ｆ＝１のフレーム）またはＶ
7（Ｆ＝０のフレーム）の電位が供給される。ゲートド
ライバＩＣ２２２は、順次位相のずれたゲート駆動パル
スＧ1，…，ＧM を出力する。図２３にフレーム信号Ｆ
とゲート駆動パルスＧ1，…，ＧM の波形を示す。
【００３５】一方、ソースドライバＩＣ２２３（８階調
表示）は、表示コントローラ（図示せず）より入力され
る表示データＤ0，Ｄ1，Ｄ2 及びフレーム信号Ｆに応じ
て、基準電源Ｖ0，Ｖ4A（＝Ｖ4），Ｖ4B（＝Ｖ4A＝
Ｖ4）及びＶ7（それぞれ、端子Ｔ0，Ｔ4A，Ｔ4B，Ｔ7
を介して外部より供給される）の内の選択された一つの
電位を、或は選択された二つの電位を時分割で（交互
に）出力端子Ｏ1，…，ＯNに出力する。
表示）は、表示コントローラ（図示せず）より入力され
る表示データＤ0，Ｄ1，Ｄ2 及びフレーム信号Ｆに応じ
て、基準電源Ｖ0，Ｖ4A（＝Ｖ4），Ｖ4B（＝Ｖ4A＝
Ｖ4）及びＶ7（それぞれ、端子Ｔ0，Ｔ4A，Ｔ4B，Ｔ7
を介して外部より供給される）の内の選択された一つの
電位を、或は選択された二つの電位を時分割で（交互
に）出力端子Ｏ1，…，ＯNに出力する。
【００３６】なお、共通電極駆動回路２２４をソースド
ライバＩＣ２２３内に設ける構成としてもよい。
ライバＩＣ２２３内に設ける構成としてもよい。
【００３７】ソースドライバＩＣ２２３の内部構成は、
ブロック的には、図１と同じであるが、デコーダ回路の
構成が異なる。図２４に、本実施例に於けるデコーダ回
路の内部構成図を示す。破線で囲んだ部分が追加されて
おり、これにより、上記液晶素子部分の共通電極の、フ
レーム毎の電位変化（Ｖ0→Ｖ7→Ｖ0→…）に対応し
た、フレーム毎に変化する所定の駆動電圧が出力Ｏｉに
出力される。
ブロック的には、図１と同じであるが、デコーダ回路の
構成が異なる。図２４に、本実施例に於けるデコーダ回
路の内部構成図を示す。破線で囲んだ部分が追加されて
おり、これにより、上記液晶素子部分の共通電極の、フ
レーム毎の電位変化（Ｖ0→Ｖ7→Ｖ0→…）に対応し
た、フレーム毎に変化する所定の駆動電圧が出力Ｏｉに
出力される。
【００３８】入力表示データＤ2，Ｄ1，Ｄ0 とデコーダ
回路Ｄｉの出力信号ＣＡＳ0，ＣＡＳ4A，ＣＡＳ4B，Ｃ
ＡＳ7 との対応関係を以下の表３に示す。
回路Ｄｉの出力信号ＣＡＳ0，ＣＡＳ4A，ＣＡＳ4B，Ｃ
ＡＳ7 との対応関係を以下の表３に示す。
【００３９】
【表３】
【００４０】空白部分はすべて“０”である。
【００４１】デコーダ回路出力の各信号１ｔ，２ｔ，
…，の波形は図４と同一である。
…，の波形は図４と同一である。
【００４２】図１８は、上記中間基準電源Ｖ4A 及びＶ
4B のラインを更に２分割した場合の実施例である。Ｖ
4A′＝Ｖ4A＝Ｖ4、Ｖ4B′＝Ｖ4B＝Ｖ4 である。デコー
ダ回路Ｄｉの構成は図１と同一である、本実施例によれ
ば、供給ラインの抵抗をより低くすることができる。
4B のラインを更に２分割した場合の実施例である。Ｖ
4A′＝Ｖ4A＝Ｖ4、Ｖ4B′＝Ｖ4B＝Ｖ4 である。デコー
ダ回路Ｄｉの構成は図１と同一である、本実施例によれ
ば、供給ラインの抵抗をより低くすることができる。
【００４３】図１９は、６４階調表示を行わせる場合の
実施例の内部構成図である。図１と同様に、一つの出力
端子に対応する部分のみを示す。６４階調表示の場合
は、中間基準電源が、Ｖ8，Ｖ16，Ｖ24，Ｖ32，Ｖ40，
Ｖ48 及びＶ56 の７本となり、該７本の基準電源ライン
をそれぞれ２本に分割している。
実施例の内部構成図である。図１と同様に、一つの出力
端子に対応する部分のみを示す。６４階調表示の場合
は、中間基準電源が、Ｖ8，Ｖ16，Ｖ24，Ｖ32，Ｖ40，
Ｖ48 及びＶ56 の７本となり、該７本の基準電源ライン
をそれぞれ２本に分割している。
【００４４】Ｄ0，Ｄ1，…，Ｄ5 は表示データ（６ビッ
ト）、ＤＭ0，ＤＭ1，…，及びＤＭ5 は、クロック信号
ＳＲｉ（ｉ＝１，…，Ｎ）のタイミングで表示データを
取り込み、記憶するデータメモリ回路、ＤＬ0，ＤＬ1，
…，及びＤＬ5 は、データメモリ回路の出力をクロック
信号ＬＳのタイミングでラッチする表示ラッチ回路、Ｖ
0，Ｖ8A，Ｖ8B，…，及びＶ63 は基準電源、Ｌ0，
Ｌ8A，…，及びＬ63は、それぞれ、基準電源Ｖ0，
Ｖ8A，…，及びＶ63 の供給ライン、ＡＳ0，ＡＳ8A，
…，及びＡＳ63は、各電源供給ラインに介挿されるアナ
ログスイッチ、Ｄｉは、表示ラッチ回路ＤＬ0，ＤＬ1，
…，ＤＬ5 の出力とクロックＣＫに基づき、アナログス
イッチＡＳ0，…，の開閉を制御する信号ＣＡＳ0，ＣＡ
Ｓ8A，…，ＣＡＳ63を出力するデコーダ回路、Ｏｉは出
力である。
ト）、ＤＭ0，ＤＭ1，…，及びＤＭ5 は、クロック信号
ＳＲｉ（ｉ＝１，…，Ｎ）のタイミングで表示データを
取り込み、記憶するデータメモリ回路、ＤＬ0，ＤＬ1，
…，及びＤＬ5 は、データメモリ回路の出力をクロック
信号ＬＳのタイミングでラッチする表示ラッチ回路、Ｖ
0，Ｖ8A，Ｖ8B，…，及びＶ63 は基準電源、Ｌ0，
Ｌ8A，…，及びＬ63は、それぞれ、基準電源Ｖ0，
Ｖ8A，…，及びＶ63 の供給ライン、ＡＳ0，ＡＳ8A，
…，及びＡＳ63は、各電源供給ラインに介挿されるアナ
ログスイッチ、Ｄｉは、表示ラッチ回路ＤＬ0，ＤＬ1，
…，ＤＬ5 の出力とクロックＣＫに基づき、アナログス
イッチＡＳ0，…，の開閉を制御する信号ＣＡＳ0，ＣＡ
Ｓ8A，…，ＣＡＳ63を出力するデコーダ回路、Ｏｉは出
力である。
【００４５】入力表示データＤ5，Ｄ4，…，Ｄ0 とデコ
ーダ回路Ｄｉの出力信号ＣＡＳ0，…，ＣＡＳ63 との対
応関係を以下の表４に示す。
ーダ回路Ｄｉの出力信号ＣＡＳ0，…，ＣＡＳ63 との対
応関係を以下の表４に示す。
【００４６】
【表４】
【００４７】空白部分はすべて“０”である。
【００４８】また、表４に示すデコーダ回路出力信号１
ｔ，…，７ｔ，…の波形を図２０に示す。
ｔ，…，７ｔ，…の波形を図２０に示す。
【００４９】デコーダ回路Ｄｉの構成例を図２１に示
す。クロックＣＫの分周回路を構成する３段のＤ型フリ
ップフロップＤＦ1，ＤＦ2及びＤＦ3 と、 該フリップフ
ロップの出力と表示データＤ0，…，Ｄ5 とに基づい
て、上記表４に示すアナログスイッチ制御信号ＣＡ
Ｓ0，…，ＣＡＳ63 を作成出力する論理ゲート部ＬＧと
から構成される。
す。クロックＣＫの分周回路を構成する３段のＤ型フリ
ップフロップＤＦ1，ＤＦ2及びＤＦ3 と、 該フリップフ
ロップの出力と表示データＤ0，…，Ｄ5 とに基づい
て、上記表４に示すアナログスイッチ制御信号ＣＡ
Ｓ0，…，ＣＡＳ63 を作成出力する論理ゲート部ＬＧと
から構成される。
【００５０】なお、アナログスイッチの構成は従来と同
様である。
様である。
【００５１】以上に説明した実施例は、すべて、ＴＦＴ
型液晶表示装置のデジタル駆動ソースドライバに於いて
本発明を実施したものであるが、他の液晶表示装置の駆
動装置、或は他の表示装置の駆動装置であっても、表示
データに応じて、複数の基準電源より選択された２つの
基準電源の電位を時分割で表示装置に供給する構成のも
のに於いては、本発明は有効に実施することができ、基
準電源の変動を小さく抑えて、表示品位の向上を図るこ
とができるものである。
型液晶表示装置のデジタル駆動ソースドライバに於いて
本発明を実施したものであるが、他の液晶表示装置の駆
動装置、或は他の表示装置の駆動装置であっても、表示
データに応じて、複数の基準電源より選択された２つの
基準電源の電位を時分割で表示装置に供給する構成のも
のに於いては、本発明は有効に実施することができ、基
準電源の変動を小さく抑えて、表示品位の向上を図るこ
とができるものである。
【００５２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、基準電源の変動を小さく抑えることができて、安
定した出力値を表示装置に与えることができ、これによ
り、表示品位の向上を図ることができるものである。
れば、基準電源の変動を小さく抑えることができて、安
定した出力値を表示装置に与えることができ、これによ
り、表示品位の向上を図ることができるものである。
【図１】本発明の一実施例であるソースドライバの内部
構成図である。
構成図である。
【図２】ＴＦＴ液晶表示システムの構成図である。
【図３】従来のソースドライバの内部構成図である。
【図４】デコーダ回路の説明に供する信号波形図であ
る。
る。
【図５】図３に示すデコーダ回路の内部構成図である。
【図６】アナログスイッチの構成図である。
【図７】ソースドライバの動作説明に供する信号波形図
である。
である。
【図８】図３に示す従来のソースドライバに於ける基準
電源の電位変動を示す図である。
電源の電位変動を示す図である。
【図９】図８に示す時限１に於ける状態図である。
【図１０】図８に示す時限２に於ける状態図である。
【図１１】図８に示す時限３に於ける状態図である。
【図１２】本発明に係るＴＦＴ液晶表示システムの構成
図である。
図である。
【図１３】図１に示すデコーダ回路の内部構成図であ
る。
る。
【図１４】図１に示す本発明の一実施例のソースドライ
バに於ける基準電源の電位変動を示す図である。
バに於ける基準電源の電位変動を示す図である。
【図１５】図１４に示す時限１に於ける状態図である。
【図１６】図１４に示す時限２に於ける状態図である。
【図１７】図１４に示す時限３に於ける状態図である。
【図１８】本発明の他の実施例のソースドライバの内部
構成図である。
構成図である。
【図１９】本発明の更に他の実施例のソースドライバの
内部構成図である。
内部構成図である。
【図２０】図１９に示すデコーダ回路の説明に供する信
号波形図である。
号波形図である。
【図２１】図１９に示すデコーダ回路の内部構成図であ
る。
る。
【図２２】本発明に係るＴＦＴ液晶表示システムの構成
図である。
図である。
【図２３】図２２に示すフレーム信号Ｆとゲート駆動パ
ルスＧ1，…，ＧM の波形図である。
ルスＧ1，…，ＧM の波形図である。
【図２４】図２２に示すソースドライバ中のデコーダ回
路の内部構成図である。
路の内部構成図である。
【符号の説明】 Ｖ4A，Ｖ4B，Ｖ4A′，Ｖ4B′ 基準電源 Ｌ4A，Ｌ4B 基準電源供給ライン Ｔ4A，Ｔ4B 基準電源供給端子 Ｖ8A，Ｖ8B，…，Ｖ56B 基準電源 Ｌ8A，Ｌ8B，…，Ｌ56B 基準電源供給ライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 G09G 3/36
Claims (3)
- 【請求項１】 表示データに応じて、複数の基準電位よ
り選択された２つの基準電源の電位を時分割で表示装置
に供給する構成の表示駆動装置に於いて、 上記複数の基準電源の内、中間値基準電源の供給ライン
を２分割し、時分割で供給される他方の基準電源電位に
応じて、表示装置に接続される上記中間値基準電源供給
ラインを切り換え制御することにより、該中間値基準電
源供給ラインそれぞれに流れる電流の方向を一定方向と
したことを特徴とする表示駆動装置。 - 【請求項２】 表示データに応じて、複数の基準電位よ
り選択された２つの基準電源の電位を時分割で表示装置
に供給する構成の表示駆動装置に於いて、 上記複数の基準電源の内、最大値基準電源の供給ライン
及び最小値基準電源の供給ラインを、それぞれ、単一本
とすると共に、中間値基準電源の供給ラインを２分割
し、時分割で供給される他方の基準電源電位に応じて、
表示装置に接続される上記中間値基準電源供給ラインを
切り換え制御することにより、該中間値基準電源供給ラ
インそれぞれに流れる電流の方向を一定方向としたこと
を特徴とする表示駆動装置。 - 【請求項３】 請求項１または２に記載の表示駆動装置
に於いて、上記分割された各中間値基準電源供給ライン
毎に、独立の電源供給端子を設け、それぞれに対応する
基準電源が供給されることを特徴とする表示駆動装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19030694A JP3165594B2 (ja) | 1994-08-12 | 1994-08-12 | 表示駆動装置 |
| US08/471,444 US5642127A (en) | 1994-08-12 | 1995-06-06 | Display driver |
| KR1019950015323A KR0148094B1 (ko) | 1994-08-12 | 1995-06-07 | 표시구동장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19030694A JP3165594B2 (ja) | 1994-08-12 | 1994-08-12 | 表示駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0854602A JPH0854602A (ja) | 1996-02-27 |
| JP3165594B2 true JP3165594B2 (ja) | 2001-05-14 |
Family
ID=16255971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19030694A Expired - Fee Related JP3165594B2 (ja) | 1994-08-12 | 1994-08-12 | 表示駆動装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5642127A (ja) |
| JP (1) | JP3165594B2 (ja) |
| KR (1) | KR0148094B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101584259B (zh) * | 2007-01-29 | 2011-09-14 | 住友电木株式会社 | 层叠体、基板的制造方法、基板及半导体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3367808B2 (ja) * | 1995-06-19 | 2003-01-20 | シャープ株式会社 | 表示パネルの駆動方法および装置 |
| JP3277106B2 (ja) * | 1995-08-02 | 2002-04-22 | シャープ株式会社 | 表示装置の駆動装置 |
| KR100486233B1 (ko) * | 1998-02-19 | 2005-06-16 | 삼성전자주식회사 | 액정표시장치의계조선택장치 |
| JP3472473B2 (ja) | 1998-03-25 | 2003-12-02 | シャープ株式会社 | 液晶パネルの駆動方法および液晶表示装置 |
| JP3469116B2 (ja) | 1999-01-28 | 2003-11-25 | シャープ株式会社 | 表示用駆動装置およびそれを用いた液晶モジュール |
| JP3647666B2 (ja) | 1999-02-24 | 2005-05-18 | シャープ株式会社 | 表示素子用駆動装置及びそれを用いた表示モジュール |
| US6674413B2 (en) | 2000-03-30 | 2004-01-06 | Matsushita Electric Industrial Co., Ltd. | Display control apparatus |
| US6956550B2 (en) * | 2003-02-05 | 2005-10-18 | Giantplus Technology Co., Ltd. | Drive module of liquid crystal panel |
| KR100755560B1 (ko) * | 2003-03-10 | 2007-09-06 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시장치의 기준전압 발생기 |
| JP2007108457A (ja) * | 2005-10-14 | 2007-04-26 | Nec Electronics Corp | 表示装置、データドライバｉｃ、ゲートドライバｉｃ、及び走査線駆動回路 |
| JP2008233123A (ja) | 2007-03-16 | 2008-10-02 | Sony Corp | 表示装置 |
| DE102018123045A1 (de) * | 2018-09-19 | 2020-03-19 | Fte Automotive Gmbh | Elektrischer Kupplungsaktuator mit Getriebelagerplatte |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229761A (en) * | 1989-12-28 | 1993-07-20 | Casio Computer Co., Ltd. | Voltage generating circuit for driving liquid crystal display device |
| US5227790A (en) * | 1991-01-31 | 1993-07-13 | Oki Electric Industry Co., Ltd. | Cascaded drive units having low power consumption |
| EP0499979A3 (en) * | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| JP2743683B2 (ja) * | 1991-04-26 | 1998-04-22 | 松下電器産業株式会社 | 液晶駆動装置 |
-
1994
- 1994-08-12 JP JP19030694A patent/JP3165594B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-06 US US08/471,444 patent/US5642127A/en not_active Expired - Lifetime
- 1995-06-07 KR KR1019950015323A patent/KR0148094B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101584259B (zh) * | 2007-01-29 | 2011-09-14 | 住友电木株式会社 | 层叠体、基板的制造方法、基板及半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960008666A (ko) | 1996-03-22 |
| JPH0854602A (ja) | 1996-02-27 |
| US5642127A (en) | 1997-06-24 |
| KR0148094B1 (ko) | 1998-09-15 |
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