JPH07199157A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH07199157A JPH07199157A JP5354092A JP35409293A JPH07199157A JP H07199157 A JPH07199157 A JP H07199157A JP 5354092 A JP5354092 A JP 5354092A JP 35409293 A JP35409293 A JP 35409293A JP H07199157 A JPH07199157 A JP H07199157A
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- JP
- Japan
- Prior art keywords
- liquid crystal
- potential
- pixel
- pixel electrode
- display device
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Abstract
(57)【要約】
【目的】 液晶表示装置において、画素における電位の
保持特性を高め、さらに走査線の電位変化によって保持
電位が変化しない構成を提供する。 【構成】 走査線の信号によって、信号線の電位をデジ
タル記憶回路に取込み、一定の期間電位を保持する。そ
して、デジタル記憶回路が保持状態である限り、画素電
極にはハイ電圧またはロウ電圧が与えられ、画素電極に
おける電位の保持特性を高める。
保持特性を高め、さらに走査線の電位変化によって保持
電位が変化しない構成を提供する。 【構成】 走査線の信号によって、信号線の電位をデジ
タル記憶回路に取込み、一定の期間電位を保持する。そ
して、デジタル記憶回路が保持状態である限り、画素電
極にはハイ電圧またはロウ電圧が与えられ、画素電極に
おける電位の保持特性を高める。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
の液晶表示装置、とくにデジタル諧調表示の液晶表示装
置に関する。
の液晶表示装置、とくにデジタル諧調表示の液晶表示装
置に関する。
【０００２】
【従来の技術】従来のデジタル諧調のアクティブマトリ
クス型の液晶表示装置としては、日経ＢＰ社刊「フラッ
トパネルディスプレイ９１ １７３頁〜１８０頁」に記
載されているものなどが標準的である。
クス型の液晶表示装置としては、日経ＢＰ社刊「フラッ
トパネルディスプレイ９１ １７３頁〜１８０頁」に記
載されているものなどが標準的である。
【０００３】第２図は従来の液晶表示装置の例である。
アクティブマトリクス型の液晶表示装置は大まかに画素
マトリクス部、信号線駆動回路、走査線駆動回路の３つ
に分割できる。以下、図面に基づき動作を説明する。
アクティブマトリクス型の液晶表示装置は大まかに画素
マトリクス部、信号線駆動回路、走査線駆動回路の３つ
に分割できる。以下、図面に基づき動作を説明する。
【０００４】画素マトリクスは信号線と走査線をマトリ
クス状に配置し、その交点部分に画素ＴＦＴを配置し、
画素ＴＦＴのゲートは走査線に、ソースは信号線に、ド
レインは画素電極に接続している。また、一般に画素電
極と対向電極の間の液晶容量は大きな値をとりえないた
め、画素電極の近傍に電荷を保持する保持容量を配置す
ることが行われる。走査線にＴＦＴのスレッショルド電
圧を越える電圧が印加され、ＴＦＴがオンすると、ＴＦ
Ｔのドレインとソースはショート状態となり、信号線の
電圧が画素電極に印加され液晶と保持容量に充電され
る。ＴＦＴがオフになるとドレインは開放状態となり、
液晶と保持容量に蓄えられた電荷は次にＴＦＴがオンす
るまで保持される。
クス状に配置し、その交点部分に画素ＴＦＴを配置し、
画素ＴＦＴのゲートは走査線に、ソースは信号線に、ド
レインは画素電極に接続している。また、一般に画素電
極と対向電極の間の液晶容量は大きな値をとりえないた
め、画素電極の近傍に電荷を保持する保持容量を配置す
ることが行われる。走査線にＴＦＴのスレッショルド電
圧を越える電圧が印加され、ＴＦＴがオンすると、ＴＦ
Ｔのドレインとソースはショート状態となり、信号線の
電圧が画素電極に印加され液晶と保持容量に充電され
る。ＴＦＴがオフになるとドレインは開放状態となり、
液晶と保持容量に蓄えられた電荷は次にＴＦＴがオンす
るまで保持される。
【０００５】第３図に４諧調の信号線駆動回路の例を示
す。ここでは４諧調の場合を説明するが諧調数が異なる
場合でも基本動作は同じである。デジタル諧調信号は入
力端子３０２、３０３よりシフトレジスタ３１０、３１
１に入力される。シフトレジスタ３１０、３１１の出力
は次の段のシフトレジスタ３１２、３１３およびラッチ
回路３１４、３１５に入力され、ラッチ回路は一定期間
データの保持を行う。この保持期間は入力端子３０４に
入力される水平同期信号によってきまる。ラッチ回路の
出力信号はデコーダ３１６に入力され２ビットのデジタ
ル信号はこのデコーダによって４つの電圧選択信号に変
換される。この電圧選択信号によってスイッチトランジ
スタ３１７〜３２０のいずれかが選択され、諧調電圧線
３０５〜３０８のいずれかの電位が信号線９に伝達され
る。
す。ここでは４諧調の場合を説明するが諧調数が異なる
場合でも基本動作は同じである。デジタル諧調信号は入
力端子３０２、３０３よりシフトレジスタ３１０、３１
１に入力される。シフトレジスタ３１０、３１１の出力
は次の段のシフトレジスタ３１２、３１３およびラッチ
回路３１４、３１５に入力され、ラッチ回路は一定期間
データの保持を行う。この保持期間は入力端子３０４に
入力される水平同期信号によってきまる。ラッチ回路の
出力信号はデコーダ３１６に入力され２ビットのデジタ
ル信号はこのデコーダによって４つの電圧選択信号に変
換される。この電圧選択信号によってスイッチトランジ
スタ３１７〜３２０のいずれかが選択され、諧調電圧線
３０５〜３０８のいずれかの電位が信号線９に伝達され
る。
【０００６】第４図に走査線駆動回路の例を示す。走査
線駆動回路はシフトレジスタとＮＡＮＤ回路、インバー
タ型バッファによって構成され、垂直同期信号に同期し
たスタートパルスと水平同期信号に同期したクロックを
入力し、順次走査線を駆動していく。
線駆動回路はシフトレジスタとＮＡＮＤ回路、インバー
タ型バッファによって構成され、垂直同期信号に同期し
たスタートパルスと水平同期信号に同期したクロックを
入力し、順次走査線を駆動していく。
【０００７】
【発明が解決しようとする問題点】前述した従来の液晶
表示装置には以下に示すような２つの問題点があった。
第一の問題点はＴＦＴがオフ状態のときにおいて、ドレ
イン〜ソース間にリーク電流が流れ、画素の電荷が放電
し電位が変動することである。
表示装置には以下に示すような２つの問題点があった。
第一の問題点はＴＦＴがオフ状態のときにおいて、ドレ
イン〜ソース間にリーク電流が流れ、画素の電荷が放電
し電位が変動することである。
【０００８】一般的なＮチャンネルＴＦＴのドレイン電
流、ゲート電圧特性を第５図に示す。第５図からわかる
ように、ゲート電圧がマイナスのときでもドレインには
電流画流れている。この電流によって電荷の放電が発生
する。ＮチャンネルのＴＦＴで説明をおこなったがＰチ
ャンネルＴＦＴでも同様である。
流、ゲート電圧特性を第５図に示す。第５図からわかる
ように、ゲート電圧がマイナスのときでもドレインには
電流画流れている。この電流によって電荷の放電が発生
する。ＮチャンネルのＴＦＴで説明をおこなったがＰチ
ャンネルＴＦＴでも同様である。
【０００９】通常、画素の書き込み周期は１００Ｈｚ以
下であるため、保持時間は１０ｍｓｅｃ以上となる。な
るべく長く保持時間をとるため、液晶と並列に保持容量
２４１をつけることが一般的であるが液晶と保持容量を
あわせて０．１ｐＦ〜０．２ｐＦまでしかできない。画
素の保持時間を１６．６ｍｓｅｃ（６０Ｈｚ）、液晶に
かかる電圧を５Ｖ、保持率を９９％、容量を０．２ｐＦ
とすると、許容されるＴＦＴのリーク電流は ５×（１−０．９９）×０．２ｐＦ／１６．６ｍｓｅｃ
＝０．６ｐＡ となり、この値を使用温度範囲、ＴＦＴのばらつきをふ
くめて実現するのは困難であるため、画素の電荷は放電
され、画質の劣化をまねいていた。
下であるため、保持時間は１０ｍｓｅｃ以上となる。な
るべく長く保持時間をとるため、液晶と並列に保持容量
２４１をつけることが一般的であるが液晶と保持容量を
あわせて０．１ｐＦ〜０．２ｐＦまでしかできない。画
素の保持時間を１６．６ｍｓｅｃ（６０Ｈｚ）、液晶に
かかる電圧を５Ｖ、保持率を９９％、容量を０．２ｐＦ
とすると、許容されるＴＦＴのリーク電流は ５×（１−０．９９）×０．２ｐＦ／１６．６ｍｓｅｃ
＝０．６ｐＡ となり、この値を使用温度範囲、ＴＦＴのばらつきをふ
くめて実現するのは困難であるため、画素の電荷は放電
され、画質の劣化をまねいていた。
【００１０】第二の問題点はＴＦＴの動作において、走
査線電位が高電位から低電位に、または、低電位から高
電位に変化するとき、ＴＦＴのゲート、ドレイン間の容
量によってドレイン電位が以下に示す△Ｖだけ走査線電
位が変化する方向へ引き込まれることである。 △Ｖ＝Ｖ×Ｃｇｄ／（Ｃｇｄ＋Ｃｌｃ＋Ｃｓｔｇ） ここで、Ｖは走査線電位の変動幅 ＣｇｄはＴＦＴのゲートドレイン間の容量値 Ｃｌｃは液晶の容量値 Ｃｓｔｇは保持容量の容量値 この現象によって、第６図に示すように画素電極の電位
は中心より下側にずれてしまい液晶の劣化をまねいてい
た。
査線電位が高電位から低電位に、または、低電位から高
電位に変化するとき、ＴＦＴのゲート、ドレイン間の容
量によってドレイン電位が以下に示す△Ｖだけ走査線電
位が変化する方向へ引き込まれることである。 △Ｖ＝Ｖ×Ｃｇｄ／（Ｃｇｄ＋Ｃｌｃ＋Ｃｓｔｇ） ここで、Ｖは走査線電位の変動幅 ＣｇｄはＴＦＴのゲートドレイン間の容量値 Ｃｌｃは液晶の容量値 Ｃｓｔｇは保持容量の容量値 この現象によって、第６図に示すように画素電極の電位
は中心より下側にずれてしまい液晶の劣化をまねいてい
た。
【００１１】本発明の液晶表示装置はこのような２つの
問題点を解決するものであり、その目的とするところ
は、保持時間の長さに関わらず保持が可能であり、且
つ、走査線の電位変化によって保持電位が変化しない液
晶表示装置を提供することにある。
問題点を解決するものであり、その目的とするところ
は、保持時間の長さに関わらず保持が可能であり、且
つ、走査線の電位変化によって保持電位が変化しない液
晶表示装置を提供することにある。
【００１２】
【問題を解決するための手段】本発明の液晶表示装置
は、諧調表示方式を時間諧調方式として、画素に印加さ
れる電圧は二値のみとし、且つ、一つの画素について、
一つのデジタル記憶回路を有し、その出力に画素電極を
接続している。
は、諧調表示方式を時間諧調方式として、画素に印加さ
れる電圧は二値のみとし、且つ、一つの画素について、
一つのデジタル記憶回路を有し、その出力に画素電極を
接続している。
【００１３】
【作用】本発明では、走査線の信号によって、信号線の
電位をデジタル記憶回路に取り込み、一定の期間電位を
保持している。画素電極はデジタル記憶回路の出力に接
続されているため、記憶回路が保持状態である限り、デ
ジタル記憶回路のハイ電位またはロウ電位が与えられ
る。
電位をデジタル記憶回路に取り込み、一定の期間電位を
保持している。画素電極はデジタル記憶回路の出力に接
続されているため、記憶回路が保持状態である限り、デ
ジタル記憶回路のハイ電位またはロウ電位が与えられ
る。
【００１４】
【実施例】第１図に本発明の実施例をしめす。時間諧調
方式では第７図に示すように時間的に白黒を切り替え中
間調をだす方式である。この実施例の信号線駆動回路の
動作について説明する。時間変調されたデジタル諧調信
号は入力端子１０２よりシフトレジスタ１０９に入力さ
れる、シフトレジスタ１０９の出力は次の段のシフトレ
ジスタ１１０およびラッチ回路１１１に入力され、ラッ
チ回路１１１は一定期間はデータの保持を行う。この保
持期間は入力端子１０３に入力される水平同期信号によ
ってきまる。ラッチ回路１１１、１１２の出力はインバ
ータ形式のバッファ回路１１３、１１４、１１５、１１
６を介して信号線１０６、１０７に出力される。信号線
のデータは走査線信号によって各画素電極の近傍に配置
されたデジタル記憶回路１１７、１１８、１１９、１２
０にとりこまれる。この記憶状態は次に走査線信号がく
るまで保持される。
方式では第７図に示すように時間的に白黒を切り替え中
間調をだす方式である。この実施例の信号線駆動回路の
動作について説明する。時間変調されたデジタル諧調信
号は入力端子１０２よりシフトレジスタ１０９に入力さ
れる、シフトレジスタ１０９の出力は次の段のシフトレ
ジスタ１１０およびラッチ回路１１１に入力され、ラッ
チ回路１１１は一定期間はデータの保持を行う。この保
持期間は入力端子１０３に入力される水平同期信号によ
ってきまる。ラッチ回路１１１、１１２の出力はインバ
ータ形式のバッファ回路１１３、１１４、１１５、１１
６を介して信号線１０６、１０７に出力される。信号線
のデータは走査線信号によって各画素電極の近傍に配置
されたデジタル記憶回路１１７、１１８、１１９、１２
０にとりこまれる。この記憶状態は次に走査線信号がく
るまで保持される。
【００１５】第８図は画素領域およびデジタル記憶回路
の例である。このデジタル記憶回路はＴＦＴ８０７、８
０８とＴＦＴ８０９、８１０で構成されるインバータを
二つ組合わせたもので、ＴＦＴ８０６がオンすると記憶
回路と信号線がショートされ、データがとりこまれる。
記憶回路の出力は直接画素電極に接続されているため、
画素電極の電位は記憶回路の電源電位の高電位側もしく
は低電位側のいずれか一方の電位に固定される。このよ
うに画素の電位は従来例のように容量に蓄電し、電位を
保持するのではなく、記憶回路のデータで保持を行うた
め、画素ＴＦＴのリーク電流による電位変動やＴＦＴオ
フによる電位変動は発生せず、画質の向上がみこめる。
の例である。このデジタル記憶回路はＴＦＴ８０７、８
０８とＴＦＴ８０９、８１０で構成されるインバータを
二つ組合わせたもので、ＴＦＴ８０６がオンすると記憶
回路と信号線がショートされ、データがとりこまれる。
記憶回路の出力は直接画素電極に接続されているため、
画素電極の電位は記憶回路の電源電位の高電位側もしく
は低電位側のいずれか一方の電位に固定される。このよ
うに画素の電位は従来例のように容量に蓄電し、電位を
保持するのではなく、記憶回路のデータで保持を行うた
め、画素ＴＦＴのリーク電流による電位変動やＴＦＴオ
フによる電位変動は発生せず、画質の向上がみこめる。
【００１６】また、液晶素子は直流電圧を長期にわたり
印加すると劣化が発生するため、本実施例ではデジタル
記憶回路の電源電位８０３、８０４をその出力振幅と同
じ振幅にて、且つ特定周波数（垂直同期周波数など）で
駆動し、液晶に加わる電圧が平均的には０になるように
している。この関係を第１０図にしめす。
印加すると劣化が発生するため、本実施例ではデジタル
記憶回路の電源電位８０３、８０４をその出力振幅と同
じ振幅にて、且つ特定周波数（垂直同期周波数など）で
駆動し、液晶に加わる電圧が平均的には０になるように
している。この関係を第１０図にしめす。
【００１７】第９図は記憶回路の第二の例である。ＴＦ
Ｔ９０８、９１０と抵抗器９０７、９０９によってイン
バータを構成し、記憶回路を構成している。この例で
は、動作は前記した実施例と同様であるが、画素マトリ
クス内のＴＦＴの極性を一種類のみにすることが可能で
ある。
Ｔ９０８、９１０と抵抗器９０７、９０９によってイン
バータを構成し、記憶回路を構成している。この例で
は、動作は前記した実施例と同様であるが、画素マトリ
クス内のＴＦＴの極性を一種類のみにすることが可能で
ある。
【００１８】
【発明の効果】以上説明したように、本発明は諧調表示
方式を時間諧調表示方式とし、且つ、一つの画素電極に
対して、一つずつのデジタル記憶装置により電位をあた
えることができ、画素電極の電位を一定にできるという
効果がある、またそれによって、画質の向上をはかると
いう効果がある。
方式を時間諧調表示方式とし、且つ、一つの画素電極に
対して、一つずつのデジタル記憶装置により電位をあた
えることができ、画素電極の電位を一定にできるという
効果がある、またそれによって、画質の向上をはかると
いう効果がある。
【図１】 本発明の液晶表示装置の信号線駆動回路の実
施例を示す。
施例を示す。
【図２】 アクティブマトリクス型液晶表示装置のブロ
ック図を示す。
ック図を示す。
【図３】 従来の信号線駆動回路の例を示す。
【図４】 走査線駆動回路の例を示す。
【図５】 ＴＦＴのドレイン電流、ゲート電圧特性を示
す。
す。
【図６】 画素の保持特性を示す。
【図７】 時間諧調の動作を示す。
【図８】 画素及びデジタル記憶回路の実施例を示す。
【図９】 画素及びデジタル記憶回路の実施例を示す。
【図１０】デジタル記憶回路電源電圧および液晶電圧特
性を示す。 クロック入力端子 ：１０１ スタートパルス入力端子 ：１０２ 水平同期信号入力端子 ：１０３ 走査線 ：１０４、１０
５ 信号線 ：１０６、１０
７ 対向電極接続端子 ：１０８ シフトレジスタ ：１０９、１１
０ ラッチ回路 ：１１１、１１
２ インバータ型バッファ ：１１３〜１１
６ デジタル記憶回路 ：１１７〜１２
０ 液晶 ：１２１〜１２
４ 画素マトリクス ：２００ 信号線 ：２０１〜２０
３ 走査線 ：２０４〜２０
６ ＴＦＴ ：２０７〜２１
０ 液晶 ：２１１〜２１
４ 保持容量 ：２１５〜２１
８ クロック入力端子 ：３０１ スタートパルス入力端子 ：３０２、３０
３ 水平同期信号入力端子 ：３０４ 諧調電圧端子 ：３０５〜３０
８ 信号線接続端子 ：３０９ シフトレジスタ ：３１０〜３１
３ ラッチ回路 ：３１４、３１
５ デコーダー ：３１６ ＴＦＴ ：３１７〜３２
０ クロック入力端子 ：４０１ スタートパルス入力端子 ：４０２ ＮＡＮＤ ：４０３、４０
４ インバータ型バッファ ：４０５、４０
６ 走査線接続端子 ：４０７、４０
８ 走査線 ：８０１ 信号線 ：８０２ 記憶回路電源端子 ：８０３、８０
４ 対向電極端子 ：８０５ ＴＦＴ ：８０６〜８１
０ 液晶 ：８１１ 走査線 ：９０１ 信号線 ：９０２ 記憶回路電源端子 ：９０３、９０
４ 対向電極端子 ：９０５ ＴＦＴ ：９０６、９０
８、９１０ 液晶 ：９１１ 抵抗器 ：９０７、９０
９
性を示す。 クロック入力端子 ：１０１ スタートパルス入力端子 ：１０２ 水平同期信号入力端子 ：１０３ 走査線 ：１０４、１０
５ 信号線 ：１０６、１０
７ 対向電極接続端子 ：１０８ シフトレジスタ ：１０９、１１
０ ラッチ回路 ：１１１、１１
２ インバータ型バッファ ：１１３〜１１
６ デジタル記憶回路 ：１１７〜１２
０ 液晶 ：１２１〜１２
４ 画素マトリクス ：２００ 信号線 ：２０１〜２０
３ 走査線 ：２０４〜２０
６ ＴＦＴ ：２０７〜２１
０ 液晶 ：２１１〜２１
４ 保持容量 ：２１５〜２１
８ クロック入力端子 ：３０１ スタートパルス入力端子 ：３０２、３０
３ 水平同期信号入力端子 ：３０４ 諧調電圧端子 ：３０５〜３０
８ 信号線接続端子 ：３０９ シフトレジスタ ：３１０〜３１
３ ラッチ回路 ：３１４、３１
５ デコーダー ：３１６ ＴＦＴ ：３１７〜３２
０ クロック入力端子 ：４０１ スタートパルス入力端子 ：４０２ ＮＡＮＤ ：４０３、４０
４ インバータ型バッファ ：４０５、４０
６ 走査線接続端子 ：４０７、４０
８ 走査線 ：８０１ 信号線 ：８０２ 記憶回路電源端子 ：８０３、８０
４ 対向電極端子 ：８０５ ＴＦＴ ：８０６〜８１
０ 液晶 ：８１１ 走査線 ：９０１ 信号線 ：９０２ 記憶回路電源端子 ：９０３、９０
４ 対向電極端子 ：９０５ ＴＦＴ ：９０６、９０
８、９１０ 液晶 ：９１１ 抵抗器 ：９０７、９０
９
Claims (1)
- 【請求項１】第一の絶縁表面を有する基板上にマトリク
ス状に配置された画素電極と信号線と走査線を備え、第
二の絶縁表面を有する基板上に対向電極を備え、前記第
一の基板と前記第二の基板との間に液晶を有した時間諧
調方式の液晶表示装置において、一つの画素電極にたい
して、薄膜トランジスタで構成され、画素電極にその出
力を接続したデジタル記憶回路を一つずつを有し、且
つ、前記デジタル記憶回路の電源電位をその出力論理振
幅と同等の振幅で交流駆動することを特徴とした液晶表
示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35409293A JP3160143B2 (ja) | 1993-12-27 | 1993-12-27 | 液晶表示装置 |
| US08/362,881 US5798746A (en) | 1993-12-27 | 1994-12-23 | Liquid crystal display device |
| KR1019940037106A KR100287953B1 (ko) | 1993-12-27 | 1994-12-27 | 액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35409293A JP3160143B2 (ja) | 1993-12-27 | 1993-12-27 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07199157A true JPH07199157A (ja) | 1995-08-04 |
| JP3160143B2 JP3160143B2 (ja) | 2001-04-23 |
Family
ID=18435240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35409293A Expired - Lifetime JP3160143B2 (ja) | 1993-12-27 | 1993-12-27 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3160143B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975298B2 (en) | 2003-04-04 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and driving method of the same |
| KR100624158B1 (ko) * | 1996-09-27 | 2006-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 개인 통신장치 |
| US7408534B2 (en) | 1998-06-17 | 2008-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Reflective type semiconductor display device |
| JP2012088736A (ja) * | 2000-09-18 | 2012-05-10 | Sanyo Electric Co Ltd | 表示装置 |
-
1993
- 1993-12-27 JP JP35409293A patent/JP3160143B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100624158B1 (ko) * | 1996-09-27 | 2006-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 개인 통신장치 |
| US7268777B2 (en) | 1996-09-27 | 2007-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of fabricating the same |
| US7408534B2 (en) | 1998-06-17 | 2008-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Reflective type semiconductor display device |
| JP2012088736A (ja) * | 2000-09-18 | 2012-05-10 | Sanyo Electric Co Ltd | 表示装置 |
| US6975298B2 (en) | 2003-04-04 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device and driving method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3160143B2 (ja) | 2001-04-23 |
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