JP3579947B2 - 液晶表示装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、アクティブマトリクス型液晶表示装置及びその駆動方法に関する。
【0002】
【従来の技術】
アクティブマトリクス型液晶表示装置の駆動方法としては種々のものが知られており、それを実現する駆動回路の構成も多種多様である。それらのうち現在主流である駆動回路には、大別して点順次方式と線順次方式によるものとがある。それらは、液晶に信号を書き込むタイミングの違いにより区別される。ある1つの走査線に書き込み−保持状態を制御される複数の液晶に一斉に信号が書き込まれるものを線順次方式と称し、該複数の液晶に順次信号が書き込まれるものを点順次方式と称する。点順次方式の駆動回路は主に対角10cm以下の小型の液晶表示装置に用いられることが多く、対角10cm以上の中型〜大型の液晶表示装置には線順次方式の駆動回路が用いられることが多い。線順次方式の駆動回路は例えば、フラットパネルディスプレイ1991『ドライバLSIの課題は低電圧単一電源化で解決』(1991年11月26日、日経BP社出版、p168〜p172)に記されている。
【0003】
図2には、信号線駆動回路に線順次方式の駆動回路を用いたアクティブマトリクス型液晶表示装置の構成例を示す。TFT−LCDパネル201は、信号線駆動回路206と走査線駆動回路207と画素マトリクス202とから構成される。さらに、信号線駆動回路はシフトレジスタSRXとレベルシフタLSXとサンプル・ホールド回路SHとから構成され、走査線駆動回路207はシフトレジスタSRYとレベルシフタLSYとから構成される。また、画素マトリクス202は、n本の走査線G1,G2・・・Gnと、m本の信号線S1,S2・・・Smと、該走査線と該信号線との交点に薄膜トランジスタ素子203、液晶素子204及び保持容量205とを設けて構成される。信号線駆動回路206は信号線S1,S2・・・Smに映像信号VIDEOを入力する目的で設けられ、走査線駆動回路207は走査線G1,G2・・・Gmに接続された薄膜トランジスタ素子203の導通−非導通状態を制御する目的で設けられている。
【0004】
図2に示す液晶表示装置の駆動方法の一例について説明する。まず、第1のクロックXCLKに同期するシフトレジスタSRXにより第1の信号XINが出力Bit1,Bit2・・・Bitmに順次転送される。出力Bit1,Bit2・・・Bitmに時系列的に出力された信号はレベルシフタLSXにより電圧のレベルシフトが行われ、サンプル・ホールド回路SHにおいて映像信号VIDEOのサンプルのタイミングを制御する信号として用いられる。該映像信号は、サンプル・ホールド回路SHに一旦時系列的にサンプルされた後、出力イネーブル信号ENBLの信号出力と同時に信号線S1,S2・・・Smに書き込まれる。このとき走査線駆動回路207は、第2のクロックCLYに同期するシフトレジスタSRYと該シフトレジスタの出力電圧をレベルシフトするレベルシフタLSYとにより、ある1つの走査線、例えば走査線G1に接続された薄膜トランジスタ群だけを導通状態にする選択信号を出力する。導通状態となった該薄膜トランジスタ群は、信号線駆動回路206から信号線S1,S2・・・Smに出力されている該映像信号を各々の画素毎に設けられた液晶素子及び保持容量に伝える。以下、走査線G2・・・Gnについてこれを繰り返すことにより、各画素の液晶素子に該映像信号を書き込むことができる。以上の方法を用いて、さらに液晶素子の電気光学特性を利用することで任意の表示画面を得ることができる。
【0005】
この液晶表示装置に用いるシフトレジスタSRX及びSRYは、例えば図5に示される回路から構成される。図5(a)はD−フリップ・フロップを用いたもので、図5(b)はクロックド・インバータとANDゲートを用いたものである。前者のD−フリップ・フロップを用いたシフトレジスタではクロックCLKaの1クロックで1ビット分のシフト動作が行われ、後者のシフトレジスタではクロックCLKbの1/2クロックで1ビット分のシフト動作が行われる。前記シフトレジスタSRX及びSRYが、MOSFET等で構成されている場合は前者の構成がよく用いられ、薄膜トランジスタで構成されている場合は後者の構成を用いることが多い。
【0006】
さて、図2のTFT−LCDパネル201を駆動するのに必要な各制御信号または映像信号は、図3に示すTFT−LCDユニット309内で生成または変調されて得られる。TFT−LCDユニット301には、外部クロック信号ECLKと水平同期信号HSYNCと垂直同期信号VSYNCと映像原信号310とが入力されている。出力イネーブル信号ENBLは、水平同期信号HSYNCと第1のクロックXCLKとを用いてENBL生成回路305で生成される。該ENBL生成回路は、例えば、該水平同期信号でリセットした後、第1のクロックXCLKのパルス数をカウントするカウンタ回路と、該カウンタ回路によるカウント値が設定値に達したときパルス信号を出力するパルス出力回路とから構成される。また、前記サンプル・ホールド回路のリセット動作に必要なリセット信号RSTも該出力イネーブル信号と同様に生成される。
【0007】
ここで、上記の構成の液晶表示装置のうち該信号線駆動回路を抜き出し、その動作について更に説明を加える。図4は信号線駆動回路206の構成を説明する図である。第1のクロックXCLKに同期して第1の信号XINを順次出力Bit1,Bit2・・・Bitmに転送するシフトレジスタSRXと、該シフトレジスタの出力の電圧レベルをシフトするレベルシフタLSXとにより出力される信号は、アナログ・スイッチASW1,1,ASW2,1・・・ASWm,1の導通状態を制御する。このとき、該アナログ・スイッチを順次オン・オフすることによりサンプル容量CSPLに、各々の信号線S1,S2・・・Smに対応した映像信号VIDEOを取り込むことができる。その後、出力イネーブル信号ENBLに選択パルスが出力されると、該出力イネーブル信号に導通状態を制御されるアナログ・スイッチ群ASW1,2,ASW2,2・・・ASWm,2が導通状態となり、該サンプル容量にサンプルされた映像信号はホールド容量CHLDに転送される。このとき、該サンプル容量から該ホールド容量への映像信号の転送は容量結合によって行われるため、転送前の該ホールド容量の電圧が各信号線単位毎に異なっていたのでは正確な転送ができない。そこで転送前に該ホールド容量のリセットを行うため、リセット信号RSTに導通状態を制御されるリセット・スイッチ群RSW1,RSW2・・・RSW3により総ての該ホールド容量を、例えば接地電圧等の固定電圧を予め印加しておく。さて次に、アナログ・バッファB1,B2・・・Bmは該ホールド容量に転送された映像信号をバッファリングして出力する。該選択パルスの出力が終了するとともに該アナログ・スイッチ群は不通状態となるため、該ホールド容量と該サンプル容量とは電気的に絶縁される。この状態から再び該サンプル容量への映像信号のサンプルが行われる。以降、これを繰り返すことによって各信号線に任意の映像信号を供給することができる。
【0008】
このような駆動方法を用いることによって、出力イネーブル信号の選択パルスが出力されている期間を除く1水平走査期間の殆どの期間を信号線への映像信号の書き込みに使うことができる。これにより、信号線または画素の負荷に対する信号線駆動回路の駆動能力が向上し、表示対角が30cm以上の大面積TFT−LCDも実現可能となったのである。
【0009】
【発明が解決しようとする課題】
従来のアクティブマトリクス型液晶表示装置において、出力イネーブル信号等のラッチ信号は、画素マトリクスと同一基板上に形成される静電気保護回路によって遅延してしまい、タイミングを正確に決定できないことがあった。静電気保護回路は、信号の時間的精度の面から見ると明らかに邪魔だが、画素マトリクスと同一基板上に形成される例えば走査線駆動回路や信号線駆動回路等を静電気の放電による破壊から守るという点で極めて効果の大きいものである。静電気保護回路を設けない場合、製造工程での歩留まりは顕著に減少する。
【0010】
そこで従来は、負荷駆動能力の大きい信号源を用いて出力イネーブル信号などのラッチ信号を得ていた。このような信号源は電流駆動能力を増したものが多く、装置の消費電力を増やすことになる。また、駆動能力をむやみに増すと信号波形が歪み、オーバー・シュート等による誤動作の問題を引き起こす。これらから最新のアクティブマトリクス型液晶表示装置では、出力イネーブル信号等のラッチ信号の時間的精度を保証するのが困難になりつつある。
【0011】
本発明は上記の課題を解決する。
【0012】
【課題を解決するための手段】
本発明は、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型表示装置において、該信号線駆動回路は、信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした信号を保持するホールド手段と、を有し、該サンプル手段は、信号をサンプルするタイミングを規定するラッチ信号をクロック信号から生成するサンプル・ラッチ生成手段と、サンプルされる信号を該ラッチ信号に応じて保持するサンプル保持手段とから構成され、該信号線駆動回路は、さらに該ホールド手段を制御する制御信号を該クロック信号に基づいて生成する制御手段を有し、一水平走査期間内における該クロック信号の周波数を液晶表示装置の仕様あるいは特性に応じて変更可能に構成してなることにより、上記課題を解決する。
【0017】
さらに、該信号線駆動回路は該ホールド手段をリセットするリセット手段を有し、該制御手段は、該サンプル・ラッチ制御手段において転送された信号を入力して該クロック信号に応じて転送して、該リセット手段により該ホールド手段をリセットする制御信号を生成し、該転送された信号をさらに該クロック信号に応じて転送して、該ホールド手段を制御する制御信号を生成することにより、上記課題を解決する。
【0030】
【実施例】
本発明の実施例について図面を用いて説明する。
【0031】
(第1の実施例)
図1は、第1の実施例を用いたアクティブマトリクス型液晶表示装置を構成するアクティブマトリクス・パネルの信号線駆動回路の一例を説明する図である。該信号線駆動回路は画素マトリクスと同一の基板上に形成される。
【0032】
シフトレジスタSRは、選択信号XINをBit1,Bit2・・・Bitmの各ビット出力に転送し、サンプル・スイッチ群SW1,1,SW2,1・・・SWm,1を時系列的にオン・オフするために設ける。該シフトレジスタと該サンプル・スイッチ群との間にはレベルシフタLSが介在しており、該レベルシフタは、該シフトレジスタのビット出力の電圧レベルまたは電流レベルを該サンプル・スイッチ群がオン・オフ動作をするのに十分なレベルに引き上げるまたは押し下げるために用いられる。但し、該シフトレジスタのビット出力が該サンプル・スイッチ群をオン・オフするのに十分なレベルであるならば、該レベルシフタは不要である。該サンプル・スイッチ群が時系列的にオン・オフすることによって映像信号VIDEOはサンプル容量C1,1,C2,1・・・Cm,1に順次サンプルされ、該サンプル容量には該映像信号に応じた電圧値が各々保持される。このとき該サンプル容量とホールド容量C1,2,C2,2・・・Cm,2との間に設けるホールド・スイッチ群SW1,2,SW2,2・・・SWm,2は、ホールド・スイッチ制御回路からの制御信号に基づいてオフしている。該サンプル容量に保持された電圧値は、最終的にはアナログ・バッファB1,B2・・・Bmにより増幅または緩衝されて信号線S1,S2・・・Smに出力されるのだが、この過程が従来技術と本発明とで大きく異なる。
【0033】
図4に示す従来技術によれば、TFT−LCDパネルの外から供給される出力イネーブル信号ENBLが入力されるのに伴って、サンプル容量CSPLに保持された電圧値はホールド容量CHLDに転送され、アナログ・バッファB1,B2・・・Bmは該ホールド容量に転送された電圧値を増幅または緩衝して信号線に出力する。これに対し本発明では、この出力イネーブル信号ENBLに相当する信号を、複雑な回路構成を必要とせずにアクティブマトリクス・パネルの内部で生成することができる。以下、再び図1を用いて本発明の説明を続ける。
【0034】
さて前述の通り、サンプル容量C1,1,C2,1・・・Cm,1には該映像信号に応じた電圧値が保持され続けているものとする。シフトレジスタSRのシフト動作を制御する制御クロックCLKは、同時に出力スイッチ制御回路101とリセット・スイッチ制御回路102とホールド・スイッチ制御回路103とに入力され、これら3つの制御回路の出力信号のタイミングを制御している。これら3つの制御回路は該シフトレジスタと等価な回路構成を有しており、さらに必要に応じて演算回路等を組み合わせた回路構成を有している。これら3つの制御回路の具体的回路構成については後述する。該シフトレジスタは、制御クロックCLKに同期して選択信号XINをBit1,Bit2・・・Bitmの各ビット出力に転送した後、該選択信号を出力スイッチ制御回路101に転送する。このとき、該出力スイッチ制御回路からは出力スイッチ群SW1,3,SW2,3・・・SWm,3をオフにする制御信号が出力され、アナログ・バッファB1,B2・・・Bmの出力端子と信号線S1,S2・・・Smとは電気的に絶縁される。
【0035】
次に、制御クロックCLKに同期して該出力スイッチ制御回路からリセット・スイッチ制御回路102に該選択信号が転送される。このとき該リセット・スイッチ制御回路からは、第1のリセット・スイッチ群SW1,4,SW2,4・・・SWm,4及び第2のリセット・スイッチ群SW1,5,SW2,5・・・SWm,5をオンにする制御信号が出力される。該第1のリセット・スイッチ群は、リセット信号線RSと該ホールド容量及び該アナログ・バッファの入力端子との間の導通状態を制御するように設けている。また、該第2のリセット・スイッチ群は、該リセット信号線と該アナログ・バッファの出力端子との間の導通状態を制御するように設けている。該第1のリセット・スイッチ群がオンすると、該ホールド容量には該リセット信号線に印加された電圧値がほぼ瞬時に書き込まれ、該ホールド容量は該電圧値にリセットされる。このとき同時に該ホールド容量に直結している該アナログ・バッファの入力端子も該電圧値にリセットされる。また、該第2のリセット・スイッチ群がオンすると、該アナログ・バッファの出力端子には該リセット信号線に印加された電圧値が書き込まれ、該アナログ・バッファの出力端子は該電圧値にリセットされる。該アナログ・バッファの入力端子のみならず出力端子をもリセットするのは、該アナログ・バッファのスルーレート以上に高速に出力を安定化させるためである。
【0036】
該ホールド容量及び該アナログ・バッファの入出力端子がリセットされた後、次に、該制御クロックに同期してリセット・スイッチ制御回路102からホールド・スイッチ制御回路103へと該選択信号が転送される。このとき同時に、該リセット・スイッチ制御回路は該第1のリセット・スイッチ群及び該第2のリセット・スイッチ群をオフにする制御信号を出力する。また、該ホールド・スイッチ制御回路はホールド・スイッチ群SW1,2,SW2,2・・・SWm,2をオンにする制御信号を出力する。これに伴って該ホールド・スイッチ群は導通状態となり、サンプル容量C1,1,C2,1・・・Cm,1に保持された電圧値はホールド容量C2,1,C2,2・・・Cm,2へとほぼ瞬時に転送される。該ホールド容量へ転送された電圧値は、該アナログ・バッファで増幅または緩衝されて該アナログ・バッファから出力されている。
【0037】
次に、該制御クロックに同期して該ホールド・スイッチ制御回路から出力スイッチ制御回路へと該選択信号が転送される。このとき、該ホールド・スイッチ制御回路は該ホールド・スイッチ群をオフにする信号を出力し、該サンプル容量から該ホールド容量への電圧値の転送を終了する。一方で、該出力スイッチ制御回路は該出力スイッチ群をオンにする制御信号を出力する。これにより該アナログ・バッファの出力端子と該信号線とが接続され、該アナログ・バッファで増幅または緩衝された電圧値が信号線へ出力されるようになる。該出力スイッチ制御回路が再びオフの制御信号を出力するまでの期間、即ち、該シフトレジスタが新たな選択信号XINをBit1,Bit2・・・Bitmの各ビットに転送して、新たな映像信号VIDEOを順次該サンプル容量にサンプルし終わるまでの期間、該アナログ・バッファの出力端子と該信号線は電気的に接続された状態が保たれ、該信号線への信号の書き込みが続けられることになる。以上の動作を繰り返すことにより、任意の映像信号を各信号線に転送することができ、アクティブマトリクス型液晶表示装置に映像を映し出すことができる。
【0038】
本発明を用いることにより、サンプル容量からホールド容量へ電圧値を転送するタイミングを制御する該出力イネーブル信号ENBLに相当する制御信号をTFT−LCDパネルの外部で作成する必要が無くなる。このためTFT−LCDパネルと外部回路とを接続するために用いる実装端子の数を減らすことができるので、実装工程数の減少や実装時の歩留まり向上等の利点がある。また、出力スイッチ制御回路とリセット・スイッチ制御回路及びホールド・スイッチ制御回路はシフトレジスタと等価の回路構成をしている、または、等価の回路構成をした部分を多く含んでいるため、回路設計の上ではシフトレジスタのビット数を多くするだけでこれら3つの制御回路の殆どの部分を設計することができる。このため、回路のレイアウト面積を最小にすることが可能となり、TFT−LCDパネルの狭小化を実現できる。また、特殊な回路構成を付加するのに比べて設計付加が大きく低減されるので、設計ミスの要因を予め取り除くことができる。さらに、実装端子から出力イネーブル信号を供給する従来の方法では静電気による回路の破壊を防ぐ静電気保護回路をTFT−LCDパネル上の実装端子の近辺に設ける場合が多いが、該静電気保護回路は極めて大きな寄生容量を有しているのが普通で、これによって出力イネーブル信号が遅延することは避けられない。一方、本発明によれば静電気保護回路は不要なので、遅延の無い出力イネーブル信号を得ることができる。これにより、サンプル容量からホールド容量への信号転送のタイミングが精度良く決定され、誤信号の取り込み等を確実に防止することができる。
【0039】
また、本発明では、該出力スイッチ群と該出力スイッチ制御回路とを用いて、該アナログ・バッファの出力が該信号線に断続的に印加されるようにしている。これは、該第2のリセット・スイッチ群によって該アナログ・バッファの出力がリセットされる際に、信号線に該リセット信号線の電圧を印加させないために設けている。従来の信号線駆動回路であれば信号線もリセットされるため、本来は不要な高周波が信号線に重畳されることになる。本発明では該出力スイッチ群及び該出力スイッチ制御回路の機能により映像信号のみを該信号線に印加できるので、信号線近辺に封入されている液晶の異常配向によるドメイン発生を抑えることができ、該ドメインからの光漏れの無い、高コントラスト比のアクティブマトリクス型液晶表示装置を実現できる。また、該バッファ手段によって該信号線に寄生する容量が無駄に充放電されるのを、該信号線出力手段で防ぐことができるため、信号線駆動回路の消費電力を少なくすることができる。
【0040】
以下、より具体的に本発明の第1の実施例について説明する。まず、図1のシフトレジスタSRが図5(a)に示すD−フリップフロップにより構成されている場合について説明する。図6は、図1の部分106の具体的回路構成の一例を説明する図である。端子601は、図1のシフトレジスタSRから転送される選択信号を入力する端子である。配線602は、図1の第1のリセット・スイッチ群SW1,4,SW2,4・・・SWm,4及び第2のリセット・スイッチ群SW1,5,SW2,5・・・SWm,5の制御端子に接続される配線である。配線603は、図1のホールド・スイッチ群SW1,2,SW2,2・・・SWm,2の制御端子に接続される配線である。配線604は、図1の出力スイッチ群SW1,3,SW2,3・・・SWm,3の制御端子に接続される配線である。尚、前記配線602,603及び604と前記各スイッチ群との間にはレベルシフタLSを介在させて、電圧レベルまたは電流レベルを引き上げるまたは押し下げることも可能である。出力スイッチ制御回路101は、D−フリップフロップ605及び607とリセッタブル・D−フリップフロップ606とNORゲート608とから構成される。リセット・スイッチ制御回路102及びホールド・スイッチ制御回路103はD−フリップフロップそのもので構成される。この実施例では、制御クロックCLKに同期するD−フリップフロップが605→102→103→607と並べられており、この回路構成が図5(a)のシフトレジスタの回路構成と等価であることが明らかである。
【0041】
次に、図6の回路の動作を図8に示すタイミング・チャートを用いて説明する。以下の説明中では図1を併用する。
【0042】
まず、水平走査期間801のうち水平帰線期間802を除いた期間では、制御クロックCLKに同期して図1のシフトレジスタSRは順次Bit1,Bit2・・・Bitmの各ビットに選択パルスを出力する。このとき、前述の説明通り、映像信号に対応する信号が各ビットごとに設けたサンプル容量にサンプリングされる。一方でm番目のビットBitmに出力される選択パルスは同時に端子601にも入力される。
【0043】
[期間803]該選択パルスを受け、D−フリップフロップ605の出力端子Q(点P61)は該制御クロックの次の1クロックの間、ハイ・レベルの電圧を出力する。これがD−フリップフロップ606のクロック端子CKに入力され、D−フリップフロップ606の出力端子Q(点P65)はロー・レベルからハイ・レベルへと変わる。ここで、D−フリップフロップ606は1ビット・カウンタを構成しているので、再びクロック端子CK(点P61)にパルス信号が入力されるか、または、リセット端子Rにハイ・レベルの信号が入力されるまでこの状態を維持することになる。さて、NORゲート608は点P65のハイ・レベルの信号を受けて配線604(点P66)にロー・レベルの信号を出力する。このようにして期間803では、図1のアナログ・バッファ群の出力端子と信号線との導通状態を制御する出力スイッチ群SW1,3,SW2,3・・・SWm,3をオフにし、該アナログ・バッファ群の出力信号が該信号線に伝達されないようにする。
【0044】
[期間804]該制御クロックの次の1クロックの間、リセット・スイッチ制御回路102を兼ねるD−フリップフロップの出力端子Q(点P62)及び配線602はハイ・レベルとなり、第1のリセット・スイッチ群SW1,4,SW2,4・・・SWm,4及び第2のリセット・スイッチ群SW1,5,SW2,5・・・SWm,5は導通状態となる。こうして期間804では、該アナログ・バッファ群の入出力端子及びホールド容量C1,2,C2,2・・・Cm,2がリセット信号線RSの電圧レベルにリセットされることになる。期間804が終了すると同時に、リセット・スイッチ制御回路102を兼ねるD−フリップフロップの出力端子Qはロー・レベルとなり、該第1のリセット・スイッチ群及び該第2のリセット・スイッチ群は非導通状態となる。
【0045】
[期間805]該制御クロックの次の1クロックの間、ホールド・スイッチ制御回路103を兼ねるD−フリップフロップの出力端子Q(点P63)及び配線603はハイ・レベルとなり、ホールド・スイッチ群SW2,1,SW2,2・・・SWm,2は導通状態になる。これによりサンプル容量C1,1,C2,1・・・Cm,1から該ホールド容量へと信号が転送され、各アナログ・バッファは該信号を増幅または緩衝して出力端子から出力する。こうして期間805では、該ホールド容量に信号を書き込み、該アナログ・バッファの出力を安定化させる。期間805が終了すると同時に、ホールド・スイッチ制御回路を兼ねるD−フリップフロップの出力端子Qはロー・レベルとなり、該ホールド・スイッチ群は非導通状態となる。これによって該サンプル容量と該ホールド容量とが電気的に絶縁され、該ホールド容量は再び該第1のリセット・スイッチ群が開くまで、期間805終了時の電圧値を保持し続ける。
【0046】
[期間806]該制御クロックの次の1クロックの間、D−フリップフロップ607の出力端子Q(点P64)はハイ・レベルとなり、該出力端子に接続されたリセッタブル・D−フリップフロップ606のリセット端子Rにハイ・レベルが入力されるため、該リセッタブル・D−フリップフロップはリセットされ出力端子Q(点P65)はロー・レベルを出力する。このとき該NORゲートの2つの入力端子である点P64と点P65はそれぞれハイ・レベルとロー・レベルとなり、未だ出力(点P66)はロー・レベルとなっているため、該出力スイッチ群はオフのままである。
【0047】
該制御クロックの次のクロックが入力されると同時に、D−フリップフロップの出力端子Q(点P64)はロー・レベルになり、該NORゲートの2つの入力端子は共にロー・レベルになり、出力(点P66)はハイ・レベルとなる。これにより該出力スイッチ群は導通状態となり、該ホール容量に保持された信号が増幅または緩衝されて該アナログ・バッファから該信号線に出力される。
【0048】
以上の一連の動作が終了し、水平帰線期間802が終了すると、再び該シフトレジスタによる映像信号のサンプリングから始まる一連の動作を繰り返す。以上の様にして、アクティブマトリクス型液晶表示装置の信号線駆動回路の内部で各スイッチ群を制御するラッチ信号を得ることができる。
【0049】
図8のタイミング・チャートでは、期間803〜期間806の各期間の長さが異なっている。これは、各期間で行われる上記動作が完了するのに要する時間が各々違うためである。一般的な映像信号では水平帰線期間802は水平走査期間801の概ね2割程度の時間しかないため、前記の各期間を該水平帰線期間内で有効に配分する必要がある。期間804では、該アナログ・バッファの入出力容量と該ホールド容量とを該リセット信号線に印加されている電圧レベルまで充放電するため、これら期間803〜806の中では期間804が最も時間を要する。次に時間を要するのが期間805であり、期間805では該サンプル容量から該ホールド容量への該映像信号の転送が行われる。該転送は、該ホールド・スイッチ群を介して容量結合によって行われるため、少なくとも期間804よりは短くできる。期間805が短すぎる場合には該転送が十分に行われず精度の面で問題になることがあるので、要求される精度にもよるがある程度の時間は必要である。一方、期間803では該出力スイッチ群をオフにする時間だけが要求され、期間806では該出力スイッチ群をオンにする時間だけが要求される。期間803及び期間806は該出力スイッチ制御回路の遅延に対してマージンを取れば良いため、期間805よりも短い時間で構わない。これらから、少なくとも期間804>期間805の関係が成り立ち、さらに期間804>期間805>期間803≒期間806という関係が成り立つ。この関係は絶対的な条件では無く、期間803〜期間806に配分される時間を最小にする条件であると考えることができる。上記条件が満たされるということは、換言すれば、該出力スイッチがオン状態になっている時間が最も長いということである。これには該アナログ・バッファ群による該信号線への書き込みが十分に行えるという利点がある。
【0050】
さて、上記各期間の時間は、仕様の異なるアクティブマトリクス型液晶表示装置毎に異なってくる。ここでは該制御クロックの周波数を可変にすることによって、上記各期間のタイミングを可変制御している。こうすると、制御クロックを生成する回路だけを可変にしておけば良く、外部回路の汎用性が高まり、アクティブマトリクス型液晶表示装置の製造コストを下げる効果がある。
【0051】
次に、図1のシフトレジスタSRが図5(b)に示すクロックド・インバータとANDゲートにより構成されている場合について説明する。図9は、図1の部分106の具体的回路構成の一例を説明する図である。端子901は、シフトレジスタSRからの転送信号を受ける端子である。配線902は、リセット・スイッチ制御回路102と該第1のリセット・スイッチ群及び該第2のリセット・スイッチ群の制御端子とを接続する配線である。配線903は、ホールド・スイッチ制御回路103と該ホールド・スイッチ群の制御端子とを接続する配線である。配線904は、出力スイッチ制御回路101と該出力スイッチ群の制御端子とを接続する配線である。905及び906はN型の薄膜トランジスタを表している。図中総てのクロックド・インバータは制御信号がハイ・レベルのときのみインバータ動作をするものとする。この3つの制御回路は図9の例では主にクロックド・インバータから構成され、さらにそれらのうち該リセット・スイッチ制御回路と該ホールド・スイッチ制御回路は図5(b)に示したシフトレジスタの回路構成と等価であることが分かる。機能的にも図6に示した回路とほぼ同じである。
【0052】
次に、図10に示すタイミング・チャートを用いて簡単に回路動作について説明する。尚、図9に示すようなクロックド・インバータ型のシフトレジスタ及び制御回路の駆動には、制御クロックCLKと、該制御クロックとは排他論理の関係にある制御クロックCLK*が必要となるので、ここでは予めインバータ等を用いて制御クロックCLKの排他論理をとり制御クロックCLK*を得たものとする。
【0053】
まず水平帰線期間802に入る直前、端子901にはm番目のビットBitmの選択信号が入力されている。
【0054】
[期間121]水平走査期間802に入ると制御クロックCLKがハイ・レベルになり、制御クロックCLKに制御されるクロックド・インバータが動作して、該選択信号は点P91及び点P92へと転送される。点P92はハイ・レベルとなりクロックド・インバータ908をインバータ動作させる。このとき点P92はハイ・レベルであるのでN型薄膜トランジスタ905は導通状態にあり、点P99を接地電圧(ロー・レベル)に固定している。点P91はロー・レベルであるので、クロックド・インバータ907はインバータとして機能していない。よって、クロックド・インバータ903の出力端子である点P98はハイ・レベルとなる。NORゲート909の入力端子に接続されている点P98がハイ・レベルであるので、該NORゲートはロー・レベルを出力する。これにより、配線904に接続された出力スイッチ群はオフとなる。
【0055】
[期間122]次に制御クロックCLKがロー・レベルになるとリセット・スイッチ制御回路102はハイ・レベルを点P93に出力し、該第1のリセット・スイッチ群及び該第2のスイッチ群はオン状態となる。こうして前述と同様に、該ホールド容量及び該アナログ・バッファ群の出力端子は該リセット信号線の電圧に印加され、リセットされる。
【0056】
[期間123]次に制御クロックCLKが再びハイ・レベルになるとホールド・スイッチ制御回路103はハイ・レベルを点P94に出力し、該ホールド・スイッチ群はオン状態となる。同時に、該第1のリセット・スイッチ群及び該第2のリセットスイッチ群はオフ状態になり、該ホールド容量には該サンプル容量に保持された電圧値が転送される。この一方で、該出力スイッチ制御回路では点P91がハイ・レベルになるため、クロックド・インバータ907がインバータ動作を開始する。クロックド・インバータ907及び908は双方ともインバータ動作をしているため、この入出力端子である点P98及び点P99は各々ハイ・レベル、ロー・レベルで安定する。
【0057】
[期間124]次に制御クロックCLKが再びロー・レベルになると点P95はロー・レベルになるため、N型薄膜トランジスタ906のゲート端子はハイ・レベルになり、該N型薄膜トランジスタは導通状態となる。このとき、同時にクロックド・インバータ908はインバータとして機能しなくなるため、点P98は接地電圧(ロー・レベル)に固定される。この時点ではNORゲート909の入力端子(点P96)がハイ・レベルであるため、該NORゲートの出力(点P97)はロー・レベルのままとなる。
【0058】
次に制御クロックCLKが再びハイ・レベルになると、点P95がハイ・レベルになり、点P96がロー・レベルになる。点P95がハイ・レベルになるとクロックド・インバータ908はインバータ動作を始め、点P98をロー・レベルに固定し続ける。さて、NORゲート909の2つの入力端子、点P96と点P98は両方ロー・レベルとなるので、該NORゲートは配線904(点P97)にハイ・レベルを出力する。こうして該出力スイッチ群はオン状態になり、該アナログ・バッファ群の出力を該信号線に書き込むことができる。
【0059】
以上の一連の動作を1水平走査期間毎に行うことによって各信号線へ任意の映像信号を書き込むことができる。
【0060】
ここで、本文の説明に用いるハイ・レベル/ロー・レベルとは回路論理動作の正/誤に対応した電圧のレベルを指すものとする。また、以上で説明してきた複数のスイッチ群は、制御信号がハイ・レベルのとき導通状態(オン)になり、ロー・レベルのとき絶縁状態(オフ)になる、N型薄膜トランジスタによるアナログ・スイッチ等を想定している。
【0061】
次に、各スイッチ群、アナログ・バッファ等を含む図1の部分107についても具体的な回路構成を説明する。図7は、図1の部分107の具体的な構成を説明する図である。図中サンプル・スイッチ群SW1,1,SW2,1・・・とホールド・スイッチ群SW1,2,SW2,2・・・と出力スイッチ群SW1,3,SW2,3・・・とは、薄膜トランジスタから成る双補型トランスファー・ゲートで構成されている。また、図中第1のリセット・スイッチ群SW1,4,SW2,4・・・及び第2のリセット・スイッチ群SW1,5,SW2,5・・・はN型薄膜トランジスタから成るアナログ・スイッチで構成されている。該サンプル・スイッチ群と該ホールド・スイッチ群と第1のリセット・スイッチ群及び第2のリセット・スイッチ群と出力スイッチ群は、双補型トランスファー・ゲート、N型薄膜トランジスタ及びP型薄膜トランジスタの何れで構成しても構わない。またこれらは何れも、薄膜ダイオード等の整流素子で構成しても構わない。
【0062】
上記の第1の実施例の説明では、サンプル手段としてシフトレジスタとサンプル・スイッチ群とサンプル容量とを示し、ホールド手段としてホールド・スイッチ群とホールド容量とを示し、該サンプル手段及び該ホールド手段を制御する制御手段として出力スイッチ制御回路とホールド・スイッチ制御回路とサンプル・スイッチ制御回路とを示した。これらから、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段を制御する第1の制御手段と、を有することが本発明の特徴であると言える。
【0063】
また、上記の第1の実施例の説明では、バッファ手段としてアナログ・バッファを示した。これらから、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段を制御する第1の制御手段と、を有することが、本発明の特徴であると言える。
【0064】
本発明により、該制御手段で生成される制御信号は殆ど遅延することなく該ホールド手段及び該サンプル手段に伝達されるので、誤信号の取り込みが未然に防止される。また該制御信号は該制御手段によって同一基板上で生成されており、同一基板の外から供給する必要が無いので、実装端子数を減らすことができる。これには実装工程数の減少や、実装工程での歩留まり向上等の効果がある。
【0065】
また、上記の第1の実施例の説明では、リセット手段としてリセット・スイッチ群とリセット信号線とを示した。これらから、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該ホールド手段を制御する第1の制御手段と該リセット手段を制御する第2の制御手段と、を有することが、本発明の特徴であると言える。本発明により、該制御手段で生成される制御信号は殆ど遅延することなく該サンプル手段及び該ホールド手段及び該リセット手段に伝達されるので、誤信号の取り込みが未然に防止される。また従来は、該制御信号が遅延することによって該リセット手段の制御信号と該ホールド手段の制御信号が時間的に重なることがあり、折角該ホールド手段に転送した該映像信号にリセット信号が漏洩することがあった。本発明では該制御信号の遅延が殆ど無いので、リセット信号の漏洩を未然に防ぐことができる。
【0066】
また、上記の第1の実施例の説明では、該映像信号をサンプルするタイミングを規定するラッチ信号を生成するサンプル・ラッチ生成手段としてシフトレジスタを示し、サンプルされる該映像信号を保持するサンプル保持手段としてサンプル容量を示し、該ラッチ信号に基づいて該映像信号を該サンプル保持手段へサンプルするサンプル・スイッチング手段として双補型トランスファー・ゲートを示した。これらから、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段を制御する第1の制御手段と、を有し、該サンプル手段は、該映像信号をサンプルするタイミングを規定するラッチ信号を生成するサンプル・ラッチ生成手段と、サンプルされる該映像信号を保持するサンプル保持手段と、該ラッチ信号に基づいて該映像信号を該サンプル保持手段へサンプルするサンプル・スイッチング手段とから構成され、該第1の制御手段は、該サンプル・ラッチ生成手段と概ね等価な手段から構成されていることが、本発明の特徴であると言える。本発明により該制御手段は該サンプル・ラッチ生成手段の出力ビット数を多くするだけで構成できるため、回路レイアウト面積を最小にすることができ、ひいてはアクティブマトリクス型液晶表示装置の狭小化を実現できる。また、該制御手段が該サンプル・ラッチ生成手段とは全く異なる構成で設計される場合に比べ、設計ミスの要因を少なくできるという利点もある。
【0067】
また、上記の第1の実施例の説明では、該バッファ手段によって増幅または緩衝された該映像信号を断続的に該画素マトリクスの信号線に供給する信号線出力手段として、出力スイッチ群及び出力スイッチ制御回路とを示した。これらから、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該バッファ手段によって増幅または緩衝された該映像信号を断続的に該画素マトリクスの信号線に供給する信号線出力手段と、を有することが本発明の特徴であると言える。本発明によれば、信号線に該映像信号以外の高周波成分を与えることが無いので、該信号線近辺に封入される液晶の配向状態をむやみに変えることが無い。よって、異常配向による液晶のドメインの発生を抑え、該ドメインによる光漏れを防くことができるので、高画質のアクティブマトリクス型液晶表示装置を実現できる。また、該バッファ手段によって該信号線に寄生する容量が無駄に充放電されるのを、該信号線出力手段で防ぐことができるため、アクティブマトリクス型液晶表示装置の消費電力を少なくすることができる。
【0068】
また、上記の第1の実施例の説明では、サンプル手段を制御するタイミング信号として該サンプル制御回路から出力される該サンプル・ラッチ信号を示し、ホールド手段を制御するタイミング信号として該ホールド制御回路から出力される該ホールド・ラッチ信号を示した。これらから、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されており、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段を制御する第1の制御手段と、を有し、該サンプル手段は、該映像信号をサンプルするタイミングを規定するラッチ信号をクロック信号から生成するサンプル・ラッチ生成手段と、サンプルされる該映像信号を保持するサンプル保持手段と、該ラッチ信号に基づいて該映像信号を該サンプル容量へサンプルするサンプル・スイッチング手段とから構成されるアクティブマトリクス型液晶表示装置において、該クロック信号は周波数が可変であり、該ホールド手段を制御するタイミング信号は該第1の制御手段により該クロック信号から生成されることが、本発明の特徴であると言える。本発明により該クロック信号の周波数を可変にするだけでホールドするタイミングを可変にできる。本発明の信号線駆動回路を用いた場合、異なる仕様のアクティブマトリクス型液晶表示装置で外部回路を共通化できるため、外部回路の製造コストを低減できる。また、同じ仕様のアクティブマトリクス型液晶表示装置においても特性のばらつきによるタイミングのずれを外部回路で補償することができ、従来は不良品となっていたものを救済できる。
【0069】
また、上記の第1の実施例の説明では、該ホールド手段によって該映像信号をホールドするのに要する時間thとして期間805及び期間123を、該リセット手段によって該ホールド手段をリセットするのに要する時間trとして期間804及び期間122を示した。これらから、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成され、該信号線駆動回路は、少なくとも映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段をリセットするリセット手段と、を有するアクティブマトリクス型液晶表示装置の駆動方法において、該ホールド手段によって該映像信号をホールドするのに要する時間をthとし、該リセット手段によって該ホールド手段をリセットするのに要する時間をtrとしたとき、少なくともth>trなる関係が成り立つアクティブマトリクス型液晶表示装置の駆動方法が、本発明の特徴であると言える。本発明によれば、水平帰線期間を有効に利用し、該バッファ手段が信号線に該映像信号を増幅出力または緩衝出力する時間を最長にすることができる。このため、該信号線への該映像信号の書き込みが十分に行われ、高コントラストのアクティブマトリクス型液晶表示装置を実現できる。
【0070】
(第2の実施例)
図11は、第2の実施例を用いたアクティブマトリクス型液晶表示装置を構成するアクティブマトリクス・パネルの信号線駆動回路の一例を説明する図である。図11は、図1の部分106に相当する回路を示している。そこで第2の実施例では、図1の部分106のみを図11の回路に置き換えたものとして、併せて図1を説明に用いる。尚、該信号線駆動回路は画素マトリクスと同一の基板上に形成される。
【0071】
この図では、リセット・スイッチ制御回路102とホールド・スイッチ制御回路103との間に遅延回路112を設けている。該遅延回路は、リセット・スイッチ群とホールド・スイッチ群とが同時にオンし、リセット信号線に印加されている電圧レベルがホールド容量に漏洩し続け、サンプル容量からホールド容量への映像信号の転送が正確に行われない、という現象を防ぐために設けている。第1の実施例で説明した回路が設計通りに機能した場合には該リセット・スイッチ群と該ホールド・スイッチ群とが同時にオンすることは無いのだが、希にこうした現象が起こる。例えば、該リセット・スイッチ制御回路を構成する薄膜トランジスタの特性がばらついたために該リセット・スイッチ制御回路から出力される制御信号が遅延してしまった場合など、該リセット・スイッチ群がオフするタイミングと該ホールド・スイッチ群がオンするタイミングはほぼ同時であるので、これらタイミングが重なってしまうことがある。他にも該リセット・スイッチ制御回路からリセット・スイッチ群までの遅延が、該ホールド・スイッチ制御回路からホールド・スイッチ群までの遅延よりも大きいときにも、こうした現象が見られる。そこで、第2の実施例では遅延回路112を設けることによって、少なくとも該リセット・スイッチ群と該ホールド・スイッチ群とが同時にオンすることが無い様にしているのである。
【0072】
この図11では、該遅延回路は制御クロックCLKに制御されているが、必ずしも該制御クロックに制御される必要は無い。例えば、CR積分回路を該遅延回路として用いる場合は該制御クロックを接続する必要が無い。
【0073】
次に、図12及び図13を用いて第2の実施例の具体的な回路構成の一例について説明する。図12は、シフトレジスタとしてD−フリップフロップを用いた場合(図5(a)参照)の、遅延回路112の具体的回路構成を説明する図である。図13は、図12の動作を説明するタイミング・チャートである。図12の遅延回路112はD−フリップフロップから構成されており、該シフトレジスタ及びリセット・スイッチ制御回路及びホールド・スイッチ制御回路及び出力スイッチ制御回路と概ね等価な構成になっている。該シフトレジスタの出力ビット単位の回路構成から見ると、図6の回路に僅か1ビット分を増やすだけで該遅延回路が実現されるのが分かる。このため、前記第1の実施例と同様に信号線駆動回路の狭小化を実現できる。また、遅延回路を付加することによって生ずる設計段階での負荷の増大は皆無で、設計ミス等の要因を予め取り除くことができる。動作の面から見れば、図13と図8とを比較すれば良く分かる様に、リセット・スイッチ群がオン状態になっている期間323(図8の期間804に相当)と、ホールド・スイッチ群がオン状態になっている期間325(図8の期間805に相当)との間に、該遅延回路による遅延期間324が設けられている。該遅延期間324が該リセット・スイッチ群がオン状態からオフ状態に移行する時間に比べて十分に長いとき、該リセット・スイッチ群と該ホールド・スイッチ群とが同時にオンすることは無い。これにより、サンプル容量からホールド容量への映像信号の転送が正確に行われるので、高精度の信号線駆動回路を実現できる。
【0074】
さらに、図14及び図15を用いて第2の実施例の具体的な回路構成の一例について説明する。図14は、シフトレジスタとして主にクロックド・インバータを用いた場合(図5(b)参照)の、遅延回路112の具体的回路構成を説明する図である。図15は、図14の動作を説明するタイミング・チャートである。図14の遅延回路112は主にクロックド・インバータから構成されており、該シフトレジスタ及びリセット・スイッチ制御回路及びホールド・スイッチ制御回路及び出力スイッチ制御回路と概ね等価な構成になっている。該シフトレジスタの出力ビット単位の構成から見ると、図9の回路に僅か1ビット分を増やすだけで該遅延回路が実現されるのが分かる。このため、前記第1の実施例と同様に信号線駆動回路の狭小化を実現できる。また、遅延回路を付加することによって生ずる設計段階での負荷の増大は皆無で、設計ミス等の要因を予め取り除くことができる。動作の面から見れば、図15と図10とを比較すれば良く分かる様に、リセット・スイッチ群がオン状態になっている期間513(図10の期間122に相当)と、ホールド・スイッチ群がオン状態になっている期間515(図10の期間123に相当)との間に、該遅延回路による遅延期間514が設けられている。遅延期間514が該リセット・スイッチ群がオン状態からオフ状態に移行する時間に比べて十分に長いとき、該リセット・スイッチ群と該ホールド・スイッチ群とが同時にオンすることは無い。これにより、サンプル容量からホールド容量への映像信号の転送が正確に行われるので、高精度の信号線駆動回路を実現できる。
【0075】
上記第2の実施例の説明では、遅延手段として遅延回路を示した。これらから、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段をリセットするリセット手段と、該リセット手段のリセット動作を終了するタイミングから該ホールド手段のホールド動作を開始するタイミングまでの時間長を制御する遅延手段と、を有することが、本発明の特徴であると言える。本発明により、該リセット手段がリセット動作を行う期間と該ホールド手段がホールド動作を行う期間とが重なることは無くなり、該サンプル手段から該ホールド手段への該映像信号の転送は高精度に行え、階調分解表示能力の優れたアクティブマトリクス型液晶表示装置を実現できる。
【0076】
(第3の実施例)
図16は、第3の実施例を用いたアクティブマトリクス型液晶表示装置を構成するアクティブマトリクス・パネルの信号線駆動回路の一例を説明する図である。図16は、図1の部分106に相当する回路を示している。そこで第3の実施例では、図1の部分106のみを図16の回路に置き換えたものとして、併せて図1を説明に用いる。尚、該信号線駆動回路は画素マトリクスと同一の基板上に形成される。
【0077】
回路構成の主たる部分は前述第2の実施例の説明に用いた図11と変わらないが、リセット・スイッチ制御回路及び遅延回路及びホールド・スイッチ制御回路を制御する制御信号は、制御クロックCLKを設定数だけカウントするカウント回路610,611,612から供給される。前記第1の実施例及び第2の実施例では、該制御クロックの周波数を変えることによって各制御回路の動作時間を制御していたが、第3の実施例ではこの制御クロックCLKは該シフトレジスタを動作させる周波数と等しい、一定の周波数であり、該カウント回路で該制御クロックを設定数だけ数えることにより、各制御回路の動作時間を制御する。該カウント回路のカウント終了設定数は例えば、数ビットのROMを該カウント回路に併設する方法や、数ビット分のデータを外部回路から実装端子を介して供給する方法等により得られる。尚、図中、該カウント回路610,611,612の上側に付いている矢印はカウント開始信号を表し、右横に付いている矢印はリセット信号を表している。
【0078】
該カウント回路を該制御クロックと各制御回路との間に設けることによって、該制御クロックは可変である必要は無くなる。外部回路のクロック生成回路は一定周波数の発振回路であれば良いので、回路構成がより単純になるため、高精度の制御クロックを生成することが可能となる。また、クロック生成回路周りの回路規模の縮小によりコストの低減及び省消費電力化が図れる。
【0079】
次に、第3の実施例の具体的な回路構成の一例について説明する。図17は、シフトレジスタにD−フリップフロップを用いる場合(図5(a)参照)の、図16の部分106の具体的回路構成を説明する図である。図18は、図17の回路の動作を説明する図である。カウント回路610は、出力スイッチ制御回路101のD−フリップフロップ715のハイ・レベルの出力を受け、該制御クロックCLKのカウントを開始し始める。カウント回路610は、該制御クロックを設定数になるまでカウントした後、リセット・スイッチ制御回路102として機能するD−フリップフロップのクロック端子CKにクロックを出力し、該リセット・スイッチ制御回路102はリセット・スイッチ群をオン状態にするハイ・レベル信号を配線712に出力する。以下同様に、カウント回路611からの出力は遅延回路112として機能するD−フリップフロップのクロック端子CKに入力され、カウント回路612からの出力はホールド・スイッチ制御回路103として機能するD−フリップフロップのクロック端子CKに入力される。こうして、該リセット・スイッチ制御回路が該リセット・スイッチ群をオンにする期間813と、該遅延回路により遅延される期間814と、該ホールド・スイッチ制御回路がホールド・スイッチ群をオンにする期間815と、を該カウント回路610,611,612の各設定カウント数で制御することができる。
【0080】
上記第3の実施例では、第1の計数手段としてカウント回路612を、第2の計数手段としてカウント回路610を、第3の計数手段としてカウント回路611を示した。これらから、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段を制御する第1の計数手段とを有し、該サンプル手段及び該第1の計数手段には一定の周波数の制御クロックが入力されるアクティブマトリクス型液晶表示装置を用いることが、本発明の特徴であると言える。
【0081】
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該ホールド手段を制御する第1の計数手段と、該リセット手段を制御する第2の計数手段と、を有し、該サンプル手段及び該第1の計数手段及び第2の計数手段には一定の周波数の制御クロックが入力されるアクティブマトリクス型液晶表示装置を用いることが、本発明の特徴であるといえる。
【0082】
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該リセット手段のリセット動作を終了するタイミングから該ホールド手段のホールド動作を開始するタイミングまでの時間長を制御する遅延手段と、該ホールド手段を制御する第1の計数手段と、該リセット手段を制御する第2の計数手段と、該遅延手段を制御する第3の計数手段と、を有し、該サンプル手段及び該第1の計数手段及び第2の計数手段及び第3の計数手段には一定の周波数の制御クロックが入力されるアクティブマトリクス型液晶表示装置を用いることが本発明の特徴であると言える。
【0083】
本発明によれば、該制御クロックを生成する回路の規模を縮小でき、高精度なクロックが得られる。また、回路規模の縮小によりアクティブマトリクス型液晶表示装置を省消費電力できる。
【0084】
(第4の実施例)
図19、図20及び図21は、第4の実施例を用いたアクティブマトリクス型液晶表示装置を構成するアクティブマトリクス・パネルの信号線駆動回路の一例を説明する図である。尚、該信号線駆動回路は画素マトリクスと同一の基板上に形成される。
【0085】
図19は、リセット・スイッチ制御回路921とホールド・スイッチ制御回路922だけをシフトレジスタSRの第m番目のビットの後部に付加したものである。第1の実施例との違いは出力スイッチ群が無いことと、それを制御する出力スイッチ制御回路が無いことである。第1の実施例では、この出力スイッチ群と出力スイッチ制御回路とは、アナログ・バッファ群B1,B2・・・Bmと信号線S1,S2・・・Smとの導通状態を制御する目的で設けていた。しかし、小型のアクティブマトリクス型液晶表示装置では面積的な制約が大きく、出力スイッチ群及び出力スイッチ制御回路を配置できないこともある。即ち、サンプル・スイッチ群とリセット・スイッチ群とホールド・スイッチ群とを制御する回路を画素マトリクスと同一の基板に最小面積で配置するためには、信号線駆動回路の部分920はリセット・スイッチ制御回路とホールド・スイッチ制御回路から構成するのが最適である。尚、図19の制御クロックCLKは周波数が可変である。
【0086】
図20では、図19で制御クロックの周波数が可変であったのを一定の周波数にし、カウント回路925,926で各々リセット・スイッチ制御回路921、ホールド・スイッチ制御回路922を制御する。この効果は第3の実施例と同様である。出力スイッチ制御回路及び出力スイッチ群が無い分、第3の実施例よりは回路の総面積は小さくなる。
【0087】
図21では、リセット・スイッチ制御回路921とホールド・スイッチ制御回路922との間に遅延回路927を設ける。この効果は第2の実施例と同様である。出力スイッチ制御回路及び出力スイッチ群が無い分、第2の実施例よりは回路の総面積は小さくなる。
【0088】
上記第4の実施例の説明から、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段を制御する第1の制御手段と、を有することが、本発明の特徴であると言える。また、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該ホールド手段を制御する第1の制御手段と該リセット手段を制御する第2の制御手段と、を有するアクティブマトリクス型液晶表示装置を用いることが、本発明の特徴であると言える。
【0089】
本発明によれば、該第1の制御手段及び第2の制御手段で生成される制御信号は殆ど遅延することなく該ホールド手段及び該サンプル手段に伝達されるので、誤信号の取り込みが未然に防止される。また該制御信号は、該第1の制御手段及び第2の制御手段によって生成されており、同一基板の外から供給する必要が無いので、実装端子数を減らすことができる。また、該信号線駆動回路の総面積が小さくなるため、アクティブマトリクス型液晶表示装置の狭小化を実現できる。
【0090】
【発明の効果】
画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段を制御する第1の制御手段と、を有するアクティブマトリクス型液晶表示装置を用いることにより、
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段を制御する第1の制御手段と、を有するアクティブマトリクス型液晶表示装置を用いることにより、
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルされた該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該ホールド手段を制御する第1の制御手段と該リセット手段を制御する第2の制御手段と、を有するアクティブマトリクス型液晶表示装置を用いることにより、
該第1の制御手段及び第2の制御手段で生成される制御信号は殆ど遅延することなく該ホールド手段及び該サンプル手段に伝達されるので、誤信号の取り込みが未然に防止される。また該制御信号は、該第1の制御手段及び第2の制御手段によって生成されており、同一基板の外から供給する必要が無いので、実装端子数を減らすことができる。これには実装工程数の減少や、実装工程での歩留まり向上等の効果がある。また従来は、該制御信号が遅延することによって該リセット手段の制御信号と該ホールド手段の制御信号が時間的に重なることがあり、折角該ホールド手段に転送した該映像信号にリセット信号が漏洩することがあったが、本発明では該制御信号の遅延が殆ど無いので、リセット信号の漏洩を未然に防ぐことができる。
【0091】
また、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段を制御する第1の制御手段と、を有し、該サンプル手段は、該映像信号をサンプルするタイミングを規定するラッチ信号を生成するサンプル・ラッチ生成手段と、サンプルされる該映像信号を保持するサンプル保持手段と、該ラッチ信号に基づいて該映像信号を該サンプル保持手段へサンプルするサンプル・スイッチング手段とから構成され、該第1の制御手段は、該サンプル・ラッチ生成手段と概ね等価な手段から構成されているアクティブマトリクス型液晶表示装置を用いることにより、
該第1の制御手段は該サンプル・ラッチ生成手段の出力ビット数を多くするだけで構成できるため、回路レイアウト面積を最小にすることができ、ひいてはアクティブマトリクス型液晶表示装置の狭小化を実現できる。また、該制御手段が該サンプル・ラッチ生成手段とは全く異なる構成で設計される場合に比べ、設計負荷や設計ミスの要因を少なくできるという利点もある。
【0092】
また、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該バッファ手段によって増幅または緩衝された該映像信号を断続的に該画素マトリクスの信号線に供給する信号線出力手段と、を有するアクティブマトリクス型液晶表示装置を用いることにより、
信号線に該映像信号以外の高周波成分を与えることが無いので、該信号線近辺に封入される液晶の配向状態をむやみに変えることが無い。よって、異常配向による液晶のドメインの発生を抑え、該ドメインによる光漏れを防くことができるので、高画質のアクティブマトリクス型液晶表示装置を実現できる。また、該バッファ手段によって該信号線に寄生する容量が無駄に充放電されるのを、該信号線出力手段で防ぐことができるため、アクティブマトリクス型液晶表示装置の消費電力を少なくすることができる。
【0093】
信号線に該映像信号以外の高周波成分を与えることが無い。
【0094】
また、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されており、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段を制御する第1の制御手段と、を有し、該サンプル手段は、該映像信号をサンプルするタイミングを規定するラッチ信号をクロック信号から生成するサンプル・ラッチ生成手段と、サンプルされる該映像信号を保持するサンプル保持手段と、該ラッチ信号に基づいて該映像信号を該サンプル容量へサンプルするサンプル・スイッチング手段とから構成されるアクティブマトリクス型液晶表示装置において、該クロック信号は周波数が可変であり、該ホールド手段を制御するタイミング信号は該第1の制御手段により該クロック信号から生成されるアクティブマトリクス型液晶表示装置を用いることにより、
該クロック信号の周波数を可変にするだけでホールドするタイミングを可変にできる。本発明の信号線駆動回路を用いた場合、異なる仕様のアクティブマトリクス型液晶表示装置で外部回路を共通化できるため、外部回路の製造コストを低減できる。また、同じ仕様のアクティブマトリクス型液晶表示装置においても特性のばらつきによるタイミングのずれを補償することができ、従来は不良品となっていたものを救済できる。
【0095】
また、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成され、該信号線駆動回路は、少なくとも映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段をリセットするリセット手段と、を有するアクティブマトリクス型液晶表示装置の駆動方法において、該ホールド手段によって該映像信号をホールドするのに要する時間をthとし、該リセット手段によって該ホールド手段をリセットするのに要する時間をtrとしたとき、少なくともth>trなる関係が成り立つアクティブマトリクス型液晶表示装置の駆動方法を用いることにより、
水平帰線期間を有効に利用し、該バッファ手段が信号線に該映像信号を増幅出力または緩衝出力する時間を最長にすることができる。このため、該信号線への該映像信号の書き込みが十分に行われ、高コントラストのアクティブマトリクス型液晶表示装置を実現できる。
【0096】
また、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段をリセットするリセット手段と、該リセット手段のリセット動作を終了するタイミングから該ホールド手段のホールド動作を開始するタイミングまでの時間長を制御する遅延手段と、を有するアクティブマトリクス型液晶表示装置を用いることにより、
該リセット手段がリセット動作を行う期間と該ホールド手段がホールド動作を行う期間とが重なることは無くなり、該サンプル手段から該ホールド手段への該映像信号の転送は高精度に行え、階調分解表示能力の優れたアクティブマトリクス型液晶表示装置を実現できる。
【0097】
また、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、該ホールド手段を制御する第1の計数手段とを有し、該サンプル手段及び該第1の計数手段には一定の周波数の制御クロックが入力されるアクティブマトリクス型液晶表示装置を用いることにより、
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該ホールド手段を制御する第1の計数手段と、該リセット手段を制御する第2の計数手段と、を有し、該サンプル手段及び該第1の計数手段及び第2の計数手段には一定の周波数の制御クロックが入力されるアクティブマトリクス型液晶表示装置を用いることにより、
または、画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型液晶表示装置において、該信号線駆動回路は少なくとも、映像信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした該映像信号をホールドするホールド手段と、該ホールド手段によって保持された該映像信号を増幅または緩衝するバッファ手段と、少なくとも該ホールド手段または該バッファ手段の一方をリセットするリセット手段と、該リセット手段のリセット動作を終了するタイミングから該ホールド手段のホールド動作を開始するタイミングまでの時間長を制御する遅延手段と、該ホールド手段を制御する第1の計数手段と、該リセット手段を制御する第2の計数手段と、該遅延手段を制御する第3の計数手段と、を有し、該サンプル手段及び該第1の計数手段及び第2の計数手段及び第3の計数手段には一定の周波数の制御クロックが入力されるアクティブマトリクス型液晶表示装置を用いることにより、
該制御クロックを生成する回路の規模を縮小でき、高精度なクロックが得られる。また、回路規模の縮小によりアクティブマトリクス型液晶表示装置を省消費電力できる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の一例を説明する図。
【図2】従来のTFT−LCDパネルの構成を説明する図。
【図3】従来のTFT−LCDモジュールの構成を説明する図。
【図4】従来の信号線駆動回路を説明する図。
【図5】シフトレジスタの回路構成を説明する図。
【図6】本発明の第1の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の具体的回路構成の一例を説明する図。
【図7】本発明の第1の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の具体的回路構成の一例を説明する図。
【図8】図7に示した信号線駆動回路の駆動方法の一例を説明するタイミング・チャート。
【図9】本発明の第1の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の具体的回路構成の一例を説明する図。
【図10】図9に示した信号線駆動回路の駆動方法の一例を説明するタイミング・チャート。
【図11】本発明の第2の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の一例を説明する図。
【図12】本発明の第2の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の具体的回路構成の一例を説明する図。
【図13】図13に示した信号線駆動回路の駆動方法の一例を説明するタイミング・チャート。
【図14】本発明の第2の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の具体的回路構成の一例を説明する図。
【図15】図14に示した信号線駆動回路の駆動方法の一例を説明するタイミング・チャート。
【図16】本発明の第3の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の一例を説明する図。
【図17】本発明の第3の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の具体的回路構成の一例を説明する図。
【図18】図17に示した信号線駆動回路の駆動方法の一例を説明するタイミング・チャート。
【図19】本発明の第4の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の一例を説明する図。
【図20】本発明の第4の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の一例を説明する図。
【図21】本発明の第4の実施例を用いたアクティブマトリクス型液晶表示装置の信号線駆動回路の一例を説明する図。
【符号の説明】
CLK ・・・ 制御クロック
XIN ・・・ 選択信号
VIDEO ・・・ 映像信号
SR ・・・ シフトレジスタ
LS ・・・ レベルシフタ
SW1,1,SW2,1・・・SWm,1 ・・・ サンプル・スイッチ群
SW1,2,SW2,2・・・SWm,2 ・・・ ホールド・スイッチ群
SW1,3,SW2,3・・・SWm,3 ・・・ 出力スイッチ群
SW1,4,SW2,4・・・SWm,4 ・・・ 第1のリセット・スイッチ群
SW1,5,SW2,5・・・SWm,5 ・・・ 第2のリセット・スイッチ群
Bit1,Bit2・・・Bitm ・・・ ビット出力
RS ・・・ リセット信号線
B1,B2・・・Bm ・・・ アナログ・バッファ
C1,1,C2,1・・・Cm,1 ・・・ サンプル容量
C1,2,C2,2・・・Cm,2 ・・・ ホールド容量
101 ・・・ 出力スイッチ制御回路
102 ・・・ リセット・スイッチ制御回路
103 ・・・ ホールド・スイッチ制御回路
104,105 ・・・ 出力スイッチ制御回路の一部分
106,107 ・・・ 信号線駆動回路の一部分
201 ・・・ TFT−LCDパネル
202 ・・・ n行×m列の画素マトリクス
203 ・・・ 薄膜トランジスタ
204 ・・・ 液晶
205 ・・・ 保持容量
206 ・・・ 信号線駆動回路
207 ・・・ 走査線駆動回路
S1,S2・・・Sm ・・・ 信号線
G1,G2・・・Gn ・・・ 走査線
SRX ・・・ X側シフトレジスタ
LSX ・・・ X側レベルシフタ
SRY ・・・ Y側シフトレジスタ
LSY ・・・ Y側レベルシフタ
SH ・・・ サンプル・ホールド回路
COM ・・・ 対向電圧
XCLK ・・・ X側クロック
XIN ・・・ X側選択信号
VIDEO ・・・ 映像信号
RST ・・・ リセット信号
ENBL ・・・ 出力イネーブル信号
YIN ・・・ Y側選択信号
YCLK ・・・ Y側クロック
301 ・・・ 対向電圧COM生成回路
302 ・・・ 映像信号VIDEO変調回路
303 ・・・ X側クロックXCLK生成回路
304 ・・・ X側選択信号XIN生成回路
305 ・・・ 出力イネーブル信号ENBL生成回路
307 ・・・ Y側選択信号YIN生成回路
308 ・・・ Y側クロックYCLK生成回路
309 ・・・ TFT−LCDユニット
310 ・・・ 映像原信号
311 ・・・ リセット信号RST生成回路
ECLK ・・・ 外部クロック
HSYNC ・・・ 水平同期信号
VSTNC ・・・ 垂直同期信号
ASW1,1,ASW2,1・・・ASWm,1 ・・・ アナログ・スイッチ群
ASW1,2,ASW2,2・・・ASWm,2 ・・・ アナログ・スイッチ群
RSW1,RSW2・・・RSWm ・・・ リセット・スイッチ群
CSPL ・・・ サンプル容量
CHLD ・・・ ホールド容量
501 ・・・ D−フリップフロップ
502 ・・・ クロックド・インバータ
503 ・・・ インバータ
504 ・・・ ANDゲート
CLKa,CLKb,CLKb* ・・・ クロック
DIN ・・・ 選択信号
601 ・・・ 端子
602,603,604 ・・・ 配線
605,607 ・・・ D−フリップフロップ
606 ・・・ リセッタブル・D−フリップフロップ
608 ・・・ NORゲート
P61〜P66 ・・・ 点P61〜P66
701,702 ・・・ ビット出力からの配線
703 ・・・ ホールド・スイッチ制御回路からの配線
704 ・・・ リセット・スイッチ制御回路からの配線
705 ・・・ 出力スイッチ制御回路からの配線
706,707 ・・・ 信号線への配線
801 ・・・ 水平走査期間
802 ・・・ 水平帰線期間
803,804,805,806 ・・・ 期間
901 ・・・ 端子
902 ・・・ 第1のリセット・スイッチ群及び第2のリセット・スイッチ群への配線
903 ・・・ ホールド・スイッチ群への配線
904 ・・・ 出力スイッチ群への配線
905,906 ・・・ N型薄膜トランジスタ
907,908 ・・・ クロックド・インバータ
909 ・・・ NORゲート
P91〜P99 ・・・ 点P91〜P99
CLK,CLK* ・・・ 制御クロック
121,122,123,124 ・・・ 期間
111 ・・・ 端子
112 ・・・ 遅延回路
211 ・・・ 端子
212,213,214 ・・・ 配線
215,217 ・・・ D−フリップフロップ
216 ・・・ リセッタブル・D−フリップフロップ
218 ・・・ NORゲート
P21〜P26 ・・・ 点P21〜P26
320 ・・・ 水平走査期間
321 ・・・ 水平帰線期間
322,323,324,325 ・・・ 期間
401 ・・・ 端子
402,403,404 ・・・ 配線
405,406 ・・・ クロックド・インバータ
407、408 ・・・ N型薄膜トランジスタ
409 ・・・ インバータ
P41〜P49 ・・・ 点P41〜P49
510 ・・・ 水平走査期間
511 ・・・ 水平帰線期間
512,513,515,516 ・・・ 期間
514 ・・・ 遅延期間
610,611,612 ・・・ カウント回路
711 ・・・ 端子
712,713,714 ・・・ 配線
715,717 ・・・ D−フリップフロップ
716 ・・・ リセッタブル・D−フリップフロップ
718 ・・・ NORゲート
P71〜P77 ・・・ 点P71〜P77
810 ・・・ 水平走査期間
811 ・・・ 水平帰線期間
812,813,815,816 ・・・ 期間
814 ・・・ 遅延期間
920 ・・・ 部分
921 ・・・ リセット・スイッチ制御回路
922 ・・・ ホールド・スイッチ制御回路
925,926 ・・・ カウント回路
927 ・・・ 遅延回路
Claims (2)
- 画素マトリクスと少なくとも信号線駆動回路とが同一基板上に形成されたアクティブマトリクス型表示装置において、
該信号線駆動回路は、信号を順次サンプルするサンプル手段と、該サンプル手段によってサンプルした信号を保持するホールド手段と、を有し、
該サンプル手段は、信号をサンプルするタイミングを規定するラッチ信号をクロック信号から生成するサンプル・ラッチ生成手段と、サンプルされる信号を該ラッチ信号に応じて保持するサンプル保持手段とから構成され、
該信号線駆動回路は、さらに該ホールド手段を制御する制御信号を該クロック信号に基づいて生成する制御手段を有し、一水平走査期間内における該クロック信号の周波数を液晶表示装置の仕様あるいは特性に応じて変更可能に構成してなる
ことを特徴とするアクティブマトリクス型液晶表示装置。 - 該信号線駆動回路は該ホールド手段をリセットするリセット手段を有し、該制御手段は、該サンプル・ラッチ生成手段からの信号をサンプル・ラッチ制御手段に入力し、これを該クロック信号に応じて転送して、該リセット手段により該ホールド手段をリセットする制御信号を生成し、該クロック信号に応じて転送した信号をさらに該クロック信号に応じて転送して、該ホールド手段を制御する制御信号を生成することを特徴とする請求項1記載のアクティブマトリクス型液晶表示装置。
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