CN114974153B - 移位寄存器、驱动电路、驱动方法及显示装置 - Google Patents

Abstract

本文公开一种移位寄存器。移位寄存器包括输入模块、复位模块、第一控制模块、第二控制模块、第三控制模块、第四控制模块和第一输出模块；第一控制模块在第一节点电位的控制下将第一电源信号提供给第二节点；第二控制模块在第二时钟信号的控制下将第二时钟信号提供给第二节点；第三控制模块在第一时钟信号的控制下将第一节点的电压信号提供给第一输出信号端；第四控制模块在第二节点电位的控制下将第一电源信号提供给第一节点；第一输出模块在第一节点电位控制下将第一时钟信号提供给第一输出信号端，在第二节点电位控制下将第一电源信号提供给第一输出信号端。本文的移位寄存器能增强第一输出信号端的信号驱动能力以及对第一输出信号降噪。

Description

移位寄存器、驱动电路、驱动方法及显示装置

技术领域

本文涉及但不限于显示技术领域，尤其涉及一种移位寄存器、驱动电路、驱动方法及显示装置。

背景技术

GOA(Gate Driver on Array，阵列基板行驱动)技术将TFT(Thin FilmTransistor，薄膜晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间。栅极驱动电路由多个级联的移位寄存器组成，各级移位寄存器的驱动信号输出端分别对应连接一条栅线，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。

使用GOA技术的显示器件因成本低、可做窄边框等特点被广泛采用。但是其自身结构特点，又会带来一些不可避免的问题，如GOA结构中的噪声问题，会影响输出信号的稳定性。

发明内容

第一方面，本公开提供了一种移位寄存器，包括：输入模块、复位模块、第一控制模块、第二控制模块、第三控制模块、第四控制模块和第一输出模块；

输入模块，分别与输入信号端和第一节点连接，配置为在输入信号的控制下，将输入信号提供给第一节点；

复位模块，分别与复位信号端、第一电源信号端和第一节点连接，配置为在复位信号的控制下，将第一电源信号提供给第一节点；

第一控制模块，分别与第一电源信号端、第一节点和第二节点连接，配置为在第一节点的电位的控制下，将第一电源信号提供给第二节点；

第二控制模块，分别与第二时钟信号端和第二节点连接，配置为在第二时钟信号的控制下，将第二时钟信号提供给第二节点；

第三控制模块，分别与第一时钟信号端、第一节点和第一输出信号端连接，配置为在第一时钟信号的控制下，将第一节点的电压信号提供给第一输出信号端；

第四控制模块，分别与第一电源信号端、第一节点和第二节点连接，配置为在第二节点的电位的控制下，将第一电源信号提供给第一节点；

第一输出模块，分别与第一时钟信号端、第一电源信号端、第一节点、第二节点和第一输出信号端连接，配置为在第一节点的电位控制下将第一时钟信号提供给第一输出信号端，在第二节点的电位控制下将第一电源信号提供给第一输出信号端。

第二方面，本公开提供了一种驱动电路，包括：N个级联的移位寄存器SR(i)；第k个移位寄存器SR(k)的第一输出信号端与第k-1个移位寄存器SR(k-1)的复位信号端连接，第k个移位寄存器SR(k)的第一输出信号端与第k+1个移位寄存器SR(k+1)的输入信号端连接；2≤k≤N-1，N>3；N个移位寄存器中至少一个移位寄存器SR(i)采用上述移位寄存器；1≤i≤N。

第三方面，本公开提供了一种移位寄存器的驱动方法，包括：

输入模块在输入信号的控制下将输入信号提供给第一节点；复位模块在复位信号的控制下将第一电源信号提供给第一节点；第一控制模块在第一节点的电位的控制下将第一电源信号提供给第二节点；第二控制模块在第二时钟信号的控制下将第二时钟信号提供给第二节点；第三控制模块在第一时钟信号的控制下将第一节点的电压信号提供给第一输出信号端；第四控制模块在第二节点的电位的控制下将第一电源信号提供给第一节点；第一输出模块在第一节点的电位控制下将第一时钟信号提供给第一输出信号端，在第二节点的电位控制下将第一电源信号提供给第一输出信号端。

第四方面，本公开提供了一种显示装置，包括上述移位寄存器。

第五方面，本公开提供了一种显示装置，包括上述驱动电路。

本公开实施例提供了一种移位寄存器、驱动电路、驱动方法及显示装置，移位寄存器包括输入模块、复位模块、第一控制模块、第二控制模块、第三控制模块、第四控制模块和第一输出模块。输入模块在输入信号的控制下将输入信号提供给第一节点；复位模块在复位信号的控制下将第一电源信号提供给第一节点；第一控制模块在第一节点的电位的控制下将第一电源信号提供给第二节点；第二控制模块在第二时钟信号的控制下将第二时钟信号提供给第二节点；第三控制模块在第一时钟信号的控制下将第一节点的电压信号提供给第一输出信号端；第四控制模块在第二节点的电位的控制下将第一电源信号提供给第一节点；第一输出模块在第一节点的电位控制下将第一时钟信号提供给第一输出信号端，在第二节点的电位控制下将第一电源信号提供给第一输出信号端。在第一输出信号端输出高电平信号时，通过第三控制模块向第一输出信号端提供第一节点的电压信号，能够加强第一输出模块的信号驱动能力。在第一输出信号端输出低电平信号时，第一输出信号端通过第三控制模块连通第一节点，第一节点通过第四控制模块连通第一电源信号端，从而形成第一输出信号端至第一电源信号端的降噪回路，能够降低第一输出信号端的输出噪声。

附图说明

附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。

图1为本公开实施例提供的一种移位寄存器的结构示意图；

图2为本公开实施例提供的另一种移位寄存器的结构示意图(增加第二输出模块)；

图3为本公开实施例提供的第一输出模块和第二输出模块的结构示意图；

图4为本公开实施例提供的一种移位寄存器的等效电路示意图(包括第一输出端)；

图5为本公开实施例提供的另一种移位寄存器的等效电路示意图(包括第一输出端和第二输出端)；

图6为图4所示的移位寄存器的信号时序图；

图7为图5所示的移位寄存器的信号时序图；

图8为本公开实施例提供的一种驱动电路的级联结构示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。

本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。

在以下示例中以驱动晶体管为N型薄膜晶体管的情况进行描述，其他晶体管根据电路设计与驱动晶体管具有相同或不同的类型。类似地，在其他实施例中，驱动晶体管也可以被示为P型薄膜晶体管。本领域技术人员能够理解的是，通过将其他晶体管的类型相应地改变并将各驱动信号和电平信号进行反相(和/或进行其他附加的适应性修改)，同样能够实现本公开的技术方案。

本公开实施例提供了一种移位寄存器，如图1所示，本公开实施例提供的移位寄存器，包括：输入模块1、复位模块2、第一控制模块31、第二控制模块32、第三控制模块33、第四控制模块34和第一输出模块4；

输入模块，分别与输入信号端INPUT和第一节点N1连接，配置为在输入信号的控制下，将输入信号提供给第一节点N1；

复位模块，分别与复位信号端RESET、第一电源信号端VGL和第一节点N1连接，配置为在复位信号的控制下，将第一电源信号提供给第一节点；

第一控制模块，分别与第一电源信号端、第一节点和第二节点N2连接，配置为在第一节点的电位的控制下，将第一电源信号提供给第二节点；

第二控制模块，分别与第二时钟信号端CLKB和第二节点连接，配置为在第二时钟信号的控制下，将第二时钟信号提供给第二节点；

第三控制模块，分别与第一时钟信号端CLKA、第一节点和第一输出信号端OUT1连接，配置为在第一时钟信号的控制下，将第一节点的电压信号提供给第一输出信号端；

第四控制模块，分别与第一电源信号端、第一节点和第二节点连接，配置为在第二节点的电位的控制下，将第一电源信号提供给第一节点；

第一输出模块，分别与第一时钟信号端、第一电源信号端、第一节点、第二节点和第一输出信号端连接，配置为在第一节点的电位控制下将第一时钟信号提供给第一输出信号端，在第二节点的电位控制下将第一电源信号提供给第一输出信号端。

上述实施例提供的移位寄存器包括输入模块、复位模块、第一控制模块、第二控制模块、第三控制模块、第四控制模块和第一输出模块。输入模块在输入信号的控制下将输入信号提供给第一节点；复位模块在复位信号的控制下将第一电源信号提供给第一节点；第一控制模块在第一节点的电位的控制下将第一电源信号提供给第二节点；第二控制模块在第二时钟信号的控制下将第二时钟信号提供给第二节点；第三控制模块在第一时钟信号的控制下将第一节点的电压信号提供给第一输出信号端；第四控制模块在第二节点的电位的控制下将第一电源信号提供给第一节点；第一输出模块在第一节点的电位控制下将第一时钟信号提供给第一输出信号端，在第二节点的电位控制下将第一电源信号提供给第一输出信号端。在第一输出信号端输出高电平信号时，通过第三控制模块向第一输出信号端提供第一节点的电压信号，能够加强第一输出模块的信号驱动能力。在第一输出信号端输出低电平信号时，第一输出信号端通过第三控制模块连通第一节点，第一节点通过第四控制模块连通第一电源信号端，从而形成第一输出信号端至第一电源信号端的降噪回路，能够降低第一输出信号端的输出噪声。

在一种示例性的实施方式中，如图2所示，所述移位寄存器还包括：第二输出模块5；

第二输出模块，分别与第一时钟信号端、第一电源信号端、第一节点、第二节点和第二输出信号端OUT2连接，配置为在第一节点的电位控制下将第一时钟信号提供给第二输出信号端，在第二节点的电位控制下将第一电源信号提供给第二输出信号端。

在一种示例性的实施方式中，当多个移位寄存器级联构成驱动电路时，第一输出模块输出的第一输出信号可以作为级联信号，本级移位寄存器的第一输出信号可以作为上一级移位寄存器的复位信号，以及下一级移位寄存器的输入信号。第二输出模块输出的第二输出信号可以作为本级移位寄存器输出的驱动信号，比如驱动显示面板对应行的栅线。

在一种示例性的实施方式中，如图3所示，所述第一输出模块包括：第一输出子模块41和第二输出子模块42；

第一输出子模块，分别与第一时钟信号端、第一节点和第一输出信号端连接，配置为在第一节点的电位控制下将第一时钟信号提供给第一输出信号端；

第二输出子模块，分别与第一电源信号端、第二节点和第一输出信号端连接，配置为在第二节点的电位控制下将第一电源信号提供给第一输出信号端。

在第一输出子模块控制第一输出端的信号电平时，第一输出信号端输出高电平信号，通过第三控制模块向第一输出信号端提供第一节点的电压信号，能够加强第一输出模块的信号驱动能力。

在第二输出子模块控制第一输出端的信号电平时，第一输出信号端输出低电平信号，第一输出信号端通过第三控制模块连通第一节点，第一节点通过第四控制模块连通第一电源信号端，从而形成第一输出信号端至第一电源信号端的降噪回路，能够降低第一输出信号端的输出噪声。

第一输出模块输出的第一输出信号可以作为多个移位寄存器级联电路的级联信号，如果存在噪声，会对上下级级联的其他移位寄存器的工作造成影响，因此，通过增加第三控制模块和第四控制模块，能够增加第一输出信号端的降噪回路，从而提高级联电路的可靠性。

在一种示例性的实施方式中，如图3所示，所述第二输出模块包括：第三输出子模块51和第四输出子模块52；

第三输出子模块，分别与第一时钟信号端、第一节点和第二输出信号端连接，配置为在第一节点的电位控制下将第一时钟信号提供给第二输出信号端；

第四输出子模块，分别与第一电源信号端、第二节点和第二输出信号端连接，配置为在第二节点的电位控制下将第一电源信号提供给第二输出信号端。

第三输出子模块能够控制第二输出信号端输出高电平信号，第四输出子模块能够控制第二输出信号端输出低电平信号。

在一种示例性的实施方式中，如图3所示，所述移位寄存器还包括：电容模块6；

电容模块，分别与第一节点和第二输出信号端连接，配置为存储输入信号的电压值信息。电容模块能够在第二输出信号端输出高电平信号时，通过电容的自举作用将第一节点的电位抬升到更高的电平，从而增加第一输出信号端的信号驱动能力。

图4提供了一种移位寄存器的等效电路图。如图4所示，移位寄存器可以包括：输入模块1、复位模块2、第一控制模块31、第二控制模块32、第三控制模块33、第四控制模块34、第一输出子模块41和第二输出子模块42。

所述输入模块包括第一晶体管M1，所述第一晶体管的控制极和第一极连接输入信号端，所述第一晶体管的第二极连接第一节点；

所述复位模块包括第二晶体管M2，所述第二晶体管的控制极连接复位信号端，所述第二晶体管的第一极连接第一节点，所述第二晶体管的第二极连接第一电源信号端；

所述第一控制模块包括第三晶体管M3，所述第三晶体管的控制极连接第一节点，所述第三晶体管的第一极连接第二节点，所述第三晶体管的第二极连接第一电源信号端；

所述第二控制模块包括第四晶体管M4，所述第四晶体管的控制极和第一极连接第二时钟信号端，所述第四晶体管的第二极连接第二节点；

所述第三控制模块包括第五晶体管M5，所述第五晶体管的控制极连接第一时钟信号端，所述第五晶体管的第一极连接第一节点，所述第五晶体管的第二极连接第一输出信号端；

所述第四控制模块包括第六晶体管M6，所述第六晶体管的控制极连接第二节点，所述第六晶体管的第一极连接第一节点，所述第六晶体管的第二极连接第一电源信号端；

所述第一输出子模块包括第七晶体管M7，所述第七晶体管的控制极连接第一节点，所述第七晶体管的第一极连接第一时钟信号端，所述第七晶体管的第二极连接第一输出信号端；

所述第二输出子模块包括第八晶体管M8，所述第八晶体管的控制极连接第二节点，所述第八晶体管的第一极连接第一输出信号端，所述第八晶体管的第二极连接第一电源信号端。

在一些示例性的实施方式中，如图5所示，移位寄存器还可以包括：第三输出子模块51、第四输出子模块52和电容模块6。

所述第三输出子模块包括第九晶体管M9，所述第九晶体管的控制极连接第一节点，所述第九晶体管的第一极连接第一时钟信号端，所述第九晶体管的第二极连接第二输出信号端；

所述第四输出子模块包括第十晶体管M10，所述第十晶体管的控制极连接第二节点，所述第十晶体管的第一极连接第二输出信号端，所述第十晶体管的第二极连接第一电源信号端；

所述电容模块包括第一电容C1，所述第一电容的第一极连接第一节点，所述第一电容的第二极连接第二输出信号端。

下面结合信号时序图对图4和图5提供的移位寄存器的工作过程进行说明。

在图4和图5所示的实施例中，晶体管M1至M10可以为N型薄膜晶体管。薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管。第一电源信号端输入第一电源信号，第一电源信号为直流信号，且为低电平信号。第一时钟信号端输入第一时钟信号，第二时钟信号端输入第二时钟信号，第一时钟信号和第二时钟信号均为周期性脉冲信号，第一时钟信号与第二时钟信号的相位相反。输入信号端输入输入信号，复位信号端输入复位信号，输入信号和复位信号均为脉冲信号。第一输出信号端输出第一输出信号。第二输出信号端输出第二输出信号。

图6提供了图4所示的移位寄存器(包括第一输出信号端)的信号时序图。图4所示的移位寄存器的工作过程包括四个阶段，第一阶段(t1)、第二阶段(t2)，第三阶段(t3)和第四阶段(t4)。

(一)第一阶段(t1阶段)

输入信号(INPUT)为高电平信号，复位信号(RESET)为低电平信号，第一时钟信号(CLKA)为低电平信号，第二时钟信号(CLKB)为高电平信号，第一电源信号为低电平信号。

输入信号为高电平信号，第一晶体管M1导通，输入信号将第一节点N1的电位拉高为高电平。复位信号为低电平信号，第二晶体管M2截止。第一节点的电位为高电平，第三晶体管M3导通，第一电源信号将第二节点N2的电位拉低为低电平。第二节点的电位为低电平，第六晶体管M6和第八晶体管M8截止。第二时钟信号为高电平信号，第四晶体管M4导通。第一时钟信号为低电平信号，第五晶体管M5截止。第一节点的电位为高电平，第七晶体管M7导通，第一时钟信号拉低第一输出信号的电位，第一输出信号为低电平信号。

(二)第二阶段(t2阶段)

输入信号(INPUT)为低电平信号，复位信号(RESET)为低电平信号，第一时钟信号(CLKA)为高电平信号，第二时钟信号(CLKB)为低电平信号，第一电源信号为低电平信号。

输入信号为低电平信号，第一晶体管M1截止。复位信号为低电平信号，第二晶体管M2截止。第二时钟信号为低电平信号，第四晶体管M4截止。第二节点N2的电位继续保持上一阶段的低电平，第六晶体管M6和第八晶体管M8截止。第一节点的电位为高电平，第三晶体管M3导通，第一电源信号拉低第二节点的电位，第二节点的电位为低电平。第一节点的电位为高电平，第七晶体管M7导通，第一时钟信号拉高第一输出信号的电位，第一输出信号为高电平信号。第一时钟信号为高电平信号，第五晶体管M5导通，第一节点和第一输出信号端连通，第一节点的高电位能够增加第一输出信号的驱动能力。

(三)第三阶段(t3阶段)

输入信号(INPUT)为低电平信号，复位信号(RESET)为高电平信号，第一时钟信号(CLKA)为低电平信号，第二时钟信号(CLKB)为高电平信号，第一电源信号为低电平信号。

输入信号为低电平信号，第一晶体管M1截止。复位信号为高电平信号，第二晶体管M2导通，第一电源信号拉低第一节点的电位，第一节点的电位为低电平。第一节点的电位为低电平，第三晶体管M3截止，第二时钟信号为高电平信号，第四晶体管M4导通，第二时钟信号拉高第二节点的电位，第二节点的电位为高电平。第一节点的电位为低电平，第七晶体管M7截止。第一时钟信号为低电平信号，第五晶体管M5截止。第二节点的电位为高电平，第六晶体管M6导通，第一电源信号拉低第一节点的电位，第一节点的电位为低电平。第二节点的电位为高电平，第八晶体管M8导通，第一电源信号拉低第一输出信号的电位，第一输出信号为低电平信号。

(四)第四阶段(t4阶段)

输入信号(INPUT)为低电平信号，复位信号(RESET)为低电平信号，第一时钟信号(CLKA)为周期性脉冲信号，第二时钟信号(CLKB)为周期性脉冲信号，第一电源信号为低电平信号。

输入信号为低电平，第一晶体管M1截止。复位信号为低电平信号，第二晶体管M2截止。第一节点的电位继续保持上一阶段的低电平，第七晶体管M7截止。第一节点的电位为低电平，第三晶体管M3截止。

当第二时钟信号为低电平信号时，第四晶体管M4截止，第二节点保持上一阶段的电位，第二节点的电位为高电平，第六晶体管M6导通，第一电源信号拉低第一节点的电位，第一节点的电位为低电平。第二节点的电位为高电平，第八晶体管M8导通，第一电源信号拉低第一输出信号的电位，第一输出信号为低电平信号。第一时钟信号为高电平信号，第五晶体管导通，第一节点和第一输出信号端连通，第一输出信号端通过第五晶体管M5、第一节点、第六晶体管和第一电源信号端形成放电回路，该回路能够降低第一输出信号端的输出噪声。

当第二时钟信号为高电平信号时，第四晶体管M4导通，第二时钟信号拉高第二节点的电位，第二节点的电位为高电平，第六晶体管M6导通，第一电源信号拉低第一节点的电位，第一节点的电位为低电平。第二节点的电位为高电平，第八晶体管M8导通，第一电源信号拉低第一输出信号的电位，第一输出信号为低电平信号。第一时钟信号为低电平信号，第五晶体管截止。

在第四阶段，当第一时钟信号为高电平时，第五晶体管导通，第一输出信号端通过第五晶体管M5、第一节点、第六晶体管和第一电源信号端形成降噪回路。因此，第五晶体管M5的存在能够为移位寄存器在接近一半的工作时间中多增加一条降噪回路，从而提高移位寄存器的降噪效果。

图7提供了图5所示的移位寄存器(包括第一输出信号端和第二输出信号端)的信号时序图。图5所示的移位寄存器与图4所示的移位寄存器的工作过程相似，也包括四个阶段，第一阶段(t1)、第二阶段(t2)、第三阶段(t3)和第四阶段(t4)。

(一)第一阶段(t1阶段)

输入信号(INPUT)为高电平信号，复位信号(RESET)为低电平信号，第一时钟信号(CLKA)为低电平信号，第二时钟信号(CLKB)为高电平信号，第一电源信号为低电平信号。

输入信号为高电平信号，第一晶体管M1导通，输入信号将第一节点N1的电位拉高为高电平。复位信号为低电平信号，第二晶体管M2截止。第一节点的电位为高电平，第三晶体管M3导通，第一电源信号将第二节点N2的电位拉低为低电平。第二节点的电位为低电平，第六晶体管M6、第八晶体管M8和第十晶体管M10截止。第二时钟信号为高电平信号，第四晶体管M4导通。第一时钟信号为低电平信号，第五晶体管M5截止。第一节点的电位为高电平，第七晶体管M7导通，第一时钟信号拉低第一输出信号的电位，第一输出信号为低电平信号。第一节点为高电平，第九晶体管M9导通，第一时钟信号为低电平信号，第一时钟信号拉低第二输出信号的电位，第二输出信号为低电平信号。

(二)第二阶段(t2阶段)

输入信号(INPUT)为低电平信号，复位信号(RESET)为低电平信号，第一时钟信号(CLKA)为高电平信号，第二时钟信号(CLKB)为低电平信号，第一电源信号为低电平信号。

输入信号为低电平信号，第一晶体管M1截止。复位信号为低电平信号，第二晶体管M2截止。第二时钟信号为低电平信号，第四晶体管M4截止。第二节点N2的电位继续保持上一阶段的低电平，第六晶体管M6、第八晶体管M8和第十晶体管M10截止。由于第一电容C1的存在，电容的自举作用将第一节点的电位抬升到更高的电平，第一节点的电位为高电平，第三晶体管M3导通，第一电源信号拉低第二节点的电位，第二节点的电位为低电平。第一节点的电位为高电平，第七晶体管M7导通，第一时钟信号拉高第一输出信号的电位，第一输出信号为高电平信号。第一时钟信号为高电平信号，第五晶体管M5导通，第一节点和第一输出信号端连通，第一节点的高电位能够增加第一输出信号的驱动能力。第一节点为高电平，第九晶体管M9导通，第一时钟信号为高电平信号，第一时钟信号拉高第二输出信号的电位，第二输出信号为高电平信号。

(三)第三阶段(t3阶段)

输入信号(INPUT)为低电平信号，复位信号(RESET)为高电平信号，第一时钟信号(CLKA)为低电平信号，第二时钟信号(CLKB)为高电平信号，第一电源信号为低电平信号。

输入信号为低电平信号，第一晶体管M1截止。复位信号为高电平信号，第二晶体管M2导通，第一电源信号拉低第一节点的电位，第一节点的电位为低电平。第一节点的电位为低电平，第三晶体管M3截止，第二时钟信号为高电平信号，第四晶体管M4导通，第二时钟信号拉高第二节点的电位，第二节点的电位为高电平。第一节点的电位为低电平，第七晶体管M7截止。第一时钟信号为低电平信号，第五晶体管M5截止。第二节点的电位为高电平，第六晶体管M6导通，第一电源信号拉低第一节点的电位，第一节点的电位为低电平。第二节点的电位为高电平，第八晶体管M8导通，第一电源信号拉低第一输出信号的电位，第一输出信号为低电平信号。第一节点为低电平，第九晶体管M9截止。第二节点的电位为高电平，第十晶体管M10导通，第一电源信号拉低第二输出信号的电位，第二输出信号为低电平信号。

(四)第四阶段(t4阶段)

输入信号(INPUT)为低电平信号，复位信号(RESET)为低电平信号，第一时钟信号(CLKA)为周期性脉冲信号，第二时钟信号(CLKB)为周期性脉冲信号，第一电源信号为低电平信号。

输入信号为低电平，第一晶体管M1截止。复位信号为低电平信号，第二晶体管M2截止。第一节点的电位继续保持上一阶段的低电平，第七晶体管M7和第九晶体管M9截止。第一节点的电位为低电平，第三晶体管M3截止。

当第二时钟信号为低电平信号时，第四晶体管M4截止，第二节点保持上一阶段的电位，第二节点的电位为高电平，第六晶体管M6导通，第一电源信号拉低第一节点的电位，第一节点的电位为低电平。第二节点的电位为高电平，第八晶体管M8导通，第一电源信号拉低第一输出信号的电位，第一输出信号为低电平信号。第二节点的电位为高电平，第十晶体管M10导通，第一电源信号拉低第二输出信号的电位，第二输出信号为低电平信号。第一时钟信号为高电平信号，第五晶体管导通，第一节点和第一输出信号端连通，第一输出信号端通过第五晶体管M5、第一节点、第六晶体管和第一电源信号端形成放电回路，该回路能够降低第一输出信号端的输出噪声。

当第二时钟信号为高电平信号时，第四晶体管M4导通，第二时钟信号拉高第二节点的电位，第二节点的电位为高电平，第六晶体管M6导通，第一电源信号拉低第一节点的电位，第一节点的电位为低电平。第二节点的电位为高电平，第八晶体管M8导通，第一电源信号拉低第一输出信号的电位，第一输出信号为低电平信号。第二节点的电位为高电平，第十晶体管M10导通，第一电源信号拉低第二输出信号的电位，第二输出信号为低电平信号。第一时钟信号为低电平信号，第五晶体管截止。

在第四阶段，当第一时钟信号为高电平时，第五晶体管导通，第一输出信号端通过第五晶体管M5、第一节点、第六晶体管和第一电源信号端形成降噪回路。因此，第五晶体管M5的存在能够为移位寄存器在接近一半的工作时间中多增加一条降噪回路，从而提高移位寄存器的降噪效果。

本公开实施例提供了一种移位寄存器的驱动方法，所述移位寄存器的驱动方法，可以包括以下步骤：

输入模块在输入信号的控制下将输入信号提供给第一节点；复位模块在复位信号的控制下将第一电源信号提供给第一节点；第一控制模块在第一节点的电位的控制下将第一电源信号提供给第二节点；第二控制模块在第二时钟信号的控制下将第二时钟信号提供给第二节点；第三控制模块在第一时钟信号的控制下将第一节点的电压信号提供给第一输出信号端；第四控制模块在第二节点的电位的控制下将第一电源信号提供给第一节点；第一输出模块在第一节点的电位控制下将第一时钟信号提供给第一输出信号端，在第二节点的电位控制下将第一电源信号提供给第一输出信号端。

在一些示例性的实施方式中，所述移位寄存器的驱动方法还可以包括：

第二输出模块在第一节点的电位控制下将第一时钟信号提供给第二输出信号端，在第二节点的电位控制下将第一电源信号提供给第二输出信号端。

如图8所示，本公开实施例还提供了一种驱动电路，包括N个级联的移位寄存器SR(i)；第k个移位寄存器SR(k)的第一输出信号端与第k-1个移位寄存器SR(k-1)的复位信号端连接，第k个移位寄存器SR(k)的第一输出信号端与第k+1个移位寄存器SR(k+1)的输入信号端连接；2≤k≤N-1，N>3；N个移位寄存器中至少一个移位寄存器SR(i)采用上述实施例中的移位寄存器；1≤i≤N。

本公开实施例还提供了一种显示装置，包括上述移位寄存器。

本公开实施例还提供了一种显示装置，包括上述驱动电路。

所述显示装置可以为液晶显示装置。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (12)

1.一种移位寄存器，包括：输入模块、复位模块、第一控制模块、第二控制模块、第三控制模块、第四控制模块和第一输出模块；

输入模块，分别与输入信号端和第一节点连接，配置为在输入信号的控制下，将输入信号提供给第一节点；

复位模块，分别与复位信号端、第一电源信号端和第一节点连接，配置为在复位信号的控制下，将第一电源信号提供给第一节点；

第一控制模块，分别与第一电源信号端、第一节点和第二节点连接，配置为在第一节点的电位的控制下，将第一电源信号提供给第二节点；

第二控制模块，分别与第二时钟信号端和第二节点连接，配置为在第二时钟信号的控制下，将第二时钟信号提供给第二节点；

第三控制模块，分别与第一时钟信号端、第一节点和第一输出信号端连接，配置为在第一时钟信号的控制下，将第一节点的电压信号提供给第一输出信号端；

第四控制模块，分别与第一电源信号端、第一节点和第二节点连接，配置为在第二节点的电位的控制下，将第一电源信号提供给第一节点；

第一输出模块，分别与第一时钟信号端、第一电源信号端、第一节点、第二节点和第一输出信号端连接，配置为在第一节点的电位控制下将第一时钟信号提供给第一输出信号端，在第二节点的电位控制下将第一电源信号提供给第一输出信号端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：第二输出模块；

第二输出模块，分别与第一时钟信号端、第一电源信号端、第一节点、第二节点和第二输出信号端连接，配置为在第一节点的电位控制下将第一时钟信号提供给第二输出信号端，在第二节点的电位控制下将第一电源信号提供给第二输出信号端。

3.根据权利要求1所述的移位寄存器，其特征在于：

所述第一输出模块包括：第一输出子模块和第二输出子模块；

第一输出子模块，分别与第一时钟信号端、第一节点和第一输出信号端连接，配置为在第一节点的电位控制下将第一时钟信号提供给第一输出信号端；

第二输出子模块，分别与第一电源信号端、第二节点和第一输出信号端连接，配置为在第二节点的电位控制下将第一电源信号提供给第一输出信号端。

4.根据权利要求2所述的移位寄存器，其特征在于：

所述第二输出模块包括：第三输出子模块和第四输出子模块；

第三输出子模块，分别与第一时钟信号端、第一节点和第二输出信号端连接，配置为在第一节点的电位控制下将第一时钟信号提供给第二输出信号端；

第四输出子模块，分别与第一电源信号端、第二节点和第二输出信号端连接，配置为在第二节点的电位控制下将第一电源信号提供给第二输出信号端。

5.根据权利要求2所述的移位寄存器，其特征在于，所述移位寄存器还包括电容模块；

电容模块，分别与第一节点和第二输出信号端连接，配置为存储输入信号的电压值信息。

6.根据权利要求3所述的移位寄存器，其特征在于：

所述输入模块包括第一晶体管M1，所述第一晶体管的控制极和第一极连接输入信号端，所述第一晶体管的第二极连接第一节点；

所述复位模块包括第二晶体管M2，所述第二晶体管的控制极连接复位信号端，所述第二晶体管的第一极连接第一节点，所述第二晶体管的第二极连接第一电源信号端；

所述第一控制模块包括第三晶体管M3，所述第三晶体管的控制极连接第一节点，所述第三晶体管的第一极连接第二节点，所述第三晶体管的第二极连接第一电源信号端；

所述第二控制模块包括第四晶体管M4，所述第四晶体管的控制极和第一极连接第二时钟信号端，所述第四晶体管的第二极连接第二节点；

所述第三控制模块包括第五晶体管M5，所述第五晶体管的控制极连接第一时钟信号端，所述第五晶体管的第一极连接第一节点，所述第五晶体管的第二极连接第一输出信号端；

所述第四控制模块包括第六晶体管M6，所述第六晶体管的控制极连接第二节点，所述第六晶体管的第一极连接第一节点，所述第六晶体管的第二极连接第一电源信号端；

所述第一输出子模块包括第七晶体管M7，所述第七晶体管的控制极连接第一节点，所述第七晶体管的第一极连接第一时钟信号端，所述第七晶体管的第二极连接第一输出信号端；

所述第二输出子模块包括第八晶体管M8，所述第八晶体管的控制极连接第二节点，所述第八晶体管的第一极连接第一输出信号端，所述第八晶体管的第二极连接第一电源信号端。

7.根据权利要求6所述的移位寄存器，其特征在于：

所述移位寄存器还包括：第三输出子模块和第四输出子模块；

所述第三输出子模块包括第九晶体管M9，所述第九晶体管的控制极连接第一节点，所述第九晶体管的第一极连接第一时钟信号端，所述第九晶体管的第二极连接第二输出信号端；

所述第四输出子模块包括第十晶体管M10，所述第十晶体管的控制极连接第二节点，所述第十晶体管的第一极连接第二输出信号端，所述第十晶体管的第二极连接第一电源信号端。

8.根据权利要求7所述的移位寄存器，其特征在于：

所述移位寄存器还包括：电容模块；

所述电容模块包括第一电容C1，所述第一电容的第一极连接第一节点，所述第一电容的第二极连接第二输出信号端。

9.一种驱动电路，包括：N个级联的移位寄存器SR(i)；第k个移位寄存器SR(k)的第一输出信号端与第k-1个移位寄存器SR(k-1)的复位信号端连接，第k个移位寄存器SR(k)的第一输出信号端与第k+1个移位寄存器SR(k+1)的输入信号端连接；2≤k≤N-1，N>3；N个移位寄存器中至少一个移位寄存器SR(i)采用上述权利要求1-6中任一项所述的移位寄存器；1≤i≤N。

10.一种权利要求1-8中任一项所述的移位寄存器的驱动方法，包括：

输入模块在输入信号的控制下将输入信号提供给第一节点；复位模块在复位信号的控制下将第一电源信号提供给第一节点；第一控制模块在第一节点的电位的控制下将第一电源信号提供给第二节点；第二控制模块在第二时钟信号的控制下将第二时钟信号提供给第二节点；第三控制模块在第一时钟信号的控制下将第一节点的电压信号提供给第一输出信号端；第四控制模块在第二节点的电位的控制下将第一电源信号提供给第一节点；第一输出模块在第一节点的电位控制下将第一时钟信号提供给第一输出信号端，在第二节点的电位控制下将第一电源信号提供给第一输出信号端。

11.一种显示装置，包括：权利要求1-8中任一项所述的移位寄存器。

12.一种显示装置，包括：权利要求9所述的驱动电路。