CN106782365A - 一种栅极驱动电路及驱动方法、显示装置 - Google Patents

一种栅极驱动电路及驱动方法、显示装置 Download PDF

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Abstract

本发明公开了一种栅极驱动电路及其驱动方法，以及使用该驱动电路的显示装置。本发明的栅极驱动电路能够实现双向扫描，采用前级驱动电路中Qn‑1节点输出信号和后级驱动电路中Qn+1节点输出信号二者交叠时的高电平时为第n级电路Qn节点预充电，可以大幅提高第n级电路的Gn输出端的稳定性。同时第一、二晶体管串联，第三、四晶体管串联可以大幅降低Qn节点漏电的几率。

Description

一种栅极驱动电路及驱动方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种栅极驱动电路及其驱动方法，以及依据该栅极驱动电路及驱动方法制造的显示装置。
背景技术
TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)以及OLED(Active Matrix Driving OLED，有源矩阵驱动有机发光二极管)显示装置因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
上述显示装置通常设置有栅极集成(Gate Driver on Array)电路，其利用现有薄膜晶体管液晶显示器中的薄膜晶体管阵列制程将栅极行扫描驱动信号电路制作在薄膜晶体管阵列基板上，该栅极集成驱动电路每一级输出端与一行栅线相连接，用于向该栅线输出栅极扫描信号，以实现对栅线的逐行扫描。
随着低温多晶硅(LTPS)半导体薄膜晶体管的发展，而且由于低温多晶硅半导体本身超高载流子迁移率的特性，相应的面板周边集成电路也成为大家关注的焦点，并且很多人投入到集成系统面板(SOP)的相关技术研究，并逐步成为现实。
根据现有的这种栅极集成驱动电路的连接方式，当栅极集成驱动电路级数增加的时，会出现上下级传时信号衰减，级传信号一旦出现衰减，那么就会造成栅极集成驱动电路的某一级对Q点的预充电能力减弱，进而导致本级栅极驱动信号输出能力衰减，最终影响到面内像素电极的充电。
发明内容
本发明所要解决的技术问题之一是提供一种能够在多级栅极集成驱动电路级传时，每一级栅极驱动信号Gn均能够稳定输出的栅极驱动电路。同时本发明所要解决的另一技术问题在降低栅极驱动电路中预充电节点的漏电几率。
为了解决上述技术问题，本发明的第一个方面提供了一种栅极驱动电路，该栅极驱动电路具有多级结构，其特征在于，第n级电路中包括：
第n级电路中包括：
Qn节点预充电单元，其在第一输入信号Qn-1、第二输出信号Qn+1的作用下控制高电压信号VGH与Qn节点之间的信号传输，由此对Qn节点进行预充电；
Qn节点上拉单元，其电连接在Qn节点与本级电路输出端Gn之间，用于维持Qn节点的高电平状态；
Qn节点下拉单元，其电连接在低电压信号VGL与Qn节点之间，用于在Pn节点电压信号的作用下控制低电压信号VGL与Qn节点之间的信号传输，由此维持Qn节点的低电平状态；
Pn节点上拉单元，其电连接在高电压信号VGH与Pn节点之间，用于在第一时钟信号的作用下控制高电压信号VGH与Pn节点之间的信号传输，由此维持Pn节点的高电平状态；
Pn节点下拉单元，其电连接在低电压信号VGL与Pn节点之间，用于在Qn节点电压信号的作用下控制低电压信号VGL与Pn节点之间的信号传输，由此维持Pn节点的低电平状态；
Gn输出单元，其电连接在第二时钟信号与本级电路输出端Gn之间，用于在Qn节点电压信号的作用下控制第二时钟信号与本级电路输出端Gn之间的信号传输，由此输出Gn高电平信号；
Gn输出端下拉单元，其电连接在低电压信号VGL与本级电路输出端Gn之间，用于在Pn节点电压信号的作用下控制低电压信号VGL与本级电路输出端Gn之间的信号传输，由此维持本级电路输出端Gn的低电平状态。
其中，所述第一输入信号Qn-1为前级驱动电路中Qn-1节点输出信号，第二输入信号Qn+1为后级驱动电路中Qn+1节点输出信号。
在一个实施例中，所述Qn节点预充电单元包括第一晶体管、第二晶体管、第三晶体管及第四晶体管；第一晶体管的源极与高电压信号VGH连接，第一晶体管的栅极与第二输出信号Qn+1连接，第一晶体管的漏极与第二晶体管的源极连接；第二晶体管的栅极连接第一输入信号Qn-1，第二晶体管的漏极连接第三晶体管的源极，并同时与Qn节点连接；第三晶体管的栅极与第一输入信号Qn-1连接，第三晶体管的漏极与第四晶体管的源极连接；第四晶体管的栅极与第二输出信号Qn+1连接，第四晶体管的漏极与高电压信号VGH连接。
在一个实施例中，所述Qn节点上拉单元包括第一电容，所述第一电容两端分别连接Qn节点与输出端Gn。
在一个实施例中，所述Qn节点下拉单元包括第五晶体管，第五晶体管的源极连接Qn节点，第五晶体管的栅极连接Pn节点，第五晶体管的漏极连接低电压信号VGL。
在一个实施例中，所述Pn节点上拉单元包括第六晶体管和第二电容，所述第六晶体管的源极连接高电压信号VGH，第六晶体管的栅极连接第一时钟信号，第六晶体管的漏极连接Pn节点；第二电容两端分别连接Pn节点与低电压信号VGL。
在一个实施例中，所述Pn节点下拉单元包括第七晶体管，所述第七晶体管的源极连接Pn节点，第七晶体管的栅极连接Qn节点，第七晶体管的漏极连接低电压信号VGL。
在一个实施例中，所述Gn输出单元包括第八晶体管，所述八晶体管的源极连接第二时钟信号，第八晶体管的栅极连接Qn节点，第八晶体管的漏极连接输出端Gn。
在一个实施例中，所述Gn输出端下拉单元包括第九晶体管，所述第九晶体管的源极连接输出端Gn，第九晶体管的栅极连接Pn节点，第九晶体管的漏极连接低电压信号VGL。
根据本发明的第二个方面，还提供了一种栅极驱动方法，在进行正反双向扫描时，包括如下阶段：
正向扫描阶段时包括：
阶段a，第一输入信号Qn-1与第二输入信号Qn+1交叠为高电平时，第一、二晶体管串联导通，第三、四晶体管也串联导通，同时对Qn节点进行预充电；
阶段b，在阶段a中，Qn节点被预充电，Qn节点上拉单元中的第一电容C1维持Qn节点处于高电平状态，Gn输出单元中的第八晶体管处于导通状态，第二时钟信号的高电平输出到输出端Gn；
阶段c，Qn节点上拉单元中的第一电容继续维持Qn节点处于高电平状态，而此时第二时钟信号的低电平将Gn输出端电平拉低，当第一输入信号Qn-1与第二输入信号Qn+1同时为高电平时，第一、二、三、四晶体管均处于串联导通状态，Qn节点被补充充电；
阶段d，当第一时钟信号为高电平时，Pn节点上拉单元中的第六晶体管处于导通的状态，Pn节点电平被拉高，Qn节点下拉单元中的第五晶体管导通，此时Qn节点电平被拉低到低电压信号VGL；
阶段e，当Qn节点变为低电平后，Pn节点下拉单元的第七晶体管处于截止状态，当第一时钟跳变为高电平时第六晶体管导通，Pn节点被充电，那么五晶体管和Gn输出端下拉单元的第九晶体管均处于导通的状态，可以保证Qn节点及输出端Gn低电平的稳定，同时第二电容对Pn节点的高电平具有一定的保持作用。
反向扫描阶段包括：
阶段1，第一输入信号Qn-1与第二输入信号Qn+1交叠为高电平时，第一、二晶体管串联导通，第三、四晶体管也串联导通，同时对Qn节点进行预充电；
阶段2，在阶段1中，Qn节点被预充电，Qn节点上拉单元中的第一电容C1维持Qn节点处于高电平状态，Gn输出单元中的第八晶体管T8处于导通状态，第二时钟信号的高电平输出到输出端Gn；
阶段3，Qn节点上拉单元中的第一电容C1继续维持Qn节点处于高电平状态，而此时第二时钟信号的低电平将Gn输出端电平拉低，当第一输入信号Qn-1与第二输入信号Qn+1同时为高电平时，第一、二、三、四晶体管均处于串联导通状态，Qn节点被补充充电；
阶段4，当第一时钟信号为高电平时，Pn节点上拉单元中的第六晶体管T6处于导通的状态，Pn节点电平被拉高，Qn节点下拉单元中的第五晶体管T5导通，此时Qn节点电平被拉低到低电压信号VGL；
阶段5，当Qn节点变为低电平后，Pn节点下拉单元的第七晶体管T7处于截止状态，当第一时钟跳变为高电平时第六晶体管T6导通，Pn节点被充电，那么五晶体管T5和Gn输出端下拉单元的第九晶体管T9均处于导通的状态，可以保证Qn节点及输出端Gn低电平的稳定，同时第二电容C2对Pn节点的高电平具有一定的保持作用。
本发明的第三个方面提供一种显示装置，该显示装置包括上述任意实施例所述的栅极驱动电路。
与现有技术相比，本发明的一个或多个实施例可以具有如下优点：
本发明中的栅极驱动电路中，针对第n级电路，采用前级驱动电路中Qn-1节点输出信号和后级驱动电路中Qn+1节点输出信号二者交叠时的高电平时为第n级电路Qn节点预充电，可以大幅提高第n级电路的Gn输出端的稳定性。同时第一、二晶体管串联，第三、四晶体管串联可以大幅降低Qn节点漏电的几率。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1是现有技术中的栅极驱动电路；
图2是现有技术中的栅极驱动电路正向扫描的时序图；
图3是现有技术中的栅极驱动电路反向扫描的时序图；
图4是根据本发明的栅极驱动电路；
图5是根据本发明的栅极驱动电路正向扫描的时序图；
图6是根据本发明的栅极驱动电路反向扫描的时序图。
附图标记说明：
1.Qn节点预充电单元； 2.Qn节点上拉单元；
3.Qn节点下拉单元； 4.Pn节点上拉单元；
5.Pn节点下拉单元； 6.Gn输出单元；
7.Gn输出端下拉单元； 8.高电压信号VGH；
9.低电压信号VGL； 10.Qn节点；
11.第一输入信号Qn-1 12.第二输出信号Qn+1；
13.Pn节点； 14.输出端Gn；
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下结合附图对本发明作进一步地详细说明。
图1是传统栅极集成驱动电路中某级电路单元的电路结构，为了保证输出点Gn的稳定性，都会引入Q、P两节点。该电路在正向扫描时，其信号时序图如图2所示，在反向扫描时，其信号时序图如图3所示。
根据上述这种栅极集成驱动电路的连接方式，当栅极集成驱动电路级数增加的时，会出现上下级传时信号衰减，级传信号一旦出现衰减，那么就会造成栅极集成驱动电路的某一级对Q点的预充电能力减弱，进而导致本级栅极驱动信号Gn输出能力衰减，最终影响到面内像素电极的充电。
为此，本发明提出一种新的栅极集成驱动电路结构，旨在当多级栅极集成驱动电路级传时，每一级栅极驱动信号Gn均能够稳定输出的栅极驱动电路
实施例1
图4是根据本发明实施例所示的栅极驱动电路。下面结合图4对该栅极驱动电路进行说明。
如图4所示的一种栅极驱动电路，该栅极驱动电路具有多级结构，其第n级电路中包括Qn节点预充电单元1、Qn节点上拉单元2、Qn节点下拉单元3、Pn节点上拉单元4、Pn节点下拉单元5、Gn输出单元6、Gn输出端下拉单元7。
其中，Qn节点预充电单元1连接第一输入信号Qn-111、第二输出信号Qn+112及高电压信号VGH8，该第一输入信号Qn-111为前级驱动电路中Qn-1节点输出信号，第二输出信号Qn+112为后级驱动电路中Qn+1节点输出信号。第一输入信号Qn-111和第二输出信号Qn+112通过Qn节点预充电单元1控制高电压信号VGH8与Qn节点10之间的信号传输，由此实现对Qn节点10的预充电。
所述Qn节点预充电单元1包括第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4。第一晶体管T1的源极与高电压信号VGH8连接，第一晶体管T1的栅极与第二输出信号Qn+112连接，第一晶体管T1的漏极与第二晶体管T2的源极连接。第二晶体管T2的栅极连接第一输入信号Qn-111，第二晶体管T2的漏极连接第三晶体管T3的源极，并同时与Qn节点10连接。第三晶体管T3的栅极与第一输入信号Qn-111连接，第三晶体管T3的漏极与第四晶体管T4的源极连接。第四晶体管T4的栅极与第二输出信号Qn+112连接，第四晶体管T4的漏极与高电压信号VGH8连接。
Qn节点上拉单元2用于维持Qn节点10的高电平状态。所述Qn节点上拉单元2包括第一电容C1，所述第一电容C1两端分别连接Qn节点10与输出端Gn14。
Qn节点下拉单元3连接低电压信号VGL9用于维持Qn节点10的低电平状态。所述Qn节点下拉单元3包括第五晶体管T5，第五晶体管T5的源极连接Qn节点10，第五晶体管T5的栅极连接Pn节点13，第五晶体管T5的漏极连接低电压信号VGL9。
Pn节点上拉单元4连接高电压信号VGH8和时钟信号CKV4，用于控制高电压信号VGH8与Pn节点13之间的信号传输。所述Pn节点上拉单元4包括第六晶体管T6和第二电容C2，所述第六晶体管T6的源极连接高电压信号VGH8，第六晶体管T6的栅极连接时钟信号CKV4，第六晶体管T6的漏极连接Pn节点13。第二电容C2两端分别连接Pn节点13与低电压信号VGL9。
Pn节点下拉单元5连接低电压信号VGL9，用于维持Pn节点13处于低电平状态。所述Pn节点下拉单元5包括第七晶体管T7，所述第七晶体管T7的源极连接Pn节点，第七晶体管T7的栅极连接Qn节点10，第七晶体管T7的漏极连接低电压信号VGL9。
Gn输出单元6连接时钟信号CKV1和输出端Gn14，用于控制时钟信号CKV1与输出端Gn14之间的信号传输。在一个实施例中，所述Gn输出单元6包括第八晶体管T8，所述八晶体管T8的源极连接时钟信号CKV1，第八晶体管T8的栅极连接Qn节点10，第八晶体管T8的漏极连接输出端Gn14。
Gn输出端下拉单元7连接低电压信号VGL9和输出端Gn14，用于维持输出端Gn14处于低电平状态。所述Gn输出端下拉单元7包括第九晶体管T9，所述九晶体管T9的源极连接输出端Gn14，第九晶体管T9的栅极连接Pn节点13，第九晶体管T9的漏极连接低电压信号VGL9。
本实施例的技术效果在于，通过本实施例的栅极驱动电路，采用前级驱动电路中Qn-1节点输出信号和后级驱动电路中Qn+1节点输出信号二者交叠时的高电平时为第n级电路Qn节点预充电，可以大幅提高第n级电路的Gn输出端的稳定性。同时第一、二晶体管串联，第三、四晶体管串联可以大幅降低Qn节点漏电的几率。
实施例2
根据实施例1所述的栅极驱动电路，本实施例提供一种用于驱动上述栅极驱动电路的驱动方法。
正向扫描时该驱动方法的信号时序图如图5所示，扫描过程包括阶段a至阶段e。
阶段a，第一输入信号Qn-111与第二输入信号Qn+112交叠为高电平时，第一、二晶体管串联导通，第三、四晶体管也串联导通，同时对Qn节点10进行预充电。
阶段b，在阶段a中，Qn节点10被预充电，Qn节点10上拉单元中的第一电容C1维持Qn节点10处于高电平状态，Gn输出单元6中的第八晶体管T8处于导通状态，第二时钟信号的高电平输出到输出端Gn14。
阶段c，Qn节点上拉单元2中的第一电容C1继续维持Qn节点10处于高电平状态，而此时第二时钟信号的低电平将输出端Gn14电平拉低，当第一输入信号Qn-111与第二输入信号Qn+112同时为高电平时，第一、二、三、四晶体管均处于串联导通状态，Qn节点10被补充充电。
阶段d，当第一时钟信号为高电平时，Pn节点上拉单元4中的第六晶体管T6处于导通的状态，Pn节点13电平被拉高，Qn节点下拉单元3中的第五晶体管T5导通，此时Qn节点10电平被拉低到低电压信号VGL9。
阶段e，当Qn节点10变为低电平后，Pn节点下拉单元5的第七晶体管T7处于截止状态，当第一时钟跳变为高电平时第六晶体管T6导通，Pn节点13被充电，则第五晶体管T5和Gn输出端下拉单元7的第九晶体管T9均处于导通的状态，可以保证Qn节点10及输出端Gn14低电平的稳定，同时第二电容C2对Pn节点13的高电平具有一定的保持作用。
反向扫描时该驱动方法的信号时序图如图6所示，由于Qn节点预充电单元中，第一、二晶体管与第三、四晶体管相对Qn节点实质上为对称结构，因此反向扫描过程与正向扫描过程大致相同，区别仅在于第一输入信号Qn-1与第二输入信号Qn+1相对于正向扫描时相反，其扫描过程包括阶段1至阶段5。
阶段1，第一输入信号Qn-111与第二输入信号Qn+112交叠为高电平时，第一、二晶体管串联导通，第三、四晶体管也串联导通，同时对Qn节点10进行预充电。
阶段2，在阶段1中，Qn节点10被预充电，Qn节点10上拉单元中的第一电容C1维持Qn节点10处于高电平状态，Gn输出单元6中的第八晶体管T8处于导通状态，第二时钟信号的高电平输出到输出端Gn14。
阶段3，Qn节点上拉单元2中的第一电容C1继续维持Qn节点10处于高电平状态，而此时第二时钟信号的低电平将输出端Gn14电平拉低，当第一输入信号Qn-111与第二输入信号Qn+112同时为高电平时，第一、二、三、四晶体管均处于串联导通状态，Qn节点10被补充充电。
阶段4，当第一时钟信号为高电平时，Pn节点上拉单元4中的第六晶体管T6处于导通的状态，Pn节点13电平被拉高，Qn节点下拉单元3中的第五晶体管T5导通，此时Qn节点10电平被拉低到低电压信号VGL9。
阶段5，当Qn节点10变为低电平后，Pn节点下拉单元5的第七晶体管T7处于截止状态，当第一时钟跳变为高电平时第六晶体管T6导通，Pn节点13被充电，则第五晶体管T5和Gn输出端下拉单元7的第九晶体管T9均处于导通的状态，可以保证Qn节点10及输出端Gn14低电平的稳定，同时第二电容C2对Pn节点13的高电平具有一定的保持作用。
本实施的技术效果在于，通过本实施例的驱动方法，采用前级驱动电路中Qn-1节点输出信号和后级驱动电路中Qn+1节点输出信号二者交叠时的高电平时为第n级电路Qn节点预充电，可以大幅提高第n级电路的Gn输出端的稳定性。同时第一、二晶体管串联，第三、四晶体管串联可以大幅降低Qn节点漏电的几率。
实施例3
根据前述实施例1和实施例2，本实施例提供一种显示装置。该显示装置包括显示面板和外围驱动电路。所述显示面板可以是液晶显示面板、等离子显示面板、发光二极管显示面板或有机发光二极管显示面板等。所述外围驱动电路包括栅极驱动电路和图像信号驱动电路。所述栅极驱动电路采用如实施例1中所述的栅极驱动电路。本实施例所述的显示装置在运行时，其栅极驱动电路的工作过程如实施例2所述的栅极驱动方法进行工作。
本实施的技术效果在于，本实施例的显示装置，由于其栅极驱动电路信号输出稳定，因此其显示效果相对现有技术中的显示装置更为稳定，其更够大大降低画面拖影、抖动等现象。
以上所述，仅为本发明的具体实施案例，本发明的保护范围并不局限于此，任何熟悉本技术的技术人员在本发明所述的技术规范内，对本发明的修改或替换，都应在本发明的保护范围之内。

Claims (10)

1.一种栅极驱动电路，该栅极驱动电路具有多级结构，其特征在于，第n级电路中包括：
Qn节点预充电单元，其在第一输入信号Qn-1、第二输出信号Qn+1的作用下控制高电压信号VGH与Qn节点之间的信号传输，由此对Qn节点进行预充电；
Qn节点上拉单元，其电连接在Qn节点与本级电路输出端Gn之间，用于维持Qn节点的高电平状态；
Qn节点下拉单元，其电连接在低电压信号VGL与Qn节点之间，用于在Pn节点电压信号的作用下控制低电压信号VGL与Qn节点之间的信号传输，由此维持Qn节点的低电平状态；
Pn节点上拉单元，其电连接在高电压信号VGH与Pn节点之间，用于在第一时钟信号的作用下控制高电压信号VGH与Pn节点之间的信号传输，由此维持Pn节点的高电平状态；
Pn节点下拉单元，其电连接在低电压信号VGL与Pn节点之间，用于在Qn节点电压信号的作用下控制低电压信号VGL与Pn节点之间的信号传输，由此维持Pn节点的低电平状态；
Gn输出单元，其电连接在第二时钟信号与本级电路输出端Gn之间，用于在Qn节点电压信号的作用下控制第二时钟信号与本级电路输出端Gn之间的信号传输，由此输出Gn高电平信号；
Gn输出端下拉单元，其电连接在低电压信号VGL与本级电路输出端Gn之间，用于在Pn节点电压信号的作用下控制低电压信号VGL与本级电路输出端Gn之间的信号传输，由此维持本级电路输出端Gn的低电平状态；
其中，所述第一输入信号Qn-1为前级驱动电路中Qn-1节点输出信号，第二输入信号Qn+1为后级驱动电路中Qn+1节点输出信号。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述Qn节点预充电单元包括第一晶体管、第二晶体管、第三晶体管及第四晶体管；第一晶体管的源极与高电压信号VGH连接，第一晶体管的栅极与第二输出信号Qn+1连接，第一晶体管的漏极与第二晶体管的源极连接；第二晶体管的栅极连接第一输入信号Qn-1，第二晶体管的漏极连接第三晶体管的源极，并同时与Qn节点连接；第三晶体管的栅极与第一输入信号Qn-1连接，第三晶体管的漏极与第四晶体管的源极连接；第四晶体管的栅极与第二输出信号Qn+1连接，第四晶体管的漏极与高电压信号VGH连接。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述Qn节点上拉单元包括第一电容，所述第一电容两端分别连接Qn节点与输出端Gn。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述Qn节点下拉单元包括第五晶体管，第五晶体管的源极连接Qn节点，第五晶体管的栅极连接Pn节点，第五晶体管的漏极连接低电压信号VGL。
5.如权利要求4所述的栅极驱动电路，其特征在于，所述Pn节点上拉单元包括第六晶体管和第二电容，所述第六晶体管的源极连接高电压信号VGH，第六晶体管的栅极连接第一时钟信号，第六晶体管的漏极连接Pn节点；第二电容两端分别连接Pn节点与低电压信号VGL。
6.如权利要求5所述的栅极驱动电路，其特征在于，所述Pn节点下拉单元包括第七晶体管，所述第七晶体管的源极连接Pn节点，第七晶体管的栅极连接Qn节点，第七晶体管的漏极连接低电压信号VGL。
7.如权利要求6所述的栅极驱动电路，其特征在于，所述Gn输出单元包括第八晶体管，所述八晶体管的源极连接第二时钟信号，第八晶体管的栅极连接Qn节点，第八晶体管的漏极连接输出端Gn。
8.如权利要求7所述的栅极驱动电路，其特征在于，所述Gn输出端下拉单元包括第九晶体管，所述第九晶体管的源极连接输出端Gn，第九晶体管的栅极连接Pn节点，第九晶体管的漏极连接低电压信号VGL。
9.一种基于权利要求1-8中任一项所述的栅极驱动电路的驱动方法，其特征在于：
正向扫描阶段时包括：
阶段a，第一输入信号Qn-1与第二输入信号Qn+1交叠为高电平时，第一、二晶体管串联导通，第三、四晶体管也串联导通，同时对Qn节点进行预充电；
阶段b，在阶段a中，Qn节点被预充电，Qn节点上拉单元中的第一电容维持Qn节点处于高电平状态，Gn输出单元中的第八晶体管处于导通状态，第二时钟信号的高电平输出到输出端Gn；
阶段c，Qn节点上拉单元中的第一电容继续维持Qn节点处于高电平状态，而此时第二时钟信号的低电平将Gn输出端电平拉低，当第一输入信号Qn-1与第二输入信号Qn+1同时为高电平时，第一、二、三、四晶体管均处于串联导通状态，Qn节点被补充充电；
阶段d，当第一时钟信号为高电平时，Pn节点上拉单元中的第六晶体管处于导通的状态，Pn节点电平被拉高，Qn节点下拉单元中的第五晶体管导通，此时Qn节点电平被拉低到低电压信号VGL；
阶段e，当Qn节点变为低电平后，Pn节点下拉单元的第七晶体管处于截止状态，当第一时钟跳变为高电平时第六晶体管导通，Pn节点被充电，那么第五晶体管和Gn输出端下拉单元的第九晶体管均处于导通的状态，可以保证Qn节点及输出端Gn低电平的稳定，同时第二电容对Pn节点的高电平具有一定的保持作用。
10.如权利要求9所述的栅极驱动电路的驱动方法，其特征在于，该驱动方法还包括反向扫描阶段，所述反向扫描阶段包括：
阶段1，第一输入信号Qn-1与第二输入信号Qn+1交叠为高电平时，第一、二晶体管串联导通，第三、四晶体管也串联导通，同时对Qn节点进行预充电；
阶段2，在阶段1中，Qn节点被预充电，Qn节点上拉单元中的第一电容维持Qn节点处于高电平状态，Gn输出单元中的第八晶体管处于导通状态，第二时钟信号的高电平输出到输出端Gn；
阶段3，Qn节点上拉单元中的第一电容继续维持Qn节点处于高电平状态，而此时第二时钟信号的低电平将Gn输出端电平拉低，当第一输入信号Qn-1与第二输入信号Qn+1同时为高电平时，第一、二、三、四晶体管均处于串联导通状态，Qn节点被补充充电；
阶段4，当第一时钟信号为高电平时，Pn节点上拉单元中的第六晶体管处于导通的状态，Pn节点电平被拉高，Qn节点下拉单元中的第五晶体管导通，此时Qn节点电平被拉低到低电压信号VGL；
阶段5，当Qn节点变为低电平后，Pn节点下拉单元的第七晶体管处于截止状态，当第一时钟跳变为高电平时第六晶体管导通，Pn节点被充电，那么五晶体管和Gn输出端下拉单元的第九晶体管均处于导通的状态，可以保证Qn节点及输出端Gn低电平的稳定，同时第二电容对Pn节点的高电平具有一定的保持作用。
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