CN110853591A - 一种gip驱动电路及其控制方法 - Google Patents

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CN110853591A CN201911093660.8A CN201911093660A CN110853591A CN 110853591 A CN110853591 A CN 110853591A CN 201911093660 A CN201911093660 A CN 201911093660A CN 110853591 A CN110853591 A CN 110853591A
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Abstract

本发明涉及面板驱动电路技术领域，特别涉及一种GIP驱动电路及其控制方法，通过设置第一GIP单元、第二GIP单元、第三GIP单元和第四GIP单元，将第三GIP单元和第四GIP单元的第二输入端单独连接一个终止信号，使得GIP驱动电路的级传方式保持一致，能够防止GIP驱动电路因长时间保持高电平准位而出现可靠性的问题，降低GIP驱动电路中由于高电平引起的电性不良，有效地提升了GIP电路的可靠性。

Description

一种GIP驱动电路及其控制方法
技术领域
本发明涉及面板驱动电路技术领域，特别涉及一种GIP驱动电路及其控制方法。
背景技术
在现有的液晶显示面板中，面板内像素是通过横向的栅极线(Gate Line)和纵向的源极线(Source Line)共同驱动。而栅极由面板两侧的栅极驱动电路驱动，简称GIP(GateIn Panel)驱动电路，纵向的源极线由IC提供资料电压。其中GIP电路设计会影响面板的可靠性，比如：GIP的TFT器件在可靠性测试后发生电性上偏移，这时就会影响GIP的正常运作，导致显示不良。
发明内容
本发明所要解决的技术问题是：提供一种能够改善TFT器件可靠性的GIP驱动电路及其控制方法。
为了解决上述技术问题，本发明采用的第一种技术方案为：
一种GIP驱动电路，包括两个以上的GIP级联组，每个所述GIP级联组包括第一GIP级联，所述第一GIP级联包括第一GIP单元、第二GIP单元、第三GIP单元和第四GIP单元；
所述第一GIP单元的第一输入端与外设的第一起始信号电连接，所述第一GIP单元的第二输入端与所述第四GIP单元的输出端电连接，所述第一GIP单元的输出端与所述第三GIP单元的第一输入端电连接，所述第二GIP单元的第二输入端与所述第四GIP单元的输出端电连接，所述第二GIP单元的输出端与所述第四GIP单元的第一输入端电连接，所述第三GIP单元的第二输入端与外设的第一终止信号电连接，所述第四单元的第二输入端与外设的第二终止信号电连接。
本发明采用的第二种技术方案为：
一种GIP驱动电路的控制方法，包括以下步骤：
步骤S1、在第一时间段内，控制第一GIP单元的第一输入端输入高电平；
步骤S2、在第二时间段内，控制第一GIP单元的第一输入端输入高电平和控制第二GIP单元的第一输入端输入高电平；
步骤S3、在第三时间段内，控制第二GIP单元的第一输入端输入高电平和控制第三GIP单元的第一输入端输入高电平；
步骤S4、在第四时间段内，控制第三GIP单元的第一输入端输入高电平和控制第四GIP单元的第一输入端输入高电平；
步骤S5、在第五时间段内，控制第一GIP单元的第二输入端输入高电平；
步骤S6、在第六时间段内，控制第一GIP单元的第二输入端输入高电平和控制第二GIP单元的第二输入端输入高电平；
步骤S7、在第七时间段内，控制第二GIP单元的第二输入端输入高电平和控制第三GIP单元的第二输入端输入高电平；
步骤S8、在第八时间段内，控制第三GIP单元的第二输入端输入高电平和控制第四GIP单元的第二输入端输入高电平；
步骤S9、在第九时间段内，控制第四GIP单元的第二输入端输入高电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段、第六时间段、第七时间段、第八时间段和第九时间段为依次连续的时间段。
本发明的有益效果在于：
通过设置第一GIP单元、第二GIP单元、第三GIP单元和第四GIP单元，将第三GIP单元和第四GIP单元的第二输入端单独连接一个终止信号，使得GIP驱动电路的级传方式保持一致，TFT器件的电性在严苛条件下会发生偏移，GIP驱动电路的级传方式保持一致，能够防止GIP驱动电路因长时间保持高电平准位而出现可靠性的问题，避免部分器件电性出现偏移异常的情况，降低GIP驱动电路中由于高电平引起的电性不良，有效地提升了GIP电路的可靠性；通过将一个GIP单元的输出作为另一个GIP单元的输入可以控制GIP电路按照需求逐行打开，在受到时序控制的同时，避免来自源极线的资料错充到其它行的像素。
附图说明
图1为根据本发明的一种GIP驱动电路的结构示意图；
图2为根据本发明的一种GIP驱动电路的结构示意图；
图3为根据本发明的一种GIP驱动电路的GIP单元的电路图；
图4为根据本发明的一种GIP驱动电路的时序图；
图5为根据本发明的一种GIP驱动电路的时序图；
图6为根据本发明的一种GIP驱动电路的控制方法的步骤流程图；
标号说明：
1、第一GIP级联；101、第一GIP单元；102、第二GIP单元；103、第三GIP单元；104、第四GIP单元；
2、第二GIP级联；
3、第三GIP级联；301、第五GIP单元；302、第六GIP单元；303、第七GIP单元；304、第八GIP单元；
4、第四GIP级联。
具体实施方式
为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。
请参照图1，本发明提供的一种技术方案：
一种GIP驱动电路，包括两个以上的GIP级联组，每个所述GIP级联组包括第一GIP级联，所述第一GIP级联包括第一GIP单元、第二GIP单元、第三GIP单元和第四GIP单元；
所述第一GIP单元的第一输入端与外设的第一起始信号电连接，所述第一GIP单元的第二输入端与所述第四GIP单元的输出端电连接，所述第一GIP单元的输出端与所述第三GIP单元的第一输入端电连接，所述第二GIP单元的第二输入端与所述第四GIP单元的输出端电连接，所述第二GIP单元的输出端与所述第四GIP单元的第一输入端电连接，所述第三GIP单元的第二输入端与外设的第一终止信号电连接，所述第四单元的第二输入端与外设的第二终止信号电连接。
从上述描述可知，本发明的有益效果在于：
通过设置第一GIP单元、第二GIP单元、第三GIP单元和第四GIP单元，将第三GIP单元和第四GIP单元的第二输入端单独连接一个终止信号，使得GIP驱动电路的级传方式保持一致，TFT器件的电性在严苛条件下会发生偏移，GIP驱动电路的级传方式保持一致，能够防止GIP驱动电路因长时间保持高电平准位而出现可靠性的问题，避免部分器件电性出现偏移异常的情况，降低GIP驱动电路中由于高电平引起的电性不良，有效地提升了GIP电路的可靠性；通过将一个GIP单元的输出作为另一个GIP单元的输入可以控制GIP电路按照需求逐行打开，在受到时序控制的同时，避免来自源极线的资料错充到其它行的像素。
进一步的，所述GIP级联组还包括第二GIP级联，所述第二GIP级联和所述第一GIP级联的结构相同。
由上述描述可知，第二GIP级联和第一GIP级联设置相同的结构，能够进一步降低GIP驱动电路中由于高电平引起的电性不良，提升了GIP电路的可靠性。
进一步的，所述GIP级联组还包括第三GIP级联，所述第三GIP级联包括第五GIP单元、第六GIP单元、第七GIP单元和第八GIP单元；
所述第五GIP单元的第一输入端与所述第三GIP单元的输出端电连接，所述第五GIP单元的第二输入端与所述第七GIP单元的输出端电连接，所述第五单元的输出端与所述第七GIP单元的第一输入端电连接，所述第六GIP单元的第一输入端与所述第四GIP单元的输出端电连接，所述第六GIP单元的第二输入端与所述第八GIP单元的输出端电连接，所述第六GIP单元的输出端与所述第八GIP单元的第一输入端电连接，所述第七GIP单元的第二输入端与外设的第三终止信号电连接，所述第八GIP单元的第二输入端与外设的第四终止信号电连接。
进一步的，所述第一GIP单元的输出端、第二GIP单元的输出端、第三GIP单元的输出端和第四GIP单元的输出端分别与面板内的栅极走线一一对应连接。
进一步的，所述第一GIP单元、第二GIP单元、第三GIP单元和第四GIP单元的电路结构相同；
所述第一GIP单元包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、电容C1和电容C2；
所述晶体管T的源极分别与所述晶体管T2的栅极、晶体管T7的源极、晶体管T3的漏极、电容C2的一端和晶体管T4的栅极电连接，所述晶体管T2的漏极分别与所述晶体管T3的栅极、晶体管T6的栅极和电容C1的一端电连接，所述晶体管T2的源极分别与所述晶体管T3的源极、晶体管T6的源极和晶体管T5的源极电连接，所述晶体管T6的漏极分别与所述晶体管T5的漏极、电容C2的另一端和晶体管T4的源极电连接，所述晶体管T1的栅极为第一GIP单元的第一输入端，所述晶体管T7的栅极为第一GIP单元的第二输入端，所述晶体管T4的源极为第一GIP单元的输出端。
请参照图6，本发明提供的另一种技术方案：
一种GIP驱动电路的控制方法，包括以下步骤：
步骤S1、在第一时间段内，控制第一GIP单元的第一输入端输入高电平；
步骤S2、在第二时间段内，控制第一GIP单元的第一输入端输入高电平和控制第二GIP单元的第一输入端输入高电平；
步骤S3、在第三时间段内，控制第二GIP单元的第一输入端输入高电平和控制第三GIP单元的第一输入端输入高电平；
步骤S4、在第四时间段内，控制第三GIP单元的第一输入端输入高电平和控制第四GIP单元的第一输入端输入高电平；
步骤S5、在第五时间段内，控制第一GIP单元的第二输入端输入高电平；
步骤S6、在第六时间段内，控制第一GIP单元的第二输入端输入高电平和控制第二GIP单元的第二输入端输入高电平；
步骤S7、在第七时间段内，控制第二GIP单元的第二输入端输入高电平和控制第三GIP单元的第二输入端输入高电平；
步骤S8、在第八时间段内，控制第三GIP单元的第二输入端输入高电平和控制第四GIP单元的第二输入端输入高电平；
步骤S9、在第九时间段内，控制第四GIP单元的第二输入端输入高电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段、第六时间段、第七时间段、第八时间段和第九时间段为依次连续的时间段。
请参照图1至图5，本发明的实施例一为：
请参照图1至图2，一种GIP驱动电路，包括两个以上的GIP级联组，每个所述GIP级联组包括第一GIP级联1，所述第一GIP级联1包括第一GIP单元101、第二GIP单元102、第三GIP单元103和第四GIP单元104；
所述第一GIP单元101的第一输入端与外设的第一起始信号电连接，所述第一GIP单元101的第二输入端与所述第四GIP单元104的输出端电连接，所述第一GIP单元101的输出端与所述第三GIP单元103的第一输入端电连接，所述第二GIP单元102的第二输入端与所述第四GIP单元104的输出端电连接，所述第二GIP单元102的输出端与所述第四GIP单元104的第一输入端电连接，所述第三GIP单元103的第二输入端与外设的第一终止信号电连接，所述第四单元的第二输入端与外设的第二终止信号电连接。
所述GIP级联组还包括第二GIP级联2，所述第二GIP级联2和所述第一GIP级联1的结构相同。
所述第一GIP级联1和第二GIP级联2构成一个八级循环级联，第三GIP级联3和第四GIP级联4构成下一个八级循环级联，第四GIP级联4和第三GIP级联3的结构相同。
所述GIP级联组还包括第三GIP级联3，所述第三GIP级联3包括第五GIP单元301、第六GIP单元302、第七GIP单元303和第八GIP单元304；
所述第五GIP单元301的第一输入端与所述第三GIP单元103的输出端电连接，所述第五GIP单元301的第二输入端与所述第七GIP单元303的输出端电连接，所述第五单元的输出端与所述第七GIP单元303的第一输入端电连接，所述第六GIP单元302的第一输入端与所述第四GIP单元104的输出端电连接，所述第六GIP单元302的第二输入端与所述第八GIP单元304的输出端电连接，所述第六GIP单元302的输出端与所述第八GIP单元304的第一输入端电连接，所述第七GIP单元303的第二输入端与外设的第三终止信号电连接，所述第八GIP单元304的第二输入端与外设的第四终止信号电连接。
所述第一GIP单元101的输出端、第二GIP单元102的输出端、第三GIP单元103的输出端和第四GIP单元104的输出端分别与面板内的栅极走线一一对应连接。
所述第一GIP单元101、第二GIP单元102、第三GIP单元103和第四GIP单元104的电路结构相同；
请参照图3，所述第一GIP单元101包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、电容C1和电容C2；
所述晶体管T的源极分别与所述晶体管T2的栅极、晶体管T7的源极、晶体管T3的漏极、电容C2的一端和晶体管T4的栅极电连接，所述晶体管T2的漏极分别与所述晶体管T3的栅极、晶体管T6的栅极和电容C1的一端电连接，所述晶体管T2的源极分别与所述晶体管T3的源极、晶体管T6的源极和晶体管T5的源极电连接，所述晶体管T6的漏极分别与所述晶体管T5的漏极、电容C2的另一端和晶体管T4的源极电连接，所述晶体管T1的栅极为第一GIP单元101的第一输入端，所述晶体管T7的栅极为第一GIP单元101的第二输入端，所述晶体管T4的源极为第一GIP单元101的输出端。
上述第一GIP单元101的电路的工作原理为：
请参照图3，Gn-4和Gn+4为输入信号，CK为时钟信号，Gn为输出信号。
在t1-t2时刻，Gn-4和Gn+4为低电平，CK为高电平；晶体管T3和晶体管T6打开，晶体管T1、晶体管T2、晶体管T4、晶体管T5和晶体管T7关闭；
在t2-t3时刻，Gn-4为高电平，Gn+4和CK为低电平；晶体管T1、晶体管T2、晶体管T4和晶体管T5打开，晶体管T3、晶体管T6和晶体管T7关闭；
在t3-t4时刻，Gn-4和Gn+4为低电平，CK为高电平；晶体管T2和晶体管T4打开，晶体管T1、晶体管T3、晶体管T5、晶体管T6和晶体管T7关闭，Gn输出高电平；
在t4-t5时刻，Gn+4为高电平，Gn-4和CK为低电平；晶体管T5和晶体管T7打开，晶体管T1、晶体管T2、晶体管T3、晶体管T4和晶体管T6关闭；
在t5-t6时刻，Gn-4和Gn+4为低电平，CK为高电平；晶体管T3和晶体管T6打开，晶体管T1、晶体管T2、晶体管T4、晶体管T5和晶体管T7关闭；
在t6-t7时刻，Gn-4和Gn+4为低电平，CK为低电平；晶体管T5打开，晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T6和晶体管T7关闭。
请参照图4和图5，为面板GIP驱动电路的连续八级的时序图，CK1～CK8表示的第一时钟信号至第八时钟信号，第一时钟信号与第二时钟信号之间相差一个小时，即CK2＝CK1+1，以此类推，CK3＝CK2+1，CK4＝CK3+1，CK5＝CK4+1，CK6＝CK5+1，CK7＝CK6+1，CK8＝CK7+1；
在连续的八级GIP驱动电路中，图4表示的是第一级、第三级、第五级和第七级的GIP驱动电路的时序图(奇数级的GIP驱动电路的时序图)，图4是对应图1中的GIP驱动电路；图5表示的是第二级、第四级、第六级和第八级的GIP驱动电路的时序图(偶数级的GIP驱动电路的时序图)，图5是对应图2中的GIP驱动电路；从图4和图5中可以看出，奇数级的GIP驱动电路的时序图和偶数级的GIP驱动电路的时序图除了时钟信号的输入高电平的开始时间不一样以外，其它的都相同，即奇数级的GIP驱动电路的级传方式和偶数级的GIP驱动电路的级传方式是相同。
先从图4中的第一级开始分析，Gn-11(也就是第一GIP单元101的第一输入端)从t1-t3时段输入高电平，Gn-7(也就是第一GIP单元101的第二输入端)从t3-t5时段输入高电平，Gn-3(也就是第一GIP单元101的输出端)从t5-t7时段输出高电平，Qn-7(对应图3中的Q点)在t1-t5时段为高电平；
同样的第三级的Gn-9(也就是第二GIP单元102的第一输入端)从t2-t4时段输入高电平，Gn-5(也就是第二GIP单元102的第二输入端)从t4-t6时段输入高电平，Gn-1(也就是第一GIP单元101的输出端)从t6-t8时段输出高电平，Qn-5(对应图3中的Q点)在t2-t6时段为高电平；
同样的第五级的Gn-7(也就是第三GIP单元103的第一输入端)从t3-t5时段输入高电平，Gn-3(也就是第三GIP单元103的第二输入端)从t3-t7时段输入高电平，RST1(也就是第三GIP单元103的输出端)从t7-t9时段输出高电平，Qn-3(对应图3中的Q点)在t3-t7时段为高电平；
同样的第七级的Gn-5(也就是第四GIP单元104的第一输入端)从t4-t6时段输入高电平，Gn-1(也就是第四GIP单元104的第二输入端)从t6-t8时段输入高电平，RST3(也就是第四GIP单元104的输出端)从t8-t10时段输出高电平，Qn-1(对应图3中的Q点)在t4-t8时段为高电平。
由于奇数级的GIP驱动电路的级传方式和偶数级的GIP驱动电路的级传方式是相同，所以偶数级的GIP驱动电路的时序图分析过程与上述奇数级的GIP驱动电路的时序图分析过程类似，此处不做赘述，区别之处仅在于时钟信号高电平的输入开始时间不一样，这样使得其它级的高电平的输入时间也对应变化。
通过本方案设计的GIP驱动电路，从图4和图5中可以看出，Qn-3高电平的维持时间段为t3-t7时段和Qn-1高电平的维持时间段为t4-t8时段，若是采用传统的GIP驱动电路的设计，Qn-3高电平的维持时间段会是在t3-t8时段和Qn-1高电平的维持时间段会是在t4-t9时段，通过本方案设计的GIP驱动电路能够避免GIP驱动电路的Q点因长时间保持高电平准位而出现可靠性的问题，降低GIP驱动电路中由于高电平引起的电性不良，有效地提升了GIP电路的可靠性。
请参照图6，本发明的实施例二为：
一种GIP驱动电路的控制方法，包括以下步骤：
步骤S1、在第一时间段内，控制第一GIP单元101的第一输入端输入高电平；所述第一时间段为图4中的t1-t2时段；
步骤S2、在第二时间段内，控制第一GIP单元101的第一输入端输入高电平和控制第二GIP单元102的第一输入端输入高电平；所述第二时间段为图4中的t2-t3时段；
步骤S3、在第三时间段内，控制第二GIP单元102的第一输入端输入高电平和控制第三GIP单元103的第一输入端输入高电平；所述第三时间段为图4中的t3-t4时段；
步骤S4、在第四时间段内，控制第三GIP单元103的第一输入端输入高电平和控制第四GIP单元104的第一输入端输入高电平；所述第四时间段为图4中的t4-t5时段；
步骤S5、在第五时间段内，控制第一GIP单元101的第二输入端输入高电平；所述第五时间段为图4中的t5-t6时段；
步骤S6、在第六时间段内，控制第一GIP单元101的第二输入端输入高电平和控制第二GIP单元102的第二输入端输入高电平；所述第六时间段为图4中的t6-t7时段；
步骤S7、在第七时间段内，控制第二GIP单元102的第二输入端输入高电平和控制第三GIP单元103的第二输入端输入高电平；所述第一时间段为图4中的t7-t8时段；
步骤S8、在第八时间段内，控制第三GIP单元103的第二输入端输入高电平和控制第四GIP单元104的第二输入端输入高电平；所述第八时间段为图4中的t8-t9时段；
步骤S9、在第九时间段内，控制第四GIP单元104的第二输入端输入高电平；所述第九时间段为图4中的t9-t10时段；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段、第六时间段、第七时间段、第八时间段和第九时间段为依次连续的时间段。
综上所述，本发明提供的一种GIP驱动电路及其控制方法，通过设置第一GIP单元、第二GIP单元、第三GIP单元和第四GIP单元，将第三GIP单元和第四GIP单元的第二输入端单独连接一个终止信号，使得GIP驱动电路的级传方式保持一致，TFT器件的电性在严苛条件下会发生偏移，GIP驱动电路的级传方式保持一致，能够防止GIP驱动电路因长时间保持高电平准位而出现可靠性的问题，避免部分器件电性出现偏移异常的情况，降低GIP驱动电路中由于高电平引起的电性不良，有效地提升了GIP电路的可靠性；通过将一个GIP单元的输出作为另一个GIP单元的输入可以控制GIP电路按照需求逐行打开，在受到时序控制的同时，避免来自源极线的资料错充到其它行的像素。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (6)

1.一种GIP驱动电路，其特征在于，包括两个以上的GIP级联组，每个所述GIP级联组包括第一GIP级联，所述第一GIP级联包括第一GIP单元、第二GIP单元、第三GIP单元和第四GIP单元；
所述第一GIP单元的第一输入端与外设的第一起始信号电连接，所述第一GIP单元的第二输入端与所述第四GIP单元的输出端电连接，所述第一GIP单元的输出端与所述第三GIP单元的第一输入端电连接，所述第二GIP单元的第二输入端与所述第四GIP单元的输出端电连接，所述第二GIP单元的输出端与所述第四GIP单元的第一输入端电连接，所述第三GIP单元的第二输入端与外设的第一终止信号电连接，所述第四单元的第二输入端与外设的第二终止信号电连接。
2.根据权利要求1所述的GIP驱动电路，其特征在于，所述GIP级联组还包括第二GIP级联，所述第二GIP级联和所述第一GIP级联的结构相同。
3.根据权利要求1所述的GIP驱动电路，其特征在于，所述GIP级联组还包括第三GIP级联，所述第三GIP级联包括第五GIP单元、第六GIP单元、第七GIP单元和第八GIP单元；
所述第五GIP单元的第一输入端与所述第三GIP单元的输出端电连接，所述第五GIP单元的第二输入端与所述第七GIP单元的输出端电连接，所述第五单元的输出端与所述第七GIP单元的第一输入端电连接，所述第六GIP单元的第一输入端与所述第四GIP单元的输出端电连接，所述第六GIP单元的第二输入端与所述第八GIP单元的输出端电连接，所述第六GIP单元的输出端与所述第八GIP单元的第一输入端电连接，所述第七GIP单元的第二输入端与外设的第三终止信号电连接，所述第八GIP单元的第二输入端与外设的第四终止信号电连接。
4.根据权利要求1所述的GIP驱动电路，其特征在于，所述第一GIP单元的输出端、第二GIP单元的输出端、第三GIP单元的输出端和第四GIP单元的输出端分别与面板内的栅极走线一一对应连接。
5.根据权利要求1所述的GIP驱动电路，其特征在于，所述第一GIP单元、第二GIP单元、第三GIP单元和第四GIP单元的电路结构相同；
所述第一GIP单元包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、电容C1和电容C2；
所述晶体管T的源极分别与所述晶体管T2的栅极、晶体管T7的源极、晶体管T3的漏极、电容C2的一端和晶体管T4的栅极电连接，所述晶体管T2的漏极分别与所述晶体管T3的栅极、晶体管T6的栅极和电容C1的一端电连接，所述晶体管T2的源极分别与所述晶体管T3的源极、晶体管T6的源极和晶体管T5的源极电连接，所述晶体管T6的漏极分别与所述晶体管T5的漏极、电容C2的另一端和晶体管T4的源极电连接，所述晶体管T1的栅极为第一GIP单元的第一输入端，所述晶体管T7的栅极为第一GIP单元的第二输入端，所述晶体管T4的源极为第一GIP单元的输出端。
6.一种GIP驱动电路的控制方法，其特征在于，包括以下步骤：
步骤S1、在第一时间段内，控制第一GIP单元的第一输入端输入高电平；
步骤S2、在第二时间段内，控制第一GIP单元的第一输入端输入高电平和控制第二GIP单元的第一输入端输入高电平；
步骤S3、在第三时间段内，控制第二GIP单元的第一输入端输入高电平和控制第三GIP单元的第一输入端输入高电平；
步骤S4、在第四时间段内，控制第三GIP单元的第一输入端输入高电平和控制第四GIP单元的第一输入端输入高电平；
步骤S5、在第五时间段内，控制第一GIP单元的第二输入端输入高电平；
步骤S6、在第六时间段内，控制第一GIP单元的第二输入端输入高电平和控制第二GIP单元的第二输入端输入高电平；
步骤S7、在第七时间段内，控制第二GIP单元的第二输入端输入高电平和控制第三GIP单元的第二输入端输入高电平；
步骤S8、在第八时间段内，控制第三GIP单元的第二输入端输入高电平和控制第四GIP单元的第二输入端输入高电平；
步骤S9、在第九时间段内，控制第四GIP单元的第二输入端输入高电平；所述第一时间段、第二时间段、第三时间段、第四时间段、第五时间段、第六时间段、第七时间段、第八时间段和第九时间段为依次连续的时间段。
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