KR20190064095A - 칩 온 필름 및 그를 포함하는 디스플레이 장치 - Google Patents

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Abstract

본 발명은 패턴 분기 구조를 이용하여 입력 패드 수를 저감할 수 있는 COF 및 그를 포함하는 디스플레이 장치에 관한 것으로, 일 실시예에 따른 COF는 일 실시예에 따른 COF는 N개의 GIP용 입력 패드와 접속된 N개의 GIP용 배선들이 구동 IC 내에서 또는 회로 필름에서 2N개로 분기하는 구조를 이용하여 2N개의 GIP용 출력 패드와 접속됨으로써 GIP용 입력 패드의 수를 종래의 2N개에서 N개로 감소시킬 수 있다.

Description

칩 온 필름 및 그를 포함하는 디스플레이 장치{CHIP ON FILM AND DISPLAY DEVICE INCLUIDNG THE SAME}
본 발명은 패턴 분기 구조를 이용하여 입력 패드 수를 저감할 수 있는 칩 온 필름 및 그를 포함하는 디스플레이 장치에 관한 것이다.
최근 디지털 데이터를 이용하여 영상을 표시하는 디스플레이 장치로는 액정을 이용한 액정 디스플레이(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode)를 이용한 OLED 디스플레이, 전기영동 입자를 이용한 전기영동 디스플레이(ElectroPhoretic Display; EPD) 등이 대표적이다.
패널의 게이트 라인들을 구동하는 게이트 드라이버에는 패널에 내장된 게이트-인-패널(Gate In Panel; GIP) 타입이 적용되고 있다. GIP 타입의 게이트 드라이버는 필요한 GIP 구동 신호들을 PCB(Printed Circuit Board)로부터 데이터 구동 IC(Integrated Circuit)가 실장된 칩 온 필름(Chip On Film; COF)을 경유하는 GIP용 전송 라인들을 통해 공급받는다.
GIP용 전송 라인들을 포함하는 COF는 회로 필름의 좌측부에 위치하는 N개의 GIP용 입력 패드들과, 우측부에 위치하는 N개의 GIP용 입력 패드들을 포함한다. COF의 본딩시 일측부에 위치하는 N개의 GIP용 입력 패드만 PCB와 접속되고, 타측부에 위치하는 N개의 GIP용 입력 패드는 사용하지 않는 더미 패드가 된다.
그런데, OLED 디스플레이 장치와 같이 GIP 구동 신호들의 수가 많아지는 경우 각 COF에 형성되는 GIP용 입력 패드들의 수도 함께 많아짐으로써 COF의 입력 패드 피치가 협소해지는 문제점이 있다.
COF의 입력 패드가 많아지는 경우 COF와 PCB의 본딩 공정에서 미스 얼라인(mis-align)되는 불량이 발생할 수 있기 때문에, COF의 가로폭을 증가시킬 수 있으나 COF의 가로폭이 증가할수록 제조 비용이 증가하는 문제점이 있다.
2개의 소스 PCB 각각을 2개로 추가 분리하여 본딩 공정에서 미스 얼라인 불량을 개선하는 방법이 제안되었으나, 추가 분리된 소스 PCB들은 커넥터 및 플렉서블 케이블을 통해 서로 연결해야 하므로, 본딩 및 조립 공정에서 작업수가 증가하여 택트 타임(Tact time)이 증가하고 제조 비용이 증가하는 문제점이 있다.
본 발명은 패턴 분기 구조를 이용하여 입력 패드 수를 저감할 수 있는 COF 및 그를 포함하는 디스플레이 장치를 제공한다.
일 실시예에 따른 COF는 회로 필름의 제1 패드 영역에 배치된 N개(N은 2이상의 자연수)의 GIP용 입력 패드들 및 IC용 입력 패드들과, 회로 필름의 제2 패드 영역에 배치된 제1 그룹의 N개의 GIP용 출력 패드들, 제2 그룹의 N개의 GIP용 출력 패드들 및 IC용 출력 패드들을 포함한다. 또한, 일 실시예에 따른 COF는 회로 필름에 배치되고, GIP용 입력 패드들과 구동 IC의 제1 에지부의 입력 단자들 사이에 접속된 N개의 GIP용 입력 라인들과, 회로 필름에 배치되고, 제1 그룹의 GIP용 출력 패드들과 구동 IC의 제2 에지부의 출력 단자들 사이에 접속된 제1 그룹의 N개의 GIP용 출력 라인들 및 제2 그룹의 GIP용 출력 패드들과 구동 IC의 제3 에지부의 출력 단자들 사이에 접속된 제2 그룹의 N개의 GIP용 출력 라인들 포함한다. N개의 GIP용 입력 라인들은 구동 IC를 통해 제1 그룹의 GIP용 출력 라인들과 접속됨과 아울러 제2 그룹의 GIP용 출력 라인들과 접속된다.
구동 IC는 GIP용 입력 라인들과 개별적으로 접속된 N개의 제1 연결 라인들과, 제1 그룹의 GIP용 출력 라인들과 제2 그룹의 GIP용 출력 라인들 사이에 개별적으로 접속된 N개의 제2 연결 라인들을 포함한다. 제1 연결 라인들은 다른층에 형성된 제2 연결 라인들과 컨택홀을 통해 개별적으로 접속된다.
제2 연결 라인들은 구동 IC의 제2 에지부의 출력 단자들과 제2 에지부와 마주하는 제3 에지부의 출력 단자들 사이에 개별적으로 접속된다.
제2 패드 영역 중 일측부에 제1 그룹의 GIP용 출력 패드들이 배치되고, 타측부에 제2 그룹의 GIP용 출력 패드들이 배치되며, 일측부 및 타측부 사이의 중앙부에 IC용 출력 패드들이 배치된다.
GIP용 입력 패드들은 제1 패드 영역 중 일측부, 중앙부에 배치되거나, 양측부에 분할 배치된다. GIP용 입력 패드들과 접속된 GIP용 입력 라인들은 구동 IC의 제1 에지부의 일측부, 중앙부에 배치되거나, 양측부에 분할 배치된 입력 단자들과 접속된다.
일 실시예에 따른 COF는 회로 필름의 제1 패드 영역에 배치된 N개(N은 2이상의 자연수)의 GIP용 입력 패드들 및 IC용 입력 패드들과, 회로 필름의 제2 패드 영역에 배치된 제1 그룹의 N개의 GIP용 출력 패드들, 제2 그룹의 N개의 GIP용 출력 패드들 및 IC용 출력 패드들과, 회로 필름에 배치되고, GIP용 입력 패드들과 접속된 N개의 GIP용 입력 라인들과, 회로 필름에 배치되고, 제1 그룹의 GIP용 출력 패드들과 접속된 제1 그룹의 N개의 GIP용 출력 라인들 및 제2 그룹의 GIP용 출력 패드들과 접속된 제2 그룹의 N개의 GIP용 출력 라인들을 포함한다. 또한, 일 실시예에 따른 COF는 회로 필름에 배치되고, GIP용 입력 라인과 접속된 N개의 제1 연결 라인들과, 회로 필름에서 제1 연결 라인들과 다른층에 배치되고, 제1 그룹의 GIP용 출력 라인들 및 제2 그룹의 GIP용 출력 라인들 사이에 접속된 N개의 제2 연결 라인들을 포함하고, 제1 연결 라인들은 제2 연결 라인들과 비아홀을 통해 개별적으로 접속된다.
일 실시예에 따른 디스플레이 장치는 패널에 내장된 제1 게이트 드라이버와 접속된 제1 COF와, 패널에 내장된 제2 게이트 드라이버와 접속된 제2 COF는 전술한 COF를 이용하여 복수의 GIP용 구동 신호들을 전송한다.
일 실시예에 따른 COF는 N개의 GIP용 입력 패드와 접속된 N개의 GIP용 배선들이 구동 IC 내에서 또는 회로 필름에서 2N개로 분기하는 구조를 이용하여 2N개의 GIP용 출력 패드와 접속됨으로써 GIP용 입력 패드의 수를 종래의 2N개에서 N개로, 즉 종래 대비 1/2로 감소시킬 수 있다.
이에 따라, COF의 가로폭을 증가시키지 않더라도 입력 패드의 피치를 안정적으로 확보할 수 있으므로 COF와 PCB의 본딩 공정시 미스-얼라인 불량을 최소화하고 제조 비용을 저감할 수 있다.
또한, COF와 소스 PCB의 미스-얼라인 불량을 개선하기 위해 2개의 소스 PCB 각각을 복수개로 분리하지 않아도 되므로, 본딩 및 조립 공정이 용이하여 택트 타임 및 제조 비용을 저감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 시스템 구성도이다.
도 2는 본 발명의 제1 실시예에 따른 COF 구조를 GIP용 전송 경로 위주로 나타낸 도면이다.
도 3은 도 2에 도시된 COF에 위치하는 GIP용 전송 경로를 확대하여 나타낸 도면이다.
도 4는 본 발명의 제2 실시예에 따른 COF 구조를 GIP용 전송 경로 위주로 나타낸 도면이다.
도 5는 본 발명의 제3 실시예에 따른 COF 구조를 GIP용 전송 경로 위주로 나타낸 도면이다.
도 6은 본 발명의 제4 실시예에 따른 COF 구조를 GIP용 전송 경로 위주로 나타낸 도면이다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 일 실시예에 따른 디스플레이 장치의 구성을 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 디스플레이 장치는 패널(100), GIP 타입의 게이트 드라이버(200, 210), 데이터 구동부, 소스 PCB(500, 510) 등을 포함한다.
패널(100)은 서브픽셀들이 매트릭스 형태로 배열된 픽셀 어레이(PA)를 통해 영상을 표시한다. 기본 픽셀은 화이트(W), 레드(R), 그린(G), 블루(B) 서브픽셀들 중 컬러 혼합으로 화이트 표현이 가능한 적어도 3개 서브픽셀들로 구성될 수 있다. 예를 들면, 기본 픽셀은 R/G/B 조합의 서브픽셀들로 구성되거나, W/R/G/B 조합의 서브픽셀들로 구성될 수 있다. 기본 픽셀은 R/G/B 조합의 서브픽셀들, W/R/G 조합의 서브픽셀들, B/W/R 조합의 서브픽셀들, G/B/W 조합의 서브픽셀들로 구성될 수 있다.
패널(100)은 LCD 패널, OLED 패널 등과 같은 다양한 디스플레이 패널일 수 있으며, 터치 센싱 기능도 갖는 터치 겸용 디스플레이 패널일 수 있다.
패널(100)에는 GIP 타입의 제1 및 제2 게이트 드라이버(200, 210)가 내장된다. 제1 및 제2 게이트 드라이버(200, 210)는 패널(100)의 제1 및 제2 비표시 영역에 각각 위치하여 픽셀 어레이(PA)에 포함되는 게이트 라인들을 구동한다. 제1 및 제2 게이트 드라이버(200, 210)는 각 게이트 라인의 양끝단에서 게이트 신호를 동시 공급하여 게이트 신호의 딜레이를 감소시킬 수 있다.
데이터 구동부는 복수의 데이터 구동 IC(310)가 복수의 회로 필름(320)에 개별적으로 실장된 복수의 COF(300)를 포함한다.
복수의 COF(300)는 제1, 제2 소스 PCB(500, 510)와 패널(100) 사이에 접속된다. 복수의 COF(300) 각각의 제1 패드 영역은 이방성 도전 필름(Anisotropic Conductive Film; ACF)를 통해 제1, 제2 소스 PCB(500, 510)의 패드 영역과 TAB(Tape Automatic Bonding) 방식으로 본딩되어 접속된 복수의 입력 패드들을 포함한다. 복수의 COF(300) 각각의 제2 패드 영역은 패널(100)의 패드 영역과 ACF를 통해 TAB 방식으로 본딩되어 접속된 복수의 출력 패드들을 포함한다.
제1, 제2 소스 PCB(500, 510)는 제1 및 제2 플랫 플렉서블 케이블(Flat Flexible Cable; FFC)(410, 420)를 통해 제어 PCB(400)와 접속된다. 제어 PCB(400) 상에는 복수의 데이터 제어 신호들을 생성하고 영상 데이터와 함께 출력하는 타이밍 컨트롤러와, 타이밍 컨트롤러의 제어에 따라 복수의 GIP 구동 신호들을 생성하여 출력하는 레벨 쉬프터, 디스플레이 장치에서 필요한 복수의 구동 전압들을 생성하여 출력하는 전원 관리 회로 등과 같은 구동 회로들이 실장된다.
복수의 데이터 구동 IC(310)는 제어 PCB(400)로부터 FFC(410, 420), 소스 PCB(500, 520)를 통해 복수의 데이터 제어 신호 및 영상 데이터를 공급받고, 공급받은 영상 데이터를 아날로그 데이터 신호로 변환하여 패널(100)의 데이터 라인들에 공급한다.
패널(100)이 OLED 패널인 경우, 복수의 데이터 구동 IC(310)는 타이밍 컨트롤러의 제어에 따라 각 서브픽셀의 전기적인 특성(구동 TFT의 임계 전압 및 이동도, OLED 소자의 임계 전압 등)을 나타내는 픽셀 전류를 전류 또는 전압으로 센싱하고, 디지털 센싱 데이터로 변환하여 타이밍 컨트롤러에 공급하는 센싱부를 더 포함할 수 있다. 타이밍 컨트롤러는 복수의 데이터 구동 IC(310)로부터 공급받은 각 서브픽셀의 센싱 데이터를 이용하여 각 서브픽셀의 보상값을 업데이트한다. 타이밍 컨트롤러는 각 서브픽셀에 대응하는 영상 데이터를 해당 보상값을 적용하여 보상함으로써 서브픽셀 간의 특성 차이로 인한 휘도 불균일을 보상할 수 있다.
제어 PCB(400)의 레벨 쉬프터에서 발생된 GIP 구동 신호들은 제1 FFC(410) 및 제1 소스 PCB(500)를 경유하여 첫번째 COF(300)로 전송되고, 제2 FFC(420) 및 제2 소스 PCB(510)를 경유하여 마지막번째 COF(300)로 전송된다.
예를 들면, GIP 구동 신호들은 스타트 펄스, 리셋 펄스, 오드 프레임용 교류 구동 전압, 이븐 프레임용 교류 구동 전압, 게이트 라인들을 구동하는 스캔 신호로 이용되는 복수의 스캔 클럭들을 포함할 수 있고, 게이트 드라이버(200, 210)의 쉬프트 동작을 제어하는 복수의 캐리 클럭들을 더 포함할 수 있다. 또한, 패널(100)이 OLED 패널인 경우 센싱 게이트 라인들을 구동하는 센스 신호로 이용되는 복수의 센스 클럭들을 더 포함할 수 있다.
첫번째 및 마지막번째 COF(300)는 GIP용 경로를 더 포함하여, 소스 PCB(500, 510)로부터 공급된 복수의 GIP 구동 신호들을 GIP용 경로를 통해 패널(100)의 제1 및 제2 게이트 드라이버(200, 210)로 전송한다.
특히, 일 실시예에 따른 첫번째 및 마지막번째 COF(300)는 N개의 GIP용 입력 패드와 접속된 N개의 GIP용 배선들이 데이터 구동 IC 내에서 또는 회로 필름에서 2N개로 분기하는 구조를 이용함으로써 2N개의 GIP용 출력 패드와 접속될 수 있다. 이에 따라, GIP용 입력 패드의 수를 종래의 2N개에서 N개로, 즉 종래 대비 1/2로 감소시킬 수 있다.
도 2는 본 발명의 제1 실시예에 따른 COF 구조를 GIP용 전송 경로 위주로 나타낸 도면이고, 도 3은 도 2에 도시된 COF에 위치하는 GIP용 전송 경로를 확대하여 나타낸 도면이다.
도 2 및 도 3을 참조하면, 일 실시예에 따른 GIP용 전송 경로를 포함하는 COF(300)는 회로 필름(320)의 제1 패드 영역(322)에 배치된 N개의 GIP용 입력 패드들(332, 334)과, 회로 필름(320)의 제2 패드 영역(324)에 배치된 2N개의 GIP용 출력 패드들(362, 364)과, 회로 필름(320)에 위치하고 N개의 GIP용 입력 패드들(332, 334)과 데이터 구동 IC(310) 사이에 접속된 N개의 GIP용 입력 라인들(342, 344)과, 회로 필름(320)에 위치하고 데이터 구동 IC(310)와 2N개의 GIP용 출력 패드들(362, 364) 사이에 접속된 2N개의 GIP용 출력 라인들(352, 354)을 포함한다.
데이터 구동 IC(310)는 제1 내지 제4 에지부(a, b, c, d)를 포함한다. 데이터 구동 IC(310)의 제1 에지부(a)에는 제1 패드 영역(322)과 접속되는 단자들이 위치하고, 제2 내지 제4 에지부(b, c, d)에는 제2 패드 영역(334)과 접속된 단자들이 위치할 수 있다. 데이터 구동 IC(310)의 제1 및 제4 에지부(a, d)는 서로 마주하고, 제2 및 제3 에지부(c, d)는 서로 마주한다.
회로 필름(320)의 제1 패드 영역(322)은 소스 PCB(500, 510)의 패드 영역과 접속된다. 회로 필름(320)의 제1 패드 영역(322)은 N개의 GIP용 입력 패드들(332, 334)과, IC용 입력 패드들(336)을 포함한다. N개의 GIP용 입력 패드들(332, 334)은 N/2개씩 분할된 제1 그룹(332) 및 제2 그룹(334)으로 구성될 수 있고, 제1 및 제2 그룹(332, 334) 사이에 IC용 입력 패드들(336)이 배치될 수 있다. 제1 패드 영역(322)의 일측부에는 제1 그룹의 N/2개의 GIP용 입력 패드들(332)이 배치되고, 타측부에는 제2 그룹의 N/2개의 GIP용 입력 패드들(334)이 배치될 수 있다. 제1 패드 영역(322)에는 소스 PCB(500, 510)와 접속되는 IC용 출력 패드들(미도시)이 더 배치될 수 있다.
회로 필름(320)에 위치하는 N개의 GIP용 입력 라인들(342, 344)도 N/2개씩 분할된 제1 그룹(342) 및 제2 그룹(344)으로 구성될 수 있다. 제1 그룹의 GIP용 입력 라인들(342)은 제1 그룹의 GIP용 입력 패드들(332)과 개별적으로 접속되고, 데이터 구동 IC(310)의 제1 에지부(a)에서 일측부에 위치하는 입력 단자들과 개별적으로 접속된다. 제2 그룹의 GIP용 입력 라인들(344)은 제2 그룹의 GIP용 입력 패드들(334)과 개별적으로 접속되고, 데이터 구동 IC(310)의 제1 에지부(a)에서 타측부에 위치하는 입력 단자들과 개별적으로 접속된다.
회로 필름(320)의 제2 패드 영역(324)은 패널(100)의 패드 영역과 접속되되, 2N개의 GIP용 출력 패드들(362, 364)은 제1 그룹(362)과 제2 그룹(364) 중 어느 한 그룹이 패널(100)의 패드 영역과 접속되고, 다른 그룹은 패널(100)과 접속없이 더미 패드가 된다. 제1 그룹의 N개의 GIP용 출력 패드들(362)은 제2 패드 영역(324)의 일측부에 배치되고, 제2 그룹의 N개의 GIP용 출력 패드들(364)은 제2 패드 영역(324)의 타측부에 배치되고, 제1 및 제2 그룹(362, 364) 사이에 IC용 출력 패드들(366)이 배치된다. IC용 출력 패드들(366)은 배선들을 통해 데이터 구동 IC(310)의 제4 에지부(d)의 출력 단자들과 접속된다.
회로 필름(320)에 위치하는 2N개의 GIP용 출력 라인들(352, 354)는 N개씩 분할된 제1 그룹(352) 및 제2 그룹(354)으로 구성될 수 있다. 제1 그룹의 GIP용 출력 라인들(352)은 데이터 구동 IC(310)의 제2 에지부(b)의 출력 단자들과 개별적으로 접속되고, N개의 제1 그룹의 GIP용 출력 패드들(362)과 개별적으로 접속된다. 제2 그룹의 GIP용 출력 라인들(354)은 데이터 구동 IC(310)의 제3 에지부(c)의 출력 단자들과 개별적으로 접속되고, N개의 제2 그룹의 GIP용 출력 패드들(364)과 개별적으로 접속된다.
N개의 GIP용 입력 라인들(342, 344)은 데이터 구동 IC(310)를 통해 N개의 제1 그룹의 GIP용 출력 라인들(352)과 접속됨과 아울러 N개의 제2 그룹의 GIP용 출력 라인들(354)과도 접속된다. 이 결과, N개의 GIP용 입력 패드들(332, 334)은 데이터 구동 IC(310)를 통해 2N개의 GIP용 출력 패드들(362, 363)과 접속된다.
도 3을 참조하면, N개의 GIP용 입력 라인들(342, 344)은 데이터 구동 IC(310)의 제1 에지부(a)의 단자들을 통해 데이터 구동 IC(310) 내에 형성된 N개의 제1 연결 라인들(312)과 개별적으로 접속된다. 데이터 구동 IC(310) 내에서 N개의 제1 연결 라인들(312)은 N개의 제2 연결 라인들(314)와 개별적으로 접속된다. N개의 제2 연결 라인들(314)은 N개의 제1 연결 라인들(312)과 절연층을 사이에 두고 교차하는 구조로 형성되고 그 절연층을 관통하는 컨택홀을 통해 N개의 제1 연결 라인들(312)과 각각 접속된다. 제1 연결 라인들(312)은 Y축 방향으로 신장되고, 제2 연결 라인들(314)은 X축 방향으로 신장될 수 있다.
N개의 제2 연결 라인들(314)의 일측단은 데이터 구동 IC(310)의 제2 에지부(b)의 단자들을 통해 제1 그룹의 N개의 GIP용 출력 라인들(352)과 개별적으로 접속됨으로써 제1 그룹의 GIP용 출력 패드들(362)와 접속된다. N개의 제2 연결 라인들(314)의 타측단은 데이터 구동 IC(310)의 제3 에지부(c)의 단자들을 통해 제2 그룹의 N개의 GIP용 출력 라인들(352)과 개별적으로 접속됨으로써 제2 그룹의 GIP용 출력 패드들(364)와 접속된다.
다시 말하여, 제1 그룹의 N개의 GIP용 출력 라인들(352)은 데이터 구동 IC(310) 내에서 X축 방향으로 신장된 제2 연결 라인들(314)을 통해 마주하는 제2 그룹의 N개의 GIP용 출력 라인들(352)과 개별적으로 접속된다. 제1 그룹의 N개의 GIP용 출력 라인들(352)과 제2 그룹의 N개의 GIP용 출력 라인들(352)은 데이터 구동 IC(310) 내의 제2 연결 라인들(314)을 통해 데이터 구동 IC(310) 내에서 제1 연결 라인들(312)과 접속된다.
제1 그룹의 GIP용 출력 라인(352)은 제1 그룹의 GIP용 출력 패드(362)와 접속되는 Y축 방향의 신장부와, Y축 방향의 신장부와 구동 IC(310)의 제2 에지부(b)의 출력 단자 사이에 접속된 X축 방향의 신장부를 포함할 수 있다. 제2 그룹의 GIP용 출력 라인(354)은 제2 그룹의 GIP용 출력 패드(364)와 접속되는 Y축 방향의 신장부와, Y축 방향의 신장부와 구동 IC(310)의 제3 에지부(c)의 출력 단자 사이에 접속된 X축 방향의 신장부를 포함할 수 있다.
이와 같이, COF(300)는 데이터 구동 IC(310) 내에서 제1 연결 라인들(312)과 분기하는 구조로 접속된 제2 연결 라인들(314)을 이용함으로써 N개의 GIP용 입력 패드가 2N개의 GIP용 출력 패드와 접속될 수 있다. 이에 따라, GIP용 입력 패드의 수를 종래의 2N개에서 N개로, 즉 종래 대비 1/2로 감소시킬 수 있다.
도 4 및 도 5는 본 발명의 제2 및 제3 실시예에 따른 COF 구조를 GIP용 전송 경로 위주로 나타낸 도면이다.
도 4를 참조하면, 회로 필름(320)의 제1 패드 영역(322)에서 N개의 GIP용 입력 패드들(331)은 일측부에 배치되고, 타측부에 IC용 입력 패드들(336)이 배치될 수 있다. N개의 GIP용 입력 패드들(331)과 접속된 N개의 GIP용 입력 라인들(341)은 데이터 구동 IC(310)의 제1 에지부(a)의 일측부에 위치한 입력 단자들과 접속된다. 나머지 구성들은 도 2 및 도 3에서 앞서 설명한 바와 동일하다.
도 5를 참조하면, 회로 필름(320)의 제1 패드 영역(322)에서 N개의 GIP용 입력 패드들(331)은 중앙부에 배치되고, IC용 입력 패드들(336)이 제1 패드 영역(322)의 양측부에 분리되어 배치될 수 있다. N개의 GIP용 입력 패드들(331)과 접속된 N개의 GIP용 입력 라인들(341)은 데이터 구동 IC(310)의 제1 에지부(a)의 중앙부에 위치한 입력 단자들과 접속된다. 나머지 구성들은 도 2 및 도 3에서 앞서 설명한 바와 동일하다.
도 6는 본 발명의 제4 실시예에 따른 COF 구조를 GIP용 전송 경로 위주로 나타낸 도면이다.
도 6에 도시된 COF는 도 3에 도시된 COF와 대비하여, GIP용 배선들이 모두 회로 필름(320)에 배치되어 구동 IC(310)와 접속없이 독립적으로 GIP 구동 신호들을 전송하고, 제1 연결 라인들(380)과 제2 연결 라인들(370)은 회로 필름(320)에서 서로 다른 층에 배치되고 비아홀을 통해 서로 접속된다.
예를 들면, N개의 제1 그룹의 GIP용 출력 라인들(352)과 N개의 제2 그룹의 GIP용 출력 라인들(354) 사이에 접속된 제2 연결 라인들(370)은 GIP용 출력 라인들(352, 354)과 동일층에 형성되고, GIP 입력 라인들(342, 344)도 동일층에 형성될 수 있다. GIP 입력 라인들(342, 344)과 접속된 제1 연결 라인들(380)은 다른층에 형성되어 제2 연결 라인들(370)과 교차하는 구조로 형성되고 비아홀을 통해 GIP 입력 라인들(342, 344) 및 제2 연결 라인들(370)과 접속될 수 있다.
제2 연결 라인들(370)은 데이터 구동 IC(310)의 실장 영역과 오버랩하는 반면, 제1 연결 라인들(380)은 데이터 구동 IC(310)의 실장 영역과 오버랩하지 않게 배치되고, 제2 연결 라인들(370)과 교차하며, 제2 연결 라인들(370)과 비아홀을 통해 개별적으로 접속될 수 있다.
제1 그룹의 GIP용 출력 라인(352)은 제1 그룹의 GIP용 출력 패드(362)와 접속되는 Y축 방향의 신장부와, Y축 방향의 신장부와 제2 연결 라인(370)의 일측단 사이에 접속된 X축 방향의 신장부를 포함할 수 있다. 제2 그룹의 GIP용 출력 라인(356)은 제2 그룹의 GIP용 출력 패드(364)와 접속되는 Y축 방향의 신장부와, Y축 방향의 신장부와 제2 연결 라인(370)의 타측단 사이에 접속된 X축 방향의 신장부를 포함할 수 있다.
N개의 GIP용 입력 라인들(342, 344)은 회로 필름(320)에 형성된 제1 연결 라인들(380)과 제2 연결 라인들(370)의 분기 구조를 통해 N개의 제1 그룹의 GIP용 출력 라인들(352)과 접속됨과 아울러 N개의 제2 그룹의 GIP용 출력 라인들(354)과도 접속된다. 이 결과, N개의 GIP용 입력 패드들(332, 334)은 2N개의 GIP용 출력 패드들(362, 363)과 접속되므로, GIP용 입력 패드의 수를 종래의 2N개에서 N개로, 즉 종래 대비 1/2로 감소시킬 수 있다.
한편, 도 2 내지 도 6에서 설명한 실시예들의 COF 구조는 그 COF에 상응하는 PCB 구조나, 게이트 구동 IC가 적용된 디스플레이 장치의 COF에도 동일하게 적용할 수 있다.
일 실시예에 따른 COF는 N개의 GIP용 입력 패드와 접속된 N개의 GIP용 배선들이 구동 IC 내에서 또는 회로 필름에서 2N개로 분기하는 구조를 이용하여 2N개의 GIP용 출력 패드와 접속됨으로써 GIP용 입력 패드의 수를 종래의 2N개에서 N개로, 즉 종래 대비 1/2로 감소시킬 수 있다.
이에 따라, COF의 가로폭을 증가시키지 않더라도 입력 패드의 피치를 안정적으로 확보할 수 있으므로 COF와 PCB의 본딩 공정시 미스-얼라인 불량을 최소화하고 제조 비용을 저감할 수 있다.
또한, COF와 소스 PCB의 미스-얼라인 불량을 개선하기 위해 2개의 소스 PCB 각각을 복수개로 분리하지 않아도 되므로, 본딩 및 조립 공정이 용이하여 택트 타임 및 제조 비용을 저감할 수 있다.
일 실시예에 따른 칩 온 필름은 OLED 디스플레이 장치, LCD 등과 같은 모든 디스플레이 장치에 적용될 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 패널 200, 210: 게이트 드라이버
300: 데이터 구동부 310: 데이터 구동 IC
320: 회로 필름 400: 제어 PCB
410, 420: FFC 510, 520: 소스 PCB
322: 제1 패드 영역 324: 제1 패드 영역
332, 334, 331, 333: GIP용 입력 패드들 336: IC용 입력 패드들
342, 344, 341, 343: GIP용 입력 라인들 352, 354: GIP용 출력 라인들
362, 362: GIP용 출력 패드들 366: IC용 출력 패드들
312, 370: 제1 연결 라인들 314, 380: 제2 연결 라인들

Claims (9)

  1. 구동 IC와 실장된 회로 필름과,
    상기 회로 필름의 제1 패드 영역에 배치된 N개(N은 2이상의 자연수)의 GIP용 입력 패드들 및 IC용 입력 패드들과,
    상기 회로 필름의 제2 패드 영역에 배치된 제1 그룹의 N개의 GIP용 출력 패드들, 제2 그룹의 N개의 GIP용 출력 패드들 및 IC용 출력 패드들과,
    상기 회로 필름에 배치되고, 상기 GIP용 입력 패드들과 상기 구동 IC의 제1 에지부의 입력 단자들 사이에 접속된 N개의 GIP용 입력 라인들과,
    상기 회로 필름에 배치되고, 상기 제1 그룹의 GIP용 출력 패드들과 상기 구동 IC의 제2 에지부의 출력 단자들 사이에 접속된 제1 그룹의 N개의 GIP용 출력 라인들 및 상기 제2 그룹의 GIP용 출력 패드들과 상기 구동 IC의 제3 에지부의 출력 단자들 사이에 접속된 제2 그룹의 N개의 GIP용 출력 라인들을 포함하고,
    상기 N개의 GIP용 입력 라인들은 상기 구동 IC를 통해 상기 제1 그룹의 GIP용 출력 라인들과 접속됨과 아울러 제2 그룹의 GIP용 출력 라인들과 접속되는 칩 온 필름.
  2. 청구항 1에 있어서,
    상기 구동 IC는
    상기 GIP용 입력 라인들과 개별적으로 접속된 N개의 제1 연결 라인들과,
    상기 제1 그룹의 GIP용 출력 라인들과 상기 제2 그룹의 GIP용 출력 라인들 사이에 개별적으로 접속된 N개의 제2 연결 라인들을 포함하고,
    상기 제1 연결 라인들은 다른층에 형성된 상기 제2 연결 라인들과 컨택홀을 통해 개별적으로 접속되는 칩 온 필름.
  3. 청구항 2에 있어서,
    상기 제2 연결 라인들은 상기 구동 IC의 제2 에지부의 출력 단자들과 상기 제2 에지부와 마주하는 상기 제3 에지부의 출력 단자들 사이에 개별적으로 접속되는 칩 온 필름.
  4. 청구항 3에 있어서,
    상기 제2 패드 영역 중 일측부에 상기 제1 그룹의 GIP용 출력 패드들이 배치되고, 타측부에 상기 제2 그룹의 GIP용 출력 패드들이 배치되며, 상기 일측부 및 타측부 사이의 중앙부에 상기 IC용 출력 패드들이 배치되는 칩 온 필름.
  5. 청구항 2에 있어서,
    상기 GIP용 입력 패드들은 상기 제1 패드 영역 중 일측부, 중앙부에 배치되거나, 양측부에 분할 배치되고,
    상기 GIP용 입력 패드들과 접속된 상기 GIP용 입력 라인들은 상기 구동 IC의 제1 에지부의 일측부, 중앙부에 배치되거나, 양측부에 분할 배치된 입력 단자들과 접속되는 칩 온 필름.
  6. 구동 IC와 실장된 회로 필름과,
    상기 회로 필름의 제1 패드 영역에 배치된 N개(N은 2이상의 자연수)의 GIP용 입력 패드들 및 IC용 입력 패드들과,
    상기 회로 필름의 제2 패드 영역에 배치된 제1 그룹의 N개의 GIP용 출력 패드들, 제2 그룹의 N개의 GIP용 출력 패드들 및 IC용 출력 패드들과,
    상기 회로 필름에 배치되고, 상기 GIP용 입력 패드들과 접속된 N개의 GIP용 입력 라인들과,
    상기 회로 필름에 배치되고, 상기 제1 그룹의 GIP용 출력 패드들과 접속된 제1 그룹의 N개의 GIP용 출력 라인들 및 상기 제2 그룹의 GIP용 출력 패드들과 접속된 제2 그룹의 N개의 GIP용 출력 라인들과,
    상기 회로 필름에 배치되고, 상기 GIP용 입력 라인과 접속된 N개의 제1 연결 라인들과,
    상기 회로 필름에서 상기 제1 연결 라인들과 다른층에 배치되고, 상기 제1 그룹의 GIP용 출력 라인들 및 제2 그룹의 GIP용 출력 라인들 사이에 접속된 N개의 제2 연결 라인들을 포함하고,
    상기 제1 연결 라인들은 상기 제2 연결 라인들과 비아홀을 통해 개별적으로 접속되는 칩 온 필름.
  7. 청구항 6에 있어서,
    상기 제1 연결 라인들은 상기 구동 IC의 실장 영역과 오버랩하지 않고, 상기 제2 연결 라인들은 상기 구동 IC의 실장 영역과 오버랩하는 칩 온 필름.
  8. 픽셀 어레이를 포함하는 패널과,
    상기 패널의 양측부에 내장되어 상기 픽셀 어레이의 게이트 라인들을 구동하는 제1 및 제2 게이트 드라이버와,
    상기 픽셀 어레이의 데이터 라인들을 구동하는 복수의 데이터 구동 IC가 복수의 회로 필름 상에 각각 실장되고, 상기 패널과 PCB 사이에 접속된 복수의 칩 온 필름을 포함하고,
    상기 복수의 칩 온 필름 중 상기 제1 게이트 드라이버와 접속된 제1 칩 온 필름과, 상기 제2 게이트 드라이버와 접속된 제2 칩 온 필름은 청구항 1 내지 7 중 어느 한 청구항에 기재된 칩 온 필름을 이용하여 복수의 GIP용 구동 신호들을 전송하는 디스플레이 장치.
  9. 청구항 8에 있어서,
    상기 제1 및 제2 칩 온 필름 각각은
    상기 제1 패드 영역을 통해 상기 PCB와 접속되고, 상기 제2 패드 영역을 통해 상기 패널과 접속되고,
    상기 제2 패드 영역에서 제1 그룹의 GIP용 출력 패드들과 상기 제2 그룹의 GIP용 출력 패드들 중 어느 한 그룹만 상기 패널과 접속되고, 나머지 그룹은 상기 패널과 미접속되는 디스플레이 장치.
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