CN105225635B - 阵列基板行驱动电路、移位寄存器、阵列基板及显示器 - Google Patents

Abstract

本发明涉及显示器驱动技术领域，特别是涉及阵列基板行驱动电路，其包括输入控制模块以及至少两输出单元，输入控制模块包括依次连接的输入端、控制电路及控制端，控制端分别与两输出单元连接；两输出单元包括第一输出模块及第二输出模块，第一输出模块包括第一输出端及第一输出电路，第二输出模块包括第二输出端及第二输出电路；第一输出电路与控制端连接，用于接收并处理控制信号，并由第一输出端输出第一输出信号；第二输出电路与控制端连接，用于接收并处理控制信号，并由第二输出端输出第二输出信号。上述阵列基板行驱动电路，低功耗、占用空间小，容易实现移位寄存器、阵列基板及显示器的窄边框设计。

Description

阵列基板行驱动电路、移位寄存器、阵列基板及显示器

技术领域

本发明涉及显示器驱动技术领域，特别是涉及阵列基板行驱动电路、移位寄存器、阵列基板及显示器。

背景技术

与传统的液晶显示面板相比，AMOLED(Active Matrix/Organic Light EmittingDiode，有源矩阵有机发光二极管)是近年来发展较快的高新技术，因具有更薄更轻、自发光、低辐射，对比度高，响应速度快及低耗能等优点，已被广泛应用于平面显示装置。

一般而言，平面显示面板包含多个像素单元，每一个像素单元都需要与相应的栅极驱动电路相连接，由该栅极驱动电路提供扫描信号以控制数据信号的正确写入。GOA(Gate Driver on Array，阵列基板行驱动)电路技术是目前显示面板中最常用的一种栅极驱动电路技术。在该技术中，栅极驱动电路被直接制作在阵列基板上，从而省掉栅极驱动集成电路部分，采用这样集成显示驱动的方法可以有效简化信号处理，增加可靠度。

然而，现有的GOA电路的功耗较高、生产成本大且占用空间较大，不利于窄边框显示面板的设计。

发明内容

基于此，有必要针对上述问题，提供一种低功耗、占用空间小、易于实现窄边框设计的阵列基板行驱动电路及移位寄存器、阵列基板及显示器。

一种阵列基板行驱动电路，包括输入控制模块以及至少两输出单元，所述输入控制模块用于产生控制信号以控制两所述输出单元的输出；所述输入控制模块包括依次连接的输入端、控制电路及控制端，所述控制端分别与两所述输出单元连接，所述输入端用于接收输入信号，传输到所述控制电路，由其处理所述输入信号，并通过所述控制端向两所述输出单元分别传输所述控制信号；两所述输出单元包括第一输出模块及第二输出模块，所述第一输出模块包括第一输出端及第一输出电路，所述第二输出模块包括第二输出端及第二输出电路；所述第一输出电路与所述控制端连接，用于接收并处理所述控制信号，并由所述第一输出端输出第一输出信号；所述第二输出电路与所述控制端连接，用于接收并处理所述控制信号，并由所述第二输出端输出第二输出信号。

在其中一个实施例中，所述控制电路包括第一晶体管至第三晶体管，所述第一输出电路包括第四晶体管、第五晶体管、第一电容，所述第二输出电路包括第六晶体管、第七晶体管、第三电容；

所述第一晶体管的源极连接所述输入端、栅极用于连接第一时钟信号端；

所述第二晶体管的源极用于连接第一时钟信号端、栅极连接所述第一晶体管的漏极；

所述第三晶体管的源极用于连接第一低电平端、栅极用于连接第一时钟信号端、漏极连接所述第二晶体管的漏极；

所述第四晶体管的源极用于连接第二时钟信号端、栅极连接所述第二晶体管的栅极、漏极通过第一电容连接所述第二晶体管的栅极；

所述第五晶体管的源极用于连接第一高电平端、栅极连接所述第三晶体管的漏极，且通过第二电容还用于连接所述第一高电平端、漏极连接所述第四晶体管的漏极，且还用于连接所述第一输出端；

所述第六晶体管的源极用于连接第三时钟信号端、栅极连接所述第四晶体管的栅极、漏极通过第三电容连接所述第四晶体管的栅极；

所述第七晶体管的源极用于连接第一高电平端、栅极连接所述第五晶体管的栅极、漏极连接所述第六晶体管的漏极，且还用于连接所述第二输出端。

在其中一个实施例中，所述控制电路包括第十一晶体管至第十四晶体管，所述第一输出电路包括第十五晶体管、第十六晶体管、第十一电容，所述第二输出电路包括第十七晶体管、第十八晶体管、第十三电容；

所述第十一晶体管的源极连接所述输入端、栅极用于连接第十一时钟信号端；

所述第十二晶体管的源极用于连接第二低电平端、栅极用于连接第十四时钟信号端；

所述第十三晶体管的源极用于连接第二高电平端、栅极连接所述第十一晶体管的漏极、漏极连接所述第十二晶体管的漏极；

所述第十四晶体管的源极用于连接第二高电平端、栅极连接所述第十二晶体管的漏极、漏极连接所述第十一晶体管的漏极；

所述第十五晶体管的源极用于连接第十二时钟信号端、栅极连接所述第十四晶体管的漏极、漏极通过第十一电容连接所述第十四晶体管的漏极；

所述第十六晶体管的源极用于连接第二高电平端、栅极连接所述第十四晶体管的栅极，且通过第十二电容还用于连接第二高电平端、漏极连接所述第十五晶体管的漏极，且还用于连接所述第一输出端；

所述第十七晶体管的源极用于连接第十三时钟信号端、栅极连接所述第十五晶体管的栅极、漏极通过第十三电容连接所述第十五晶体管的栅极；

所述第十八晶体管的源极用于连接第二高电平端、栅极连接所述第十六晶体管的栅极、漏极连接所述第十七晶体管的漏极，且还用于连接所述第二输出端。

在其中一个实施例中，上述的各晶体管为薄膜晶体管。

在其中一个实施例中，所述薄膜晶体管包括P型薄膜晶体管。

在其中一个实施例中，所述薄膜晶体管包括N型薄膜晶体管。

一种移位寄存器，包括第一时钟信号输入端至第三时钟信号输入端、以及多个循环单元，每一所述循环单元包括三级阵列基板行驱动电路，所述三级阵列基板行驱动电路包括第一级阵列基板行驱动电路至第三级阵列基板行驱动电路；其中，每一级阵列基板行驱动电路为如权利要求2所述阵列基板行驱动电路；

所述第一级阵列基板行驱动电路的第一时钟信号端连接所述第一时钟信号输入端，第二时钟信号端连接所述第二时钟信号输入端，第三时钟信号端连接所述第三时钟信号输入端；

所述第二级阵列基板行驱动电路的第一时钟信号端连接所述第三时钟信号输入端，第二时钟信号端连接所述第一时钟信号输入端，第三时钟信号端连接所述第二时钟信号输入端；

所述第三级阵列基板行驱动电路的第一时钟信号端连接所述第二时钟信号输入端，第二时钟信号端连接所述第三时钟信号输入端，第三时钟信号端连接所述第一时钟信号输入端；

所述第一级阵列基板行驱动电路的所述第二输出端连接所述第二级阵列基板行驱动电路的所述输入端，所述第二级阵列基板行驱动电路的所述第二输出端连接所述第三级阵列基板行驱动电路的所述输入端，其中，

仅第一个所述循环单元的所述第一级阵列基板行驱动电路的所述输入端用于接收帧开启信号。

一种移位寄存器，其包括第十一时钟信号输入端至第十四时钟信号输入端、以及多个循环单元，每一所述循环单元包括二级所述阵列基板行驱动电路，二级所述阵列基板行驱动电路包括第十一级阵列基板行驱动电路及第十二级阵列基板行驱动电路；其中，每一级阵列基板行驱动电路为如权利要求3所述阵列基板行驱动电路；

所述第十一级阵列基板行驱动电路的第十一时钟信号端连接所述第十一时钟信号输入端，第十二时钟信号端连接所述第十二时钟信号输入端，第十三时钟信号端连接所述第三时钟信号输入端，第十四时钟信号端连接所述第十四时钟信号输入端；

所述第十二级阵列基板行驱动电路的第十一时钟信号端连接所述第十三时钟信号输入端，第十二时钟信号端连接所述第十四时钟信号输入端，第十三时钟信号端连接所述第十一时钟信号输入端，第十四时钟信号端连接所述第十二时钟信号输入端；

所述第十一级阵列基板行驱动电路的所述第二输出端连接所述第十二级阵列基板行驱动电路的所述输入端，其中，

仅第一个所述循环单元的所述第十一级阵列基板行驱动电路的所述输入端用于接收帧开启信号。

一种阵列基板，其包括上述任一所述的移位寄存器。

一种显示器，其包括上述的阵列基板。

上述阵列基板行驱动电路、移位寄存器、阵列基板及显示器，通过输入控制模块以及至少两输出单元，实现了在一个阵列基板行驱动电路中输出两个输出信号以驱动外部电路，其低功耗、占用空间小，容易实现移位寄存器、阵列基板及显示器的窄边框设计。

附图说明

图1为本发明一实施例阵列基板行驱动电路的功能模块示意图；

图2为本发明一实施例阵列基板行驱动电路的结构示意图；

图3为图2所示实施例各信号的时序示意图；

图4为本发明另一实施例阵列基板行驱动电路的结构示意图；

图5为图4所示实施例各信号的时序示意图；

图6为本发明一实施例移位寄存器的结构示意图；

图7为本发明一实施例阵列基板的结构示意图；

图8为本发明一实施例显示器的结构示意图；

图9为本发明另一实施例移位寄存器的结构示意图；

图10为本发明另一实施例阵列基板的结构示意图；

图11为本发明另一实施例显示器的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。

需要说明的是，当元件被称为“固定于”、“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。

需要说明是的，为了便于区分理解不同实施例，在各实施例中的“第一”、“第二”……“第十八”旨用于区别各个相同型号的元器件或者端口，而不是用于表示数量。

请参阅图1，其为本发明一实施例阵列基板行驱动电路10的功能模块示意图，阵列基板行驱动电路10包括输入控制模块101以及至少两个输出单元102。

例如，阵列基板行驱动电路包括输入控制模块及两个输出单元；又如，输入控制模块设置用于接收外部第一时钟信号的第一时钟信号端，第一输出单元设置用于接收外部第二时钟信号的第二时钟信号端，第二输出单元设置用于接收外部第三时钟信号的第三时钟信号端；又如，各时钟信号端中，三个时钟信号具有部分叠合的高电平部分。

例如，阵列基板行驱动电路包括输入控制模块及两个输出单元；又如，输入控制模块设置用于接收外部第十一时钟信号的第十一时钟信号端，以及用于接收外部第十四时钟信号的第十四时钟信号端，第一输出单元设置用于接收外部第十二时钟信号的第十二时钟信号端，第二输出单元设置用于接收外部第十三时钟信号的第十三时钟信号端；又如，各时钟信号端中，四个时钟信号具有部分叠合的高电平部分。例如，输入控制模块101用于产生控制信号以控制两输出单元102的输出。例如，输出单元102用于接收并处理控制信号。

例如，输入控制模块101包括输入端110、控制电路120及控制端130。例如，输入端110、控制电路120及控制端130依次连接。例如，控制端130分别与两输出单元102连接。

例如，输入端110用于接收输入信号。例如，控制电路120用于处理输入信号，并通过控制端130向两输出单元102分别传输控制信号。

请再次参阅图1，例如，两输出单元102包括第一输出模块140及第二输出模块150。

例如，第一输出模块140包括第一输出端141及第一输出电路142。例如，第一输出电路142与输入控制模块101连接，用于接收并处理控制信号，并由第一输出端141输出第一输出信号。

例如，第二输出模块150包括第二输出端151及第二输出电路152。例如，第二输出电路152与输入控制模块101连接，用于接收并处理控制信号，并由第二输出端151输出第二输出信号。

需要说明的是，输入端110、第一输出端141及第二输出端151在图1中用数字标号表示，在图2及图3中分别用INPUT、OUTPUT1及OUTPUT2标号表示，以符合电子电路的标号，便于用户理解。

请参阅图2，其为本发明一实施例阵列基板行驱动电路的结构示意图，例如，输入控制模块包括输入端、控制电路120、第一时钟信号端CK1、第一低电平端VGL1及控制端；第一输出模块包括第一输出端、第二时钟信号端CK2、第一高电平端VGH1及第一输出电路142；第二输出模块包括第二输出端、第三时钟信号端CK3、第一高电平端VGH1及第二输出电路152。例如，控制电路120包括第一晶体管T1、第二晶体管T2、第三晶体管T3。例如，第一输出电路142包括第四晶体管T4、第五晶体管T5、第一电容C1。例如，第二输出电路152包括第六晶体管T6、第七晶体管T7、第三电容C3。

例如，第一晶体管T1的源极连接输入端110、栅极连接第一时钟信号端CK1。

例如，第二晶体管T2的源极连接第一时钟信号端CK1、栅极连接第一晶体管T1的漏极。

例如，第三晶体管T3的源极连接第一低电平端VGL1、栅极连接第一时钟信号端CK1、漏极连接第二晶体管T2的漏极。

例如，第四晶体管T4的源极连接第二时钟信号端CK2、栅极连接第二晶体管T2的栅极、漏极通过第一电容C1连接第二晶体管T2的栅极。

例如，第五晶体管T5的源极连接第一高电平端VGH1、栅极连接第三晶体管T3的漏极，且通过第二电容C2连接第一高电平端VGH1、漏极连接第四晶体管T4的漏极，且连接第一输出端OUTPUT1。

例如，第六晶体管T6的源极连接第三时钟信号端CK3、栅极连接第四晶体管T4的栅极、漏极通过第三电容C3连接第四晶体管T4的栅极。

例如，第七晶体管T7的源极连接第一高电平端VGH1、栅极连接第五晶体管T5的栅极、漏极连接第六晶体管T6的漏极，且连接第二输出端OUTPUT2。

需要说明的是，如图2所示，第二电容C2为第一输出电路142、第二输出电路152所共用，共同用于输出B点波形，即第五晶体管T5和第七晶体管T7的栅极都要用的这个点波形。请一并参阅图2和图3，例如，输入端INPUT用于接收输入信号。例如，该输入信号包括STV信号，即帧开启信号。例如，输入端INPUT用于连接外部的帧开启信号端，以接收STV信号。

例如，第一时钟信号端CK1用于接收外部的第一时钟信号。例如，第二时钟信号端CK2用于接收外部的第二时钟信号。例如，第三时钟信号端CK3用于接收外部的第三时钟信号。

例如，第一时钟信号、第二时钟信号及第三时钟信号具有部分叠合的高电平部分。

如此，从图2所示的阵列基板行驱动电路中，可知，通过第一输出电路142的第一输出端OUTPUT1以及第二输出电路152的第二输出端OUTPUT2即可在同一个电路中输出两路输出信号，同时各元器件的连接结构简单、功耗低；当需要多个输出信号输出时，极大地减小了电路的占用面积，特别适合实现窄边框设计的阵列基板。

如图3所示，例如，设置在第一预设时间段内，控制第一时钟信号为低电平，第二时钟信号及第三时钟信号为高电平，并且控制第一低电平端VGL1为低电平，第一高电平端VGH1为高电平。

例如，第一预设时间段为Q1，此时，如图3所示，例如，在Q1时间段内，输入端INPUT为低电平，第一时钟信号端CK1为低电平，第二时钟信号端CK2及第三时钟信号端CK3为高电平，则第一晶体管T1导通，A点电位为低电平，第二晶体管T2导通，B点电位为低电平，第四晶体管T4、第五晶体管T5、第六晶体管T6以及第七晶体管T7均导通，此时第一输出端OUTPUT1输出的第一输出信号为高电平，第二输出端OUTPUT2输出的第二输出信号为高电平。

如图3所示，例如，设置在第二预设时间段内，控制第一时钟信号及第三时钟信号为高电平，第二时钟信号为低电平，并且控制第一低电平端VGL1为低电平，第一高电平端VGH1为高电平。

例如，第二预设时间段为Q2，此时，如图3所示，Q2时间段，输入端INPUT为高电平，第一时钟信号端CK1及第三时钟信号端CK3为高电平，第二时钟信号端CK2为低电平，第一晶体管T1截止，且由于第一电容C1两端电压不能突变，A点维持Q1时间段的低电平；第四晶体管T4导通，第二时钟信号端CK2端由高电平变为低电平，此时第一输出端OUTPUT1由高电平也开始变为低电平；通过第一电容C1的作用，逐渐降低A点电位，第四晶体管T4继续导通，第一输出端OUTPUT1继续变为低电平，继续通过第一电容C1作用于A点，如此往复的正反馈，最后A点电位维持在比第一低电平端VGL1还低的低电平，第二晶体管T2、第四晶体管T4、第六晶体管T6导通，B点电位为高电平，此时第一输出端OUTPUT1输出的第一输出信号为低电平，第二输出端OUTPUT2输出的第二输出信号为高电平。

如图3所示，例如，设置在第三预设时间段内，控制第一时钟信号及第二时钟信号为高电平，第三时钟信号为低电平，并且控制第一低电平端VGL1为低电平，第一高电平端VGL1为高电平。

例如，第三预设时间段为Q3，此时，如图3所示，Q3时间段，输入端INPUT为高电平，第一时钟信号端CK1及第二时钟信号端CK2为高电平，第三时钟信号端CK3为低电平，由于第三电容C3两端电压不能突变，与Q2时间段同理,第二输出端OUTPUT2通过第三电容C3与A点形成正反馈结构，最后A点电位维持在比第一低电平端VGL1还低的低电平，第二晶体管T2、第四晶体管T4及第六晶体管T6导通，B点电位为高电平，此时第一输出端OUTPUT1输出的第一输出信号为高电平，第二输出端OUTPUT2输出的第二输出信号为低电平。

如图3所示，例如，设置在第四预设时间段内，控制第一时钟信号为低电平，第二时钟信号及第三时钟信号为高电平，并且控制第一低电平端VGL1为低电平，第一高电平端VGH1为高电平。

例如，第四预设时间段为Q4，此时，如图3所示，Q4时间段，输入端INPUT为高电平，第一时钟信号端CK1为低电平，第二时钟信号端CK2及第三时钟信号端CK3为高电平，第一晶体管T1及第三晶体管T3导通，A点电位为高电平，B点电位为低电平，第二晶体管T2、第四晶体管T4及第六晶体管T6截止，第五晶体管T5及第七晶体管T7导通，此时第一输出端OUTPUT1输出的第一输出信号为高电平，第二输出端OUTPUT2输出的第二输出信号为高电平。

请参阅图4，其为本发明另一实施例阵列基板行驱动电路的结构示意图，例如，输入控制模块包括输入端、第二高电平端VGH2、控制电路120、第十一时钟信号端CK11、第十四时钟信号端CK14、第二低电平端VGL2及控制端；第一输出模块包括第一输出端、第十二时钟信号端CK12、第二高电平端VGH2、及第一输出电路142；第二输出模块包括第二输出端、第十三时钟信号端CK13、第二高电平端VGH2及第二输出电路152。例如，控制电路120包括第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14。例如，第一输出电路142包括第十五晶体管T15、第十六晶体管T16、第十一电容C11。例如，第二输出电路152包括第十七晶体管17、第十八晶体管T18第十三电容C13。

例如，第十一晶体管T11的源极连接输入端INPUT、栅极连接第十一时钟信号端CK11。

例如，第十二晶体管T12的源极连接第二低电平端VGL2、栅极连接第十四时钟信号端。

例如，第十三晶体管T13的源极连接第二高电平端VGH2、栅极连接第十一晶体管T11的漏极、漏极连接第十二晶体管T12的漏极。

例如，第十四晶体管T14的源极连接第二高电平端VGH2、栅极连接第十二晶体管T12的漏极、漏极连接第十一晶体管T11的漏极。

例如，第十五晶体管T15的源极连接第十二时钟信号端CK12、栅极连接第十四晶体管T14的漏极、漏极通过第十一电容C11连接第十四晶体管T14的漏极。

例如，第十六晶体管T16的源极连接第二高电平端VGH2、栅极连接第十四晶体管T14的栅极，且通过第十二电容C12连接第二高电平端VGH2、漏极连接第十五晶体管T15的漏极，且连接第一输出端OUTPUT1。

例如，第十七晶体管T17的源极连接第十三时钟信号端CK13、栅极连接第十五晶体管T15的栅极、漏极通过第十三电容C13连接第十五晶体管T15的栅极。

例如，第十八晶体管T18的源极连接第二高电平端VGH2、栅极连接第十六晶体管T16的栅极、漏极连接第十七晶体管17的漏极，且连接第二输出端OUTPUT2。

需要说明的是，如图4所示，第十二电容C12为本实施例的第一输出电路142及第二输出电路152所共用，共同用于输出B点波形，即第十六晶体管T16和第十八晶体管T18的栅极都要用的这个点波形。

请参阅图5，其为图4所示实施例各信号的时序示意图，由于其原理推导与图2及图3的相类似，故此不再赘述它们的原理推导。

为实现扁平化的电路设计，例如，第一晶体管T1至第七晶体管T7以及第十一晶体管T11至第十八晶体管T18均为薄膜晶体管。

例如，薄膜晶体管包括P型薄膜晶体管。例如，薄膜晶体管包括N型薄膜晶体管。本实施的薄膜晶体管为P型薄膜晶体管。

请参阅图6，其为本发明一实施例移位寄存器的结构示意图，例如，该移位寄存器包括第一时钟信号输入端210、第二时钟信号输入端220及第三时钟信号连接端230以及多个循环单元240，每一循环单元240包括三级阵列基板行驱动电路，三级阵列基板行驱动电路包括第一级阵列基板行驱动电路、第二级阵列基板行驱动电路及第三级阵列基板行驱动电路；其中，每一级阵列基板行驱动电路为如图2所示的阵列基板行驱动电路。例如，第一时钟信号输入端210用于向移位寄存器输入第一时钟信号，第二时钟信号输入端220用于向移位寄存器输入第二时钟信号，第三时钟信号连接端230用于向移位寄存器输入第三时钟信号。

例如，第一级阵列基板行驱动电路的第一时钟信号端CK1连接第一时钟信号输入端210，第二时钟信号端CK2连接第二时钟信号输入端220，第三时钟信号端CK3连接第三时钟信号输入端230。

例如，第二级阵列基板行驱动电路的第一时钟信号端CK1连接第三时钟信号输入端230，第二时钟信号端CK2连接第一时钟信号输入端210，第三时钟信号端CK3连接第二时钟信号输入端220。

例如，第三级阵列基板行驱动电路的第一时钟信号端CK1连接第二时钟信号输入端220，第二时钟信号端CK2连接第三时钟信号输入端230，第三时钟信号端CK3连接第一时钟信号输入端210。

例如，第一级阵列基板行驱动电路的第二输出端OUTPUT2连接第二级阵列基板行驱动电路的输入端INPUT，第二级阵列基板行驱动电路的第二输出端OUTPUT2连接第三级阵列基板行驱动电路的输入端INPUT，其中，仅第一个循环单元240的第一级阵列基板行驱动电路的输入端INPUT用于接收帧开启信号。

请参阅图7，其为本发明一实施例阵列基板的结构示意图，例如，该阵列基板包括移位寄存器以及与该移位寄存器连接的像素阵列。例如，移位寄存器为阵列像素提供驱动信号。例如，移位寄存器直接制作在阵列基板上，以使得稳定地为阵列像素提供所需的行驱动信号。例如，该阵列基板采用上述如图6所示实施例的移位寄存器制成。

例如，第一级阵列基板行驱动电路的第一输出端OUTPUT1及第二输出端OUTPUT2连接该阵列基板的两行像素，用于分别驱动所对应的两行像素。又如，第一级阵列基板行驱动电路的第一输出端OUTPUT1及第二输出端OUTPUT2连接该阵列基板的同一行像素，用于驱动所对应的这一行像素。

例如，第二级阵列基板行驱动电路的第一输出端OUTPUT1及第二输出端OUTPUT2连接该阵列基板的两行像素，用于分别驱动所对应的两行像素。例如，第二级阵列基板行驱动电路的第一输出端OUTPUT1及第二输出端OUTPUT2连接该阵列基板的同一行像素，用于驱动所对应的这一行像素。

例如，第三级阵列基板行驱动电路的第一输出端OUTPUT1及第二输出端OUTPUT2连接该阵列基板的两行像素，用于分别驱动所对应的两行像素。例如，第三级阵列基板行驱动电路的第一输出端OUTPUT1及第二输出端OUTPUT2连接该阵列基板的同一行像素，用于驱动所对应的这一行像素。

如此，通过多级级联的阵列基板行驱动电路组成的移位寄存器，即可完整的驱动该阵列基板。

请参阅图8，其为本发明一实施例显示器的结构示意图，例如，该显示器包括阵列基板。例如，阵列基板采用上述如图7所示实施例的具有移位寄存器的阵列基板制成，以显示完整的画面。例如，该显示器包括液晶面板及AMOLED(Active Matrix/Organic LightEmitting Diode，有源矩阵有机发光二极管)面板。例如，液晶面板及AMOLED面板均采用上述阵列基板并由上述驱动电路驱动。

例如，该显示器包括N个像素阵列，例如，该显示器包括像素阵列1至像素阵列N。例如，每一个像素阵列包括多行像素。请一并参阅图6、图7和图8，一个GOA单元，即阵列基板行驱动电路可输出两个输出信号以驱动对应的像素阵列。例如，传统的只能输出一个输出信号的GOA单元需要在竖直方向上输出两个输出信号以驱动对应的像素阵列时，需要两个GOA单元。例如，一个GOA单元在竖直方向上的高度为H，则两个GOA单元在竖直方向上的高度为2H。

本实施例的GOA单元只需要一个电路即可输出两个输出信号以驱动对应的像素阵列。由于本实施例的GOA单元相对传统的GOA单元只增加了少量的元器件，因此，本实施例的GOA单元在竖直方向上的高度小于2H。

如此，在竖直方向上的本实施例的GOA单元相对传统的GOA单元节省了较大的空间。因此，其在布局上相对传统的只能输出一个输出信号的GOA单元，可节省更多的空间，即占用面积更小。从而，可以将显示器做成窄边框的产品。

请参阅9，其为本发明另一实施例移位寄存器的结构示意图，例如，该移位寄存器包括第十一时钟信号输入端310、第十二时钟信号输入端320、第十三时钟信号输入端330及第十四时钟信号输入端340以及多个循环单元350，每一循环单元350包括二级阵列基板行驱动电路，二级阵列基板行驱动电路包括第十一级阵列基板行驱动电路及第十二级阵列基板行驱动电路；其中，每一级阵列基板行驱动电路为如图4所示的阵列基板行驱动电路。

例如，第十一级阵列基板行驱动电路的第十一时钟信号端CK11连接第十一时钟信号输入端310，第十二时钟信号端CK12连接第十二时钟信号输入端320，第十三时钟信号端CK13连接第三时钟信号输入端330，第十四时钟信号端CK14连接第十四时钟信号输入端340。

例如，第十二级阵列基板行驱动电路的第十一时钟信号端CK11连接第十三时钟信号输入端330，第十二时钟信号端CK12连接第十四时钟信号输入端340，第十三时钟信号端CK13连接第十一时钟信号输入端310，第十四时钟信号端CK14连接第十二时钟信号输入端320。

例如，第十一级阵列基板行驱动电路的第二输出端OUTPUT2连接第十二级阵列基板行驱动电路的输入端INPUT，其中，仅第一个循环单元350的第十一级阵列基板行驱动电路的输入端INPUT用于接收帧开启信号。

请参阅图10，其为本发明另一实施例阵列基板的结构示意图，例如，该阵列基板包括移位寄存器以及与该移位寄存器连接的像素阵列。例如，移位寄存器为阵列像素提供驱动信号。例如，移位寄存器直接制作在阵列基板上，以使得稳定地为阵列像素提供所需的行驱动信号。例如，该阵列基板采用上述如图8所示实施例的移位寄存器制成。

例如，第十一级阵列基板行驱动电路的第一输出端OUTPUT1及第二输出端OUTPUT2连接该阵列基板的同一行像素，用于分别驱动所对应的这一行像素。例如，第十二级阵列基板行驱动电路的第一输出端OUTPUT1及第二输出端OUTPUT2连接该阵列基板的同一行像素，用于分别驱动所对应的这一行像素。如此，通过多级级联的阵列基板行驱动电路组成的移位寄存器，即可完整驱动该阵列基板。

请参阅图11，其为本发明一实施例显示器的结构示意图，例如，该显示器包括阵列基板。例如，阵列基板采用上述如图10所示实施例的具有移位寄存器的阵列基板制成，以显示完整的画面。例如，该显示器包括液晶面板及AMOLED(Active Matrix/Organic LightEmitting Diode，有源矩阵有机发光二极管)面板。例如，液晶面板及AMOLED面板均采用上述阵列基板并由上述驱动电路驱动。

例如，该显示器包括N个像素阵列，例如，该显示器包括像素阵列1至像素阵列N。例如，每一个像素阵列包括多行像素。

请一并参阅图9、图10和图11，一个GOA单元，即阵列基板行驱动电路可输出两个输出信号以驱动对应的像素阵列。例如，传统的只能输出一个输出信号的GOA单元需要在水平方向上输出两个输出信号以驱动对应的像素阵列时，需要两个GOA单元。例如，一个GOA单元在水平方向上的长度为L，则两个GOA单元在水平方向上的长度为2L。

本实施例的GOA单元只需要一个电路即可输出两个输出信号以驱动对应的像素阵列。由于本实施例的GOA单元相对传统的GOA单元只增加了少量的元器件，因此，本实施例的GOA单元在水平方向上的长度小于2L。

如此，在水平方向上的本实施例的GOA单元相对传统的GOA单元节省了较大的空间。因此，其在布局上相对传统的只能输出一个输出信号的GOA单元，可节省更多的空间，即占用面积更小。从而，可以将显示器做成窄边框的产品。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (8)

1.一种阵列基板行驱动电路，其特征在于，包括输入控制模块以及至少两输出单元，所述输入控制模块用于产生控制信号以控制两所述输出单元的输出；

所述输入控制模块包括依次连接的输入端、控制电路及控制端，

所述控制端分别与两所述输出单元连接，所述输入端用于接收输入信号，传输到所述控制电路，由其处理所述输入信号，并通过所述控制端向两所述输出单元分别传输所述控制信号；

两所述输出单元包括第一输出模块及第二输出模块，所述第一输出模块包括第一输出端及第一输出电路，所述第二输出模块包括第二输出端及第二输出电路；

所述第一输出电路与所述控制端连接，用于接收并处理所述控制信号，并由所述第一输出端输出第一输出信号；

所述第二输出电路与所述控制端连接，用于接收并处理所述控制信号，并由所述第二输出端输出第二输出信号；

所述控制电路包括第一晶体管至第三晶体管，或者，所述控制电路包括第十一晶体管至第十四晶体管；所述第一输出电路包括第四晶体管、第五晶体管、第一电容，或者，所述第一输出电路包括第十五晶体管、第十六晶体管、第十一电容；所述第二输出电路包括第六晶体管、第七晶体管、第三电容，或者，所述第二输出电路包括第十七晶体管、第十八晶体管、第十三电容；

所述第一晶体管的源极连接所述输入端、栅极用于连接第一时钟信号端；

所述第二晶体管的源极用于连接第一时钟信号端、栅极连接所述第一晶体管的漏极；

所述第三晶体管的源极用于连接第一低电平端、栅极用于连接第一时钟信号端、漏极连接所述第二晶体管的漏极；

所述第四晶体管的源极用于连接第二时钟信号端、栅极连接所述第二晶体管的栅极、漏极通过第一电容连接所述第二晶体管的栅极；

所述第五晶体管的源极用于连接第一高电平端、栅极连接所述第三晶体管的漏极，且通过第二电容还用于连接第一高电平端、漏极连接所述第四晶体管的漏极，且还用于连接所述第一输出端；

所述第六晶体管的源极用于连接第三时钟信号端、栅极连接所述第四晶体管的栅极、漏极通过第三电容连接所述第四晶体管的栅极；

所述第七晶体管的源极用于连接第一高电平端、栅极连接所述第五晶体管的栅极、漏极连接所述第六晶体管的漏极，且还用于连接所述第二输出端，

所述第十一晶体管的源极连接所述输入端、栅极用于连接第十一时钟信号端；

所述第十二晶体管的源极用于连接第二低电平端、栅极用于连接第十四时钟信号端；

所述第十三晶体管的源极用于连接第二高电平端、栅极连接所述第十一晶体管的漏极、漏极连接所述第十二晶体管的漏极；

所述第十四晶体管的源极用于连接第二高电平端、栅极连接所述第十二晶体管的漏极、漏极连接所述第十一晶体管的漏极；

所述第十五晶体管的源极用于连接第十二时钟信号端、栅极连接所述第十四晶体管的漏极、漏极通过第十一电容连接所述第十四晶体管的漏极；

所述第十六晶体管的源极用于连接第二高电平端、栅极连接所述第十四晶体管的栅极，且通过第十二电容还用于连接第二高电平端、漏极连接所述第十五晶体管的漏极，且还用于连接所述第一输出端；

所述第十七晶体管的源极用于连接第十三时钟信号端、栅极连接所述第十五晶体管的栅极、漏极通过第十三电容连接所述第十五晶体管的栅极；

所述第十八晶体管的源极用于连接第二高电平端、栅极连接所述第十六晶体管的栅极、漏极连接所述第十七晶体管的漏极，且还用于连接所述第二输出端。

2.根据权利要求1所述的阵列基板行驱动电路，其特征在于，各晶体管为薄膜晶体管。

3.根据权利要求2所述的阵列基板行驱动电路，其特征在于，所述薄膜晶体管包括P型薄膜晶体管。

4.根据权利要求2所述的阵列基板行驱动电路，其特征在于，所述薄膜晶体管包括N型薄膜晶体管。

5.一种移位寄存器，其特征在于，包括第一时钟信号输入端至第三时钟信号输入端、以及多个循环单元，每一所述循环单元包括三级阵列基板行驱动电路，所述三级阵列基板行驱动电路包括第一级阵列基板行驱动电路至第三级阵列基板行驱动电路；其中，每一级阵列基板行驱动电路为如权利要求2所述阵列基板行驱动电路；

所述第一级阵列基板行驱动电路的第一时钟信号端连接所述第一时钟信号输入端，第二时钟信号端连接所述第二时钟信号输入端，第三时钟信号端连接所述第三时钟信号输入端；

所述第二级阵列基板行驱动电路的第一时钟信号端连接所述第三时钟信号输入端，第二时钟信号端连接所述第一时钟信号输入端，第三时钟信号端连接所述第二时钟信号输入端；

所述第三级阵列基板行驱动电路的第一时钟信号端连接所述第二时钟信号输入端，第二时钟信号端连接所述第三时钟信号输入端，第三时钟信号端连接所述第一时钟信号输入端；

所述第一级阵列基板行驱动电路的所述第二输出端连接所述第二级阵列基板行驱动电路的所述输入端，所述第二级阵列基板行驱动电路的所述第二输出端连接所述第三级阵列基板行驱动电路的所述输入端，其中，

仅第一个所述循环单元的所述第一级阵列基板行驱动电路的所述输入端用于接收帧开启信号。

6.一种移位寄存器，其特征在于，包括第十一时钟信号输入端至第十四时钟信号输入端、以及多个循环单元，每一所述循环单元包括二级所述阵列基板行驱动电路，二级所述阵列基板行驱动电路包括第十一级阵列基板行驱动电路及第十二级阵列基板行驱动电路；其中，每一级阵列基板行驱动电路为如权利要求3所述阵列基板行驱动电路；

所述第十一级阵列基板行驱动电路的第十一时钟信号端连接所述第十一时钟信号输入端，第十二时钟信号端连接所述第十二时钟信号输入端，第十三时钟信号端连接所述第三时钟信号输入端，第十四时钟信号端连接所述第十四时钟信号输入端；

所述第十二级阵列基板行驱动电路的第十一时钟信号端连接所述第十三时钟信号输入端，第十二时钟信号端连接所述第十四时钟信号输入端，第十三时钟信号端连接所述第十一时钟信号输入端，第十四时钟信号端连接所述第十二时钟信号输入端；

所述第十一级阵列基板行驱动电路的所述第二输出端连接所述第十二级阵列基板行驱动电路的所述输入端，其中，

仅第一个所述循环单元的所述第十一级阵列基板行驱动电路的所述输入端用于接收帧开启信号。

7.一种阵列基板，其特征在于，包括如权利要求5或6任一所述的移位寄存器。

8.一种显示器，其特征在于，包括如权利要求7所述的阵列基板。