CN110800039B - Goa单元电路、驱动方法、goa电路和显示装置 - Google Patents

Goa单元电路、驱动方法、goa电路和显示装置 Download PDF

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Abstract

阵列基板栅极驱动单元电路包括：输入子电路，该输入子电路被配置为响应于输入信号和第一时钟信号将第一节点设置为导通电压电平和将第二节点设置为关断电压电平；第一下拉子电路、上拉子电路、第一控制子电路和第二控制子电路，配置为设置第一节点、第二节点、第三节点的电压电平。阵列基板栅极驱动单元电路还包括第一输出子电路和第二输出子电路，第一输出子电路响应于第一节点、第二节点处的电压电平，输出由第二时钟触发的导通电压电平的第一输出信号，第二输出子电路响应于第一节点、第三节点处的电压电平，输出第二输出信号，其下降到由第一时钟触发的关断电压电平和上升到由第三时钟触发的导通电压电平。

Description

GOA单元电路、驱动方法、GOA电路和显示装置
技术领域
本发明涉及显示技术领域，更具体地，涉及一种GOA(gate-on-array，阵列基板栅极驱动)单元电路及其驱动方法、具有级联多级GOA单元电路的GOA电路和显示装置。
背景技术
有源矩阵有机发光二极管(Active-matrix organic light emitting diode，AMOLED)显示装置具有不需要背光源的主动光发射器、图像对比度高、柔性面板主体和许多其他特性的优点。随着更高PPI分辨率和更窄面板边框的发展，有源矩阵有机发光二极管显示装置极有可能成为下一代显示装置。一种趋势是将栅极驱动电路从外部集成电路直接转移到显示面板上，使得显示面板具有更窄的边框。具有级联阵列基板栅极驱动单元的栅极驱动电路通常为每个单元提供一个栅极驱动信号。然而，期望阵列基板栅极驱动单元先进的设计，以增强进一步减小边框尺寸和提高AMOLED显示面板的PPI分辨率的能力。
发明内容
一方面，本公开提供了一种阵列基板栅极驱动单元电路。该阵列基板栅极驱动(GOA)单元电路包括输入子电路，其连接到第一节点，并且被配置为响应于输入信号和第一时钟信号将第一节点设置为导通电压电平。此外，该GOA单元电路还包括第一下拉子电路，其连接到第二节点和第一节点，并且配置为响应于第一节点的导通电压电平将第二节点的电压电平下拉到关断电压电平。该GOA单元电路还包括上拉子电路，其连接到第二节点，并且被配置为响应于第三时钟信号将第二节点设置为导通电压电平。GOA单元电路还包括第一控制子电路，其连接到第二节点和第三节点，并且配置为响应于第二节点的导通电压电平将第三节点设置为导通电压电平。此外，该GOA单元电路还包括第二控制子电路，其连接到第一节点和所述第三节点，并且被配置为响应于第一节点的导通电压电平将第三节点设置为关断电压电平。该GOA单元电路还包括第一输出子电路，其被配置为响应于第二节点和第一节点处的电压电平，在与输入信号相关联的周期时间的一个时段内输出由第二时钟信号触发的导通电压电平的第一输出信号。此外，该GOA单元电路包括第二输出子电路，其被配置为响应于第一节点和第三节点的电压电平，输出第二输出信号，所述第二输出信号在上升到由第三时钟信号触发的导通电压电平之前，在所述周期时间的至少同一时段内处于由第一时钟信号触发的关断电压电平。
可选地，阵列基板栅极驱动单元电路还包括第二下拉子电路，其连接到第二节点和第一节点，并且被配置为响应于第二节点处的导通电压电平将第一节点处的电压电平下拉到关断电压电平。
可选地，阵列基板栅极驱动单元电路还包括第三下拉子电路，其连接到第一节点和第三节点，并且被配置为响应于第三节点处的导通电压电平将第一节点处的电压电平下拉到关断电压电平。
可选地，输入子电路包括第一晶体管和第二晶体管。第一晶体管具有被配置为接收设置在导通电压电平的第一电压信号的第一端，被配置为接收输入信号的栅极端和第二端。第二晶体管具有耦接到第一晶体管的第二端的第一端，被配置为接收第一时钟信号的栅极端以及耦接到第一节点的第二端。
可选地，输入子电路还包括第五晶体管，其具有被配置为接收设置在关断电压电平的第二电压信号的第一端，被配置为接收输入信号的栅极端以及耦接到第二节点的第二端。
可选地，上拉子电路包括第四晶体管，其具有被配置为接收设置在导通电压电平的第一电压信号的第一端，被配置为接收第三时钟信号的栅极端以及耦接到第二节点的第二端。
可选地，第一控制子电路包括第十晶体管，其具有被配置为接收设置在导通电压电平的第一电压信号的第一端，耦接到第二节点的栅极端和耦接到第三节点的第二端。
可选地，第二控制子电路包括第十二晶体管，其具有被配置为接收设置在关断电压电平的第二电压信号的第一端，耦接到第一节点的栅极端和耦接到第三节点的第二端。
可选地，第一下拉子电路包括第三晶体管，其具有被配置为接收设置在关断电压电平的第二电压信号的第一端，耦接到第一节点的栅极端和耦接到第二节点的第二端。
可选地，第二下拉子电路包括第七晶体管，其具有被配置为接收设置在关断电压电平的第二电压信号的第一端，耦接到第二节点的栅极端和耦接到第一节点的第二端。
可选地，第三下拉子电路包括第十一晶体管，其具有被配置为接收设置在关断电压电平的第二电压信号的第一端，耦接到第三节点的栅极端和耦接到第一节点的第二端。
可选地，第一输出子电路包括第九晶体管、第六晶体管和第一电容器，其分别耦接到用于输出第一输出信号的第一输出端。第九晶体管具有被配置为接收第二时钟信号的第一端，耦接到第一电容器的第一端的栅极端，以及耦接到第一输出端的第二端。第六晶体管具有被配置为接收设置在关断电压电平的第二电压信号的第一端，耦接到第二节点的栅极端以及耦接到第一输出端的第二端。第一电容器具有耦接到第一输出端的第二端。
可选地，第一输出子电路还包括第八晶体管，其具有耦接到第一节点的第一端，被配置为接收设置在导通电压电平的第一电压信号的栅极端，以及耦接到第一电容器的第一端和第九晶体管的栅极端的第二端。
可选地，第二输出子电路包括第十三晶体管、第十四晶体管、第三电容器和第四电容器，所述第十三晶体管、所述第十四晶体管和所述第三电容器分别耦接到用于输出第二输出信号的第二输出端。第十三晶体管具有被配置为接收设置在导通电压电平的第一电压信号的第一端，耦接到第三节点的栅极端，以及耦接到第二输出端的第二端。第十四晶体管具有被配置为接收设置在关断电压电平的第二电压信号的第一端，耦接到第一节点的栅极端和耦接到第二输出端子的第二端。第三电容器具有耦接到第三节点的第一端和耦接到第二输出端的第二端。第四电容器具有耦接到第一节点的第一端和耦接到第十四晶体管的第一端的第二端。
可选地，阵列基板栅极驱动单元电路还包括第二电容器，其具有被配置为接收设置在导通电压电平的第一电压信号的第一端和耦接到第二节点的第二端。
可选地，阵列基板栅极驱动单元电路还包括第二电容器，其具有被配置为接收设置在关断电压电平的第二电压信号的第一端和耦接到第二节点的第二端。
另一方面，本公开提供了一种阵列基板栅极驱动电路，包括多个阵列基板栅极驱动单元电路，其与至少三条时钟信号线相关联的级联串联。多个阵列基板栅极驱动单元电路中相应的一个包括本文描述的阵列基板栅极驱动单元电路，并且被配置为在与输入信号相关联的周期时间的一个时段中输出处于导通电压电平的第一输出信号，并且输出第二输出信号，在第一输出信号下降到关断电压电平之后，第二输出信号在上升到导通电压电平之前在周期时间的至少同一时段内处于关断电压电平。来自级联串联中前一级的阵列基板栅极驱动单元电路的第一输出信号被输入到级联串联中当前级的阵列基板栅极驱动单元电路中作为导通电压电平的输入信号。
可选地，第(N-2)级中的阵列基板栅极驱动单元电路被配置为从三条时钟信号线中的第一条接收第一时钟信号，从三条时钟信号线中的第二条接收第二时钟信号，以及从三条时钟信号线中的第三条接收第三时钟信号。第(N-1)级中的阵列基板栅极驱动单元电路被配置为从三条时钟信号线中的第二条接收第一时钟信号，从三条时钟信号线中的第三条接收第二时钟信号，以及从三条时钟信号线中的第一条接收第三时钟信号。第N级中的阵列基板栅极驱动单元电路被配置为从三条时钟信号线中的第三条接收第一时钟信号，从三条时钟信号线中的第一条接收第二时钟信号，以及从三条时钟信号线中的第二条接收第三时钟信号。
可选地，级联串联与四条时钟信号线相关联。第(N-2)级中的阵列基板栅极驱动单元电路被配置为从四条时钟信号线中的第一条接收第一时钟信号，从四条时钟信号线中的第二条接收第二时钟信号，以及从四条时钟信号线中的第四条接收第三时钟信号。第(N-1)级中的阵列基板栅极驱动单元电路被配置为从四条时钟信号线中的第二条接收第一时钟信号，从四条时钟信号线中的第三条接收第二时钟信号，以及从四条时钟信号线中的第一条接收第三时钟信号。第N级中的阵列基板栅极驱动单元电路被配置为从四条时钟信号线中的第三条接收第一时钟信号，从四条时钟信号线中的第四条接收第二时钟信号，以及从四条时钟信号线中的第二条接收第三时钟信号。第(N+1)级中的阵列基板栅极驱动单元电路被配置为从四条时钟信号线中的第四条接收第一时钟信号，从四条时钟信号线中的第一条接收第二时钟信号，以及从四条时钟信号线中的第三条接收第三时钟信号。
在又一方面，本公开提供了一种显示装置，包括：显示面板，其具有多行子像素电路，该子像素电路包括发光二极管和在此描述的阵列基板栅极驱动电路，其具有级联串联的多个阵列基板栅极驱动单元电路。阵列基板栅极驱动单元电路中的相应一个被配置为输出第一输出信号以驱动数据加载到相应一行子像素电路，以及输出第二输出信号以控制其发光二极管。
在又一方面，本公开提供了一种在周期时间内驱动阵列基板栅极驱动单元电路的方法。阵列基板栅极驱动单元电路的晶体管是N型晶体管。阵列基板栅极驱动单元电路被配置为接收被设置为用于N型晶体管的高或导通电压电平的第一电压信号和被设置为用于N型晶体管的低或关断电压电平的第二电压信号。该方法包括以下步骤：向输入子电路提供高电压电平的第一时钟信号和输入信号，以开始周期时间的第一时段，同时将至第一输出子电路的第二时钟信号和至上拉子电路的第三时钟信号保持在低电压电平，从而将第一节点设置为高电压电平，将第二节点设置为低电压电平，以及将第三节点设置为低电压电平，并且输出低电压电平的第一输出信号和低电压电平的第二输出信号。该方法还包括以下步骤：提供高电压电平的第二时钟信号，以开始周期时间的第二时段，同时将第一时钟信号和输入信号改变为低电压电平，并保持第三时钟信号处于低电压电平，从而保持第一节点保持处于高电压电平，保持第二节点处于低电压电平，以及保持第三节点处于所述低电压电平，并且输出高电压电平的第一输出信号和低电压电平的第二输出信号。另外，该方法包括：提供高电压电平的第三时钟信号以开始周期时间的第三时段，同时保持第一时钟信号、第二时钟信号和输入信号处于低电压电平，由此第二节点设置为高电压电平，第三节点设置为高电压电平，并将第一节点改变为低电压电平，并且输出低电压电平的第一输出信号和高电压电平的第二输出信号。该方法还包括以下步骤：再次提供高电压电平的第一时钟信号，以开始周期时间的第四时段，同时保持第二时钟信号、输入信号和第三时钟信号处于低电压电平，从而保持第一节点保持处于低电压电平，第二节点和第三节点处于高电压电平，并且输出低电压电平的第一输出信号和高电压电平的第二输出信号。此外，该方法包括以下步骤：再次以高电压电平提供第二时钟信号，以开始周期时间的第五时段，同时将第一时钟信号改变为低电压电平，并保持第三时钟信号和输入信号处于低电压电平，从而保持第一节点处于低电压电平，保持第二节点和第三节点处于高电压电平，并且输出低电压电平的第一输出信号和高电压电平的第二输出信号。此外，该方法包括以下步骤：再次提供高电压电平的第三时钟信号，以开始周期时间的第六时段，同时将第二时钟信号改变为低电压电平，并保持第一时钟信号和输入信号处于低电压电平，从而保持第一节点处于低电压电平，保持第二节点和第三节点处于高电压电平，并且输出低电压电平的第一输出信号和高电压电平的第二输出信号。
附图说明
以下附图仅是用于根据各种公开的实施例的说明性目的的示例，并且不旨在限制本发明的范围。
图1是根据本公开的一个实施例的阵列基板栅极驱动单元电路的框图。
图2是根据本公开的一个实施例的阵列基板栅极驱动单元电路的电路图。
图3是根据本公开的一个实施例的阵列基板栅极驱动单元电路的电路图。
图4是根据本公开的一个实施例的阵列基板栅极驱动单元电路的电路图。
图5是根据本公开的一个实施例的阵列基板栅极驱动单元电路的电路图。
图6是根据本公开的一个实施例的阵列基板栅极驱动单元电路的电路图。
图7是根据本公开的一个实施例的阵列基板栅极驱动单元电路的电路图。
图8是根据本公开的一个实施例的阵列基板栅极驱动单元电路的电路图。
图9是根据本公开的一个实施例的阵列基板栅极驱动单元电路的电路图。
图10是根据本公开的一个实施例的阵列基板栅极驱动单元电路的电路图。
图11是根据本公开的一个实施例的具有级联多级阵列基板栅极驱动单元电路的GOA电路的示意图。
图12是根据本公开的一个实施例的用于驱动阵列基板栅极驱动单元电路以输出两个输出信号的控制信号的时序波形图。
图13是根据本公开的另一实施例的具有多个级联阵列基板栅极驱动单元电路的GOA电路的示意图。
图14是根据本公开另一实施例的用于驱动阵列基板栅极驱动单元电路以输出两个输出信号的控制信号的时序波形图。
具体实施方式
现在将参考以下实施例更具体地描述本公开。应当注意，本文对一些实施例的以下描述仅出于说明和描述的目的。其并非旨在穷尽性或限于所公开的确切形式。
有源矩阵有机发光二极管(AMOLED)显示装置在子像素电路中使用有源发光二极管，该有源发光二极管由栅极驱动电路驱动，以为各个子像素发光，而不需要背板光源，提供采用柔性面板设计显示高对比度图像的许多优点。一种趋势是将栅极驱动电路直接移动到显示面板，用于驱动显示面板中的子像素电路。典型的栅极驱动电路是通过级联多级阵列基板栅极驱动单元电路来构建的。因此，简化的阵列基板栅极驱动单元电路设计可有助于使显示面板具有更窄的边框和更高的PPI分辨率。
因此，本公开尤其提供了一种能够每单元输出两个栅极驱动信号的阵列基板栅极驱动单元电路(gate on array unit circuit)及其驱动方法、由多个阵列基板栅极驱动单元电路级联的阵列基板栅极驱动(GOA)电路、和具有该阵列基板栅极驱动电路的显示装置，该驱动方法基本上消除了由于现有技术的限制和缺点导致的一个或多个问题。在一个方面，本公开提供了一种阵列基板栅极驱动单元电路，其能够每单元提供两个栅极驱动信号，用于驱动基于有机发光二极管(OLED)显示装置的显示面板中的发光二极管的子像素电路的数据加载和发光。
图1示出了根据本公开的一些实施例的阵列基板栅极驱动单元电路的框图。参考图1，阵列基板栅极驱动(GOA)单元在功能上由若干个子电路构成，以产生两个输出信号，该输出信号是基于三个时钟信号、一个周期时间内的一个输入信号和两个固定电压信号。在一个实施例中，GOA单元电路包括输入子电路11，该输入子电路11连接到第一节点D，并且被配置为响应于输入信号IN和第一时钟信号CLK1来将第一节点D设置为导通电压电平。可选地，导通电压电平由来自固定电压源VGH的第一电压信号提供。可选地，导通电压电平是高电压电平。例如，电压源VGH由具有高电压输出的第一电源组提供。
GOA单元电路还包括第一下拉(PD)子电路12，其连接到第二节点A和第一节点D，并且被配置为响应于第一节点D处的导通电压电平将第二节点A处的电压电平下拉到关断电压电平。可选地，关断电压电平由来自固定电压电源VGL的第二电压信号提供。可选地，关断电压电平是低电压电平。例如，电压电源VGL由具有低电压输出或接地的第二电源组提供。可选地，GOA单元电路还包括第二下拉(PD)子电路16，其连接到第二节点A和第一节点D，并且被配置为响应于第二节点A处的导通电压电平将第一节点D处的电压电平下拉到关断电压电平。
另外，GOA单元电路还包括上拉子电路13，其连接到第二节点A，并且被配置为响应于第三时钟信号CLK3将由第一电压信号提供的导通电压电平设置给第二节点A。
此外，GOA单元电路还包括第一控制子电路14，其连接到第二节点A和第三节点E，并且被配置为响应于第二节点A处的导通电压电平将第三节点E设置为导通电压电平。GOA单元电路还包括第二控制子电路15，其连接到第一节点D和第三节点E，并且被配置为响应于第一节点D处的导通电压电平将第三节点E设置为关断电压电平。
此外，如图1所示的GOA单元电路，包括第一输出子电路18，其被配置为响应于第二节点A和第一节点D处的电压电平，在与输入信号IN相关联的周期时间内，与第二时钟信号CLK2基本同相地将第一输出信号输出到第一输出端Output1。GOA单元电路还包括第二输出子电路19，其被配置为在响应于第一节点D和第三节点E处的电压电平的周期时间中，与第一时钟信号CLK1和第二时钟信号CLK2基本反相地将第二输出信号输出到第二输出端Output2。
在一些实施例中，图1中公开的GOA单元电路可以使用可直接在显示面板中实施的薄膜晶体管来实现，尤其是基于有机发光二极管的显示面板，以控制图像数据加载并驱动各个子像素电路中的发光二极管来发光用于图像显示。一般来说，P型晶体管和N型晶体管都可以用于构建GOA单元电路。事实上，对于大多数用于智能手机应用的有机发光二极管显示面板，基于低温多晶硅(LTPS)工艺的P型晶体管已经被广泛使用。然而，基于LTPS工艺的N型晶体管具有较高的载流子迁移率和较弱的迟滞效应，从而更适合设计高PPI显示面板。在下文所示的所有实施例中，为了说明的目的和上述提到的益处，所有晶体管均为N型晶体管。相应地，该N型晶体管可以作为开关晶体管，通过其栅极端处的高压控制信号导通(到导通状态)。高电压电平也称为导通电压电平。可替换地，可以通过其栅极端处的低电压控制信号来关断N型晶体管(到阻断态)。低电压电平因此被称为关断电压电平。
在一个实施例中，图2示出了基于图1的电路框图的GOA单元电路，其具有十一个晶体管、三个电容器，并且在三个时钟信号、一个输入信号和两个电压信号下工作。参考图1和图2，图1中所示的GOA单元电路的输入子电路11由串联耦接的两个晶体管实现。第一晶体管T1具有第一端，该第一端被配置为接收设置在固定高电压电平VGH的第一电压信号，该第一电压信号可以来自第一电源或电压电源。T1还具有被配置为接收输入信号IN的栅极端，输入信号IN是外部提供的电压脉冲。在某些实施例中，当GOA单元电路用作级联GOA电路的一级时，输入信号IN可以是从级联GOA电路的另一级输出的输入信号。此外，T1具有被设置为与第二晶体管T2的第一端耦接的第二端。T2具有被配置为接收第一时钟信号CLK1的栅极端和耦接到第一节点D的第二端。在应用中，当高电压电平脉冲伴随第一时钟信号CLK1而来并且高电压脉冲被提供作为输入信号IN时，T1和T2都导通，第一电压信号的高电压电平被传递到第一节点D。
参考图1和图2，图1的GOA单元电路的第一PD子电路12通过至少具有第三晶体管T3来实现。第三晶体管T3具有被配置为接收由具有低电压电平VGL的第二电源组提供的第二电压信号的第一端。T3还具有耦接到第一节点D的栅极端和耦接到第二节点A的第二端。当第一节点D被设置为高电压电平或导通电压电平时(即，通过输入子电路11)，第三晶体管T3被导通以允许低电压电平被传递到第二节点A。在替代实施例中，如图6、图7、图8和图9的实施例所示，GOA单元电路的第一PD子电路12还包括第二电容器C2。第二电容器C2具有被配置为接收设置在关断电压电平VGL(例如，由第二电源提供)的第二电压信号的第一端和耦接到第二节点A的第二端。第二电容器C2被设置为稳定第二节点A处的电压电平。
可选地，如图3、图5、图9和图10所示，GOA单元电路的输入子电路11可以包括第五晶体管T5，第五晶体管T5连接到第二节点A，用于直接向其写入低或关断电压电平。第五晶体管T5具有第一端，该第一端被配置为接收经由第二电源提供设置为关断电压电平VGL的第二电压信号。第五晶体管T5还具有被配置为接收输入信号IN的栅极端和耦接到第二节点A的第二端。将第五晶体管T5直接设置到第二节点A可以提高对第二节点A的充电或放电速度以及GOA单元电路的整体稳定性。
参考图1和图2，图1的GOA单元电路的上拉子电路13包括第四晶体管T4。第四晶体管T4具有被配置为接收从第一电源提供的第一电压信号的第一端，该第一电压信号被设置在高或导通电压电平VGH。T4还具有被配置为接收第三时钟信号CLK3的栅极端和耦接到第二节点A的第二端。高电压电平脉冲伴随着第三时钟信号CLK3而来的情况下，第四晶体管T4被导通以允许高电压电平VGH被传递到第二节点A。可替换地，如图10的实施例所示，上拉子电路13还包括第二电容器C2，该第二电容器具有被配置为设置在高电压电平VGH的第一端和耦接到第二节点A的第二端。第二电容器C2被设置为稳定第二节点A的电压电平。
参考图1和图2，图1的GOA单元电路的第二PD子电路16包括第七晶体管T7。第七晶体管T7具有被配置为接收从第二电源提供的第二电压信号的第一端，该第二电压信号被设置在低电压电平或关断电压电平VGL。T7还具有耦接到第二节点A的栅极端和耦接到第一节点的第二端。当第二节点A被设置为高电压电平或导通电压电平时(即，通过上拉子电路13)，第七晶体管T7被导通以允许低电压电平被传递到第一节点D。
参考图1和图2，图1的GOA单元电路的第一控制子电路14通过具有第十晶体管T10来实现。第十晶体管T10具有被配置为接收从第一电源提供的第一电压信号的第一端，该第一电源被设置在高电压电平或导通电压电平VGH。T10还具有耦接到第二节点A的栅极端和耦接到第三节点E的第二端。当第二节点A被设置为高电压电平或导通电压电平时(即，通过上拉子电路13)，第十晶体管T10被导通以允许高电压电平被传递到第三节点E。
参考图1和图2，图1的GOA单元电路的第二控制子电路15通过具有第十二晶体管T12来实现。第十二晶体管T12具有被配置为接收从第二电源提供的第二电压信号的第一端，该第二电压信号被设置在低电压电平或关断电压电平VGL。T12还具有耦接到第一节点D的栅极端和耦接到第三节点E的第二端。当第一节点D被设置为高电压电平或导通电压电平时(即，通过输入子电路11)，第十二晶体管T12被导通以允许低电压电平被传递到第三节点E。
再次参考图1和图2，图1的GOA单元电路的第一输出子电路18通过具有至少两个晶体管，第六晶体管T6和第九晶体管T9，以及第一电容器C1来实现。第六晶体管T6具有被配置为接收从第二电源提供的第二电压信号的第一端，该第二电源被设置在低电压电平或关断电压电平VGL。第六晶体管T6还具有耦接到第二节点A的栅极端和耦接到第一输出端Output1的第二端。第九晶体管T9具有被配置为接收第二时钟信号CLK2的第一端、耦接到第一电容器C1的第一端并且共同耦接到第一节点D的栅极端、以及耦接到第一电容器C1的第二端并且共同耦接到第一输出端Output1的第二端。一旦高电压电平脉冲在工作周期的一个时段中伴随第二时钟信号CLK2而来(作为用于驱动显示面板中的子像素电路的GOA电路的功能单元)，并且导通电压电平保持在第一节点D处，第九晶体管T9能够导通以将高电压电平传递到其第二端，然后将其作为高电压电平的第一输出信号输出。实际上，在该时段，第一节点D处的导通电压电平通过第一PD子电路12经由第三晶体管T3拉低第二节点A的电压电平。由此，第六晶体管T6关断。可替代地(在工作周期的不同时段中)，一旦第二节点A被例如由第三时钟信号CLK3触发的上拉子电路13设置为导通电压电平，第六晶体管T6可以导通以将低电压电平传递到其第二端，然后将其作为低电压电平的第一输出信号输出。实际上，在这个不同的时段，第二节点A处的导通电压电平通过第二PD子电路16经由第七晶体管T7拉低第一节点D处的电压电平。由此，第九晶体管T9关断。
可选地，在由第二时钟信号CLK2触发的工作周期的一个时段中，经由第一输出端Output1输出高电压电平。换句话说，在一个周期中，第一输出信号以与第二时钟信号的高电压脉冲基本同相的高电压电平输出，即，在这一周期中，上升到与第二时钟信号的上升沿基本相同的高电压电平，并下降到与第二时钟信号的下降沿基本相同的低电压电平。
在一些替代实施例中，参考图4、图8、图9和图10，第七晶体管T7的下拉功能可以由第三下拉子电路20(图1和图2中未示出)代替或补偿。在所示的实施例中，第三下拉子电路20包括耦接在第一节点D和第三节点E之间的第十一晶体管T11。具体地，第十一晶体管T11具有被配置为接收从第二电源提供的第二电压信号的第一端，该第二电压信号被设置在低电压电平或关断电压电平VGL。第十一晶体管T11还具有耦接到第三节点E的栅极端和耦接到第一节点D的第二端。一旦第二节点A在如前所述的特定工作周期中被设置为导通电压电平或高电压电平，第十晶体管T10可以导通以将高电压电平VGH传递到第三节点E。第三节点E处的高电压电平能够控制第十一晶体管T11处于导通状态，将低电压电平传递到第一节点D，实现与第七晶体管T7相同的下拉功能。可选地，如图8、图9和图10所示，第十一晶体管T11和第七晶体管T7都可以用在GOA单元电路中，同时它们中的每一个晶体管都可以制成较小的尺寸，以减小整个GOA电路在边框区域中的面积。在其他实施例中，在图2、图3、图7中仅使用第七晶体管T7；图4中仅使用第十一晶体管T11。
在另一替代实施例中，第一输出子电路18还包括第八晶体管T8，其连接在第一节点D和第四节点B(即第九晶体管T9的栅极端)之间。第八晶体管T8具有耦接到第一节点D的第一端和耦接到第四节点B的第二端。第八晶体管T8具有被配置为从第一电源接收设置为导通电压电平VGH的第一电压信号的栅极端。第八晶体管T8虽然设置为连接第一节点D和第四节点B，但是将这两个节点分开。当高电压电平脉冲伴随第二时钟信号CLK2而来时，第四节点B通过耦合效应被拉高。由于第八晶体管T8的设置，此时第一节点D不像第四节点B那样被拉高。因此，它可以随着时间减少施加在GOA单元电路中耦接到第一节点D的其他晶体管(例如T3、T12和T14)上的高压应力。在图7、图8、图9和图10所示的实施例中，第八晶体管T8被用在第一输出子电路18中。
再次参考图1和图2，图1的GOA单元电路的第二输出子电路19通过具有至少两个晶体管，第十三晶体管T13和第十四晶体管T14，以及两个电容器，第三电容器C3和第四电容器C4来实现。第十三晶体管T13具有被配置为接收设置在导通电压电平VGH的第一电压信号的第一端，耦接到第三节点E的栅极端，以及耦接到第二输出端Output2的第二端。第十四晶体管T14具有被配置为接收设置在关断电压电平VGL的第二电压信号的第一端，耦接到第一节点D的栅极端以及耦接到第二输出端Output2的第二端。第三电容器C3具有耦接到第三节点E的第一端和耦接到第二输出端Output2的第二端。第四电容器C4具有耦接到第一节点D的第一端和耦接到第十四晶体管T14的第一端的第二端，第十四晶体管T14被配置为接收设置在关断电压电平VGL的第二电压信号。
可选地，当第一节点D被设置为由第一时钟信号CLK1触发并由第四电容器C4保持的高或导通电压电平时，第十四晶体管T14导通以允许低电压电平VGL传递到其第二端，从而将低电压电平的第二输出信号输出到第二输出端Output2。换句话说，第二输出信号具有由第一时钟信号CLK1的上升沿触发的下降沿。实际上，此时，第二控制子电路15通过第十二晶体管T12将第三节点E下拉至关断电压电平。因此，由第三电容器C3保持的第三节点E处的关断电压电平在此时段将第十三晶体管T13保持在关断状态。
只要第三节点E保持在关断电压电平，第二输出信号将处于低电压电平。第三节点E将保持在关断电压电平，直到第三时钟CLK3提供将第二节点A设置为导通电压电平的高电压电平脉冲。一旦第三节点E处于由第三电容器C3保持的导通电压电平，第十三晶体管T13导通以允许高电压电平VGH传递到其第二端，从而将高电压电平的第二输出信号输出到第二输出端Output2。换句话说，第二输出信号具有由第三时钟信号CLK3触发的上升沿。实际上，此时，当第二节点A处于导通电压电平时，第二PD子电路16经由第七晶体管T7将第一节点D下拉至关断电压电平。因此，第十四晶体管T14此时关断。通常，第二输出信号在第一时钟信号CLK1的上升沿和第三时钟信号CLK3的上升沿之间输出低电压电平的第二输出信号。
在一些实施例中，通过图2-10所示的具有所有(11至14个)N型晶体管的实施例，图1的阵列基板栅极驱动单元电路被示为，在多个工作周期中的相应一个中，在三个时钟信号(CLK1、CLK2和CLK3)，两个固定电压信号(VGH和VGL)和一个输入信号(IN)的控制下输出第一输出信号和第二输出信号。可选地，第一时钟信号CLK1在一个工作周期的第一时段中具有高电压脉冲。第二时钟信号CLK2在工作周期的第一时段之后的第二时段中具有高电压脉冲(或具有一定的延迟)。第三时钟信号CLK3在工作周期的第二时段(或具有一定延迟)之后的第三时段中具有高电压脉冲。第一输出信号是与第二时钟信号CLK2的高电压脉冲同相的高电压脉冲，第二输出信号处于由第一时钟信号CLK1的上沿和第三时钟信号CLK3的上升沿触发的低电压电平。
在另一方面，本公开(或上述的简要描述)提供了一种用于驱动(通过图2-10所示的实施例，图1的)阵列基板栅极驱动单元电路的方法。图12示出了在上述实施例中操作阵列基板栅极驱动器以基于三个时钟信号输出两个输出信号的时序图。参照图12，由于布置了三个时钟信号的时序，工作周期时间包括6个时段。该方法包括在周期时间的第一时段t1中，提供第一时钟信号CLK1和输入信号IN作为高电压电平脉冲，同时保持第二时钟信号CLK2和第三时钟信号处于低电压电平VGL的步骤。该步骤还包括，将第一节点设置为高电压电平VGH，将第二节点设置为低电压电平VGL，并将第三节点设置为低电压电平VGL。该步骤还包括，响应在第一节点、第二节点和第三节点处设置的电压，输出低电压电平VGL的第一输出信号和低电压电平VGL的第二输出信号。
该方法还包括以下步骤：在周期时间的第二时段t2中提供第二时钟信号CLK2作为高电压电平脉冲，同时将第一时钟信号CLK1和输入信号IN改变为低电压电平并保持第三时钟信号CLK3处于低电压电平。该步骤还包括：保持第一节点处于高电压电平VGH，第二节点处于低电压电平VGL，第三节点处于低电压电平VGL。该步骤还包括：响应于在第一节点、第二节点和第三节点处设置的电压，输出高电压电平VGH的第一输出信号和低电压电平VGL的第二输出信号。
另外，该方法包括以下步骤：在周期时间的第三时段中提供第三时钟信号CLK3作为高电压电平脉冲，同时保持第一时钟信号CLK1、第二时钟信号CLK2和输入信号IN处于低电压电平。该步骤还包括：将第二节点设置为高电压电平VGH，将第三节点设置为高电压电平VGH，并将第一节点改变为低电压电平VGL。该步骤还包括：响应于设置到第一节点、第二节点和第三节点的电压，输出低电压电平VGL的第一输出信号和高电压电平VGH的第二输出信号。
该方法还包括以下步骤：再次以高电压电平提供第一时钟信号CLK1以开始周期时间的第四时段t4，同时保持第二时钟信号CLK2、输入信号IN和第三时钟信号CLK3处于低电压电平。该步骤还包括：保持第一节点处于低电压电平VGL，第二节点和第三节点处于高电压电平VGH。该步骤还包括：响应于在第一节点、第二节点和第三节点设置的电压，输出低电压电平VGL的第一输出信号和高电压电平VGH的第二输出信号。
此外，该方法包括以下步骤：再次以高电压电平提供第二时钟信号CLK2以开始周期时间的第五时段t5，同时将第一时钟信号CLK1改变为低电压电平并保持第三时钟信号CLK3和输入信号IN处于低电压电平。该步骤还包括：保持第一节点处于低电压电平VGL，第二节点和第三节点处于高电压电平VGH。该步骤还包括：响应于在第一节点、第二节点和第三节点设置的电压，输出低电压电平VGL的第一输出信号和高电压电平VGH的第二输出信号。阵列基板栅极驱动单元电路在第五时段t5的输出基本上与第四时段t4的输出相同。
此外，该方法包括以下步骤：再次以高电压电平提供第三时钟信号CLK3以开始第六时段t6，或者可选地，周期时间的最后一个时段，同时将第二时钟信号CLK2改变为低电压电平并保持第一时钟信号CLK1和输入信号IN处于低电压电平。该步骤还包括：保持第一节点处于低电压电平VGL，第二节点和第三节点处于高电压电平VGH。该步骤还包括：响应于在第一节点、第二节点和第三节点设置的电压，输出低电压电平VGL的第一输出信号和高电压电平VGH的第二输出信号。阵列基板栅极驱动单元电路在第六时段t6的输出与第四时段t4和第五时段t5的输出基本相同。
这仅是使三个时钟信号中的每一个具有1/3占空比的示例，如图12所示。在本公开中，如图1至10所示的用于驱动GOA单元电路的方法不需要每个时钟信号具有1/3的占空比。另外，尽管图12示出了第二时钟信号CLK2的上升沿基本上与第一时钟信号CLK1的下降沿同时，并且第二时钟信号CLK2的下降沿基本上与第三时钟信号的上升沿同时，但这仅仅是一个示例。实际上，一个时钟信号的下降沿不必与另一个时钟信号的上升沿对齐。通常，第一输出信号以高压脉冲输出，其上升沿和下降沿与第二时钟信号的上升沿和下降沿基本对齐。第二输出信号以负脉冲输出，其下降沿与第一时钟信号的上升沿对齐，其上升沿与第三时钟信号的上升沿对齐。因此，如果第三时钟信号的上升沿从第二时钟信号的下降沿延迟，则第二输出信号也在第一输出信号下降到低电压电平之后的延迟时间以高电压电平输出。然而，该延迟不会影响第一输出信号作为栅极驱动信号应用于驱动图像数据加载，而第二输出信号作为发射控制信号来控制发光二极管发光。
在另一方面，本公开通过级联多级本文描述的阵列基板栅极驱动单元电路的栅极驱动电路或阵列基板栅极驱动(GOA)电路。图11示出了根据本公开的一个实施例的具有级联的多级阵列基板栅极驱动单元电路的GOA电路的示意图。参考图11，GOA电路由一串联阵列基板栅极驱动单元电路级联，例如第(N-2)级GOA(N-2)单元电路(a(N-2)-th stage GOA(N-2)unit)、第(N-1)级GOA(N-1)单元电路、第(N)级GOA(N)单元电路、第(N+1)级GOA(N+1)单元电路等。多级阵列基板栅极驱动单元电路的相应一个GOA(N)单元电路包括本文所描述的图1(或图2-10中的任何一个)的阵列基板栅极驱动单元电路，其被配置为由分别经由三条时钟信号线CLK1～3接收的三个时钟信号驱动。例如，第(N-2)级GOA(N-2)单元电路从第一时钟信号线CLK1接收第一时钟信号，从第二时钟信号线CLK2接收第二时钟信号，并且从第三时钟信号线CLK3接收第三时钟信号。下一级GOA(N-1)单元电路接收来自第二时钟信号线CLK2的第一时钟信号、来自第三时钟信号线CLK3的第二时钟信号和来自第一时钟信号线CLK3的第三时钟信号。
在该实施例中，当前级GOA(N)单元电路被配置为输出第一输出信号Output1(N)和第二输出信号Output2(N)到显示面板，用于驱动一行子像素电路(未示出)。第一输出信号Output1(N)是在与输入信号IN相关联的工作周期时间的一个时段中处于导通电压电平的电压脉冲。第二输出信号Output2(N)是在第一输出信号下降到关断电压电平之后上升到导通电压电平之前，至少在周期时间的同一个时段内处于关断电压电平的电压脉冲。在另一个实施例中，图11的用于多级GOA单元电路的级联结构被配置为具有来自前一级中的GOA(N-1)单元电路的第一输出信号Output1(N-1)，其作为导通电压电平的输入信号而输入到当前级中的GOA(N)单元电路。图11所示的GOA电路的级联结构与图12中提供的三个时钟信号的时序波形直接相关联，并用于驱动GOA电路中的每一级GOA单元电路。
在另一个实施例中，由从四条时钟信号线CLK1～4中选择的三个时钟信号驱动的多级阵列基板栅极驱动单元电路的替代级联结构在图13中示出。GOA电路中的每一个GOA单元电路与本文描述的图1至10中的任何一个GOA单元电路基本相同。图13所示的GOA电路的级联结构与图14中提供的四个时钟信号的另一个时序波形直接相关。四个时钟信号中的三个被交替选择来驱动GOA电路中的GOA单元电路的一级。例如，所示的级联串联依次包括第(N-2)级GOA(N-2)单元电路、第(N-1)级GOA(N-1)单元电路、第(N)级GOA(N)单元电路、第(N+1)级GOA(N+1)单元电路、第(N+2)级GOA(N+2)单元电路等。具体地，参考图13，第(N-2)级GOA单元电路被配置为从第一时钟信号线CLK1接收第一时钟信号，从第二时钟信号线CLK2接收第二时钟信号，以及从第四时钟信号线CLK4接收第三时钟信号。该串联中的下一个第(N-1)级GOA单元电路，被配置为接收来自第二时钟信号线CLK2的第一时钟信号、来自第三时钟信号线CLK3的第二时钟信号和来自第一时钟信号线CLK1的第三时钟信号。该串联中的下一个第N级GOA单元电路，被配置为接收来自第三时钟信号线CLK3的第一时钟信号、来自第四时钟信号线CLK4的第二时钟信号和来自第二时钟信号线CLK2的第三时钟信号。该串联中的下一个第(N+1)级GOA单元电路，被配置为接收来自第四时钟信号线CLK4的第一时钟信号、来自第一时钟信号线CLK1的第二时钟信号和来自第三时钟信号线CLK3的第三时钟信号。
图14示出了根据本公开另一实施例的用于驱动阵列基板栅极驱动单元电路，以基于四个时钟信号和一个输入信号输出两个输出信号的控制信号的时序波形图。时序波形为驱动图13级联串联中多个GOA单元电路中的相应一个GOA单元电路奠定了基础。如图1至10所示，GOA单元电路基本上与本文描述的相同，其中采用三个时钟信号来驱动其操作。而从级联多级GOA单元电路的角度来看，三个时钟信号可选地从提供给耦接到级联GOA电路的四条时钟信号线的四个时钟信号中选择。参考图14，从相应的GOA单元电路输出的第一输出信号Output1的高电压电平脉冲仍然基本上与第二时钟信号CLK2的上升沿和下降沿同相(对准)。从同一GOA单元电路输出的第二输出信号Output2的低电压电平脉冲的下降沿与第一时钟信号CLK1的上升沿对齐，其上升沿(时间上稍后)与第四时钟信号的上升沿对齐。Output2的上升沿相对于Output1的下降沿具有时间延迟。
在又一方面，本公开提供了一种显示装置，包括具有多行子像素电路的显示面板。每个子像素电路包括被配置为发射用于图像显示的光的发光二极管。该显示装置还包括本文所描述的具有级联串联的多个GOA单元电路的阵列基板栅极驱动(GOA)电路。每个GOA单元电路是本公开中描述的一个，并且其被配置为输出第一输出信号以驱动数据加载到相应的一行子像素电路，并且输出第二输出信号以控制相应的一行子像素电路中的发光二极管的发光。
可选地，显示面板是有源矩阵有机发光二极管(AMOLED)显示器，其中每个子像素电路中的发光二极管是有机发光二极管。可选地，每个子像素电路中的发光二极管是微型发光二极管。
出于示意和描述目的已示出对本发明实施例的上述描述。其并非旨在穷举或将本发明限制为所公开的确切形式或示例性实施例。因此，上述描述应当被认为是示意性的而非限制性的。显然，许多修改和变形对于本领域技术人员而言将是显而易见的。选择和描述这些实施例是为了解释本发明的原理和其最佳方式的实际应用，从而使得本领域技术人员能够理解本发明适用于特定用途或所构思的实施方式的各种实施例及各种变型。本发明的范围旨在由所附权利要求及其等同形式限定，其中除非另有说明，否则所有术语以其最宽的合理意义解释。因此，术语“发明”、“本发明”等不一定将权利范围限制为具体实施例，并且对本发明示例性实施例的参考不隐含对本发明的限制，并且不应推断出这种限制。本发明仅由随附权利要求的精神和范围限定。此外，这些权利要求可涉及使用跟随有名词或元素的“第一”、“第二”等术语。这种术语应当理解为一种命名方式而非意在对由这种命名方式修饰的元素的数量进行限制，除非给出具体数量。所描述的任何优点和益处不一定适用于本发明的全部实施例。应当认识到的是，本领域技术人员在不脱离随附权利要求所限定的本发明的范围的情况下可以对所描述的实施例进行变化。此外，本公开中没有元件和组件是意在贡献给公众的，无论该元件或组件是否明确地记载在随附权利要求中。

Claims (21)

1.一种阵列基板栅极驱动单元电路，包括：
输入子电路，其连接到第一节点，并且被配置为响应于输入信号和第一时钟信号将所述第一节点设置为导通电压电平；
第一下拉子电路，其连接到第二节点和所述第一节点，并且被配置为响应于所述第一节点处的导通电压电平将所述第二节点处的电压电平下拉到关断电压电平；
上拉子电路，其连接到所述第二节点，并被配置为响应于第三时钟信号将所述第二节点设置为导通电压电平；
第一控制子电路，其连接到所述第二节点和第三节点，并且被配置为响应于所述第二节点处的导通电压电平将所述第三节点设置为导通电压电平；
第二控制子电路，其连接到所述第一节点和所述第三节点，并且被配置为响应于所述第一节点处的导通电压电平将所述第三节点设置为关断电压电平；
第一输出子电路，其被配置为响应于所述第二节点和所述第一节点处的电压电平，在与所述输入信号相关联的周期时间的一个时段内输出由第二时钟信号触发的导通电压电平的第一输出信号；和
第二输出子电路，其被配置为响应于所述第一节点和所述第三节点的电压电平输出第二输出信号，所述第二输出信号在上升到由所述第三时钟信号触发的导通电压电平之前，在所述周期时间的至少同一时段内处于由所述第一时钟信号触发的关断电压电平。
2.根据权利要求1所述的阵列基板栅极驱动单元电路，还包括第二下拉子电路，其连接到所述第二节点和所述第一节点，并且被配置为响应于所述第二节点处的导通电压电平将所述第一节点处的电压电平下拉到关断电压电平。
3.根据权利要求1所述的阵列基板栅极驱动单元电路，还包括第三下拉子电路，其连接到所述第一节点和所述第三节点，并且被配置为响应于所述第三节点处的导通电压电平将所述第一节点处的电压电平下拉到关断电压电平。
4.根据权利要求1所述的阵列基板栅极驱动单元电路，其中，所述输入子电路包括第一晶体管和第二晶体管；所述第一晶体管具有被配置为接收设置在导通电压电平的第一电压信号的第一端，被配置为接收所述输入信号的栅极端和第二端；所述第二晶体管具有耦接到所述第一晶体管的第二端的第一端，被配置为接收所述第一时钟信号的栅极端以及耦接到所述第一节点的第二端。
5.根据权利要求4所述的阵列基板栅极驱动单元电路，其中，所述输入子电路还包括第五晶体管，所述第五晶体管具有被配置为接收设置在关断电压电平的第二电压信号的第一端，被配置为接收所述输入信号的栅极端以及耦接到所述第二节点的第二端。
6.根据权利要求1所述的阵列基板栅极驱动单元电路，其中，所述上拉子电路包括第四晶体管，所述第四晶体管具有被配置为接收设置在导通电压电平的第一电压信号的第一端，被配置为接收第三时钟信号的栅极端以及耦接到第二节点的第二端。
7.根据权利要求1所述的阵列基板栅极驱动单元电路，其中，所述第一控制子电路包括第十晶体管，所述第十晶体管具有被配置为接收设置在导通电压电平的第一电压信号的第一端，耦接到所述第二节点的栅极端和耦接到所述第三节点的第二端。
8.根据权利要求1所述的阵列基板栅极驱动单元电路，其中，所述第二控制子电路包括第十二晶体管，所述第十二晶体管具有被配置为接收设置在关断电压电平的第二电压信号的第一端，耦接到所述第一节点的栅极端和耦接到所述第三节点的第二端。
9.根据权利要求1所述的阵列基板栅极驱动单元电路，其中，所述第一下拉子电路包括第三晶体管，所述第三晶体管具有被配置为接收设置在关断电压电平的第二电压信号的第一端，耦接到所述第一节点的栅极端和耦接到所述第二节点的第二端。
10.根据权利要求2所述的阵列基板栅极驱动单元电路，其中，所述第二下拉子电路包括第七晶体管，所述第七晶体管具有被配置为接收设置在关断电压电平的第二电压信号的第一端，耦接到所述第二节点的栅极端和耦接到所述第一节点的第二端。
11.根据权利要求3所述的阵列基板栅极驱动单元电路，其中，所述第三下拉子电路包括第十一晶体管，所述第十一晶体管具有被配置为接收设置在关断电压电平的第二电压信号的第一端，耦接到所述第三节点的栅极端和耦接到所述第一节点的第二端。
12.根据权利要求1所述的阵列基板栅极驱动单元电路，其中，所述第一输出子电路包括第九晶体管、第六晶体管和第一电容器，所述第九晶体管、所述第六晶体管和所述第一电容器分别耦接到用于输出所述第一输出信号的第一输出端；
所述第九晶体管具有被配置为接收所述第二时钟信号的第一端，耦接到所述第一电容器的第一端的栅极端，以及耦接到所述第一输出端的第二端；
所述第六晶体管具有被配置为接收设置在所述关断电压电平的第二电压信号的第一端，耦接到所述第二节点的栅极端以及耦接到所述第一输出端的第二端；
所述第一电容器具有耦接到所述第一输出端的第二端。
13.根据权利要求12所述的阵列基板栅极驱动单元电路，其中，所述第一输出子电路还包括第八晶体管，所述第八晶体管具有耦接到所述第一节点的第一端，被配置为接收设置在导通电压电平的第一电压信号的栅极端，以及耦接到所述第一电容器的第一端和所述第九晶体管的栅极端的第二端。
14.根据权利要求1所述的阵列基板栅极驱动单元电路，其中，所述第二输出子电路包括第十三晶体管、第十四晶体管、第三电容器和第四电容器，所述第十三晶体管、所述第十四晶体管和所述第三电容器分别耦接到用于输出所述第二输出信号的第二输出端；
所述第十三晶体管具有被配置为接收设置在导通电压电平的第一电压信号的第一端，耦接到所述第三节点的栅极端，以及耦接到所述第二输出端的第二端；
所述第十四晶体管具有被配置为接收设置在关断电压电平的第二电压信号的第一端，耦接到所述第一节点的栅极端和耦接到所述第二输出端子的第二端；
所述第三电容器具有耦接到所述第三节点的第一端和耦接到所述第二输出端的第二端；以及
所述第四电容器具有耦接到所述第一节点的第一端和耦接到所述第十四晶体管的第一端的第二端。
15.根据权利要求1所述的阵列基板栅极驱动单元电路，还包括第二电容器，所述第二电容器具有被配置为接收设置在导通电压电平的第一电压信号的第一端和耦接到所述第二节点的第二端。
16.根据权利要求1所述的阵列基板栅极驱动单元电路，还包括第二电容器，所述第二电容器具有被配置为接收设置在关断电压电平的第二电压信号的第一端和耦接到所述第二节点的第二端。
17.一种阵列基板栅极驱动电路，包括与至少三条时钟信号线相关联的级联串联的多个阵列基板栅极驱动单元电路，所述多个阵列基板栅极驱动单元电路中的相应一个包括权利要求1至16中任一项所述的阵列基板栅极驱动单元电路，所述阵列基板栅极驱动单元电路被配置为在与输入信号相关联的周期时间的一个时段中输出处于导通电压电平的第一输出信号，并且输出第二输出信号，在所述第一输出信号下降到关断电压电平之后，第二输出信号在上升到所述导通电压电平之前在所述周期时间的至少同一时段内处于关断电压电平；
其中，来自所述级联串联中前一级的阵列基板栅极驱动单元电路的第一输出信号被输入到所述级联串联中当前级的阵列基板栅极驱动单元电路中作为处于导通电压电平的输入信号。
18.根据权利要求17所述的阵列基板栅极驱动电路，其中，第(N-2)级中的所述阵列基板栅极驱动单元电路被配置为从所述三条时钟信号线中的第一条接收第一时钟信号，从所述三条时钟信号线中的第二条接收第二时钟信号，以及从所述三条时钟信号线中的第三条接收第三时钟信号；
第(N-1)级中的所述阵列基板栅极驱动单元电路被配置为从所述三条时钟信号线中的第二条接收第一时钟信号，从所述三条时钟信号线中的第三条接收第二时钟信号，以及从所述三条时钟信号线中的第一条接收第三时钟信号；
第N级中的所述阵列基板栅极驱动单元电路被配置为从所述三条时钟信号线中的第三条接收第一时钟信号，从所述三条时钟信号线中的第一条接收第二时钟信号，以及从所述三条时钟信号线中的第二条接收第三时钟信号。
19.根据权利要求17所述的阵列基板栅极驱动电路，其中，所述级联串联与四条时钟信号线相关联；其中，
第(N-2)级中的所述阵列基板栅极驱动单元电路被配置为从所述四条时钟信号线中的第一条接收第一时钟信号，从所述四条时钟信号线中的第二条接收第二时钟信号，以及从所述四条时钟信号线中的第四条接收第三时钟信号；
第(N-1)级中的所述阵列基板栅极驱动单元电路被配置为从所述四条时钟信号线中的第二条接收第一时钟信号，从所述四条时钟信号线中的第三条接收第二时钟信号，以及从所述四条时钟信号线中的第一条接收第三时钟信号；
第N级中的所述阵列基板栅极驱动单元电路被配置为从所述四条时钟信号线中的第三条接收第一时钟信号，从所述四条时钟信号线中的第四条接收第二时钟信号，以及从所述四条时钟信号线中的第二条接收第三时钟信号；
第(N+1)级中的所述阵列基板栅极驱动单元电路被配置为从所述四条时钟信号线中的第四条接收第一时钟信号，从所述四条时钟信号线中的第一条接收第二时钟信号，以及从所述四条时钟信号线中的第三条接收第三时钟信号。
20.一种显示装置，包括：显示面板，所述显示面板具有多行子像素电路，所述子像素电路包括发光二极管和根据权利要求17至19中任意一项所述的阵列基板栅极驱动电路；其中，
所述多个阵列基板栅极驱动单元电路中的相应一个被配置为输出第一输出信号以驱动数据加载到相应一行子像素电路，以及输出第二输出信号以控制其发光二极管。
21.一种在周期时间内驱动阵列基板栅极驱动单元电路的方法，其中，所述阵列基板栅极驱动单元电路的晶体管是N型晶体管；
所述阵列基板栅极驱动单元电路被配置为接收被设置为用于N型晶体管的高电压电平或导通电压电平的第一电压信号和被设置为用于N型晶体管的低电压电平或关断电压电平的第二电压信号；所述方法包括以下步骤：
向输入子电路提供高电压电平的第一时钟信号和输入信号，以开始周期时间的第一时段，同时将至第一输出子电路的第二时钟信号和至上拉子电路的第三时钟信号保持在低电压电平，从而将第一节点设置为高电压电平，将第二节点设置为低电压电平，以及将第三节点设置为低电压电平，并且输出低电压电平的第一输出信号和低电压电平的第二输出信号；
提供高电压电平的第二时钟信号，以开始所述周期时间的第二时段，同时将所述第一时钟信号和所述输入信号改变为所述低电压电平，并保持所述第三时钟信号处于低电压电平，从而保持所述第一节点保持处于高电压电平，保持所述第二节点处于低电压电平，以及保持所述第三节点处于低电压电平，并且输出所述高电压电平的第一输出信号和所述低电压电平的第二输出信号；
提供高电压电平的第三时钟信号，以开始所述周期时间的第三时段，同时保持所述第一时钟信号、所述第二时钟信号和所述输入信号处于所述低电压电平，从而将所述第二节点设置为高电压电平，将所述第三节点设置为高电压电平，并将所述第一节点改变为低电压电平，并且输出低电压电平的第一输出信号和高电压电平的第二输出信号；
再次提供高电压电平的第一时钟信号，以开始所述周期时间的第四时段，同时保持所述第二时钟信号、所述输入信号和所述第三时钟信号处于所述低电压电平，从而保持所述第一节点保持处于低电压电平，保持所述第二节点和所述第三节点处于高电压电平，并且输出低电压电平的第一输出信号和高电压电平的第二输出信号；
再次提供高电压电平的第二时钟信号，以开始所述周期时间的第五时段，同时将所述第一时钟信号改变为低电压电平，并保持所述第三时钟信号和所述输入信号处于低电压电平，从而保持所述第一节点处于低电压电平，保持所述第二节点和所述第三节点处于高电压电平，并且输出低电压电平的第一输出信号和高电压电平的第二输出信号；以及
再次提供高电压电平的第三时钟信号，以开始所述周期时间的第六时段，同时将所述第二时钟信号改变为低电压电平，并保持所述第一时钟信号和所述输入信号处于低电压电平，从而保持所述第一节点处于低电压电平，保持所述第二节点和所述第三节点处于高电压电平，并且输出低电压电平的第一输出信号和高电压电平的第二输出信号。
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