KR101721639B1 - 주사 구동 장치 및 이를 포함하는 표시 장치 - Google Patents

Abstract

본 발명은 주사 구동 장치 및 이를 포함하는 표시 장치에 관한 것으로, 구체적으로 본 발명의 일 실시 예에 따른 주사 구동 장치는 개시 신호 또는 이전 단의 출력 신호가 입력되는 입력신호단자, 2상 클럭신호가 전달되는 2개의 클럭신호단자, 모든 단의 출력 신호를 동시 구동하거나 순차 구동하는 구동 모드를 제어하는 제1 제어신호 및 제2 제어신호가 전달되는 2개의 제어신호단자, 및 출력 신호가 출력되는 출력신호단자를 포함하는 복수의 시프트 레지스터를 포함하고, 순차 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 소정의 제1 레벨 전압으로 전달되고, 동시 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 상기 제1 레벨 전압과 소정의 제2 레벨 전압으로 교번하여 전달된다.

Description

주사 구동 장치 및 이를 포함하는 표시 장치{DRIVER, DISPLAY DEVICE COMPRISING THE SAME}

본 발명은 주사 구동 장치 및 이를 포함하는 표시 장치에 관한 것으로, 특히 표시 장치의 순차 발광 구동 방식 및 동시 발광 구동 방식 모두에 적용할 수 있고, 클럭 수와 소자 구성을 단순하게 하면서도 로드가 큰 대형 패널에서 고속으로 동작할 수 있는 주사 구동 장치와, 이를 이용한 표시 장치에 관한 것이다.

근래에 와서, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들이 개발되고 있다. 평판 장치로는 액정 표시 장치(Liquid Crystal Display: LCD), 전계 방출 표시 장치(Field Emission Display: FED), 플라즈마 표시 패널(Plasma Display Panel: PDP) 및 유기 발광 표시 장치(Organic Light Emitting Display Device) 등이 있다.

평판 표시 장치 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시하는 것으로서, 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되고 발광효율, 휘도 및 시야각이 뛰어난 장점이 있어 주목받고 있다.

평판 표시 장치는 기판 상에 매트릭스 형태로 복수의 화소를 배치하여 표시 패널을 형성하고, 각 화소에 주사선과 데이터 선을 연결하여 화소에 데이터 신호를 선택적으로 전달하고, 각 화소에 연결된 발광 제어선을 통해 전달되는 발광 제어 신호에 의해 발광을 제어하여 디스플레이한다.

최근 들어 표시 패널의 대형화와 함께 선명한 고화질의 화면 품질이 요구되고 있으며 3차원 입체 영상의 디스플레이가 저변화되고 있는 추세에 따라 화질이 선명하면서도 3D 동영상 디스플레이 구현에 유리한 표시 장치의 구동 회로에 대한 연구 개발이 활발하다.

이러한 표시 장치에서 요구되는 주사 구동 장치는, 대형 패널의 구동을 위해 큰 로드로 구동되면서도 3D 구현을 위하여 고속으로 구동되고 화소의 보상 능력을 향상하기 위해 출력 신호의 듀티비를 2배의 수평주기(2H) 이상으로 출력시켜야 하기 때문에 구동 신호의 오버랩 출력이 필요하다. 한편으로 표시 장치 내에서 활용되는 주사 구동 장치의 효율성 제고를 위해 표시 패널의 동작 모드에 따라 출력할 수 있고 회로 구성이 복잡하지 않도록 인터페이스를 단순화시킨 소자 구성과 클럭 신호를 활용한 회로 설계에 대한 연구 개발이 필요하다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 표시 장치의 동시 또는 순차 발광 방식에 대응하여 선택적으로 다양하게 동작하는 주사 구동 장치를 제공하여 화면 품질을 개선시키고 3차원 입체 영상의 디스플레이의 구현을 우수하게 향상시키는 데 목적이 있다.

또한 PMOS 트랜지스터 또는 NMOS 트랜지스터의 단일 모스 공정에 적용될 수 있고, 회로 소자 및 입력 클럭 수를 줄여서 인터페이스를 단순화시킨 주사 구동 장치의 회로 구조를 개발하고, 구동 신호의 듀티비 조절이 자유롭고 다양한 타이밍으로 구현되며 오버랩 구동이 가능한 주사 구동 장치를 제공하는데 다른 목적이 있다.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 주사 구동 장치는, 개시 신호 또는 이전 단의 출력 신호가 입력되는 입력신호단자, 2상 클럭신호가 전달되는 2개의 클럭신호단자, 모든 단의 출력 신호를 동시 구동하거나 순차 구동하는 구동 모드를 제어하는 제1 제어신호 및 제2 제어신호가 전달되는 2개의 제어신호단자, 및 출력 신호가 출력되는 출력신호단자를 포함하는 복수의 시프트 레지스터를 포함한다.

이때 상기 순차 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 소정의 제1 레벨 전압으로 전달되고, 동시 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 상기 제1 레벨 전압과 소정의 제2 레벨 전압으로 교번하여 전달된다.

즉, 동시 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 서로 중복되지 않으면서 상기 제1 레벨 및 제2 레벨 사이의 전압으로 시프트 되면서 제어신호단자에 전달된다.

상기 제1 레벨 전압은 게이트 오프 전압 레벨이고, 상기 제2 레벨 전압은 게이트 온 전압 레벨일 수 있다.

주사 구동 장치나 이를 포함하는 표시 장치를 구성하는 회로 소자의 유형에 따라 상기 게이트 오프 전압은 하이 레벨의 전압일 수 있으며, 그 역도 가능하다. 상기 회로 소자가 PMOS 트랜지스터인 경우 상기 게이트 오프 전압은 하이 레벨의 전압이고 NMOS 트랜지스터의 경우 상기 게이트 오프 전압은 로우 레벨의 전압이다. 게이트 온 전압은 이와 반대이다.

본 발명의 주사 구동 장치에서 동시 구동 모드일 때 상기 입력신호단자 및 상기 클럭신호단자로 전달되는 신호는 상기 게이트 오프 레벨의 전압일 수 있다.

본 발명의 주사 구동 장치의 출력 신호의 듀티비가 n배의 수평주기(n×H)로 출력되는 경우, 상기 클럭신호의 개수는 2n 개이다. 예를 들어, 본 발명의 일 실시 예에 따른 주사 구동 장치의 출력 신호의 듀티비를 3배의 수평주기(3H)로 정할 경우 주사 구동 장치의 클럭신호단자에 전달되는 클럭신호의 개수는 6개(=2x3)가 된다.

이때 주사 구동 장치의 출력 신호 상호간은 n-1배의 수평주기((n-1)×H)만큼 오버랩 된다. 따라서 상기 실시 예에서 주사 구동 장치의 각 단에서 출력되는 출력 신호 상호간의 듀티비는 2배의 수평주기(1H)만큼 오버랩 되면서 출력된다.

또한 본 발명의 주사 구동 장치의 출력 신호의 듀티비가 n배의 수평주기(n×H)로 출력되는 경우, 상기 개시 신호는 첫 번째 단의 시프트 레지스터의 입력신호단자에 전달되고, 그 후부터는 해당 단의 시프트 레지스터의 출력 신호가 다음 단의 시프트 레지스터의 입력신호단자에 전달된다.

그러나 다른 실시 예로서 상기 개시 신호는 최초 n개 단의 시프트 레지스터의 입력신호단자에 전달될 수 있다. 예를 들면 출력 신호의 듀티비가 3H인 경우 상기 개시 신호는 최초 3개 단의 시프트 레지스터의 입력신호단자에 전달된다. 또한, 그 이후 단의 시프트 레지스터는 입력신호단자에 이전 단의 출력 신호를 전달 받게 되는데, 여기서 이전 단이라 함은 반드시 해당 단의 바로 직전 단이 아니라 해당 단보다 위에 위치한 단 중에서 대응하는 단을 의미한다. 즉, 상기 실시 예에서 출력 신호의 듀티비가 3H일 때, 해당 단이 4번째 단인 경우 4번째 단의 시프트 레지스터는 3번째 이전 단인 첫 번째 단의 시프트 레지스터에서 출력된 출력 신호를 입력신호단자에 전달받을 수 있다.

본 발명의 주사 구동 장치에서 상기 2개의 클럭신호단자에 전달되는 2개의 클럭신호는 상호 반 주기만큼의 위상차를 가질 수 있다. 2개의 클럭신호는 서로 위상이 반전되면서 전달되는 2상(2 phase) 클럭신호일 수 있다.

본 발명의 주사 구동 장치에서 상기 제1 레벨 전압은 하이 레벨 전압이고, 상기 제2 레벨 전압은 로우 레벨 전압이다. 그러나 이에 한정되는 것은 아니며 회로 소자를 구성하는 유형에 따라 달리 설정될 수 있음은 물론이다.

본 발명에서 상기 시프트 레지스터는, 제1 클럭신호에 응답하여 턴 온 될 때 상기 개시 신호 또는 상기 이전 단의 출력 신호에 대응하는 전압을 전달하는 제1 트랜지스터; 상기 제1 클럭신호에 응답하여 턴 온 될 때 제1 전원 전압을 순차 구동 모드의 출력 신호로 전달하는 제2 트랜지스터; 상기 개시 신호 또는 상기 이전 단의 출력 신호에 대응하는 전압을 전달받아 턴 온 될 때 제2 클럭신호에 따른 전압을 순차 구동 모드의 출력 신호로 전달하는 제3 트랜지스터; 상기 제1 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 동시 구동 모드의 출력 신호로 전달하는 제4 트랜지스터; 상기 제2 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압보다 낮은 전압값을 가지는 제2 전원 전압을 전달하는 제5 트랜지스터; 및 상기 제2 전원 전압을 전달받아 턴 온 될 때 상기 제2 전원 전압을 동시 구동 모드의 출력 신호로 전달하는 제6 트랜지스터를 포함한다.

상기 시프트 레지스터는, 상기 제3 트랜지스터의 게이트 단자와 드레인 단자 사이에 연결된 제1 커패시터; 및 상기 제6 트랜지스터의 게이트 단자와 드레인 단자 사이에 연결된 제2 커패시터를 더 포함할 수 있다.

상기 시프트 레지스터는, 상기 제1 전원 전압이 인가되는 제1 전원과, 상기 제1 트랜지스터의 드레인 단자 및 상기 제3 트랜지스터의 게이트 단자가 연결된 제1 노드 사이에 접속된 적어도 두 개의 트랜지스터를 더 포함할 수 있다.

이때 상기 두 개의 트랜지스터는, 제1 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 상기 제1 노드로 전달하는 제7 트랜지스터; 및 제2 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 상기 제1 노드로 전달하는 제8 트랜지스터일 수 있다.

상기 시프트 레지스터는, 상기 제1 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 상기 제6 트랜지스터의 게이트 단자에 전달하는 적어도 하나의 제9 트랜지스터를 더 포함할 수 있다.

또한 상기 시프트 레지스터는, 상기 제1 클럭신호, 상기 제2 클럭신호, 및 소정의 제3 제어신호 중 어느 하나의 신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 상기 제6 트랜지스터의 게이트 단자에 전달하는 적어도 하나의 제10 트랜지스터를 더 포함할 수 있다. 특히 주사 구동 장치의 복수의 시프트 레지스터가 동시 구동 모드에서 출력 신호를 생성한 후 순차 구동 모드로 전환하기 직전 시점에 상기 제10 트랜지스터가 턴 온 되어 상기 제6 트랜지스터의 게이트 단자에 게이트 오프 레벨의 전압을 전달함으로써 상기 제6 트랜지스터를 안정적으로 턴 오프 시킨다. 그러면 상기 제6 트랜지스터의 드레인 단자와 제4 트랜지스터의 드레인 단자가 연결되는 접점이 전기적으로 플로팅되어 순차 구동 모드에서의 출력 신호가 안정적으로 생성되어 전달될 수 있게 된다.

본 발명에서 상기 시프트 레지스터는, 모든 단의 출력 신호를 순차로 생성하여 출력하는 상기 순차 구동 모드에서, 상기 제1 전원 전압 또는 상기 제2 클럭신호에 따른 전압 레벨의 펄스로 상기 출력 신호를 생성한다.

한편 상기 시프트 레지스터는, 모든 단의 출력 신호를 동시에 생성하여 출력하는 상기 동시 구동 모드에서, 상기 제1 전원 전압 또는 상기 제2 전원 전압에 따른 전압 레벨의 펄스로 상기 출력 신호를 생성한다.

상기 순차 구동 모드에서 상기 시프트 레지스터의 출력 신호의 전압 레벨이 반전되는 시점은, 상기 개시 신호 또는 상기 이전 단의 출력 신호에 응답하여 턴 온 된 상기 제3 트랜지스터가 상기 제2 클럭신호의 게이트 온 전압을 전달하는 시점에 동기된다.

상기 동시 구동 모드에서 상기 시프트 레지스터의 모든 출력 신호의 전압 레벨이 반전되는 시점은, 상기 제1 제어신호 및 상기 제2 제어신호의 전압 레벨이 동시에 시프트 하는 시점과 동기된다.

상기 시프트 레지스터에 포함된 스위칭 소자는 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다.

상기 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 표시 장치는, 복수의 주사 신호가 전달되는 복수의 주사선, 복수의 데이터 신호가 전달되는 복수의 데이터 선에 각각 연결된 복수의 화소를 포함하는 표시 패널; 상기 복수의 주사선 중 대응하는 주사선에 상기 주사 신호를 생성하여 전달하는 주사 구동부; 상기 복수의 데이터 선에 데이터 신호를 전달하는 데이터 구동부를 포함한다. 이때 상기 주사 구동부는, 개시 신호 또는 이전 단의 출력 신호가 입력되는 입력신호단자, 2상 클럭신호가 전달되는 2개의 클럭신호단자, 모든 단의 출력 신호를 동시 구동하거나 순차 구동하는 구동 모드를 제어하는 제1 제어신호 및 제2 제어신호가 전달되는 2개의 제어신호단자, 및 출력 신호가 출력되는 출력신호단자를 포함하는 복수의 시프트 레지스터를 포함한다. 순차 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 소정의 제1 레벨 전압으로 전달되고, 동시 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 상기 제1 레벨 전압과 소정의 제2 레벨 전압으로 교번하여 전달된다.

본 발명에 의하면 주사 구동 장치의 회로 구성과 구동 신호의 타이밍을 제어함으로써, 구동 모드에 따라 선택적으로 다양하게 동작하는 주사 구동 장치를 제공하고 3차원 입체 영상의 디스플레이의 구현을 우수하게 향상시킨다.

한편, 본 발명의 주사 구동 장치에 따르면, 듀티비(Duty rate) 조절이 자유롭고 다양한 타이밍이 구현될 수 있는 구동 신호를 생성하여 표시 장치를 구동시킬 수 있다.

또한 클럭 수와 소자 구성을 단순하게 제공하면서도 로드가 큰 대형 패널에서 고속으로 동작할 수 있어 사용 편의성과 다양성을 제공하고 신뢰성 있는 제품을 공급할 수 있다.

도 1은 본 발명의 일 실시 예에 의한 표시 장치의 블록도.
도 2는 본 발명의 일 실시 예에 의한 주사 구동 장치의 회로도.
도 3은 도 2에 도시된 회로도의 구동 상태를 나타낸 블록도.
도 4는 도 3에 도시된 블록도에 따른 주사 구동 장치의 구동 타이밍도.
도 5는 도 2에 도시된 회로도의 다른 일 실시 예에 따른 구동 상태를 나타낸 블록도.
도 6은 도 5에 도시된 블록도에 따른 주사 구동 장치의 구동 타이밍도.
도 7은 도 2에 도시된 회로도의 또다른 일 실시 예에 따른 구동 상태를 나타낸 블록도.
도 8은 도 7에 도시된 블록도에 따른 주사 구동 장치의 구동 타이밍도.
도 9는 표시 장치의 동시 구동 모드에 따라 도 2에 도시된 주사 구동 장치가 구동되는 타이밍도.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.

또한, 여러 실시 예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시 예에서 설명하고, 그 외의 실시 예에서는 제1 실시 예와 다른 구성에 대해서만 설명하기로 한다.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 일 실시 예에 의한 표시 장치의 블록도이다.

도 1을 참조하면, 도 1에서 표시 장치는 표시 패널(10), 주사 구동부(20), 데이터 구동부(30), 및 타이밍 제어부(40)를 포함한다. 본 발명의 표시 장치는 평판 표시 장치로서, 액정 표시 장치, 유기 발광 표시 장치 등 다양한 종류의 디스플레이 장치일 수 있으며 특별히 제한되는 것은 아니다.

도 1에서 주사 구동부(20)는 표시 장치의 표시 패널(10)의 화소(50) 각각을 선택하여 동작시키는 주사 신호를 생성하여 표시 패널(10)에 전달한다.

표시 패널(10)은 복수의 주사선(G1 내지 Gn) 및 복수의 데이터 선(D1 내지 Dm) 각각이 교차하는 영역에 복수의 주사선(G1 내지 Gn) 중 대응하는 주사선 및 복수의 데이터 선(D1 내지 Dm) 중 대응하는 데이터 선에 연결된 복수의 화소(50)를 포함한다.

표시 패널(10)는 대략 행렬 형태로 배열된 복수의 화소(50)를 포함한다. 주사 신호를 전달하는 복수의 주사선은 화소(50)의 배열 형태에서 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 복수의 데이터 선은 대략 열 방향으로 뻗으며 서로 거의 평행하지만 이는 반드시 제한되는 것은 아니다.

본 발명의 일 실시 예에 따른 표시 장치가 유기 발광 표시 장치인 경우, 표시 패널(10)에 포함된 복수의 화소(50) 각각은 구동 트랜지스터와 유기 발광 다이오드를 포함한다. 이때 화소(50)는 복수의 주사선(G1 내지 Gn) 중 대응하는 주사선을 통해 전달되는 주사 신호에 의해 표시 패널(10)에 포함된 복수의 화소 중에서 선택되고, 화소(50)에 포함된 구동 트랜지스터가 복수의 데이터 선(D1 내지 Dm) 중 대응하는 데이터 선을 통해 전달되는 데이터 신호에 따른 데이터 전압을 전달받아 유기 발광 다이오드에 데이터 전압에 따른 전류를 공급하여 소정의 휘도의 빛으로 발광시킨다.

따라서, 본 발명의 일 실시 예에 따른 주사 구동 장치의 회로 구성과 이를 구동시키는 구동 파형도는 도 1의 주사 구동부(20)에 적용된다. 구체적인 본 발명의 일 실시 예에 따른 주사 구동 장치는 도 2 이하에서 설명하기로 한다.

한편, 도 1에서 주사 구동부(20)는 복수의 주사선(G1 내지 Gn)과 연결되며 주사 신호를 생성하여 복수의 주사선(G1 내지 Gn) 각각에 전달한다. 주사 신호에 의해 특정한 표시 패널(10)의 복수의 화소 행 중 소정의 행이 선택되며, 선택된 행에 위치하는 복수의 화소 각각에 연결된 데이터 선을 통해 데이터 신호가 전달된다.

데이터 구동부(30)는 복수의 데이터 선(D1 내지 Dm)과 연결되며 데이터 신호를 생성하여 복수의 데이터 선(D1 내지 Dm) 각각을 통해 표시 패널(10)의 복수의 화소 행 중 하나의 행에 포함되는 복수의 화소 각각에 데이터 신호를 순차적으로 전달한다.

타이밍 제어부(40)는 외부로부터 입력되는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 및 클럭 신호(MCLK)를 이용하여 주사 구동부(20), 데이터 구동부(30)의 구동을 제어하는 구동 제어 신호를 발생한다. 즉, 타이밍 제어부(40)에서 생성된 데이터 구동 제어 신호(DCS)는 데이터 구동부(30)로 공급되고, 주사 구동 제어 신호(SCS)는 주사 구동부(20)로 공급된다.

도 2는 본 발명의 일 실시 예에 의한 주사 구동 장치의 회로도이다. 도 2의 회로도는 본 발명의 일 실시 예에 따른 주사 구동 장치의 복수의 시프트 레지스터 중 n번째 시프트 레지스터(SRn)를 도시한 것이다.

도 2의 주사 구동 장치는 한 개의 입력신호단자(FLM(n)), 한 개의 출력신호단자(OUT(n)), 두 개의 클럭신호단자(CLK,CLKB), 두 개의 제어신호단자(ESR,ESS)로 구성되지만 이에 반드시 한정되지 않으며, 용이하게 설계 변경할 수 있다.

입력신호단자(FLM(n))에는 개시 신호 또는 이전 단의 시프트 레지스터에서 출력되는 출력 신호가 입력될 수 있다.

개시 신호는 이전 단의 시프트 레지스터로부터 출력 신호를 받을 수 없을 때 입력된다.

이전 단은 해당 단의 바로 직전 단을 지칭할 수도 있지만 이에 한정되지 않고, 해당 단의 시프트 레지스터보다 상위에 위치한 단 중에서 대응하는 단의 시프터 레지스터의 출력신호가 전달될 수도 있다.

구체적인 개시 신호와 이전 단의 출력 신호의 입력 과정은 후술하는 블록도에서 설명하기로 한다.

한편, 출력신호단자(OUT(n))는 해당 단(n단)의 시프트 레지스터에서 생성되는 구동 신호가 출력된다. 즉, 출력신호단자(OUT(n))에서는 해당 단의 시프트 레지스터에서 생성된 주사 신호가 출력된다.

상기 해당 단의 주사 신호는 실시 형태에 따라 다양하게 구성되는 회로 구조에 의거하여 다음 단 시프트 레지스터의 입력신호단자(FLM(n+1))에 전달된다. 여기서 다음 단은 해당 단의 바로 아래에 연결된 시프트 레지스터일 수 있으나, 이에 한정되는 것은 아니며 출력 신호의 듀티비에 따라 다양하게 설정되는 회로 구조에 따라 후속하는 단의 시프트 레지스터일 수 있다.

두 개의 클럭신호단자(CLK, CLKB)에는 위상차가 상이한 2상(2 phase) 클럭 신호가 각각 입력된다. 상기 2상 클럭 신호는 반 주기만큼의 위상차를 가지면서 서로 중복하지 않는 클럭 신호일 수 있다.

출력되는 구동 신호의 듀티비에 따라 입력되는 클럭 신호의 개수는 조절될 수 있으며, 그 클럭 신호의 개수는 짝수로서, 짝을 이루는 클럭 신호의 위상차는 반 주기이며 서로 중복되지 않는다.

복수의 시프트 레지스터의 2 개의 클럭신호단자에 각각 입력되는 클럭 신호는, 다수의 클럭 신호 중 2상 클럭 신호로 쌍을 이루어 입력되고 난 후 서로 바뀌어 순차로 입력된다.

두 개의 제어신호단자(ESR,ESS) 중 제1 제어신호단자(ESR)로는 제1 제어신호가 입력되고, 제2 제어신호단자(ESS)로는 제2 제어신호가 입력된다.

상기 제1 제어신호 및 제2 제어신호는 동시 구동 방식 또는 순차 구동 방식으로 변환할 때 이용되며, 동시 구동 방식에서는 각 시프트 레지스터에서 출력되는 주사 신호의 출력 전압 레벨을 제어할 수 있다.

도 2의 실시 예에 따른 회로도를 참조하면, 주사 구동 장치를 구성하는 복수의 시프트 레지스터 중 n단의 시프트 레지스터는, 개시 신호 또는 이전 단의 출력 신호에 대응하는 전압을 제1 노드(N1)에 전달하는 트랜지스터 M1, 클럭신호단자(CLK)에 입력되는 제1 클럭신호에 응답하여 턴 온 될 때 제1 전원 전압(VGH)을 출력 신호로 전달하는 트랜지스터 M4, 제1 노드(N1)에 전달된 개시 신호 또는 상기 이전 단의 출력 신호에 대응하는 전압에 의해 턴 온 되어 클럭신호단자(CLKB)에 전달된 제2 클럭신호에 따른 전압을 출력 신호로 전달하는 트랜지스터 M5, 제1 제어신호단자(ESR)에 입력된 제1 제어신호에 의해 턴 온 되어 제1 전원 전압(VGH)을 출력 신호로 전달하는 트랜지스터 M8, 제2 제어신호단자(ESS)에 입력된 제2 제어신호에 의해 턴 온 되어 상기 제1 전원 전압보다 낮은 전압값을 가지는 제2 전원 전압(VGL)을 전달하는 트랜지스터 M9, 및 제2 전원 전압(VGL)을 전달받아 턴 온 될 때 상기 제2 전원 전압(VGL)을 출력 신호로 전달하는 트랜지스터 M10을 포함한다.

구체적으로 트랜지스터 M1은 제1 클럭신호가 전달되는 클럭신호단자(CLK)에 연결된 게이트 단자, 개시 신호 또는 이전 단의 출력 신호가 입력되는 입력신호단자에 연결된 소스 단자, 및 제1 노드(N1)에 연결된 드레인 단자를 포함한다.

트랜지스터 M4는 제1 클럭신호가 전달되는 클럭신호단자(CLK)에 연결된 게이트 단자, 제1 전원 전압(VGH)이 공급되는 전원 단자에 연결된 소스 단자, 및 출력 신호가 생성되어 출력되는 출력신호단자(OUT(n))에 연결된 드레인 단자를 포함한다.

트랜지스터 M5는 제1 노드(N1)에 연결된 게이트 단자, 제2 클럭신호가 전달되는 클럭신호단자(CLKB)에 연결된 소스 단자, 및 출력 신호가 생성되어 출력되는 출력신호단자(OUT(n))에 연결된 드레인 단자를 포함한다.

상기 트랜지스터 M4 및 M5의 각 드레인 단자를 통해 소정의 출력 전압으로 해당 단의 출력 신호가 출력되는 것은 순차 구동 방식에 의할 때이다.

트랜지스터 M5의 게이트 단자와 드레인 단자 각각에 일전극 및 타전극이 연결된 커패시터 C1이 포함된다. 커패시터 C1은 제1 노드(N1)에 전달되는 개시 신호 또는 이전 단의 출력 신호에 따른 대응하는 전압을 임시 저장할 수 있다.

트랜지스터 M8은 제1 제어신호가 전달되는 제1 제어신호단자(ESR)에 연결된 게이트 단자, 제1 전원 전압(VGH)이 공급되는 전원 단자에 연결된 소스 단자, 및 출력 신호가 생성되어 출력되는 출력신호단자(OUT(n))에 연결된 드레인 단자를 포함한다.

트랜지스터 M10은 트랜지스터 M9의 드레인 단자에 연결된 게이트 단자, 제1 전원 전압(VGH)보다 낮은 전압값을 가지는 제2 전원 전압(VGL)이 공급되는 전원 단자에 연결된 소스 단자, 및 출력 신호가 생성되어 출력되는 출력신호단자(OUT(n))에 연결된 드레인 단자를 포함한다.

트랜지스터 M10의 스위칭 동작을 제어하는 트랜지스터 M9는 제2 제어신호가 전달되는 제2 제어신호단자(ESS)에 연결된 게이트 단자, 제2 전원 전압(VGL)이 공급되는 전원 단자에 연결된 소스 단자, 및 트랜지스터 M10의 게이트 단자에 연결되는 드레인 단자를 포함한다.

상기 트랜지스터 M8 및 M10의 각 드레인 단자를 통해 소정의 출력 전압으로 해당 단의 출력 신호가 출력되는 것은 동시 구동 방식에 의할 때이다.

또한 도 2의 실시 예에서 주사 구동 장치는, 트랜지스터 M10의 게이트 단자와 드레인 단자 각각에 일전극 및 타전극이 연결된 커패시터 C2를 더 포함한다. 커패시터 C2는 트랜지스터 M10의 게이트 단자가 연결된 제2 노드(N2)에 전달되는 전압을 임시 저장할 수 있다.

도 2의 실시 예에 따른 주사 구동 장치는 상기 제2 노드(N2)에 제1 전원 전압(VGH)을 전달하는 트랜지스터 M6을 더 포함할 수 있다.

트랜지스터 M6은 제1 클럭신호가 전달되는 클럭신호단자(CLK)에 연결된 게이트 단자, 제1 전원 전압(VGH)을 공급하는 전원 단자에 연결된 소스 단자, 및 제2 노드(N2)에 연결된 드레인 단자를 포함한다. 트랜지스터 M6의 스위칭 동작에 의해 제2 노드(N2)에 제1 전원 전압(VGH)이 전달되면 트랜지스터 M10이 안정적으로 턴 오프 되고 트랜지스터 M10의 드레인 전극 전압이 하이 레벨로 높아져서 출력단을 플로팅시킬 수 있다. 그러면 동시 구동 방식으로 구동되어 트랜지스터 M8과 M10의 작동에 의해 주사 신호를 출력하던 상태에서 순차 구동 방식으로 안정적으로 전환될 수 있다.

도 2의 실시 예에서 트랜지스터 M6의 게이트 단자에 전달되는 제어신호로서 제1 클럭신호를 예로 들었으나, 이에 한정되지 않으며 제2 클럭신호이거나 또는 소정의 다른 제어신호로 다양하게 구성될 수 있다.

주사 구동 장치의 복수의 시프트 레지스터 각각에 포함된 트랜지스터 M6는 스위칭 턴 온 되어, 동시 구동 방식에 따라 출력 신호를 생성하는 트랜지스터 M10을 일괄적으로 턴 오프 시키고 출력단 전압을 하이 상태로 플로팅함으로써 순차 구동 방식을 수행하기 위한 상태를 설정한다.

경우에 따라서 도 2의 실시 예에 따른 주사 구동 장치의 시프트 레지스터는 제1 제어신호단자(ESR)과 트랜지스터 M8 사이에 트랜지스터 M7을 적어도 하나 이상 더 포함할 수 있다.

트랜지스터 M7의 게이트 단자 역시 제1 제어신호단자(ESR)에 연결되고, 소스 단자는 제1 전원 전압(VGH)을 공급하는 전원 단자에 연결되며, 드레인 단자는 제2 노드(N2)에 연결된다.

따라서, 제1 제어신호단자(ESR)로 전달되는 제1 제어신호에 따라 트랜지스터 M7 및 트랜지스터 M8이 각각 턴 온 되어, 트랜지스터 M10을 턴 오프 시키고 출력 신호로서 트랜지스터 M8을 통해 하이 레벨의 제1 전원 전압(VGH)을 출력한다.

한편, 도 2의 실시 예에서, 시프트 레지스터는 제1 전원 전압(VGH)을 공급하는 전원 단자와 제1 노드(N1) 사이에 연결된 트랜지스터 M2 및 트랜지스터 M3을 더 포함한다.

즉, 상기 트랜지스터 M2 및 트랜지스터 M3은 적어도 하나 이상 더 형성될 수 있는데, 각각의 소스 단자는 제1 전원 전압(VGH)의 공급 단자에 연결되고, 각각의 드레인 단자는 제1 노드(N1)에 연결된다.

그러나, 트랜지스터 M2의 게이트 단자는 제1 제어신호가 전달되는 제1 제어신호단자(ESR)에 연결되고, 트랜지스터 M3의 게이트 단자는 제2 제어신호가 전달되는 제2 제어신호단자(ESS)에 연결된다.

따라서 주사 구동 장치가 동시 구동 방식으로 작동하는 때에 상기 트랜지스터 M2의 게이트 단자 또는 트랜지스터 M3의 게이트 단자에 제1 제어신호 또는 제2 제어신호를 게이트 온 레벨의 전압으로 전달하면 제1 노드(N1)로 하이 레벨의 제1 전원 전압(VGH)을 전달하고 트랜지스터 M5를 턴 오프 시킬 수 있다. 이로 인해 동시 구동 방식에서는 출력단에 인접한 트랜지스터 M8 및 트랜지스터 M10의 동작에 의해 출력 신호가 제어되어 출력된다.

도 3은 도 2에 도시된 회로도의 구동 상태를 나타낸 블록도이고, 도 4는 도 3에 따른 블록도로 이루어진 주사 구동 장치에서의 구동 타이밍도이다.

도 4는 순차 구동 방식의 타이밍도로서, 동시 구동 방식은 도 9에서 후술하기로 한다.

도 3에 도시된 주사 구동 장치와 이의 순차 구동 방식에 의한 구동 타이밍도인 도 4를 참조하면, 출력단으로 출력되는 출력 신호의 듀티비가 1 수평주기(1H)인 것으로서 2상 클럭신호단자(CLK, CLKB)로 2개의 클럭 신호가 전달된다.

즉, 본 발명의 주사 구동 장치의 출력 신호의 듀티비에 따라서 2상 클럭신호의 입력단자로 전달되는 클럭 신호의 개수가 결정된다. 주사 구동 장치의 출력 신호의 듀티비가 n배의 수평주기(n×H)로 출력되는 경우, 상기 클럭신호의 개수는 2n 개이다.

따라서, 도 3과 도 4에서 각 시프트 레지스터의 출력단을 통해 출력되는 출력 신호(out[1] 내지 out[n])들의 듀티비는 1H이므로 2상 클럭신호단자에 입력되는 클럭 신호의 개수는 2개(=2x1)이다.

도 3을 참조하면, 각 시프트 레지스터의 제1 클럭신호단자(CLK)와 제2 클럭신호단자(CLKB)로 각각 제1 클럭신호(clk)와 제2 클럭신호(clkb)가 교번하여 입력된다. 즉, 첫 번째 단의 시프트 레지스터(SR1)의 제1 클럭신호단자(CLK)와 제2 클럭신호단자(CLKB)로 각각 제1 클럭신호(clk)와 제2 클럭신호(clkb)가 전달되면, 그 다음 단인 두 번째 단의 시프트 레지스터(SR2)의 제1 클럭신호단자(CLK)와 제2 클럭신호단자(CLKB)로 2상 클럭 신호의 순서가 바뀌어서 제2 클럭신호(clkb) 및 제1 클럭신호(clk)의 순으로 전달된다.

한편, 각 시프트 레지스터의 입력신호단자(FLM)로 개시 신호 또는 바로 직전 단의 시프트 레지스터의 출력 신호가 전달된다.

즉, 첫 번째 단의 시프트 레지스터의 입력신호단자(FLM)에는 개시 신호(in)가 입력되지만, 이후 단의 시프트 레지스터부터는 이전 단의 출력 신호가 전달된다. 주사 구동 장치의 출력 신호의 듀티비가 n배의 수평주기(n×H)로 출력되는 경우, 상기 개시 신호는 최초 n개 단의 시프트 레지스터의 입력신호단자에 전달되기 때문에, 도 3 및 도 4의 실시 예와 같이 출력 신호가 1H인 경우 개시 신호는 최초 1개 단의 시프트 레지스터의 입력신호단자에만 전달된다.

또한 제1 제어신호단자(ESR) 및 제2 제어신호단자(ESS) 각각으로 제1 제어신호(esr) 및 제2 제어신호(ess)가 입력된다.

이렇게 다섯 개의 입력단으로 입력되는 신호에 의해 각 시프트 레지스터는 출력 신호를 생성하여 출력단에서 출력하게 된다.

구체적인 시프트 레지스터의 회로 구조는 도 2에서 설명한 바와 같으며, 도 2의 회로 구조와 도 4의 타이밍도를 참조하여 출력 신호의 생성 과정을 살펴본다.

도 2의 회로도에 도시된 트랜지스터는 피모스 트랜지스터를 일례로 하였으므로 도 4의 신호 파형은 로우 레벨 펄스를 기준으로 동작한다. 그러나 이는 하나의 실시 예일 뿐이며 이에 제한되는 것은 아니다.

도 4에서 본 발명의 주사 구동 장치에 입력되는 제1 클럭신호(clk)와 제2 클럭신호(clkb)는 2H 주기로 반복되는 로우 레벨의 펄스를 가진다. 도 4에서 제1 클럭신호(clk)와 제2 클럭신호(clkb)는 서로 반 주기(1H)만큼의 위상 차를 가진다.

먼저 시점 t1에서 제1 클럭신호(clk)와 개시 신호(flm)가 동기되어 로우 레벨로 첫 번째 시프트 레지스터(SR1)의 클럭신호단자(CLK)와 입력신호단자(FLM)에 전달되면 트랜지스터 M1 및 트랜지스터 M4가 턴 온 된다. 그러면 트랜지스터 M1을 통해 개시 신호(flm)의 로우 레벨 전압이 제1 노드(N1)에 전달되고, 동시에 제1 전원전압(VGH)이 출력단으로 전달된다.

따라서 시점 t1에서 첫 번째 시프트 레지스터(SR1)의 출력 신호(out[1])의 전압 레벨은 하이 상태이다.

이때 제1 노드(N1)에 전달된 로우 레벨 전압이 제1 커패시터(C1)에 저장된다.

그러면, 시점 t2에 제1 클럭 신호(clk)와 개시 신호(flm)가 하이 상태로 천이하여도 제1 노드(N1)에 전달된 로우 레벨 전압이 트랜지스터 M5를 턴 온 시켜서 시점 t2에 로우 레벨의 전압으로 입력되는 제2 클럭 신호(clkb)에 의해 출력 신호(out[1])가 생성된다. 따라서, 시점 t2 내지 t3의 기간, 즉, 기간 T1(1H) 동안 로우 레벨의 펄스를 가지는 첫 번째 시프트 레지스터(SR1)의 출력 신호(out[1]), 즉 첫 번째 화소 행에 전달되는 주사 신호가 생성된다.

도 3과 도 4에 따른 주사 구동 장치의 시프트 레지스터의 주사 신호의 듀티비가 1 수평주기이고, 해당 단의 시프트 레지스터의 출력 신호는 바로 후속하는 다음 단의 시프트 레지스터의 입력신호단자(FLM)에 전달된다.

따라서, 첫 번째 시프트 레지스터의 출력 신호(out[1])는 시점 t2에 출력단에서 출력됨과 동시에 두 번째 시프트 레지스터(SR2)의 입력신호단자(FLM)에 전달된다. 이때 도 3을 참조하여 알 수 있듯이, 두 번째 시프트 레지스터(SR2)의 제1 클럭신호단자(CLK)에는 제2 클럭신호(clkb)가 전달된다.

상기 입력신호단자(FLM)에 전달되는 첫 번째 단의 출력 신호(out[1])와 제1 클럭신호단자(CLK)에 전달되는 제2 클럭신호(clkb)는 시점 t2에 모두 로우 전압 레벨이므로 트랜지스터 M4를 턴 온 시키고, 로우 전압을 제1 노드(N1)에 전달하여 제1 커패시터(C1)에 저장한다.

트랜지스터 M4의 턴 온에 의해 하이 레벨 전압인 제1 전원전압(VGH)가 두 번째 단의 출력 신호(out[2])로 전달되므로 시점 t2에 두 번째 단의 출력 신호(out[2])는 하이 상태이다.

시점 t3에 첫 번째 단의 출력 신호(out[1])와 제2 클럭신호(clkb)가 하이 상태로 천이하면 트랜지스터 M4가 턴 오프 되고, 제1 커패시터(C1)에 저장된 로우 레벨의 전압에 의해 트랜지스터 M5가 턴 온 된다.

도 3에서 두 번째 단의 트랜지스터 M5의 턴 온에 의해 제2 클럭신호단자(CLKB)를 통해 전달되는 클럭신호는 제1 클럭신호(clk)이다.

시점 t3에 제1 클럭신호(clk)가 로우 레벨 펄스로 전달되므로 두 번째 단에서 출력되는 출력 신호(out[2])는 로우 전압 레벨의 상태이다.

시점 t3 내지 시점 t4의 기간 T2 동안 두 번째 단의 출력 신호(out[2])가 로우 상태로 출력된다.

순차 구동 방식으로 출력 신호를 생성하는 동안 제1 제어신호(esr) 및 제2 제어신호(ess)는 모두 하이 레벨의 전압 상태를 유지한다.

따라서, 제1 제어신호(esr) 및 제2 제어신호(ess)가 전달되는 트랜지스터 M2, M3, M7, M8, M9가 모두 턴 오프 되어 트랜지스터 M4 및 트랜지스터 M5의 스위칭 동작에 따라 출력 신호의 전압 펄스가 제어된다.

이러한 과정을 반복하여 주사 구동 장치에 포함된 복수 개의 시프트 레지스터의 각각에서 순차적으로 1 수평주기의 듀티비를 가지는 출력 신호를 생성한다. 여기서 1 수평주기의 듀티비를 가지기 때문에 도 3 및 도4의 실시 예에 따른 주사 구동 장치가 생성하는 출력 신호는 오버랩되지 않는다.

주사 구동 장치의 각 시프트 레지스터에서 순차적으로 출력되는 출력 신호들이 서로 중첩되기 위해서는 듀티비가 적어도 2배의 수평주기 이상이어야 한다.

오버랩되는 출력 신호를 순차적으로 생성하는 주사 구동 장치의 블록도와 구동 타이밍도는 도 5 내지 도 8에 나타내었다.

도 5 내지 도 8에 관련된 실시 예에 따른 주사 구동 장치를 구성하는 각 단의 시프트 레지스터의 회로도는 도 2와 동일할 것인데, 다만 도 2의 회로를 구성하는 소자에 입력되는 신호와 구동 시간을 달리 설계한 것이다.

먼저 도 5 및 도 6에 제시된 주사 구동 장치는, 주사 신호의 듀티비가 2배의 수평주기로서 1 수평주기만큼 오버랩되면서 출력되는 것을 나타낸 것이다.

도 5의 블록도는 도 3과 크게 다르지 않으나, 각 시프트 레지스터의 제1 클럭신호단자 및 제2 클럭신호단자에 입력되는 클럭의 개수가 4개(=2x2)인 점이 다르다. 상기 클럭신호단자에 2상 클럭 신호가 전달되므로 클럭의 개수는 상술한 식과 같이 출력 신호의 듀티비의 두 배이다.

도 5를 참조하면, 개시 신호는 첫 번째 단의 시프트 레지스터의 입력신호단자(FLM)에 입력되고 출력 신호가 후속하는 다음 단의 시프트 레지스터의 입력신호단자(FLM)에 입력된다. 그러나 이는 일 실시 예이고 개시 신호가 초기 2개 단의 시프트 레지스터의 입력신호단자(FLM)에 입력되고, 그 이후부터 해당 단의 출력 신호가 후속하는 두 번째 단의 시프트 레지스터의 입력신호단자(FLM)에 입력되도록 구성될 수도 있다. 상기 실시 예의 경우라면 개시 신호가 입력되는 단의 개수와 해당 단의 출력 신호가 전달되는 후속하는 단은 출력 신호의 듀티비가 n×H인 경우 n(n은 자연수)에 따른다.

도 5에 따른 주사 구동 장치의 각 시프트 레지스터의 제1 클럭신호단자(CLK) 및 제2 클럭신호단자(CLKB)로 2상 클럭신호 두 개가 순차적으로 번갈아 입력된다. 즉, 4 개의 클럭신호 중 2상 클럭신호가 짝을 이루어 순차적으로 입력되고 그 다음에 입력순서를 바꾸어 역으로 입력된다.

첫 번째 시프트 레지스터(SR1)의 제1 클럭신호단자(CLK) 및 제2 클럭신호단자(CLKB)에 각각 제1 클럭신호(clk1)와 제1 클럭바신호(clk1b)이 입력되고, 두 번째 시프트 레지스터(SR2)의 제1 클럭신호단자(CLK) 및 제2 클럭신호단자(CLKB)에 각각 제2 클럭신호(clk2)와 제2 클럭바신호(clk2b)이 입력된다. 그 후에 세 번째 시프트 레지스터(SR3)와 네 번째 시프트 레지스터(SR4)의 제1 클럭신호단자(CLK) 및 제2 클럭신호단자(CLKB) 각각으로 상기 입력된 클럭 신호들의 순서가 바뀌어 전달된다. 세 번째 시프트 레지스터(SR3)의 제1 클럭신호단자(CLK) 및 제2 클럭신호단자(CLKB) 각각에 제1 클럭바신호(clk1b)와 제1 클럭신호(clk1)가 입력되고, 네 번째 시프트 레지스터(SR4)의 제1 클럭신호단자(CLK) 및 제2 클럭신호단자(CLKB) 각각으로 제2 클럭바신호(clk2b)와 제2 클럭신호(clk2)가 입력된다.

이러한 방식으로 이후 단의 시프트 레지스터에 클럭 신호들이 순차로 교번하여 전달된다.

도 5와 같은 입력 신호 또는 클럭에 의해 구동되어 2H의 출력 신호가 생성되는 과정은 도 6과 같다.

도 6의 타이밍도는 도 4와 크게 다르지 않지만, 개시 신호(flm)의 로우 전압 레벨의 유지 기간이 제1 클럭신호(clk1)와 제2 클럭신호(clk2)가 로우 레벨인 기간을 포함하는 시점 t5 내지 시점 t8의 기간이 된다.

시점 t5에 제1 클럭신호(clk1)와 개시 신호(flm)가 모두 로우 레벨로 전달되면 트랜지스터 M4가 턴 온 되어 하이 레벨의 제1 전원 전압(VGH)가 첫 번째 단의 출력 신호(out[1])로 전달된다. 2배의 수평주기(2×H)의 기간 동안 제1 전원 전압(VGH)의 전압 레벨로서 하이 상태로 출력되는 첫 번째 단의 출력 신호(out[1])는, 시점 t7에 제1 커패시터(C1)에 저장된 로우 전압에 의해 스위칭 온 된 트랜지스터 M5에 의해 전달되는 제1 클럭바신호(clk1b)의 로우 전압 레벨로 출력된다. 상기 출력 신호(out[1])는 제1 클럭바신호(clk1b)가 로우 전압 레벨로 유지되는 기간인 기간 T4 동안 로우 상태로 출력된다. 이때 하이 상태로 천이된 제1 클럭신호(clk1)에 의해 트랜지스터 M4가 스위칭 오프 된다.

한편, 제1 클럭신호단자(CLK)에 입력되는 제2 클럭신호(clk2)가 로우 상태로 전달되는 시점 t6 내지 시점 t8의 기간 동안, 상기 첫 번째 단에서 출력되는 출력 신호(out[1])가 시점 t7에 두 번째 단의 입력신호로서 로우 상태로 전달된다.

그러면 첫 번째 단과 같은 과정에 의해 두 번째 단의 출력 신호(out[2])는 제2 클럭신호단자(CLKB)에 입력되는 제2 클럭바신호(clk2b)가 로우 레벨로 전달되는 시점 t8에 동기되어 기간 T5 동안 로우 펄스로 출력된다.

세 번째 단의 시프트 레지스터에는 두 번째 단의 시프트 레지스터에서 출력된 출력 신호(out[2])가 입력 신호로 전달되며, 제1 클럭신호단자(CLK)에 제1 클럭바신호(clk1b)가 전달된다. 따라서, 시점 t8에서 전달되는 두 번째 단의 출력 신호(out[2])와 제1 클럭바신호(clk1b)의 로우 레벨 전압에 의해 세 번째 단 시프트 레지스터가 구동되어 상술한 과정을 거쳐서 출력 신호(out[3])를 생성한다.

이때 세 번째 단의 출력 신호(out[3])는, 트랜지스터 M5의 턴 온에 의해 전달되는 제2 클럭신호단자(CLKB)의 제1 클럭신호(clk1)가 로우 레벨로 전달되는 시점 t9에 동기되어 기간 T6 동안 로우 펄스로 출력된다.

이러한 방식으로 순차로 2H의 듀티비를 가지는 출력 신호가 생성되는 동안 제1 제어신호(esr) 및 제2 제어신호(ess)는 항상 하이 상태의 전압을 유지한다.

도 6의 방식으로 출력되는 출력 신호는 1 수평주기만큼 오버랩 되어 출력된다.

도 7과 도 8은 3배의 수평주기의 듀티비로 출력되는 출력 신호를 순차로 구동하여 생성하기 위한 주사 구동 장치의 블록도와 그 구동 타이밍도이다.

도 7과 도 8에 대한 설명은 상기 2배의 수평주기의 듀티비를 가지는 출력 신호를 생성하는 도 5 및 도 6의 설명과 크게 차이가 없으므로 중복 부분의 설명은 생략하고, 차이점 위주로 설명하기로 한다.

3배의 수평주기의 듀티비로 출력되는 출력 신호를 생성하기 위한 주사 구동 장치에 입력되는 클럭 신호의 개수는 6개(=2x3)이고, 두 개씩 쌍을 이룬 2상 클럭 신호로 전달된다.

각 2상 클럭신호 사이에는 반 주기만큼의 위상차가 있으며 서로 중복되지 않는 펄스로 전달된다.

또한 개시 신호(in,flm)는 첫 번째 단의 시프트 레지스터에 전달되고 이후 해당 단의 출력 신호가 다음 단의 시프트 레지스터에 입력 신호로 전달된다. 그러나 이는 하나의 실시 예이고, 다른 실시 형태에서는 최초 3개 단의 시프트 레지스터에 개시 신호가 전달되고, 이후 네 번째 단의 시프트 레지스터부터 입력신호로 이전 단, 즉 해당 단의 이전 단 중에서 3 번째 이전 단의 시프트 레지스터에서 출력되는 출력 신호를 전달받는 형태도 가능하다.

도 7을 참조하면, 각각의 시프트 레지스터의 제1 클럭신호단자(CLK) 및 제2 클럭신호단자(CLKB)로 2상 클럭신호 두 개가 순차적으로 번갈아 입력된다. 즉, 6 개의 클럭신호 중 2상 클럭신호가 짝을 이루어 순차적으로 입력되고 그 다음에 입력순서를 바꾸어 역으로 입력된다.

또한, 도 7의 실시 예에서 최초 3개 단의 시프트 레지스터에 입력되는 개시 신호(flm)는 시점 t11부터 시점 t15까지의 기간 동안 로우 레벨로 전달된다. 이 기간은 적어도 첫 번째 단의 시프트 레지스터의 제1 클럭신호단자(CLK)에 전달되는 제1 클럭신호(clk1)가 로우 레벨로 전달되는 기간을 포함하는 기간이다.

도 7과 같이 신호가 입력되어 구동되고 주사 신호를 생성하는 과정은 도 8과 같다. 상기 실시 예와 마찬가지로 순차로 구동되는 동안, 제1 제어신호(esr) 및 제2 제어신호(ess)는 항상 하이 상태의 전압을 유지한다.

3H의 듀티비를 가지는 첫 번째 단의 출력 신호(out[1])는 시점 14에 트랜지스터 M5의 턴 온에 의해 전달되는 제1 클럭바신호(clk1b)의 로우 레벨 펄스에 동기되어 로우 레벨로 천이되고, 제1 클럭바신호(clk1b)의 로우 레벨 펄스가 유지되는 3H의 기간, 즉 기간 T8 동안 로우 전압 레벨의 펄스로 출력된다. 이어서 두 번째 단 이후의 출력 신호들이 1H 만큼의 위상차를 두고 순차로 출력된다. 출력 신호들은 서로 2H 만큼 오버랩되어 순차로 출력된다.

도 9는 상기와 같은 주사 구동 장치의 순차 구동 방식이 아닌 동시 구동 방식일 때의 신호 타이밍을 나타낸 것이다.

본 발명의 주사 구동 장치는 각 시프트 레지스터가 동시 구동 또는 순차 구동에 모두 적용되어 출력 신호를 생성할 수 있도록 설계된 것이다.

도 9는 2상 클럭신호 개수가 두 개로 구동되는 주사 구동 장치에 대한 동시 구동 모드의 설명이지만, 이에 반드시 한정되지 않고 다수의 클럭 신호가 사용되는 주사 구동 장치에서도 동일하게 적용될 수 있음은 물론이다.

도 9를 참조하여 알 수 있듯이, 동시 구동 방식으로 출력 신호를 생성하는 동안 각 시프트 레지스터에 입력되는 개시 신호(flm), 제1 클럭신호(clk), 및 제2 클럭신호(clkb)는 모두 하이 레벨의 전압으로 전달된다.

따라서 상기 신호들이 게이트 단자에 입력되는 트랜지스터들은 모두 턴 오프된다. 다수의 클럭신호가 전달되는 경우에도 모든 클럭 신호는 하이 레벨 펄스로 전달되어 트랜지스터를 턴 오프 시킨다.

따라서, 도 2의 회로도를 참조하면, 개시 신호(flm), 제1 클럭신호(clk), 및 제2 클럭신호(clkb)가 직접 게이트 단자로 전달되는 트랜지스터 M1, M4, M6는 스위칭 동작이 턴 오프 된다.

동시 구동 모드에서 주사 구동 장치에 전달되는 제1 제어신호(esr) 및 제2 제어신호(ess)는 중첩되지 않으며 서로 동일한 시점에 전압 레벨이 시프트 되면서 입력된다.

제1 제어신호(esr) 및 제2 제어신호(ess)의 전압 레벨을 조절함으로써 본 발명의 주사 구동 장치는 모든 단의 시프트 레지스터에서 출력되는 출력 신호들을 한꺼번에 게이트 온 레벨 전압으로 출력하거나 또는 게이트 오프 레벨 전압으로 출력할 수 있다.

구체적으로, 시점 p1에서 제1 제어신호(esr)가 로우 레벨의 펄스로 전달되는데 이때 제2 제어신호(ess)는 이와 반대되는 레벨이 하이 레벨의 펄스로 전달된다. 그러면 로우 레벨의 펄스인 제1 제어신호(esr)를 게이트 단자에 전달받은 시프트 레지스터의 트랜지스터 M2, M7, M8은 모두 스위칭 턴 온 된다. 한편, 하이 레벨의 펄스인 제2 제어신호(ess)를 게이트 단자에 전달받은 시프트 레지스터의 트랜지스터 M3, M9는 스위칭 턴 오프 된다.

그러면 턴 온 된 트랜지스터 M2를 통해 하이 레벨의 전압인 제1 전원 전압(VGH)이 제1 노드(N1)에 전달되고, 제1 노드(N1)에 게이트 단자가 연결된 트랜지스터 M5를 완전히 턴 오프 시킨다. 이미 제1 클럭신호(clk)가 하이 상태의 전압으로 전달되어 트랜지스터 M4를 턴 오프 시켰으므로, 트랜지스터 M4, M5를 통해서 출력 신호의 전압이 제어되지 않는다.

한편, 턴 온 된 트랜지스터 M7, M8은 각각 소스 단자에 연결된 전원단으로부터 하이 레벨의 제1 전원 전압(VGH)을 제2 노드(N2)와 출력단에 전달한다.

제2 노드(N2)에 게이트 단자가 연결된 트랜지스터 M10은 하이 레벨의 제1 전원 전압(VGH)에 의해 턴 오프 된다. 이와 동시에, 상기 트랜지스터 M8을 통해 하이 레벨의 제1 전원 전압(VGH)의 전압이 출력 신호로 전달된다. 도 9에 도시된 바와 같이 로우 레벨 전압으로 기간 A1 동안 전달되는 제1 제어신호(esr)에 의해 모든 단에서 출력되는 출력 신호들(out[1]~[n])은 기간 A1 동안 하이 레벨의 펄스로 출력된다.

한편, 시점 p2에 제1 제어신호(esr)가 하이 상태로 천이하고 제2 제어신호(ess)가 로우 상태로 천이하게 되면, 제1 제어신호(esr)를 전달받는 트랜지스터 M2, M7, M8은 모두 스위칭 오프 되고, 제2 제어신호(ess)를 전달받는 트랜지스터 M3 및 M9는 스위칭 온 된다.

트랜지스터 M3이 턴 온 되면 트랜지스터 M2와 같이 하이 레벨의 전압인 제1 전원 전압(VGH)을 제1 노드(N1)로 전달하고 이에 연결된 트랜지스터 M5를 완전히 턴 오프 시킨다.

트랜지스터 M9가 턴 온 되면 로우 레벨의 전압인 제2 전원 전압(VGL)을 제2 노드(N2)에 전달한다. 제2 전원 전압(VGL)은 제2 노드(N2)에 연결된 제2 커패시터(C2)에 의해 소정의 기간 동안 임시로 저장될 수 있다.

제2 노드(N2)에 인가된 로우 레벨의 제2 전원 전압(VGL)은 트랜지스터 M10의 게이트 단자에 전달되어 턴 온 시킨다. 그러면 트랜지스터 M10의 소스 전극에 연결된 제2 전원 전압(VGL)이 트랜지스터 M10을 통해 출력단의 출력 신호로 전달된다. 제2 전원 전압(VGL)이 로우 레벨 전압이기 때문에 트랜지스터 M10의 드레인 단자를 통해 전달되는 출력 신호의 전압은 로우 레벨이다. 구체적으로 제2 전원 전압(VGL)의 낮은 전압값에서 트랜지스터 M10의 문턱 전압값만큼 다소 증가된 로우 레벨의 펄스로 출력 신호가 생성되어 전달된다. 시점 p2부터 기간 A2 동안 전달되는 제2 제어신호(ess)에 의해 모든 단에서 출력되는 출력 신호들(out[1]~[n])은 기간 A2 동안 로우 레벨의 펄스로 출력된다.

이렇듯 도 9의 실시 예에 의한다면 제1 제어신호(esr) 또는 제2 제어신호(ess)의 로우 레벨 펄스의 입력을 제어함으로써, 주사 구동 장치의 모든 단에서 출력되는 주사 신호들을 한꺼번에 하이 상태 또는 로우 상태로 출력할 수 있다.

따라서, 동시 발광 방식으로 구동되는 표시 장치에서 리셋 기간, 문턱 전압 보상 기간, 발광 기간 동안에는 표시 패널의 전체 화소 행에 전달되는 주사 신호를 한꺼번에 하이 상태 또는 로우 상태로 출력할 수 있고, 데이터 기입 기간 동안에는 표시 패널의 화소 행마다 각각 전달되는 주사 신호를 순차적으로 생성하여 전달할 수 있게 된다.

이상 본 발명의 구체적 실시형태와 관련하여 본 발명을 설명하였으나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다. 당업자는 본 발명의 범위를 벗어나지 않고 설명된 실시형태를 변경 또는 변형할 수 있으며, 이러한 변경 또는 변형도 본 발명의 범위에 속한다. 또한, 명세서에서 설명한 각 구성요소의 물질은 당업자가 공지된 다양한 물질로부터 용이하게 선택하여 대체할 수 있다. 또한 당업자는 본 명세서에서 설명된 구성요소 중 일부를 성능의 열화 없이 생략하거나 성능을 개선하기 위해 구성요소를 추가할 수 있다. 뿐만 아니라, 당업자는 공정 환경이나 장비에 따라 본 명세서에서 설명한 방법 단계의 순서를 변경할 수도 있다. 따라서 본 발명의 범위는 설명된 실시형태가 아니라 특허청구범위 및 그 균등물에 의해 결정되어야 한다.

10: 표시 패널 20: 주사 구동부
30: 데이터 구동부 40: 타이밍 제어부
50: 화소

Claims (36)

1. 개시 신호 또는 이전 단의 출력 신호가 입력되는 입력신호단자, 2상 클럭신호가 전달되는 2개의 클럭신호단자, 모든 단의 출력 신호를 동시 구동하거나 순차 구동하는 구동 모드를 제어하는 제1 제어신호 및 제2 제어신호가 전달되는 2개의 제어신호단자, 및 출력 신호가 출력되는 출력신호단자를 포함하는 복수의 시프트 레지스터를 포함하고,
   순차 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 소정의 제1 레벨 전압으로 전달되고, 동시 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 상기 제1 레벨 전압과 소정의 제2 레벨 전압으로 교번하여 전달되는 주사 구동 장치.
2. 제 1항에 있어서,
   상기 제1 레벨 전압은 게이트 오프 전압 레벨이고, 상기 제2 레벨 전압은 게이트 온 전압 레벨인 주사 구동 장치.
3. 제 1항에 있어서,
   상기 동시 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 서로 오버랩 되지 않는 주사 구동 장치.
4. 제 1항에 있어서,
   상기 동시 구동 모드에서 입력신호단자 및 클럭신호단자로 전달되는 신호는 게이트 오프 레벨의 전압인 주사 구동 장치.
5. 제 1항에 있어서,
   상기 출력 신호의 듀티비가 n배의 수평주기(n×H)로 출력되는 경우, 상기 클럭신호의 개수는 2n 개이고, 상기 n은 자연수인 주사 구동 장치.
6. 제 5항에 있어서,
   상기 출력 신호 상호간은 n-1배의 수평주기((n-1)×H)만큼 오버랩 되는 주사 구동 장치.
7. 제 1항에 있어서,
   상기 2개의 클럭신호단자에 전달되는 2개의 클럭신호는 상호 반 주기만큼의 위상차를 가지는 것을 특징으로 하는 주사 구동 장치.
8. 제 1항에 있어서,
   상기 제1 레벨 전압은 하이 레벨 전압이고, 상기 제2 레벨 전압은 로우 레벨 전압인 주사 구동 장치.
9. 제 1항에 있어서,
   상기 시프트 레지스터는,
   제1 클럭신호에 응답하여 턴 온 될 때 상기 개시 신호 또는 상기 이전 단의 출력 신호에 대응하는 전압을 전달하는 제1 트랜지스터;
   상기 제1 클럭신호에 응답하여 턴 온 될 때 제1 전원 전압을 순차 구동 모드의 출력 신호로 전달하는 제2 트랜지스터;
   상기 개시 신호 또는 상기 이전 단의 출력 신호에 대응하는 전압을 전달받아 턴 온 될 때 제2 클럭신호에 따른 전압을 순차 구동 모드의 출력 신호로 전달하는 제3 트랜지스터;
   상기 제1 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 동시 구동 모드의 출력 신호로 전달하는 제4 트랜지스터;
   상기 제2 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압보다 낮은 전압값을 가지는 제2 전원 전압을 전달하는 제5 트랜지스터; 및
   상기 제2 전원 전압을 전달받아 턴 온 될 때 상기 제2 전원 전압을 동시 구동 모드의 출력 신호로 전달하는 제6 트랜지스터를 포함하는 주사 구동 장치.
10. 제 9항에 있어서,
    상기 시프트 레지스터는,
    상기 제3 트랜지스터의 게이트 단자와 드레인 단자 사이에 연결된 제1 커패시터; 및
    상기 제6 트랜지스터의 게이트 단자와 드레인 단자 사이에 연결된 제2 커패시터를 더 포함하는 주사 구동 장치.
11. 제 9항에 있어서,
    상기 시프트 레지스터는,
    상기 제1 전원 전압이 인가되는 제1 전원과, 상기 제1 트랜지스터의 드레인 단자 및 상기 제3 트랜지스터의 게이트 단자가 연결된 제1 노드 사이에 접속된 적어도 두 개의 트랜지스터를 더 포함하는 주사 구동 장치.
12. 제 11항에 있어서,
    상기 두 개의 트랜지스터는,
    제1 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 상기 제1 노드로 전달하는 제7 트랜지스터; 및
    제2 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 상기 제1 노드로 전달하는 제8 트랜지스터인 주사 구동 장치.
13. 제 9항에 있어서,
    상기 시프트 레지스터는,
    상기 제1 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 상기 제6 트랜지스터의 게이트 단자에 전달하는 적어도 하나의 제9 트랜지스터를 더 포함하는 주사 구동 장치.
14. 제 9항에 있어서,
    상기 시프트 레지스터는,
    상기 제1 클럭신호, 상기 제2 클럭신호, 및 소정의 제3 제어신호 중 어느 하나의 신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 상기 제6 트랜지스터의 게이트 단자에 전달하는 적어도 하나의 제10 트랜지스터를 더 포함하는 주사 구동 장치.
15. 제 9항에 있어서,
    상기 시프트 레지스터는,
    모든 단의 출력 신호를 순차로 생성하여 출력하는 상기 순차 구동 모드에서, 상기 제1 전원 전압 또는 상기 제2 클럭신호에 따른 전압 레벨의 펄스로 상기 출력 신호를 생성하는 주사 구동 장치.
16. 제 9항에 있어서,
    상기 시프트 레지스터는,
    모든 단의 출력 신호를 동시에 생성하여 출력하는 상기 동시 구동 모드에서, 상기 제1 전원 전압 또는 상기 제2 전원 전압에 따른 전압 레벨의 펄스로 상기 출력 신호를 생성하는 주사 구동 장치.
17. 제 9항에 있어서,
    상기 순차 구동 모드에서 상기 시프트 레지스터의 출력 신호의 전압 레벨이 반전되는 시점은,
    상기 개시 신호 또는 상기 이전 단의 출력 신호에 응답하여 턴 온 된 상기 제3 트랜지스터가 상기 제2 클럭신호의 게이트 온 전압을 전달하는 시점에 동기되는 주사 구동 장치.
18. 제 9항에 있어서,
    상기 동시 구동 모드에서 상기 시프트 레지스터의 모든 출력 신호의 전압 레벨이 반전되는 시점은,
    상기 제1 제어신호 및 상기 제2 제어신호의 전압 레벨이 동시에 시프트 하는 시점과 동기되는 주사 구동 장치.
19. 제 1항에 있어서,
    상기 시프트 레지스터에 포함된 스위칭 소자는 PMOS 트랜지스터 또는 NMOS 트랜지스터인 주사 구동 장치.
20. 복수의 주사 신호가 전달되는 복수의 주사선 및 복수의 데이터 신호가 전달되는 복수의 데이터 선에 각각 연결된 복수의 화소를 포함하는 표시 패널;
    상기 복수의 주사선 중 대응하는 주사선에 상기 주사 신호를 생성하여 전달하는 주사 구동부; 및
    상기 복수의 데이터 선에 데이터 신호를 전달하는 데이터 구동부를 포함하고,
    상기 주사 구동부는,
    개시 신호 또는 이전 단의 출력 신호가 입력되는 입력신호단자, 2상 클럭신호가 전달되는 2개의 클럭신호단자, 모든 단의 출력 신호를 동시 구동하거나 순차 구동하는 구동 모드를 제어하는 제1 제어신호 및 제2 제어신호가 전달되는 2개의 제어신호단자, 및 출력 신호가 출력되는 출력신호단자를 포함하는 복수의 시프트 레지스터를 포함하고,
    순차 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 소정의 제1 레벨 전압으로 전달되고, 동시 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 상기 제1 레벨 전압과 소정의 제2 레벨 전압으로 교번하여 전달되는 표시 장치.
21. 제 20항에 있어서,
    상기 제1 레벨 전압은 게이트 오프 전압 레벨이고, 상기 제2 레벨 전압은 게이트 온 전압 레벨인 표시 장치.
22. 제 20항에 있어서,
    상기 동시 구동 모드에서 상기 제1 제어신호 및 제2 제어신호는 서로 오버랩 되지 않는 표시 장치.
23. 제 20항에 있어서,
    상기 동시 구동 모드에서 입력신호단자 및 클럭신호단자로 전달되는 신호는 게이트 오프 레벨의 전압인 표시 장치.
24. 제 20항에 있어서,
    상기 출력 신호의 듀티비가 n배의 수평주기(n×H)로 출력되는 경우, 상기 클럭신호의 개수는 2n 개이고, 상기 n은 자연수인 표시 장치.
25. 제 24항에 있어서
    상기 출력 신호 상호간은 n-1배의 수평주기((n-1)×H)만큼 오버랩 되는 표시 장치.
26. 제 20항에 있어서,
    상기 2개의 클럭신호단자에 전달되는 2개의 클럭신호는 상호 반 주기만큼의 위상차를 가지는 것을 특징으로 하는 표시 장치.
27. 제 20항에 있어서,
    상기 시프트 레지스터는,
    제1 클럭신호에 응답하여 턴 온 될 때 상기 개시 신호 또는 상기 이전 단의 출력 신호에 대응하는 전압을 전달하는 제1 트랜지스터;
    상기 제1 클럭신호에 응답하여 턴 온 될 때 제1 전원 전압을 순차 구동 모드의 출력 신호로 전달하는 제2 트랜지스터;
    상기 개시 신호 또는 상기 이전 단의 출력 신호에 대응하는 전압을 전달받아 턴 온 될 때 제2 클럭신호에 따른 전압을 순차 구동 모드의 출력 신호로 전달하는 제3 트랜지스터;
    상기 제1 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 동시 구동 모드의 출력 신호로 전달하는 제4 트랜지스터;
    상기 제2 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압보다 낮은 전압값을 가지는 제2 전원 전압을 전달하는 제5 트랜지스터; 및
    상기 제2 전원 전압을 전달받아 턴 온 될 때 상기 제2 전원 전압을 동시 구동 모드의 출력 신호로 전달하는 제6 트랜지스터를 포함하는 표시 장치.
28. 제 27항에 있어서,
    상기 시프트 레지스터는,
    상기 제3 트랜지스터의 게이트 단자와 드레인 단자 사이에 연결된 제1 커패시터; 및
    상기 제6 트랜지스터의 게이트 단자와 드레인 단자 사이에 연결된 제2 커패시터를 더 포함하는 표시 장치.
29. 제 27항에 있어서,
    상기 시프트 레지스터는,
    모든 단의 출력 신호를 순차로 생성하여 출력하는 상기 순차 구동 모드에서, 상기 제1 전원 전압 또는 상기 제2 클럭신호에 따른 전압 레벨의 펄스로 상기 출력 신호를 생성하는 표시 장치.
30. 제 27항에 있어서,
    상기 시프트 레지스터는,
    모든 단의 출력 신호를 동시에 생성하여 출력하는 상기 동시 구동 모드에서, 상기 제1 전원 전압 또는 상기 제2 전원 전압에 따른 전압 레벨의 펄스로 상기 출력 신호를 생성하는 표시 장치.
31. 제 27항에 있어서,
    상기 순차 구동 모드에서 상기 시프트 레지스터의 출력 신호의 전압 레벨이 반전되는 시점은,
    상기 개시 신호 또는 상기 이전 단의 출력 신호에 응답하여 턴 온 된 상기 제3 트랜지스터가 상기 제2 클럭신호의 게이트 온 전압을 전달하는 시점에 동기되는 표시 장치.
32. 제 27항에 있어서,
    상기 동시 구동 모드에서 상기 시프트 레지스터의 모든 출력 신호의 전압 레벨이 반전되는 시점은,
    상기 제1 제어신호 및 상기 제2 제어신호의 전압 레벨이 동시에 시프트 하는 시점과 동기되는 표시 장치.
33. 제 27항에 있어서,
    상기 시프트 레지스터는,
    상기 제1 전원 전압이 인가되는 제1 전원과, 상기 제1 트랜지스터의 드레인 단자 및 상기 제3 트랜지스터의 게이트 단자가 연결된 제1 노드 사이에 접속된 적어도 두 개의 트랜지스터를 더 포함하고,
    상기 두 개의 트랜지스터는,
    제1 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 상기 제1 노드로 전달하는 제7 트랜지스터; 및
    제2 제어신호에 응답하여 턴 온 될 때 상기 제1 전원 전압을 상기 제1 노드로 전달하는 제8 트랜지스터인 표시 장치.
34. 제 33항에 있어서,
    상기 시프트 레지스터는,
    모든 단의 출력 신호를 순차로 생성하여 출력하는 순차 구동 모드에서 상기 제1 제어신호 또는 상기 제2 제어신호를 게이트 오프 전압 레벨로 전달하여 상기 제7 트랜지스터 및 상기 제8 트랜지스터를 턴 오프시키는 표시 장치.
35. 제 27항에 있어서,
    상기 시프트 레지스터는,
    모든 단의 출력 신호를 동시에 생성하여 출력하는 동시 구동 모드에서,
    게이트 온 전압 레벨로 인가되는 상기 제1 제어신호에 대응하여 상기 출력 신호를 게이트 오프 전압 레벨로 생성하고,
    게이트 온 전압 레벨로 인가되는 상기 제2 제어신호에 대응하여 상기 출력 신호를 게이트 온 전압 레벨로 생성하는 표시 장치.
36. 제 20항에 있어서,
    상기 시프트 레지스터에 포함된 스위칭 소자는 PMOS 트랜지스터 또는 NMOS 트랜지스터인 표시 장치.

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