KR100719667B1 - 데이터 구동부 및 이를 이용한 유기 전계발광 표시장치 - Google Patents

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Abstract

본 발명의 실시예에 의한 데이터 구동부는, 본 발명의 실시예에 의한 데이터 구동부는, 제 1클럭신호, 제 2클럭신호 및 스타트펄스를 공급받아 순차적으로 샘플링 펄스를 생성하기 위한 쉬프트 레지스터부와; 반전된 데이터를 입력받고, 상기 샘플링펄스 및 차징 신호에 대응하여 상기 입력받은 반전 데이터를 재 반전하여 출력하는 샘플링 래치부와; 제 1인에이블 신호 및 제 2인에이블 신호에 대응하여 상기 샘플링 래치부로부터 출력된 데이터들을 공급받고, 공급받은 데이터들에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들로 공급하기 위한 홀딩 래치부를 구비하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 데이터 구동부에 포함되는 쉬프트 레지스터들, 샘플링 래치들, 홀딩 래치들을 PMOS 트랜지스터들로만 구성하기 때문에 패널에 실장 가능하고, 이에 따라 제조비용을 절감할 수 있는 장점이 있다.

Description

데이터 구동부 및 이를 이용한 유기 전계발광 표시장치{Data Driver and Organic Light Emitting Display Using the same}
도 1은 본 발명의 실시예에 의한 유기 전계발광 표시장치를 나타내는 도면.
도 2는 본 발명의 실시예에 의한 유기 전계발광 표시장치의 한 프레임을 나타내는 도면.
도 3은 도 1에 도시된 화소의 실시예를 나타내는 도면.
도 4는 도 1에 도시된 데이터 구동부를 나타내는 도면.
도 5는 도 4에 도시된 쉬프트 레지스터, 샘플링래치 및 홀딩래치를 나타내는 도면.
도 6은 도 5에 도시된 데이터 구동부의 구동방법을 나타내는 파형도.
도 7은 도 5에 도시된 쉬프트 레지스터의 제 1실시예를 나타내는 회로도.
도 8은 도 5에 도시된 샘플링 래치의 제 1실시예를 나타내는 회로도.
도 9는 도 8에 도시된 샘플링 래치 회로의 동작과정을 설명하기 위한 파형도.
도 10은 도 5에 도시된 샘플링 래치의 제 2실시예를 나타내는 회로도.
도 11은 도 5에 도시된 샘플링 래치의 제 3실시예를 나타내는 회로도.
도 12는 도 5에 도시된 샘플링 래치의 제 4실시예를 나타내는 회로도.
도 13은 도 5에 도시된 홀딩 래치의 제 1실시예를 나타내는 회로도.
도 14는 도 1에 도시된 데이터 구동부의 다른 실시예를 나타내는 도면.
도 15는 도 14에 도시된 데이터 구동부의 구동방법을 나타내는 파형도.
도 16은 도 1에 도시된 데이터 구동부의 또 다른 실시예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 주사 구동부 20 : 데이터 구동부
30 : 화소부 40 : 화소
42 : 화소회로 50 : 타이밍 제어부
100 : 쉬프트 레지스터부
202 : 입력부 204 : 출력부
300 : 샘플링 래치부 400, 500, 600 : 홀딩 래치부
본 발명은 데이터 구동부 및 이를 이용한 유기 전계발광 표시장치에 관한 것으로, 특히 피모스 형태의 트랜지스터들로 구성되어 디지털 구동시 적용할 수 있도록 한 데이터 구동부 및 이를 이용한 유기 전계발광 표시장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기 전계발광 표시장치(Organic Light Emitting Display) 등이 있다.
평판표시장치 중 유기 전계발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드(Organic Light Emitting Diode : OLED)를 이용하여 화상을 표시한다. 이러한, 유기 전계발광 표시장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
이와 같은 유기 전계발광 표시장치는 매트릭스 형태로 배열된 화소들과, 화소들과 접속된 데이터선들을 구동하기 위한 데이터 구동부와, 화소들과 접속된 주사선들을 구동하기 위한 주사 구동부를 구비한다.
데이터 구동부는 수평기간마다 데이터에 대응하는 데이터신호를 공급함으로써 화소들에서 소정의 화상이 표시되게 한다. 주사 구동부는 수평기간마다 주사신호를 순차적으로 공급함으로써 데이터신호가 공급될 화소들을 선택한다.
한편, 유기 전계발광 표시장치가 대형 패널로 갈수록 사이즈, 무게 및 제조비용을 절감하기 위하여 데이터 구동부가 패널에 실장되어야 한다. 하지만, 종래의 데이터 구동부는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터로 구성되기 때문에 패널에 실장되기 곤란했다. 따라서, 피모스(PMOS)로 구성되어 패널에 실장될 수 있는 데이터 구동부가 요구되고 있다.
본 발명은 피모스 형태의 트랜지스터들로 구성되어 디지털 구동 시 적용할 수 있도록 한 데이터 구동부 및 이를 이용한 유기 전계발광 표시장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 데이터 구동부는, 제 1클럭신호, 제 2클럭신호 및 스타트펄스를 공급받아 순차적으로 샘플링 펄스를 생성하기 위한 쉬프트 레지스터부와; 반전된 데이터를 입력받고, 상기 샘플링펄스 및 차징 신호에 대응하여 상기 입력받은 반전 데이터를 재 반전하여 출력하는 샘플링 래치부와; 제 1인에이블 신호 및 제 2인에이블 신호에 대응하여 상기 샘플링 래치부로부터 출력된 데이터들을 공급받고, 공급받은 데이터들에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들로 공급하기 위한 홀딩 래치부를 구비하는 것을 특징으로 한다.
여기서, 상기 쉬프트 레지스터 또는 홀딩래치 각각은, 제 2입력단자에 게이트전극이 접속되고 제 1노드에 제 2전극이 접속되며, 제 1전극이 외부 입력단자와 접속되는 제 1트랜지스터와; 게이트전극이 상기 제 1노드에 접속되고 제 1전극이 제 1입력단자에 접속되며, 제 2전극이 출력단자에 접속되는 제 2트랜지스터와; 게이트전극이 상기 제 2입력단자에 접속되고 제 2노드에 제 1전극이 접속되며, 제 1전극이 제 4전원과 접속되는 제 3트랜지스터와; 게이트전극이 상기 제 1노드에 접 속되고 제 1전극이 상기 제 2입력단자에 접속되며, 제 2전극이 상기 제 2노드에 접속되는 제 4트랜지스터와; 게이트전극이 상기 제 2노드에 접속되고 제 1전극이 제 3전원이 접속되며, 제 2전극이 상기 출력단자에 접속되는 제 5트랜지스터와; 상기 제 2트랜지스터의 게이트전극과 상기 제 2전극 사이에 접속되는 커패시터를 구비하는 것을 특징으로 한다.
또한, 상기 샘플링 래치 또는 홀딩 래치 각각은, 제 3입력단자로 입력되는 데이터 또는 반전 데이터에 대응하여 출력부로 공급될 전압을 제어하는 입력부와; 상기 제 3입력단자로 입력되는 상기 데이터 또는 반전 데이터와 상기 입력부로부터 공급되는 전압에 대응하여 상기 출력 신호의 출력여부를 제어하는 출력부를 구비함을 특징으로 하며, 상기 샘플링 래치는 제 1입력단자로 샘플링 펄스를 공급받고, 제 2입력단자로 차징 신호를 공급받으며, 상기 홀딩 래치는 제 1입력단자로 제 1인에이블 신호를 공급받고, 제 2입력단자로 제 2인에이블 신호를 공급받는 것을 특징으로 한다.
여기서, 상기 출력부는 제 1전극이 제 3전원에 접속되고 제 2전극이 출력단자에 접속되는 제 11트랜지스터와; 제 1전극이 상기 출력단자에 접속되고 제 2전극이 상기 제 3전원보다 낮은 전압값을 가지는 제 4전원에 접속되는 제 12트랜지스터와; 게이트전극이 상기 제 11트랜지스터의 게이트전극에 접속되고 제 1전극이 상기 제 11트랜지스터의 제 2전극에 접속되는 제 13트랜지스터와; 상기 제 13트랜지스터의 제 2전극에 제 1전극이 접속되고 제 2전극이 상기 제 4전원에 접속되며, 게이트전극이 상기 입력부에 접속되는 제 14트랜지스터와; 상기 제 3입력단자에 제 1전극 이 접속되고 제 2전극이 상기 제 11트랜지스터의 게이트전극에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 15트랜지스터와; 상기 제 11트랜지스터의 게이트전극과 제 1전극 사이에 접속되는 제 12커패시터와; 상기 제 12트랜지스터의 게이트전극과 제 1전극 사이에 접속되는 제 11커패시터를 구비하는 것을 특징으로 한다.
또한, 상기 입력부는 제 1전극이 상기 제 14트랜지스터의 게이트전극에 접속되고 제 2전극이 상기 제 1입력단자에 접속되는 제 16트랜지스터와; 제 1전극이 상기 제 16트랜지스터의 게이트전극에 접속되고, 게이트전극 및 제 2전극이 제 2입력단자에 접속되는 제 17트랜지스터와; 상기 제 3입력단자에 게이트전극이 접속되고 상기 제 3전원에 제 1전극이 접속되며, 제 2전극이 상기 제 16트랜지스터의 게이트전극에 접속되는 제 18트랜지스터와; 상기 제 16트랜지스터의 게이트전극과 제 1전극 사이에 접속되는 제 13커패시터를 구비하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 의한 유기 전계발광 표시장치는, 디지털 방식으로 구동되는 유기 전계발광 표시장치에 있어서, 주사선들로 주사신호를 순차적으로 공급하기 위한 주사 구동부와, 데이터선들 각각으로 제 1데이터신호 또는 제 2데이터신호를 공급하기 위한 데이터 구동부와, 상기 주사신호가 공급될 때 선택되며 상기 제 1데이터신호 또는 제 2데이터신호를 공급받아 발광 여부가 제어되는 화소들을 구비하며, 상기 데이터 구동부는, 순차적으로 샘플링펄스를 공급하기 위하여 PMOS 트랜지스터들로 구성된 쉬프트 레지스터들을 포함하는 쉬프트 레지스터부와; 반전된 데이터를 입력받고, 상기 샘플링펄스 및 차징 신호에 대응하여 상기 입력받 은 반전 데이터를 재 반전하여 출력하는 샘플링 래치부와; 제 1인에이블 신호 및 제 2인에이블 신호에 대응하여 상기 샘플링 래치부로부터 출력된 데이터들을 공급받고, 공급받은 데이터들에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들로 공급하기 위한 홀딩 래치부를 구비하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 첨부된 도 1 내지 도 18을 참조하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 의한 유기 전계발광 표시장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 유기 전계발광 표시장치는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)과 접속된 복수의 화소들(40)을 포함하는 화소부(30)와, 주사선들(S1 내지 Sn)을 구동하기 위한 주사 구동부(10)와, 데이터선들(D1 내지 Dm)을 구동하기 위한 데이터 구동부(20)와, 주사 구동부(10) 및 데이터 구동부(20)를 제어하기 위한 타이밍 제어부(50)를 구비한다.
타이밍 제어부(50)는 외부로부터 공급되는 동기신호들에 대응하여 데이터 구동제어신호(DCS) 및 주사 구동제어신호(SCS)를 생성한다. 타이밍 제어부(50)에서 생성된 데이터 구동제어신호(DCS)는 데이터 구동부(20)로 공급되고, 주사 구동제어신호(SCS)는 주사 구동부(10)로 공급된다. 그리고, 타이밍 제어부(50)는 외부로부터 공급되는 데이터(Data)를 데이터 구동부(20)로 공급한다.
데이터 구동부(20)는 한 프레임에 포함된 복수의 서브 프레임 기간마다 데이터선들(D1 내지 Dm)로 데이터신호를 공급한다. 여기서, 데이터신호는 화소(40)가 발광할 수 있는 제 1데이터신호와 화소(40)가 발광되지 않는 제 2데이터신호로 나뉘어 진다. 다시 말하여, 데이터 구동부(20)는 각각의 서브 프레임 기간마다 화소(40)의 발광 여부를 제어하는 제 1데이터신호 또는 제 2데이터신호를 데이터선들(D1 내지 Dm)로 공급한다.
주사 구동부(10)는 각각의 서브 프레임 기간마다 주사선들(S1 내지 Sn)로 주사신호를 순차적으로 공급한다. 주사선들(S1 내지 Sn)로 주사신호가 순차적으로 공급되면 화소들(40)이 라인별로 순차적으로 선택되고, 선택된 화소(40)들은 데이터선들(D1 내지 Dm)로부터 공급되는 제 1데이터신호 또는 제 2데이터신호를 공급받는다.
화소부(30)는 외부로부터 제 1전원(ELVDD) 및 제 2전원(ELVSS)을 공급받아 각각의 화소들(40)로 공급한다. 제 1전원(ELVDD) 및 제 2전원(ELVSS)을 공급받은 화소들(40) 각각은 주사신호가 공급될 때 데이터신호(제 1데이터신호 또는 제 2데이터신호)를 공급받고, 공급받은 데이터신호에 대응하여 각각의 서브 프레임 기간 동안 발광 또는 비발광된다.
도 2는 본 발명의 실시예에 의한 유기 전계발광 표시장치의 한 프레임을 간략하게 나타내는 도면이다. 도 2에서는 설명의 편의성을 위하여 한 프레임이 8개의 서브 프레임으로 나누어지는 것으로 도시하였지만 본 발명이 이에 한정되는 것 은 아니다.
도 2를 참조하면, 본 발명의 실시예에 의한 유기 전계발광 표시장치의 한 프레임(1F)은 다수의 서브 프레임(SF1 내지 SF8)으로 분할되어 구동된다. 그리고, 각각의 서브 프레임(SF1 내지 SF8)은 주사기간과 발광기간으로 나뉘어 구동된다.
주사기간 동안에는 주사선들(S1 내지 Sn)로 주사신호가 순차적으로 공급된다. 그리고, 주사기간 동안에는 데이터선들(D1 내지 Dm)로 주사신호와 동기되도록 데이터신호가 공급된다. 즉, 주사기간 동안에는 데이터신호에 대응하여 켜질 화소들(40)이 선택된다.
발광기간 동안에는 주사기간 동안 공급된 데이터신호에 대응하여 화소들(40)이 발광 또는 비발광 된다. 여기서, 주사기간은 각각의 서브 프레임(SF1 내지 SF8) 동안 동일하게 설정되는 반면 발광기간은 각각의 서브 프레임(SF1 내지 SF8)에서 상이하게 설정된다. 예를 들어, 발광기간은 각각의 서브 프레임(SF1 내지 SF8)에서 20, 21, 22, 23, 24, 25, 26, 27의 비율로 기간이 증가된다. 즉, 본 발명에서 화소들(40)은 한 프레임에 포함된 각각의 서브 프레임(SF1 내지 SF8)에서 발광 또는 비발광 되면서 소정 계조의 화상을 표시한다.
한편, 본 발명에서 한 프레임(1F)에 포함된 각각의 서브 프레임(SF1 내지 SF8)은 다양한 형태로 변경될 수 있다. 예를 들어, 각각의 서브 프레임(SF1 내지 SF8)에 리셋기간이 추가될 수 있다. 또한, 각각의 서브 프레임(SF1 내지 SF8)의 발광기간도 다양하게 변경될 수 있다.
도 3은 도 1에 도시된 화소의 구조를 나타내는 도면이다. 도 3에서는 설명의 편의성을 위하여 n번째 주사선(Sn) 및 m번째 데이터선(Dm)과 접속된 화소(40)를 도시하기로 한다.
도 3을 참조하면, 본 발명의 화소는 유기 발광 다이오드(OLED)와, 데이터선(Dm) 및 주사선(Sn)에 접속되어 유기 발광 다이오드(OLED)의 발광여부를 제어하기 위한 화소회로(42)를 구비한다.
유기 발광 다이오드(OLED)의 애노드전극은 화소회로(42)에 접속되고, 캐소드전극은 제 2전원(ELVSS)에 접속된다. 이와 같은 유기 발광 다이오드(OLED)는 화소회로(42)로부터 공급되는 전류에 대응하여 서브 프레임(SF1 내지 SF8) 단위로 발광 또는 비발광 된다.
화소회로(42)는 주사선(Sn)에 주사신호가 공급될 때 데이터선(Dm)으로 공급되는 데이터신호에 대응되어 유기 발광 다이오드(OLED)의 발광 여부를 제어한다. 이를 위해, 화소회로(42)는 제 1전원(ELVDD)과 유기 발광 다이오드(OLED) 사이에 접속된 제 2트랜지스터(M2)와, 제 2트랜지스터(M2), 데이터선(Dm) 및 주사선(Sn)의 사이에 접속되는 제 1트랜지스터(M1)와, 제 2트랜지스터(M2)의 게이트전극과 제 1전극 사이에 접속된 스토리지 커패시터(C)를 구비한다.
제 1트랜지스터(M1)의 게이트전극은 주사선(Sn)에 접속되고, 제 1전극은 데이터선(Dm)에 접속된다. 그리고, 제 1트랜지스터(M1)의 제 2전극은 스토리지 커패시터의 일측단자에 접속된다. 이와 같은 제 1트랜지스터(M1)는 서브 프레임(SF1 내지 SF8) 각각의 주사기간 동안 주사선(Sn)으로 주사신호가 공급될 때 턴-온되어 데이터선(Dm)으로 공급되는 데이터신호를 스토리지 커패시터(C)로 공급한다. 한편, 제 1전극은 소오스전극 및 드레인전극 중 어느 하나로 설정되고, 제 2전극은 제 1전극과 다른 전극으로 설정된다. 예를 들어, 제 1전극이 소오스전극으로 설정되면 제 2전극은 드레인전극으로 설정된다.
제 2트랜지스터(M2)의 게이트전극은 스토리지 커패시터(C)의 일측단자에 접속되고, 제 1전극은 스토리지 커패시터(C)의 다른측단자 및 제 1전원(ELVDD)에 접속된다. 그리고, 제 2트랜지스터(M2)의 제 2전극은 유기 발광 다이오드(OLED)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 스토리지 커패시터(C)에 저장된 전압에 대응하여 유기 발광 다이오드(OLED)의 발광 및 비발광 여부를 제어한다. 예를 들어, 제 2트랜지스터(M2)는 스토리지 커패시터(C)에 제 1데이터신호에 대응되는 전압이 충전되는 경우 유기 발광 다이오드(OLED)가 발광될 수 있도록 소정의 전류를 공급한다. 그리고, 제 2트랜지스터(M2)는 스토리지 커패시터(C)에 제 2데이터신호에 대응되는 전압이 충전되는 경우 유기 발광 다이오드(OLED)가 비발광 될 수 있도록 전류를 공급하지 않는다.
도 4는 도 1에 도시된 데이터 구동부를 개략적으로 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시예에 의한 데이터 구동부(20)는 쉬프트 레지스터부(100), 샘플링 래치부(300) 및 홀딩 래치부(400)를 구비한다.
쉬프트 레지스터부(100)는 스타트 펄스(SP), 제 1클럭신호(CLK1) 및 제 2클 럭신호(CLK2)를 공급받아 샘플링 펄스(Sap)를 순차적으로 생성한다. 이를 위해, 쉬프트 레지스터부(100)는 m개의 쉬프트 레지스터를 구비한다.
샘플링 래치부(300)는 샘플링 펄스(Sap) 및 차징 신호(CH)를 공급받는다. 샘플링 펄스(Sap) 및 차징 신호(CH)를 공급받은 샘플링 래치부(300)는 데이터의 각 비트가 반전된 반전 데이터(/Data)를 공급받아 이를 온전한 데이터(Data)로 재 반전한다. 이를 위해, 샘플링 래치부(300)는 m개의 샘플링 래치를 구비한다. 여기서, 각각의 샘플링 래치는 1비트의 반전 데이터(/Data)를 입력받아 이를 재 반전하여 온전한 데이터(Data)를 홀딩 래치부로 출력한다.
홀딩 래치부(400)는 제 1인에이블 신호(EN1) 및 제 2인에이블 신호(EN2)를 공급받는다. 제 1인에이블 신호(EN1) 및 제 2인에이블 신호(EN2)를 공급받은 홀딩 래치부(400)는 샘플링 래치부(300)로부터 출력되는 m개의 데이터(Data)를 공급받고, 공급받은 데이터(Data)를 데이터신호로써 데이터선들(D1 내지 Dm)로 공급한다. 이를 위해, 홀딩 래치부(400)는 m개의 홀딩 래치를 구비한다.
도 5는 도 4에 도시된 데이터 구동부를 상세히 나타내는 도면이고, 도 6은 도 5에 도시된 데이터 구동부의 구동방법을 나타내는 파형도이다.
도 5를 참조하면, 쉬프트 레지스터부(100)는 m개의 쉬프트 레지스터(S/R1 내지 S/Rm)를 구비한다. 그리고, 샘플링 래치부(300)는 m개의 샘플링 래치(SAL1 내지 SALm)를 구비하고, 홀딩 래치부(400)는 m개의 홀딩 래치(HOL1 내지 HOLm)를 구비한다.
쉬프트 레지스터(S/R1 내지 S/Rm)들 중 기수번째 쉬프트 레지스터(S/R1, S/R3, ...)는 제 1입력단자(clk)로 제 1클럭신호(CLK1)를 입력받고, 제 2입력단자(/clk)로 제 2클럭신호(CLK2)를 입력받는다. 쉬프트 레지스터(S/R1 내지 S/Rm)들 중 우수번째 쉬프트 레지스터(S/R2, ..., S/Rm)는 제 1입력단자(clk)로 제 2클럭신호(CLK2)를 입력받고, 제 2입력단자(/clk)로 제 1클럭신호(CLK1)를 입력받는다. 여기서, 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)는 180도의 위상차를 갖는다. 단, 도 6에 도시된 실시예의 경우 상기 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)가 하이 레벨에서 소정부분 오버랩되어 제공됨을 특징으로 한다.
쉬프트 레지스터(S/R1 내지 S/Rm)들 중 제 1쉬프트 레지스터(S/R1)는 제 1클럭신호(CLK1), 제 2클럭신호(CLK2) 및 스타트펄스(SP)를 공급받아 제 1샘플링펄스(sap1)를 생성한다. 그리고, 제 2쉬프트 레지스터(S/R2)는 제 1클럭신호(CLK1), 제 2클럭신호(CLK2) 및 제 1샘플링펄스(sap1)를 공급받아 제 2샘플링펄스(sap2)를 생성한다. 실제로, 쉬프트 레지스터(S/R1 내지 S/Rm)들은 스타트펄스(SP) 또는 이전단의 샘플링펄스(sap)를 공급받아 도 6과 같이 샘플링펄스(sap)를 순차적으로 생성한다.
샘플링 래치들(SAL1 내지 SALm)은 제 1입력단자(clk)로 샘플링 펄스(sap)를 입력받고, 제 2입력단자(/clk)로 차징 신호(CH)를 입력받는다. 샘플링펄스(sap) 및 차징 신호(CH)를 공급받은 샘플링 래치들(SAL1 내지 SALm)은 반전 데이터(/Data)를 입력받아 이를 재 반전하여 온전한 데이터(Data)를 샘플링 래치로 출력한다. 다시 말하여, 제 1샘플링 래치(SAL1)는 제 1샘플링펄스(sap1) 및 차징 신 호(CH)가 공급될 때 반전 데이터(/Data[1])를 입력받아 이를 재 반전하여 온전한 데이터(Data[1])를 제 1홀딩 래치(HOL1)로 출력한다. 그리고, 제 2샘플링 래치(SAL2)는 제 2샘플링펄스(sap2) 및 차징 신호(CH)가 공급될 때 반전 데이터(/Data[2])를 입력받아 이를 재 반전하여 온전한 데이터(Data[2])를 제 2홀딩 래치(HOL2)로 출력한다. 한편, 샘플링 래치들(SAL1 내지 SALm) 각각에는 하이 또는 로우의 상태를 가지는 1비트의 데이터(Data)가 저장된다.
여기서, 상기 차징 신호(CH)는 도 6에 도시된 바와 같이 상기 데이터(Data)가 입력되는 기간 동안 하이 레벨로 제공됨을 특징으로 한다.
홀딩 래치들(HOL1 내지 HOLm)은 제 1입력단자(clk)로 제 2인에이블 신호(EN2)를 입력받고, 제 2입력단자(/clk)로 제 1인에이블 신호(EN1)를 입력받는다. 제 1인에이블 신호(EN1) 및 제 2인에이블 신호(EN2)를 입력받은 홀딩 래치들(HOL1 내지 HOLm)은 샘플링 래치들(SAL1 내지 SALm)로부터 출력되는 데이터(Data)를 입력받는다. 그리고, 홀딩 래치들(HOL1 내지 HOLm)은 저장된 데이터(Data)의 극성에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들(D1 내지 Dm)로 공급한다. 여기서, 제 1홀딩 래치(HOL1)는 제 1샘플링 래치(SAL1)의 데이터(Data[1])를 공급받고, 제 2홀딩 래치(HOL2)는 제 2샘플링 래치(SAL2)의 데이터(Data[2])를 공급받는다.
도 7은 도 5에 도시된 쉬프트 레지스터를 나타내는 회로도이다.
도 7을 참조하면, 본 발명의 실시예에 의한 쉬프트 레지스터(S/R)는 스타트 펄스(SP) 또는 이전단 샘플링펄스(sap)를 공급받으며 게이트전극이 제 2입력단자(/clk)와 접속되는 제 1트랜지스터(M1)와, 제 1트랜지스터(M1)와 출력단자(out) 사이에 접속되는 제 2트랜지스터(M2)와, 제 2입력단자(/clk)와 제 4전원(VSS) 사이에 접속되는 제 4트랜지스터(M4) 및 제 3트랜지스터(M3)와, 제 3전원(VDD)과 출력단자(out) 사이에 접속되는 제 5트랜지스터(M5)와, 제 2트랜지스터(M2)의 게이트전극과 제 2전극 사이에 접속되는 커패시터(C1)를 구비한다. 여기서, 제 1트래지스터(M1) 내지 제 5트랜지스터(M5)는 PMOS로 형성된다. 그리고, 제 3전원(VDD)은 제 4전원(VSS)보다 높은 전압값으로 설정된다.
제 1트랜지스터(M1)의 제 1전극은 스타트펄스(SP) 또는 이전단 샘플링펄스(sap)를 공급받는다.(즉, 제 1전극은 외부 입력단자와 접속된다) 그리고, 제 1트랜지스터(M1)의 게이트전극은 제 2입력단자(/clk)에 접속되고, 제 2전극은 제 1노드(N1)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 2입력단자(/clk)로 공급되는 제 1클럭신호(CLK1) 또는 제 2클럭신호(CLK2)에 대응하여 턴-온 또는 턴-오프된다.
제 2트랜지스터(M2)의 게이트전극은 제 1노드(N1)에 접속되고, 제 1전극은 제 1입력단자(clk)에 접속된다. 그리고, 제 2트랜지스터(M2)의 제 2전극은 출력단자(out)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 1노드(N1)에 인가되는 전압에 대응하여 턴-온 또는 턴-오프된다.
제 3트랜지스터(M3)의 제 1전극은 제 2노드(N2)에 접속되고, 제 2전극은 제 4전원(VSS)에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 2입력단 자(/clk)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 2입력단자(/clk)로 공급되는 제 1클럭신호(CLK1) 또는 제 2클럭신호(CLK2)에 대응하여 턴-온 또는 턴-오프된다.
제 4트랜지스터(M4)의 제 1전극은 제 2입력단자(/clk)에 접속되고, 제 2전극은 제 2노드(N2)에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 1노드(N1)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 1노드(N1)에 인가되는 전압에 대응하여 턴-온 또는 턴-오프된다.
제 5트랜지스터(M5)의 제 1전극은 제 3전원(VDD)에 접속되고, 제 2전극은 출력단자(out)에 접속된다. 그리고, 제 5트랜지스터(M5)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 5트랜지스터(M5)는 제 2노드(N2)에 인가되는 전압에 대응하여 턴-온 또는 턴-오프된다.
커패시터(C1)는 제 2트랜지스터(M2)의 게이트전극과 제 2전극 사이에 접속된다. 이와 같은 커패시터(C1)는 제 1트랜지스터(M1)가 턴-온되었을 때 제 1노드(N1)로 인가되는 스타트 펄스(SP) 또는 이전단 샘플링 펄스(sap)에 대응되는 전압을 충전한다.
도 7에 도시된 쉬프트 레지스터(S/R)가 제 1쉬프트 레지스터(S/R1)가 가정하여 동작과정을 설명하기로 한다. 그리고, 설명의 편의성을 위하여 클럭신호(CLK1, CLK2)의 로우레벨의 전압은 제 4전원(VSS)으로 설정되고, 하이레벨의 전압은 제 3전원(VDD)으로 설정된다고 가정하기로 한다. 여기서 제 4전원(VSS)은 제 3전원(VDD)보다 낮은 전압으로 예를 들면 그라운드 전압(GND)으로 설정될 수 있다.
먼저, 도 6에 도시된 바와 같이 제 1클럭신호(CLK1)가 하이레벨, 제 2클럭신호(CLK2)가 로우레벨이고 스타트펄스(SP)(로우레벨)가 입력되면, 로우레벨의 제 2클럭신호(CLK2)를 입력받는 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 스타트펄스(SP)가 제 1노드(N1)로 공급된다. 이 경우, 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-온된다.
제 4트랜지스터(M4)가 턴-온되면 로우레벨의 제 2클럭신호(CLK2)가 제 2노드(N2)로 입력된다. 그리고, 제 3트랜지스터(M3)가 턴-온되면 제 4전원(VSS)이 제 2노드(N2)로 입력된다. 이 경우, 제 5트랜지스터(M5)가 턴-온되어 제 3전원(VDD)의 전압이 출력단자(out)로 공급된다. 한편, 제 2트랜지스터(M2)가 턴-온되면 하이레벨의 제 1클럭신호(CLK1)가 출력단자(out)로 공급된다.
이때, 커패시터(C1)에는 제 1노드(N1)와 출력단자(out)의 차에 대응되는 전압이 충전된다. 다시 말하여, 스타트 펄스(SP)의 로우전압과 제 3전원(VDD)의 차에 대응되는 전압이 커패시터(C1)에 충전된다.
이후, 제 1클럭신호(CLK1)가 로우레벨, 제 2클럭신호(CLK2)가 하이레벨로 전환되고 스타트펄스(SP)의 공급이 중단된다. 그러면, 하이레벨의 제 2클럭신호(CLK2)를 입력받는 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-오프된다. 이때, 제 1노드(N1)는 커패시터(C1)에 충전된 전압에 대응하여 로우레벨로 설정된다. 그러면, 제 2트랜지스터(M2)가 턴-온되어 출력단자(out)의 전압이 제 1클럭신호(CLK1)의 로우레벨의 전압으로 하강된다. 즉, 도 6에 도시된 바와 같이 제 1샘플링펄스(sap1)가 생성된다.
한편, 제 1노드(N1)의 전압이 로우레벨로 설정되면 제 4트랜지스터(M4)가 턴-온된다. 제 4트랜지스터(M4)가 턴-온되면 하이레벨의 제 2클럭신호(CLK2)가 제 2노드(N2)로 공급되어 제 5트랜지스터(M5)가 턴-오프된다.
이후, 제 1클럭신호(CLK1)가 하이레벨, 제 2클럭신호(CLk2)가 로우레벨로 전환되고 스타트펄스(SP)는 공급되지 않는다. 그러면, 로우레벨의 제 2클럭신호(CLK2)를 입력받은 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다. 제 3트랜지스터(M3)가 턴-온되면 제 2노드(N2)로 제 4전원(VSS)의 전압이 공급되어 제 5트랜지스터(M5)가 턴-온되고, 이에 따라 출력단자(out)로 제 3전원(VDD)의 전압이 공급된다.
그리고, 제 1트랜지스터(M1)가 턴-온되면 하이레벨의 전압이 제 1노드(N1)로 공급된다. 그러면, 커패시터(C1)는 전압을 충전하지 않는다. 따라서, 다음번 클럭신호들(CLK1, CLK2)의 위상이 반전되어도 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)는 턴-오프 상태를 유지하고, 이에 따라 쉬프트 레지스터(S/R)는 하이 상태의 출력을 유지한다.
즉, 본 발명의 쉬프트 레지스터(S/R)는 외부 입력단자로부터 로우레벨의 전압이 입력될 때 클럭신호들(CLK1, CLK2)의 반주기 동안 로우레벨의 전압을 커패시터(C1)에 저장하고, 클럭신호들(CLK1, CLK2)의 나머지 반주기 동안 로우레벨의 전압, 즉 샘플링펄스(sap)를 출력한다.
한편, 제 2쉬프트 레지스터(S/R2)는 제 1클럭신호(CLK1)가 로우레벨, 제 2클럭신호(CLK2)가 하이레벨로 설정되고 제 1샘플링펄스(sap1)가 입력될 때 제 1샘 플링펄스(sap1)에 대응되는 전압을 커패시터(C1)에 충전한다. 그리고, 제 2쉬프트 레지스터(S/R2)는 제 1클럭신호(CLK1)가 하이레벨, 제 2클럭신호(CLK2)가 로우레벨로 반전될 때 제 2샘플링펄스(sap2)를 출력한다. 실제로, 본 발명의 쉬프트 레지스터들(S/R1 내지 S/Rn)은 위와 같은 과정을 반복하면서 샘플링펄스(sap1 내지 sapn)를 순차적으로 출력한다.
단, 상기 제 1, 2클럭신호(CLK1,CLK2)가 모두 하이 레벨일 경우에는 이전에 제 1클럭신호(CLK1)가 로우 레벨, 제 2클럭신호(CLK2)가 하이 레벨로 제공된 경우에는 이전 출력을 유지하고, 반대로 제 1클럭신호(CLK1)가 하이 레벨, 제 2클럭신호(CLK2)가 로우 레벨로 제공된 경우에는 출력이 하이 레벨이 되므로, 제 1, 2클럭신호(CLK1,CLK2)의 하이 레벨이 오버랩된 만큼 인접한 쉬프트 레지스터(S/R)의 출력 펄스 사이에 간격이 발생한다.
도 8은 도 5에 도시된 샘플링 래치의 제 1실시예를 나타내는 회로도이다.
도 8을 참조하면, 상기 샘플링 래치들(SAL1 내지 SALm) 각각은 입력부(202)와 출력부(204)를 구비한다. 여기서, 입력부(202) 및 출력부(204) 각각에 포함되는 트랜지스터들(M11 내지 M18)은 PMOS 형으로 형성된다.
출력부(204)는 입력부(202)로부터 입력되는 하이레벨 또는 로우레벨 전압과 제 1입력단자(clk)로 입력되는 샘플링 펄스(sap)의 상태 및 제 3입력단자(in)로 입력되는 반전 데이터(/Data)에 대응하여 이를 재 반전한 온전한 데이터를 홀딩 래치로 출력할 지 여부를 제어한다. 이 때 제 2입력단자(/clk)로는 차징 신호(CH)가 입 력된다.
이를 위하여, 출력부(204)는 제 3전원(VDD)과 출력단자(out) 사이에 접속되는 제 11트랜지스터(M11)와, 출력단자(out)와 제 4전원(VSS) 사이에 접속되는 제 12트랜지스터(M12) 및 제 14커패시터(C14)와, 제 12트랜지스터(M12)의 게이트전극과 제 1전극 사이에 접속되는 제 13트랜지스터(M13) 및 제 11커패시터(C11)와, 제 12트랜지스터(M12)의 게이트전극 및 입력부(202)의 출력단에 접속되는 제 14트랜지스터(M14)와, 제 3입력단자(in)와 제 11트랜지스터(M11) 사이에 접속되는 제 15트랜지스터(M15)와, 제 11트랜지스터(M11)의 게이트전극과 제 1전극 사이에 접속되는 제 12커패시터(C12)를 구비한다.
제 11트랜지스터(M11)의 게이트전극은 제 15트랜지스터(M15)의 제 2전극 및 제 12커패시터(C12)의 일측단자에 접속되고, 제 1전극은 제 3전원(VDD)에 접속된다. 그리고, 제 11트랜지스터(M11)의 제 2전극은 출력단자(out)에 접속된다. 이와 같은 제 11트랜지스터(M11)는 제 15트랜지스터(M15)가 턴-온되었을 때 제 3입력단자(in)로부터 입력되는 전압 또는 제 12커패시터(C12)에 저장된 전압에 대응하여 턴-온 또는 턴-오프된다.
제 12커패시터(C12)는 제 11트랜지스터(M11)의 제 1전극 및 게이트전극 사이에 접속된다. 이와 같은 제 12커패시터(C12)는 제 11트랜지스터(M11)의 턴-온 또는 턴-오프에 대응되는 전압을 충전한다. 예를 들어, 제 11트랜지스터(M11)가 턴-온되는 경우 제 12커패시터(C12)는 제 11트랜지스터(M11)가 턴-온될 수 있는 전압을 충전하고, 제 11트랜지스터(M11)가 턴-오프되는 경우 제 12커패시터(C12)는 제 11트랜지스터(M11)가 턴-오프될 수 있는 전압을 충전한다.
제 12트랜지스터(M12)의 게이트전극은 제 14트랜지스터(M14)의 제 1전극, 제 11커패시터(C11)의 일측단자 및 제 13트랜지스터(M12)의 제 2전극에 접속된다. 그리고, 제 12트랜지스터(M12)의 제 1전극은 출력단자(out)에 접속되고, 제 2전극은 제 4전원(VSS)에 접속된다. 이와 같은 제 12트랜지스터(M12)는 자신의 게이트전극에 인가되는 전압에 대응하여 턴-온 또는 턴-오프된다.
제 11커패시터(C11)는 제 12트랜지스터(M12)의 제 1전극 및 게이트전극 사이에 접속된다. 이와 같은 제 11커패시터(C11)는 제 12트랜지스터(M12)의 턴-온 또는 턴-오프에 대응되는 전압을 충전한다. 예를 들어, 제 12트랜지스터(M12)가 턴-온되는 경우 제 11커패시터(C11)는 제 12트랜지스터(M12)가 턴-온될 수 있는 전압을 충전하고, 제 12트랜지스터(M12)가 턴-오프되는 경우 제 11커패시터(C11)는 제 12트랜지스터(M12)가 턴-오프될 수 있는 전압을 충전한다.
제 13트랜지스터(M13)의 게이트전극은 제 11트랜지스터(M11)의 게이트전극에 접속되고, 제 1전극은 제 11트랜지스터(M11)의 제 2전극에 접속된다. 그리고, 제 13트랜지스터(M13)의 제 2전극은 제 12트랜지스터(M12)의 게이트전극에 접속된다. 이와 같은 제 13트랜지스터(M13)는 제 11트랜지스터(M11)와 동시에 턴-온 또는 턴-오프되면서 제 12트랜지스터(M12)의 게이트전극으로 공급되는 전압을 제어한다.
제 14트랜지스터(M14)의 게이트전극은 입력부(202)의 출력단에 접속되고, 제 1전극은 제 12트랜지스터(M12)의 게이트전극에 접속된다. 그리고, 제 14트랜지 스터(M14)의 제 2전극은 제 4전원(VSS)에 접속된다. 이와 같은 제 14트랜지스터(M14)는 입력부(202)의 출력단으로부터 공급되는 전압에 대응하여 턴-온 또는 턴-오프되면서 제 12트랜지스터(M12)의 게이트전극으로 공급되는 전압을 제어한다.
제 15트랜지스터(M15)의 게이트전극은 제 1입력단자(clk)에 접속되고, 제 1전극은 제 3입력단자(in)와 접속된다. 그리고, 제 15트랜지스터(M15)의 제 2전극은 제 11트랜지스터(M11)의 게이트전극에 접속된다. 이와 같은 제 15트랜지스터(M15)는 제 1입력단자(clk)에 입력되는 샘플링 펄스(sap)에 대응하여 턴-온 또는 턴-오프되면서 제 3입력단자(in)의 전압을 제 11트랜지스터(M11)의 게이트전극으로 공급한다.
제 14커패시터(C14)는 출려단자(out)와 제 4전원(VSS) 사이에 접속된다. 이와 같은 제 14커패시터(C14)는 출력단자(out)의 전압을 안정화하기 위하여 사용된다.
입력부(202)는 제 1입력단자(clk), 제 2입력단자(/clk) 및 제 3입력단자(in)로 공급되는 전압에 대응하여 출력부(204)로 하이레벨 또는 로우레벨의 전압을 공급한다.
이를 위하여, 제 3전원(VDD)과 제 3입력단자(in)와 접속되는 제 18트랜지스터(M18)와, 제 18트랜지스터(M18)와 출력부(204) 사이에 접속되는 제 16트랜지스터(M16)와, 제 18트랜지스터(M18)와 제 2입력단자(/clk) 사이에 접속되는 제 17트랜지스터(M17)를 구비한다.
제 16트랜지스터(M16)의 제 1전극은 출력부(204)의 입력단에 접속되고 제 2 전극은 제 1입력단자(clk)에 접속된다. 그리고, 제 16트랜지스터(M16)의 게이트전극은 제 18트랜지스터(M18)의 제 2전극 및 제 17트랜지스터(M17)의 제 1전극에 접속된다. 이와 같은 제 16트랜지스터(M16)는 제 3입력단자(in), 제 2입력단자(/clk) 또는 제 13커패시터(C13)에 저장된 전압에 대응하여 턴-온 또는 턴-오프된다.
제 13커패시터(C13)는 제 16트랜지스터(M16)의 제 1전극 및 게이트전극 사이에 접속된다. 이와 같은 제 13커패시터(C13)는 제 16트랜지스터(M16)가 턴-온 또는 턴-오프에 대응되는 전압을 충전한다. 예를 들어, 제 16트랜지스터(M16)가 턴-온되는 경우 제 13커패시터(C13)는 제 16트랜지스터(M16)가 턴-온될 수 있는 전압을 충전하고, 제 16트랜지스터(M16)가 턴-오프되는 경우 제 13커패시터(C13)는 제 16트랜지스터(M16)가 턴-오프될 수 있는 전압을 충전한다.
제 17트랜지스터(M17)의 게이트전극 및 제 2전극은 제 2입력단자(/clk)에 접속되고, 제 1전극은 제 18트랜지스터(M18)의 제 2전극에 접속된다. 이와 같은 제 17트랜지스터(M17)는 다이오드 형태로 접속되어 제 2입력단자(/clk)로 공급되는 차징 신호(CH)에 대응하여 턴-온 또는 턴-오프된다.
제 18트랜지스터(M18)의 게이트전극은 제 3입력단자(in)에 접속되고, 제 1전극은 제 3전원(VDD)에 접속된다. 그리고, 제 18트랜지스터(M18)의 제 2전극은 제 16트랜지스터(M16)의 게이트전극에 접속된다. 이와 같은 제 18트랜지스터(M18)는 제 3입력단자(in)로 공급되는 전압에 대응하여 턴-온 또는 턴-오프된다.
도 9는 도 8에 도시된 샘플링 래치 회로의 동작과정을 설명하기 위한 파형도이다.
단, 도 9에서 상기 제 1입력단자(clk)로 제 1클럭신호(CLK1)가 공급되고, 제 2입력단자(/clk)로 제 2클럭신호(CLK2)가 공급된다고 가정하기로 한다.
도 8 및 도 9를 결부하여 동작과정을 상세히 설명하면, 먼저 제 1기간(T1) 동안 제 1입력단자(clk)로 로우레벨의 전압, 제 2입력단자(/clk)로 하이레벨의 전압 및 제 3입력단자(in)로 하이레벨의 전압이 입력된다.
제 3입력단자(in) 및 제 2입력단자(/clk)로 하이레벨의 전압이 입력되면 제 17트랜지스터(M17) 및 제 18트랜지스터(M18)가 턴-오프된다. 이때, 제 16트랜지스터(M16)는 제 13트랜지스터(C13)에 기 저장된 전압에 의하여 턴-온된다. 그러면, 제 1입력단자(clk)로 입력된 로우레벨의 전압이 입력부(202)의 출력단으로 출력된다.
한편, 입력부(202)의 출력단으로 로우레벨의 전압이 출력되면 제 14트랜지스터(M14)가 턴-온된다. 또한, 제 1입력단자(clk)로 공급된 로우레벨의 전압에 대응하여 제 15트랜지스터(M15)가 턴-온된다. 제 15트랜지스터(M14)가 턴-온되면 제 3입력단자(in)로 공급된 하이레벨의 전압이 제 11트랜지스터(M11) 및 제 13트랜지스터(M13)의 게이트전극으로 공급된다. 이 경우, 제 11트랜지스터(M11) 및 제 13트랜지스터(M13)가 턴-오프되고, 이에 따라 제 12커패시터(C12)에는 턴-오프에 대응되는 전압이 충전된다.
그리고, 제 14트랜지스터(M14)가 턴-온되면 제 4전원(VSS)의 전압이 제 12 트랜지스터(M12)의 게이트전극으로 공급된다. 제 4전원(VSS)의 전압이 제 12트랜지스터(M12)의 게이트전극으로 공급되면 제 12트랜지스터(M12)가 턴-온되고, 이에 따라 제 11커패시터(C11)에는 턴-온에 대응되는 전압이 충전된다. 한편, 제 12트랜지스터(M12)가 턴-온되면 제 1기간(T1) 동안 출력단자(out)로는 로우레벨의 전압이 출력된다.
제 2기간(T2) 동안 제 1입력단자(clk)로 하이레벨의 전압, 제 2입력단자(/clk)로 로우레벨의 전압 및 제 3입력단자(in)로 로우레벨의 전압이 입력된다.
제 2입력단자(/clk)로 로우레벨의 전압이 입력되면 제 17트랜지스터(M17)가 턴-온된다. 그리고, 제 3입력단자(in)로 로우레벨의 전압이 입력되면 제 18트랜지스터(M18)가 턴-온된다. 이 경우, 제 16트랜지스터(M16)가 턴-온되어 제 1입력단자(clk)로 입력된 하이레벨의 전압이 입력부(202)의 출력단으로 출력된다. 이때, 제 13커패시터(C13)는 제 16트랜지스터(M16)의 턴-온 상태에 대응되는 전압을 충전한다.
한편, 입력부(202)의 출력단으로 하이레벨의 전압이 출력되면 제 14트랜지스터(M14)가 턴-오프된다. 그리고, 제 1입력단자(clk)로 공급된 하이레벨의 전압에 대응되어 제 15트랜지스터(M15)가 턴-오프된다.
제 15트랜지스터(M15)가 턴-오프되면 제 12커패시터(C12)에 저장된 턴-오프 전압에 대응되어 제 11트랜지스터(M11) 및 제 13트랜지스터(M13)가 턴-오프된다. 그리고, 제 14트랜지스터(M14)가 턴-오프되면 제 11커패시터(C11)에 저장된 턴-온 전압에 대응되어 제 12트랜지스터(M12)가 턴-온된다. 그러면, 출력단자(out)로 로우레벨의 전압이 출력된다. 즉, 제 2기간(T2) 동안에는 이전상태(즉, 제 1기간(T1))의 전압을 유지한다.
제 3기간(T3) 동안 제 1입력단자(clk)로 로우레벨의 전압, 제 2입력단자(/clk)로 하이레벨의 전압 및 제 3입력단자(in)로 로우레벨의 전압이 입력된다.
제 2입력단자(/clk)로 하이레벨의 전압이 입력되면 제 17트랜지스터(M17)가 턴-오프된다. 그리고, 제 3입력단자(in)로 로우레벨의 전압이 입력되면 제 18트랜지스터(M18)가 턴-온된다. 그러면, 제 16트랜지스터(M16)의 게이트전압이 제 3전원(VDD)의 전압으로 상승된다. 제 16트랜지스터(M16)의 게이트전압이 제 3전원(VDD)의 전압으로 상승되면 제 16트랜지스터(M16)의 제 1전극의 전압은 제 3전원(VDD)의 전압 이하로 하강되지 못하고, 이에 따라 제 14트랜지스터(M14)가 턴-오프된다.
한편, 제 1입력단자(clk)로 공급된 로우레벨의 전압에 대응되어 제 15트랜지스터(M15)가 턴-온된다. 제 15트랜지스터(M15)가 턴-온되면 제 3입력단자(in)로 입력된 로우레벨의 전압이 제 11트랜지스터(M11) 및 제 13트랜지스터(M13)의 게이트전극으로 공급된다. 그러면, 제 11트랜지스터(M11) 및 제 13트랜지스터(M13)가 턴-온된다. 이 경우, 제 12커패시터(C12)에는 제 11트랜지스터(M11)의 턴-온에 대응되는 전압이 충전된다.
제 11트랜지스터(M11)가 턴-온되면 제 3전원(VDD)의 전압이 출력단자(out)로 공급된다. 즉, 출력단자(out)로는 하이레벨의 전압이 출력된다. 그리고, 제 13트랜지스터(M13)가 턴-온되면 제 12트랜지스터(M12)의 게이트전극으로 제 3전 원(VDD)이 공급되어 제 12트랜지스터(M12)가 턴-오프된다. 이 경우, 제 11커패시터(C11)에는 턴-오프에 대응되는 전압이 저장된다.
제 4기간(T4) 동안 제 1입력단자(clk)로 하이레벨의 전압, 제 2입력단자(/clk)로 로우레벨의 전압 및 제 3입력단자(in)로 하이레벨의 전압이 입력된다.
제 2입력단자(/clk)로 로우레벨의 전압이 입력되면 제 17트랜지스터(M17)가 턴-온된다. 그리고, 제 3입력단(in)로 하이레벨의 전압이 입력되면 제 18트랜지스터(M18)가 턴-오프된다. 그러면, 제 2입력단자(/clk)로 입력된 로우레벨의 전압이 제 16트랜지스터(M16)로 공급되어 제 16트랜지스터(M16)가 턴-온된다. 제 16트랜지스터(M16)가 턴-온되면 제 1입력단자(clk)로 공급된 하이레벨의 전압이 제 14트랜지스터(M14)로 공급되어 제 14트랜지스터(M14)가 턴-오프된다.
한편, 제 1입력단자(clk)로 공급된 하이레벨의 전압에 대응되어 제 15트랜지스터(M15)가 턴-오프된다. 제 15트랜지스터(M15)가 턴-오프되면 제 12커패시터(C12)에 저장된 전압에 의하여 제 11트랜지스터(M11) 및 제 13트랜지스터(M13)가 턴-온된다. 그리고, 제 14트랜지스터(M14)가 턴-오프되면 제 11커패시터(C11)에 저장된 전압에 대응하여 제 12트랜지스터(M12)가 턴-오프된다. 즉, 제 4기간(T4) 동안에는 제 3기간(T3)의 출력과 동일한 하이레벨의 전압을 출력한다.
이와 같은 본 발명의 실시예에 의한 샘플링 래치 회로(SAL)의 동작과정을 정리해보면, 제 1입력단자(clk)로 로우레벨의 전압이 입력되면 제 3입력단자(in)의 전압과 반대 레벨의 전압을 출력하고, 제 1입력단자(clk)로 하이레벨의 전압이 입력되면 이전 기간의 출력을 유지한다.
즉, 도 5 및 도 6을 참조할 경우, 도 8에 도시된 본 발명의 실시예에 의한 샘플링 래치(SAL)는 제 1입력단자(clk)로 입력되는 샘플링 펄스(Sap)가 로우 레벨로 입력되고, 제 2입력단자(/clk)로 입력되는 차징 신호(CH)가 하이 레벨로 입력될 때, 상기 제 3입력단자(in)로 입력되는 반전 데이터(/Data)가 다시 재 반전되어 온전한 데이터(Data)를 출력하게 되고, 입력단자(clk)로 입력되는 샘플링 펄스(Sap)가 하이 레벨로 입력되면 상기 재 반전된 온전한 데이터(Data)의 출력이 유지된다.
결과적으로 상기 샘플링 래치들(SAL1 내지 SALm)은 입력받은 반전 데이터(/Data)의 극성에 대응하여 이를 재 반전시켜 온전한 데이터(Data)를 홀딩 래치로 공급하게 되는 것이다.
도 10는 도 5에 도시된 샘플링 래치의 제 2실시예를 나타내는 회로도이다.
도 10를 설명할 때 도 8과 동일한 부분에 대해서 상세한 설명은 생략하기로 한다.
도 10를 참조하면, 본 발명의 제 2실시예에 의한 샘플링 래치 회로의 제 18트랜지스터(M18)의 제 1전극이 제 2입력단자(/clk)에 접속된다. 다시 말하여, 도 8의 본 발명의 제 1실시예에서는 제 18트랜지스터(M18)의 제 1전극이 제 3전원(VDD)에 접속되지만, 제 2실시예에서는 제 2입력단자(/clk)에 접속된다.
도 8 및 도 10을 결부하여 동작과정을 간략히 설명하면, 먼저 제 1기간(T1) 동안 제 3입력단자(in)로 공급되는 하이레벨의 전압에 의하여 제 18트랜지스터(M18)가 턴-오프된다.
그리고, 제 2기간(T2) 동안 제 3입력단자(in)로 공급되는 로우레벨의 전압에 의하여 제 18트랜지스터(M18)가 턴-온된다. 그리고, 제 2기간(T2) 동안 제 2입력단자(/clk)로 로우레벨의 전압이 공급되어 제 17트랜지스터(M17)가 턴-온된다. 그러면, 제 17트랜지스터(M17) 및 제 18트랜지스터(M18)의 턴-온에 의하여 제 16트랜지스터(M16)의 게이트전극으로 로우레벨의 전압이 공급된다. 이 경우, 제 16트랜지스터(M16)가 턴-온되어 하이레벨의 전압이 입력부(202)의 출력단으로 공급된다.
한편, 본 발명의 제 2실시예에서는 제 2기간(T2) 동안 제 17트랜지스터(M17) 및 제 18트랜지스터(M18)가 동시에 턴-온되는 경우에도 제 2입력단자(/clk)로부터의 전압을 공급받기 때문에 소비전력의 소모가 감소된다. 다시 말하여, 도 13에 도시된 본 발명의 제 1실시예에서는 제 17트랜지스터(M17) 및 제 18트랜지스터(M18)가 동시에 턴-온되는 경우에 제 3전원(VDD)과 제 2입력단자(/clk)가 접속되기 때문에 높은 소비전력이 소모되었다. 하지만, 본 발명의 제 2실시예에서는 제 3전원(VDD)이 생략되기 때문에 소비전력의 소모를 감소킬 수 있다.
제 3기간(T3) 동안에는 제 2입력단자(in)로 로우레벨의 전압이 입력되기 때문에 제 18트랜지스터(M18)가 턴-온된다. 제 18트랜지스터(M18)가 턴-온되면 하이레벨의 전압이 제 16트랜지스터(M16)의 게이트전극으로 공급된다. 그러면, 제 16트랜지스터(M16)의 제 1전극의 전압이 하이레벨 이하로 하강되지 않기 때문에 제 14트랜지스터(M14)가 턴-오프된다.
제 4기간(T4) 동안에는 제 3입력단자(in)로 하이레벨의 전압이 입력되어 제 18트랜지스터가 턴-오프된다.
상술한 바와 같이 본 발명의 제 2실시예에 의한 샘플리ㅇ 래치 회로는 도 13에 도시된 본 발명의 제 1실시예에 의한 샘플링 래치 회로와 동일하게 구동된다. 다만, 본 발명의 제 2실시예에 의한 샘플링 래치 회로에서는 제 17트랜지스터(M17) 및 제 18트랜지스터(M18)가 동시에 턴-온되는 경우 소비전력의 소모를 감소시킬 수 있는 추가적인 장점이 있다.
도 11은 도 5에 도시된 샘플링 래치의 제 3실시예를 나타내는 회로도이다.
도 11을 설명할 때 도 10와 동일한 부분에 대해서 상세한 설명은 생략하기로 한다.
도 11을 참조하면, 본 발명의 제 3실시예에 의한 샘플링 래치 회로의 제 14트랜지스터(M14)의 제 2전극은 제 1입력단자(clk)에 접속된다.
도 8 및 도 11을 결부하여 동작과정을 간략히 설명하면, 먼저 제 1기간(T1) 동안에는 입력부(202)로부터 로우레벨의 전압이 공급되어 제 14트랜지스터(M14)가 턴-온된다. 이때, 제 1클럭단자(/clk)로는 로우레벨의 전압이 공급되기 때문에 제 12트랜지스터(M12)의 게이트전극으로 로우레벨의 전압이 공급되어 제 12트랜지스터(M12)가 턴-온된다. 제 2기간(T2), 제 3기간(T2) 및 제 4기간(T2) 동안에는 입력부(202)로부터 하이레벨의 전압이 공급되어 제 14트랜지스터(M14)가 턴-오프된다.
즉, 본 발명의 제 3실시예에 의한 샘플링 래치 회로는 도 8에 도시된 본 발 명의 제 1실시예에 의한 홀딩 래치 회로와 동일하게 구동된다.
도 12는 도 8에 도시된 샘플링 래치의 제 4실시예를 나타내는 회로도이다. 도 12을 설명할 때 도 11과 동일한 부분에 대해서 상세한 설명은 생략하기로 한다.
도 12을 참조하면, 본 발명의 제 4실시예에 의한 샘플링 래치 회로의 제 17트랜지스터(M17)의 제 2전극은 제 4전원(VSS)과 접속된다. 이와 같이 제 17트랜지스터(M17)의 제 2전극이 제 4전원(VSS)과 접속되더라도 동작은 앞서 설명한 제 1실시예와 동일하다.
도 13는 도 5에 도시된 홀딩 래치를 나타내는 회로도이다.
도 13을 참조하면, 도 13에 도시된 홀딩 래치들(HOL1 내지 HOLm) 각각은 도 7에 도시된 쉬프트 레지스터(S/R)와 동일한 회로로 형성된다. 다만, 홀딩 래치들(HOL1 내지 HOLm)은 제 1입력단자(clk)로 제 2인에이블 신호(EN2)를 입력받고, 제 2입력단자(/clk)로 제 1인에이블 신호(EN1)를 입력받는다.
도 6의 파형도와 결부하여 동작과정을 설명하면, 먼저 샘플링 래치들(SAL1 내지 SALm)로 데이터(Data)의 입력이 완료된 후 제 1인에이블 신호(EN1)가 로우레벨로 설정되고 제 2인에이블 신호(EN2)가 하이레벨로 설정된다. 그러면, 홀딩 래치들(HOL1 내지 HOLm) 각각은 샘플링 래치들(SAL1 내지 SALm) 각각에 포함된 데이터(Data)를 입력받는다. 여기서, 홀딩 래치들(HOL1 내지 HOLm)로 입력된 데이터(Data)들은 홀딩 래치들(HOL1 내지 HOLm) 각각에 포함되는 커패시터(C1)에 저장 된다.
이후, 제 1인에이블 신호(EN1)가 하이레벨로 설정되고, 제 2인에이블 신호(EN2)가 로우레벨로 설정된다. 그러면, 홀딩 래치들(HOL1 내지 HOlm) 각각은 자신에게 저장된 데이터(Data)에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들(D1 내지 Dm) 각각으로 공급한다.
상술한 쉬프트 레지스터들(S/R), 샘플링 래치들(SAL) 및 홀딩 래치들(HOL)의 동작과정을 참조하여 도 6의 파형을 설명하면 아래와 같이 설명하기로 한다.
먼저, 기수번째 쉬프트 레지스터들(S/R1, S/R3,...)은 제 2클럭신호(CLK2)의 로우레벨 기간에 스타트펄스(SP) 또는 이전단 샘플링펄스(sap)에 대응되는 전압을 충전한다. 그리고, 제 2클럭신호(CLK2)의 하이레벨 기간에 충전된 스타트펄스(SP) 또는 이전단 샘플링펄스(sap)에 대응하여 로우레벨 전압을 출력한다. 그리고, 우수번째 쉬프트 레지스터들(S/R2, S/R4,...)은 제 1클럭신호(CLK1)의 로우레벨 기간에 이전단 샘플링펄스(sap)에 대응되는 전압을 충전한다. 그리고, 제 1클럭신호(CLK1)의 하이레벨 기간에 충전된 샘플링펄스(sap)에 대응하여 로우레벨의 전압을 출력한다. 따라서, 쉬프트 레지스터들(S/R1 내지 S/Rm)은 도 6에 도시된 바와 같이 샘플링펄스(sap1 내지 sapm)를 순차적으로 생성하게 된다.
단, 앞서 설명한 바와 같이 상기 제 1, 2클럭신호(CLK1,CLK2)가 모두 하이 레벨일 경우에는 이전에 제 1클럭신호(CLK1)가 로우 레벨, 제 2클럭신호(CLK2)가 하이 레벨로 제공된 경우에는 이전 출력을 유지하고, 반대로 제 1클럭신호(CLK1)가 하이 레벨, 제 2클럭신호(CLK2)가 로우 레벨로 제공된 경우에는 출력이 하이 레벨이 되므로, 제 1, 2클럭신호(CLK1,CLK2)의 하이 레벨이 오버랩된 만큼 인접한 쉬프트 레지스터(S/R)의 출력 펄스 사이에 간격이 발생한다.
또한, 샘플링 래치들(SAL1 내지 SALm) 각각은 차징 신호가 하이 레벨로 제공되고, 자신에게 샘플링펄스(sap1 내지 sapm 중 어느하나)가 공급될 때(로우레벨 기간) 반전된 데이터(/Data)를 입력받고 이를 재 반전하여 온전한 데이터(Data)를 충전하며, 샘플링 래치들(SAL1 내지 SALm) 각각은 샘플링펄스(sap1 내지 sapm 중 어느 하나)의 공급이 중단(하이레벨 기간)될 때, 즉, 상기 충전된 데이터(Data)에 대응하는 전압을 출력한다.
이에 홀딩 래치들(HOL1 내지 HOLm) 각각은 제 1인에이블 신호(EN1)가 로우레벨로 설정되고, 제 2인에이블 신호(EN2)가 하이레벨로 설정될 때 샘플링 래치들(SAL1 내지 SALm 중 어느 하나)로부터 출력된 데이터(Data)를 입력받는다. 그리고, 홀딩 래치들(HOL1 내지 HOLm) 각각은 제 1인에이블 신호(EN1)가 하이레벨로 설정되고, 제 2인에이블 신호(EN2)가 로우레벨로 설정될 때 자신에게 저장된 데이터(Data)에 대응하여 하이레벨 또는 로우레벨의 전압을 데이터선들(D1 내지 Dm)로 출력한다. 여기서, 데이터선들(D1 내지 Dm)로 공급된 하이레벨 또는 로우레벨의 전압이 제 1데이터신호 또는 제 2데이터신호로써 화소들(40)로 공급된다.
즉, 본 발명에서는 상술한 바와 같이 PMOS 트랜지스터들만을 이용하여 데이터 구동부(20)를 구현할 수 있다. 이와 같이 데이터 구동부(20)를 구현하게 되면 패널에 실장될 수 있고, 이에 따라 제조비용을 절감할 수 있다. 그리고, 본 발명 의 데이터 구동부(20)는 데이터(Data)에 대응하여 제 1데이터신호 또는 제 2데이터신호를 출력하기 때문에 디지털 구동시에 적용 가능하다.
도 14은 도 1에 도시된 데이터 구동부의 다른 실시예를 나타내는 도면이고, 도 15는 도 14에 도시된 데이터 구동부의 구동방법을 나타내는 파형도이다.
도 14 및 도 15를 참조하면, 이는 앞서 도 5 내지 도 13을 통해 설명한 데이터 구동부와 비교할 때, 샘플링 래치에 입력되는 데이터의 각 비트가 반전되지 않은 온전한 데이터(Data)가 입력되고, 홀딩 래치의 회로 구성이 앞서 도 13에 도시된 회로와 달리 앞서 도 8에 도시된 회로 즉, 홀딩 래치 회로와 동일하게 구성된다는 점에서 그 차이가 있으며, 나머지 구성 및 동작은 도 5 내지 도 13을 통해 설명한 실시예와 동일하다. 따라서, 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며 그 상세한 설명은 생략토록 한다.
즉, 이 또한 m개의 쉬프트 레지스터(S/R1 내지 S/Rm)를 구비하는 쉬프트 레지스터부(100)와, m개의 샘플링 래치(SAL1 내지 SALm)를 구비하는 샘플링 래치부(300), 및 m개의 홀딩 래치(HOL1 내지 HOLm)를 구비하는 홀딩 래치부(500)로 구성된다.
또한, 상기 쉬프트 레지스터(S/R1 내지 S/Rm)들 중 기수번째 쉬프트 레지스터(S/R1, S/R3, ...)는 제 1입력단자(clk)로 제 1클럭신호(CLK1)를 입력받고, 제 2입력단자(/clk)로 제 2클럭신호(CLK2)를 입력받는다. 쉬프트 레지스터(S/R1 내지 S/Rm)들 중 우수번째 쉬프트 레지스터(S/R2, ..., S/Rm)는 제 1입력단자(clk)로 제 2클럭신호(CLK2)를 입력받고, 제 2입력단자(/clk)로 제 1클럭신호(CLK1)를 입력받는다. 여기서, 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)는 180도의 위상차를 갖으며, 단, 상기 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)가 하이 레벨에서 소정부분 오버랩되어 제공됨을 특징으로 한다.
이에 상기 쉬프트 레지스터(S/R1 내지 S/Rm)들은 스타트펄스(SP) 또는 이전단의 샘플링펄스(sap)를 공급받아 도 15과 같이 샘플링펄스(sap)를 순차적으로 생성한다.
또한, 샘플링 래치들(SAL1 내지 SALm)은 제 1입력단자(clk)로 샘플링 펄스(sap)를 입력받고, 제 2입력단자(/clk)로 차징 신호(CH)를 입력받는다. 샘플링펄스(sap) 및 차징 신호(CH)를 공급받은 샘플링 래치들(SAL1 내지 SALm)은 데이터(Data)를 입력받아 이를 반전하여 반전 데이터(/Data)를 샘플링 래치로 출력한다. 다시 말하여, 제 1샘플링 래치(SAL1)는 제 1샘플링펄스(sap1) 및 차징 신호(CH)가 공급될 때 데이터(Data[1])를 입력받아 이를 반전하여 반전 데이터(/Data[1])를 제 1홀딩 래치(HOL1)로 출력한다. 그리고, 제 2샘플링 래치(SAL2)는 제 2샘플링펄스(sap2) 및 차징 신호(CH)가 공급될 때 데이터(Data[2])를 입력받아 이를 반전하여 반전 데이터(/Data[2])를 제 2홀딩 래치(HOL2)로 출력한다. 한편, 샘플링 래치들(SAL1 내지 SALm) 각각에는 하이 또는 로우의 상태를 가지는 1비트의 데이터(Data)가 저장된다.
여기서, 상기 차징 신호(CH)는 도 15에 도시된 바와 같이 상기 데이터(Data)가 입력되는 기간 동안 하이 레벨로 제공됨을 특징으로 한다.
또한, 홀딩 래치들(HOL1 내지 HOLm)은 앞서 설명한 샘플링 래치와 동일한 회로로 구성되며, 이에 제 1입력단자(clk)로 제 1인에이블 신호(EN1)를 입력받고, 제 2입력단자(/clk)로 제 2인에이블 신호(EN2)를 입력받는다. 제 1인에이블 신호(EN1) 및 제 2인에이블 신호(EN2)를 입력받은 홀딩 래치들(HOL1 내지 HOLm)은 샘플링 래치들(SAL1 내지 SALm)로부터 출력되는 반전 데이터(/Data)를 입력받는다. 그리고, 홀딩 래치들(HOL1 내지 HOLm)은 입력받은 상기 반전 데이터(/Data)의 극성에 대응하여 이를 재 반전시켜 제 1데이터신호 또는 제 2데이터신호를 데이터선들(D1 내지 Dm)로 공급한다. 여기서, 제 1홀딩 래치(HOL1)는 제 1샘플링 래치(SAL1)의 반전 데이터(/Data[1])를 공급받고, 제 2홀딩 래치(HOL2)는 제 2샘플링 래치(SAL2)의 반전 데이터(/Data[2])를 공급받는다.
본 발명의 제 2실시예의 경우 상기 홀딩 래치들(HOL1 내지 HOLm)의 회로 구성이 상기 샘플링 래치들의 구성과 동일하다는 점에 그 특징이 있으며, 동작 및 구성은 앞서 설명한 바와 같으므로 상세한 설명은 생략토록 한다.
도 16은 본 발명의 또 다른 실시예에 의한 데이터 구동부를 나타내는 도면이다.
도 16에서는 외부로부터 적색 데이터(R Data), 녹색 데이터(G Data) 및 청색 데이터(B Data)가 동시에 입력되는 경우를 나타낸다.
다시 말하여, 앞서 도 5 및 도 14에 도시된 실시예는 적색 데이터(R Data), 녹색 데이터(G Data) 및 청색 데이터(B Data)가 순차적으로 입력되는 경우이고, 도 16에 도시된 실시예는 상기 적, 녹, 청 데이터가 동시에 입력되는 경우를 나타낸다.
이를 위해 도 16에 도시된 바와 같이, 쉬프트 레지스터부(100)는 i(i는 자연수)개의 쉬프트 레지스터(S/R1 내지 S/Ri)를 구비하고, 샘플링 래치부(300)는 3i개의 샘플링 래치(SAL)를 구비하고, 홀딩 래치부(600)는 3i개의 홀딩 래치(HOL)를 구비한다.
단, 상기 홀딩 래치부(600)를 구성하는 회로는 앞서 도 13과 같은 회로로 구성될 수도 있고, 도 8에 도시된 샘플링 래치와 동일한 회로로 구성될 수도 있다.
도 16에 도시된 실시예에서는 청색(B Data) 데이터를 입력받는 홀딩 래치(500)는 앞서 도 8에 도시된 샘플링 래치와 동일한 회로로 구성되고, 녹색(G Data) 및 적색 데이터(R Data)를 입력받는 홀딩 래치(400)는 도 13에 도시된 회로로 구성된다. 단, 이는 하나의 실시예로서 본 발명의 실시예가 반드시 이에 한정되지 않는다.
이에 상기 청색 데이터는 입력 될 때 반전되지 않은 온전한 데이터(B data)로 입력되어야 하며 상기 적색, 녹색 데이터는 반전된 데이터(/R, /G Data)로 입력된다.
쉬프트 레지스터(S/R1 내지 S/Ri)들 중 기수번째 쉬프트 레지스터(S/R1, S/R3, ...)는 제 1입력단자(clk)로 제 1클럭신호(CLK1)를 입력받고, 제 2입력단자(/clk)로 제 2클럭신호(CLK2)를 입력받는다. 쉬프트 레지스터(S/R1 내지 S/Ri)들 중 우수번째 쉬프트 레지스터(S/R2, S/R4, ...)는 제 1입력단자(clk)로 제 2클 럭신호(CLK2)를 입력받고, 제 2입력단자(/clk)로 제 1클럭신호(CLK1)를 입력받는다.
이와 같은 쉬프트 레지스터들(S/R1 내지 S/Ri) 중 제 1쉬프트 레지스터(S/R1)는 제 1클럭신호(CLK1), 제 2클럭신호(CLK2) 및 스타트펄스(SP)를 공급받아 제 1샘플링펄스(sap1)를 생성한다. 그리고, 제 2쉬프트 레지스터(S/R2)는 제 1클럭신호(CLK1), 제 2클럭신호(CLK2) 및 제 1샘플링펄스(sap1)를 공급받아 제 2샘플링펄스(sap2)를 생성한다. 이와 같은 과정을 거치면서 쉬프트 레지스터(S/R1 내지 S/Ri)들은 샘플링펄스(spa1 내지 sapi)를 순차적으로 생성하여 샘플링 래치들(SAL)로 공급한다. 한편, 쉬프트 레지스터들(S/R1 내지 S/Ri) 각각의 구성은 도 7과 동일하므로 상세한 설명은 생략하기로 한다.
샘플링 래치들(SAL)은 제 1입력단자(clk)로 샘플링펄스(sap)를 공급받고, 제 2입력단자(/clk)로 차징 신호(CH)를 입력받는다. 샘플링펄스(sap) 및 차징 신호(CH)를 공급받은 샘플링 래치들(SAL)은 데이터(Data) 또는 반전된 데이터(/Data)를 입력받아 이를 재 반전하여 홀딩 래치들로 출력한다. 여기서, 샘플링 래치들(SAL)은 반전된 적색 데이터(/R Data)를 공급받는 적색 샘플링 래치들(SAL1(R) 내지 SALi(R)), 반전된 녹색 데이터(/G Data)를 공급받는 녹색 샘플링 래치들(SAL1(G) 내지 SALi(G)) 및 청색 데이터(B Data)를 공급받는 청색 샘플링 래치들(SAL1(B) 내지 SALi(B))를 구비한다.
적색 샘플링 래치들(SAL1(R) 내지 SALi(R))은 샘플링 펄스(sap) 및 차징 신호(CH)가 공급될 때 반전된 적색 데이터(/R Data)를 공급받아 이를 재 반전하여 적 색 데이터(R Data)를 홀딩 래치로 출력하며, 녹색 샘플링 래치들(SAL1(G) 내지 SALi(G))은 샘플링 펄스(sap) 및 차징 신호(CH)가 공급될 때 반전된 녹색 데이터(/G Data)를 공급받아 이를 재 반전하여 녹색 데이터(G Data)를 홀딩 래치로 출력한다. 또한, 청색 샘플링 래치들(SAL1(B) 내지 SALi(B))은 샘플링 펄스(sap) 및 차징 신호(CH)가 공급될 때 청색 데이터(B Data)를 공급받아 이를 반전하여 반전된 청색 데이터(/B Data)를 홀딩 래치로 출력한다.
여기서, 적색 샘플링 래치(SAL(R)), 녹색 샘플링 래치(SAL(G)) 및 청색 샘플링 래치(SAL(B)) 각각이 하나의 그룹을 이루게 되며, 이 그룹에 포함되는 각각의 적색 샘플링 래치(SAL(R)), 녹색 샘플링 래치(SAL(G)) 및 청색 샘플링 래치(SAL(B))는 동일한 샘플링펄스(sap) 및 차징 신호(CH)를 공급받는다. 따라서, 동일한 그룹에 포함되는 적색 샘플링 래치(SAL(R)), 녹색 샘플링 래치(SAL(G)) 및 청색 샘플링 래치(SAL(B))는 동시에 데이터(/R Data, /G Data, B Data)를 공급받는다. 한편, 샘플링 래치들(SAL)에 포함되는 샘플링 래치들(SAL)의 수는 쉬프트 레지스터(S/R)의 수보다 3배 많도록 설정된다. 여기서, 샘플링 래치들(SAL) 각각의 구성은 도 8과 동일하므로 상세한 설명은 생략하기로 한다.
한편 홀딩 래치들(HOL)은 적색 데이터(R Data)를 공급받는 적색 홀딩 래치들(HOL1(R) 내지 HOLi(R)), 녹색 데이터(G Data)를 공급받는 녹색 홀딩 래치들(HOL1(G) 내지 HOLi(G)) 및 반전된 청색 데이터(/B Data)를 공급받는 청색 홀딩 래치들(HOL1(B) 내지 HOLi(B))를 구비한다.
즉, 적색 홀딩 래치들(HOL1(R) 내지 HOLi(R))은 적색 샘플링 래치 들(SAL1(R) 내지 SALi(R))로부터 적색 데이터(R Data)를 공급받고, 녹색 홀딩 래치들(HOL1(G) 내지 HOLi(G))은 녹색 샘플링 래치들(SAL1(G) 내지 SALi(G))로부터 녹색 데이터(G Data)를 공급받으며, 청색 홀딩 래치들(HOL1(B) 내지 HOLi(B))은 청색 샘플링 래치들(SAL1(G) 내지 SALi(G))로부터 반전된 청색 데이터(/B Data)를 공급받는다. 이를 위하여, 홀딩 래치들(HOL)의 수는 샘플링 래치들(SAL)의 수와 동일하게 설정된다.
단, 상기 적색 및 녹색 홀딩 래치들(HOL)은 제 1입력단자(clk)로 제 2인에이블 신호(EN2)를 입력받고, 제 2입력단자(/clk)로 제 1인에이블 신호(EN1)를 입력받으며, 청색 홀딩 래치들은 제 1입력단자(clk)로 제 1인에이블 신호(EN1)를 입력받고, 제 2입력단자(/clk)로 제 2인에이블 신호(EN2)를 입력받는다.
이에 상기 제 1인에이블 신호(EN1) 및 제 2인에이블 신호(EN2)를 입력받은 홀딩 래치들(HOL)은 샘플링 래치들(SAL)에 저장된 데이터들(R Data, G Data, /B Data)을 입력받으며, 상기 홀딩 래치들(HOL)은 저장된 데이터(R Data, G Data, /B Data)의 극성에 대응하여 각각 적, 녹, 청색 데이터(R Data, G Data, B Data)를 제 1데이터신호 또는 제 2데이터신호로서 데이터 라인에 공급한다.
단, 적색 및 녹색 홀딩 래치들(HOL) 각각의 구성은 도 13과 동일하고, 청색 홀딩 래치들의 구성은 앞서 설명한 샘플링 래치와 동일하므로 상세한 설명은 생략하기로 한다.
상기 발명의 상세한 설명과 도면은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구 범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
따라서, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 보호 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여 져야만 할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 데이터 구동부 및 이를 이용한 유기 전계발광 표시장치에 의하면 데이터 구동부에 포함되는 쉬프트 레지스터들, 샘플링 래치들, 홀딩 래치들을 PMOS 트랜지스터들로만 구성하기 때문에 패널에 실장 가능하고, 이에 따라 제조비용을 절감할 수 있는 장점이 있다. 또한, 본 발명에서는 데이터신호로써 제 1데이터신호 또는 제 2데이터신호를 공급하기 때문에 디지털 구동의 유기 전계발광 표시장치에 적용 가능하다.

Claims (30)

  1. 제 1클럭신호, 제 2클럭신호 및 스타트펄스를 공급받아 순차적으로 샘플링 펄스를 생성하기 위한 쉬프트 레지스터부와;
    반전된 데이터를 입력받고, 상기 샘플링펄스 및 차징 신호에 대응하여 상기 입력받은 반전 데이터를 재 반전하여 출력하는 샘플링 래치부와;
    제 1인에이블 신호 및 제 2인에이블 신호에 대응하여 상기 샘플링 래치부로부터 출력된 데이터들을 공급받고, 공급받은 데이터들에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들로 공급하기 위한 홀딩 래치부를 구비하는 것을 특징으로 하는 데이터 구동부.
  2. 제 1항에 있어서,
    상기 차징 신호는 상기 데이터가 입력되는 기간 동안 하이 레벨로 제공됨을 특징으로 하는 데이터 구동부.
  3. 제 1항에 있어서,
    상기 쉬프트 레지스터부는 상기 샘플링 펄스를 순차적으로 생성하기 위하여 i(i는 자연수)개의 쉬프트 레지스터를 구비하는 것을 특징으로 하는 데이터 구동부.
  4. 제 1항에 있어서,
    상기 샘플링 래치부는 i개의 샘플링래치를 구비하고, 상기 홀딩 래치부는 i개의 홀딩래치를 구비하는 것을 특징으로 하는 데이터 구동부.
  5. 제 1항에 있어서
    상기 제 1클럭신호 및 제 2클럭신호는 위상이 반대인 것을 특징으로 하는 데이터 구동부.
  6. 제 5항에 있어서
    상기 제 1클럭신호 및 제 2클럭신호가 하이 레벨에서 소정부분 오버랩됨을 특징으로 하는 데이터 구동부.
  7. 제 1항에 있어서,
    상기 쉬프트 레지스터 또는 홀딩래치 각각은
    제 2입력단자에 게이트전극이 접속되고 제 1노드에 제 2전극이 접속되며, 제 1전극이 외부 입력단자와 접속되는 제 1트랜지스터와;
    게이트전극이 상기 제 1노드에 접속되고 제 1전극이 제 1입력단자에 접속되며, 제 2전극이 출력단자에 접속되는 제 2트랜지스터와;
    게이트전극이 상기 제 2입력단자에 접속되고 제 2노드에 제 1전극이 접속되며, 제 1전극이 제 4전원과 접속되는 제 3트랜지스터와;
    게이트전극이 상기 제 1노드에 접속되고 제 1전극이 상기 제 2입력단자에 접속되며, 제 2전극이 상기 제 2노드에 접속되는 제 4트랜지스터와;
    게이트전극이 상기 제 2노드에 접속되고 제 1전극이 제 3전원이 접속되며, 제 2전극이 상기 출력단자에 접속되는 제 5트랜지스터와;
    상기 제 2트랜지스터의 게이트전극과 상기 제 2전극 사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 데이터 구동부.
  8. 제 7항에 있어서,
    상기 제 1트랜지스터 내지 제 5트랜지스터는 PMOS로 형성되는 것을 특징으로 하는 데이터 구동부.
  9. 제 7항에 있어서,
    상기 제 3전원은 상기 제 4전원 보다 높은 전압값으로 설정되는 것을 특징으로 하는 데이터 구동부.
  10. 제 7항에 있어서,
    상기 쉬프트 레지스터들 중 기수번째 쉬프트 레지스터들의 제 1입력단자로는 상기 제 1클럭신호가 공급되고, 제 2입력단자로는 제 2클럭신호가 공급되는 것을 특징으로 하는 데이터 구동부.
  11. 제 7항에 있어서,
    상기 쉬프트 레지스터들 중 우수번째 쉬프트 레지스터들의 제 1입력단자로는 상기 제 2클럭신호가 공급되고, 제 2입력단자로는 제 1클럭신호가 공급되는 것을 특징으로 하는 데이터 구동부.
  12. 제 7항에 있어서,
    상기 쉬프트 레지스터들은 상기 제 2입력단자로 로우레벨의 전압이 공급될 때 상기 커패시터에 상기 외부 입력단자로부터 공급되는 전압에 대응되는 전압을 충전하고, 상기 제 2입력단자로 하이레벨의 전압이 공급될 때 상기 커패시터에 저장 전압에 대응되는 전압을 상기 출력단자로 공급하는 것을 특징으로 하는 데이터 구동부
  13. 제 7항에 있어서,
    상기 홀딩 래치들은 상기 제 2입력단자로 제 1인에이블 신호를 공급받고, 상기 제 1입력단자로 상기 제 2인에이블 신호를 공급받는 것을 특징으로 하는 데이터 구동부.
  14. 제 13항에 있어서,
    상기 제 1인에이블 신호 및 제 2인에이블 신호는 위상이 반대인 것을 특징으로 하는 데이터 구동부.
  15. 제 13항에 있어서,
    상기 홀딩 래치들은 상기 제 1인에이블 신호가 로우레벨로 설정될 때 상기 샘플링 래치들로부터 데이터를 입력받고, 상기 제 1인에이블 신호가 하이레벨로 설정될 때 제 1데이터신호 또는 제 2데이터신호를 데이터선들로 공급하는 것을 특징으로 하는 데이터 구동부.
  16. 제 13항에 있어서,
    상기 제 1인에이블 신호는 상기 샘플링 래치들로 데이터가 입력되는 기간 동안 하이레벨을 유지하고, 상기 샘플링 래치들로 데이터가 모두 입력된 후 로우레벨로 변경되는 것을 특징으로 하는 데이터 구동부.
  17. 제 1항에 있어서,
    상기 샘플링 래치 또는 홀딩 래치 각각은
    제 3입력단자로 입력되는 데이터 또는 반전 데이터에 대응하여 출력부로 공급될 전압을 제어하는 입력부와,
    상기 제 3입력단자로 입력되는 상기 데이터 또는 반전 데이터와 상기 입력부로부터 공급되는 전압에 대응하여 상기 출력 신호의 출력여부를 제어하는 출력부를 구비함을 특징으로 하는 데이터 구동부
  18. 제 17항에 있어서,
    상기 샘플링 래치는
    제 1입력단자로 샘플링 펄스를 공급받고, 제 2입력단자로 차징 신호를 공급받는 것을 특징으로 하는 데이터 구동부.
  19. 제 17항에 있어서,
    상기 홀딩 래치는
    제 1입력단자로 제 1인에이블 신호를 공급받고, 제 2입력단자로 제 2인에이블 신호를 공급받는 것을 특징으로 하는 데이터 구동부.
  20. 제 17항에 있어서,
    상기 출력부는
    제 1전극이 제 3전원에 접속되고 제 2전극이 출력단자에 접속되는 제 11트랜지스터와;
    제 1전극이 상기 출력단자에 접속되고 제 2전극이 상기 제 3전원보다 낮은 전압값을 가지는 제 4전원에 접속되는 제 12트랜지스터와;
    게이트전극이 상기 제 11트랜지스터의 게이트전극에 접속되고 제 1전극이 상기 제 11트랜지스터의 제 2전극에 접속되는 제 13트랜지스터와;
    상기 제 13트랜지스터의 제 2전극에 제 1전극이 접속되고 제 2전극이 상기 제 4전원에 접속되며, 게이트전극이 상기 입력부에 접속되는 제 14트랜지스터와;
    상기 제 3입력단자에 제 1전극이 접속되고 제 2전극이 상기 제 11트랜지스터의 게이트전극에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 15트랜지스터와,
    상기 제 11트랜지스터의 게이트전극과 제 1전극 사이에 접속되는 제 12커패시터와,
    상기 제 12트랜지스터의 게이트전극과 제 1전극 사이에 접속되는 제 11커패시터를 구비하는 것을 특징으로 하는 데이터 구동부.
  21. 제 20항에 있어서,
    상기 출력단자와 상기 제 4전원 사이에 접속되는 제 14커패시터를 더 구비하는 것을 특징으로 하는 데이터 구동부.
  22. 제 17항에 있어서,
    상기 입력부는
    제 1전극이 상기 제 14트랜지스터의 게이트전극에 접속되고 제 2전극이 상기 제 1입력단자에 접속되는 제 16트랜지스터와;
    제 1전극이 상기 제 16트랜지스터의 게이트전극에 접속되고, 게이트전극 및 제 2전극이 제 2입력단자에 접속되는 제 17트랜지스터와;
    상기 제 3입력단자에 게이트전극이 접속되고 상기 제 3전원에 제 1전극이 접속되며, 제 2전극이 상기 제 16트랜지스터의 게이트전극에 접속되는 제 18트랜지 스터와;
    상기 제 16트랜지스터의 게이트전극과 제 1전극 사이에 접속되는 제 13커패시터를 구비하는 것을 특징으로 하는 데이터 구동부.
  23. 제 22항에 있어서,
    상기 제 11트랜지스터 내지 제 18트랜지스터는 PMOS로 형성되는 것을 특징으로 하는 데이터 구동부.
  24. 제 17항에 있어서,
    상기 입력부는
    제 1전극이 상기 제 14트랜지스터의 게이트전극에 접속되고 제 2전극이 상기 제 1입력단자에 접속되는 제 16트랜지스터와;
    제 1전극이 상기 제 16트랜지스터의 게이트전극에 접속되고, 게이트전극 및 제 2전극이 제 2입력단자에 접속되는 제 17트랜지스터와;
    상기 제 3입력단자에 게이트전극이 접속되고 상기 제 2입력단자에 제 1전극이 접속되며, 제 2전극이 상기 제 16트랜지스터의 게이트전극에 접속되는 제 18트랜지스터와;
    상기 제 16트랜지스터의 게이트전극과 제 1전극 사이에 접속되는 제 13커패시터를 구비하는 것을 특징으로 하는 데이터 구동부.
  25. 제 17항에 있어서,
    상기 입력부는
    제 1전극이 상기 제 14트랜지스터의 게이트전극에 접속되고 제 2전극이 상기 제 1입력단자에 접속되는 제 16트랜지스터와;
    제 1전극이 상기 제 16트랜지스터의 게이트전극에 접속되고 제 2전극이 상기 제 4전원에 접속되며, 게이트전극이 제 2입력단자에 접속되는 제 17트랜지스터와;
    상기 제 3입력단자에 게이트전극이 접속되고 상기 제 2입력단자에 제 1전극이 접속되며, 제 2전극이 상기 제 16트랜지스터의 게이트전극에 접속되는 제 18트랜지스터와;
    상기 제 16트랜지스터의 게이트전극과 제 1전극 사이에 접속되는 제 13커패시터를 구비하는 것을 특징으로 하는 데이터 구동부.
  26. 제 1항에 있어서,
    상기 샘플링 래치부는 3i개의 샘플링 래치를 구비하고, 상기 홀딩 래치부는 3i개의 홀딩 래치를 구비하는 것을 특징으로 하는 데이터 구동부.
  27. 제 26항에 있어서,
    상기 샘플링 래치들은 적색 데이터들을 저장하기 위한 적색 샘플링 래치들, 녹색 데이터들을 저장하기 위한 녹색 샘플링 래치들 및 청색 데이터들을 저장하기 위한 청색 샘플링 래치들을 구비하는 것을 특징으로 하는 데이터 구동부.
  28. 제 26항에 있어서,
    상기 홀딩 래치들은 상기 적색 샘플링 래치들에 저장된 적색 데이터들을 공급받는 적색 홀딩 래치들, 상기 녹색 샘플링 래치들에 저장된 녹색 데이터들을 공급받는 녹색 홀딩 래치들 및 상기 청색 샘플링 래치들에 저장된 청색 데이터들을 공급받는 청색 홀딩 래치들을 구비하는 것을 특징으로 하는 데이터 구동부.
  29. 제 27항 또는 제 28항에 있어서,
    상기 적색, 녹색, 청색 데이터 중 적어도 하나는 반전된 데이터로 입력됨을 특징으로 하는 데이터 구동부.
  30. 디지털 방식으로 구동되는 유기 전계발광 표시장치에 있어서,
    주사선들로 주사신호를 순차적으로 공급하기 위한 주사 구동부와,
    데이터선들 각각으로 제 1데이터신호 또는 제 2데이터신호를 공급하기 위한 데이터 구동부와,
    상기 주사신호가 공급될 때 선택되며 상기 제 1데이터신호 또는 제 2데이터신호를 공급받아 발광 여부가 제어되는 화소들을 구비하며,
    상기 데이터 구동부는, 순차적으로 샘플링펄스를 공급하기 위하여 PMOS 트랜지스터들로 구성된 쉬프트 레지스터들을 포함하는 쉬프트 레지스터부와;
    반전된 데이터를 입력받고, 상기 샘플링펄스 및 차징 신호에 대응하여 상기 입력받은 반전 데이터를 재 반전하여 출력하는 샘플링 래치부와;
    제 1인에이블 신호 및 제 2인에이블 신호에 대응하여 상기 샘플링 래치부로부터 출력된 데이터들을 공급받고, 공급받은 데이터들에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들로 공급하기 위한 홀딩 래치부를 구비하는 것을 특징으로 하는 데이터 구동부.
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