KR100707616B1 - 데이터 구동부 및 이를 이용한 유기 전계 발광 표시장치 - Google Patents

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Abstract

본 발명은 피모스 형태의 트랜지스터들로 구성되어 디지털 구동시 적용할 수 있도록 한 데이터 구동부에 관한 것이다.
본 발명의 데이터 구동부는 제 1클럭신호 및 제 2클럭신호를 공급받으며, 스타트펄스 또는 이전단의 샘플링펄스를 공급받아 샘플링펄스를 생성하기 위한 m(m은 자연수)+2개의 쉬프트 레지스터들을 포함하는 쉬프트 레지스터부와; 2개의 샘플링펄스를 이용하여 컨버젼 신호를 생성하기 위한 m개의 컨버젼 회로들을 포함하는 컨버젼부와; 상기 샘플링펄스 및 컨버젼신호에 대응하여 데이터들을 저장하기 위한 m개의 샘플링 래치들을 포함하는 샘플링 래치부와; 제 1인에이블 신호 및 제 2인에이블 신호에 대응하여 상기 샘플링 래치들에 저장된 데이터들을 공급받고, 공급받은 데이터들에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들로 공급하기 위한 m개의 홀딩 래치들을 포함하는 홀딩 래치부를 구비하며; j(j는 자연수)번째 상기 컨버젼 회로는 j번째 샘플링펄스 및 j+2번째 샘플링펄스를 이용하여 j번째 상기 컨버젼 신호를 생성한다.

Description

데이터 구동부 및 이를 이용한 유기 전계 발광 표시장치{Data Driver and Organic Light Emitting Display Using the same}
도 1은 본 발명의 실시예에 의한 유기 발광 표시장치를 나타내는 도면이다.
도 2는 본 발명의 실시예에 의한 유기 발광 표시장치의 한 프레임을 나타내는 도면이다.
도 3은 도 1에 도시된 화소의 실시예를 나타내는 도면이다.
도 4는 도 1에 도시된 데이터 구동부를 나타내는 도면이다.
도 5는 도 4에 도시된 쉬프트 레지스터, 컨버젼 회로, 샘플링래치 및 홀딩래치를 나타내는 도면이다.
도 6은 도 5에 도시된 데이터 구동부의 구동방법의 제 1실시예를 나타내는 파형도이다.
도 7은 도 5에 도시된 쉬프트 레지스터의 제 1실시예를 나타내는 회로도이다.
도 8은 도 5에 도시된 샘플링 래치의 제 1실시예를 나타내는 회로도이다.
도 9는 도 5에 도시된 홀딩 래치의 제 1실시예를 나타내는 회로도이다.
도 10은 도 5에 도시된 컨버젼 회로의 제 1실시예를 나타내는 회로도이다.
도 11은 데이터 구동부의 다른 실시예를 나타내는 도면이다.
도 12는 도 11에 도시된 컨버젼 회로의 실시예를 나타내는 도면이다.
도 13은 도 5에 도시된 쉬프트 레지스터, 샘플링 래치 및 홀딩 래치의 제 2실시예를 나타내는 회로도이다.
도 14 내지 도 16은 도 11에 도시된 컨버젼 회로의 다른 실시예들을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 주사 구동부 20 : 데이터 구동부
30 : 화소부 40 : 화소
42 : 화소회로 50 : 타이밍 제어부
100 : 쉬프트 레지스터부 200 : 컨버젼부
300 : 샘플링 래치부 400 : 홀딩 래치부
본 발명은 데이터 구동부 및 이를 이용한 유기 전계 발광 표시장치에 관한 것으로, 특히 피모스 형태의 트랜지스터들로 구성되어 디지털 구동시 적용할 수 있도록 한 데이터 구동부 및 이를 이용한 유기 전계 발광 표시장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기 전계 발광 표시장치(Organic Light Emitting Display) 등이 있다.
평판표시장치 중 유기 전계 발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드(Organic Light Emitting Diode : OLED)를 이용하여 화상을 표시한다. 이러한, 유기 전계 발광 표시장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
이와 같은 유기 전계 발광 표시장치는 매트릭스 형태로 배열된 화소들과, 화소들과 접속된 데이터선들을 구동하기 위한 데이터 구동부와, 화소들과 접속된 주사선들을 구동하기 위한 주사 구동부를 구비한다.
데이터 구동부는 수평기간마다 데이터에 대응하는 데이터신호를 공급함으로써 화소들에서 소정의 화상이 표시되게 한다. 주사 구동부는 수평기간마다 주사신호를 순차적으로 공급함으로써 데이터신호가 공급될 화소들을 선택한다.
한편, 유기 전계 발광 표시장치가 대형 패널로 갈수록 사이즈, 무게 및 제조비용을 절감하기 위하여 데이터 구동부가 패널에 실장되어야 한다. 하지만, 종래의 데이터 구동부는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터로 구성되기 때문에 패널에 실장되기 곤란했다. 따라서, 피모스(PMOS)로 구성되어 패널에 실장될 수 있는 데이터 구동부가 요구되고 있다.
따라서, 본 발명의 목적은 피모스 형태의 트랜지스터들로 구성되어 디지털 구동시 적용할 수 있도록 한 데이터 구동부 및 이를 이용한 유기 전계 발광 표시장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 데이터 구동부는 제 1클럭신호 및 제 2클럭신호를 공급받으며, 스타트펄스 또는 이전단의 샘플링펄스를 공급받아 샘플링펄스를 생성하기 위한 m(m은 자연수)+2개의 쉬프트 레지스터들을 포함하는 쉬프트 레지스터부와; 2개의 샘플링펄스를 이용하여 컨버젼 신호를 생성하기 위한 m개의 컨버젼 회로들을 포함하는 컨버젼부와; 상기 샘플링펄스 및 컨버젼신호에 대응하여 데이터들을 저장하기 위한 m개의 샘플링 래치들을 포함하는 샘플링 래치부와; 제 1인에이블 신호 및 제 2인에이블 신호에 대응하여 상기 샘플링 래치들에 저장된 데이터들을 공급받고, 공급받은 데이터들에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들로 공급하기 위한 m개의 홀딩 래치들을 포함하는 홀딩 래치부를 구비하며; j(j는 자연수)번째 상기 컨버젼 회로는 j번째 샘플링펄스 및 j+2번째 샘플링펄스를 이용하여 j번째 상기 컨버젼 신호를 생성한다.
바람직하게, 상기 쉬프트 레지스터, 샘플링 래치 및 홀딩 래치 각각은 제 2 입력단자에 게이트전극이 접속되고 제 1노드에 제 2전극이 접속되며, 제 1전극이 외부 입력단자와 접속되는 제 1트랜지스터와; 게이트전극이 상기 제 1노드에 접속되고 제 1전극이 제 1입력단자에 접속되며, 제 2전극이 출력단자에 접속되는 제 2트랜지스터와; 게이트전극이 상기 제 2입력단자에 접속되고 제 2노드에 제 1전극이 접속되며, 제 1전극이 제 4전원과 접속되는 제 3트랜지스터와; 게이트전극이 상기 제 1노드에 접속되고 제 1전극이 상기 제 2입력단자에 접속되며, 제 2전극이 상기 제 2노드에 접속되는 제 4트랜지스터와; 게이트전극이 상기 제 2노드에 접속되고 제 1전극이 제 3전원이 접속되며, 제 2전극이 상기 출력단자에 접속되는 제 5트랜지스터와; 상기 제 2트랜지스터의 게이트전극과 상기 제 2전극 사이에 접속되는 커패시터를 구비한다.
상기 제 1트랜지스터 내지 제 5트랜지스터는 PMOS로 형성된다.
상기 컨버젼 회로는 게이트전극이 제 1입력단자에 접속되고 제 1전극이 제 3전원에 접속되며, 제 2전극이 출력단자에 접속되는 제 11트랜지스터와; 제 1전극이 상기 출력단자에 접속되고 제 2전극이 상기 제 3전원보다 낮은 전압값을 가지는 제 4전원에 접속되는 제 12트랜지스터와; 게이트전극이 상기 제 11트랜지스터의 게이트전극에 접속되고 제 1전극이 상기 제 11트랜지스터의 제 2전극에 접속되는 제 13트랜지스터와; 상기 제 13트랜지스터의 제 2전극에 제 1전극이 접속되고 게이트전극이 제 2입력단자에 접속되는 제 14트랜지스터와; 상기 제 12트랜지스터의 게이트전극과 제 1전극 사이에 접속되는 제 11커패시터를 구비한다.
본 발명의 실시예에 의한 유기 전계 발광 표시장치는 주사선들로 주사신호를 순차적으로 공급하기 위한 주사 구동부와, 데이터선들 각각으로 제 1데이터신호 또는 제 2데이터신호를 공급하기 위한 데이터 구동부와, 상기 주사신호가 공급될 때 상기 제 1데이터신호 또는 제 2데이터신호를 공급받아 발광여부가 제어되는 화소들을 구비하며, 상기 데이터 구동부는 순차적으로 샘플링펄스를 공급하기 위하여 PMOS 트랜지스터들로 구성된 m(m은 자연수)+2개의 쉬프트 레지스터들을 포함하는 쉬프트 레지스터부와, 2개의 샘플링펄스를 이용하여 컨버젼신호를 생성하기 위하여 PMOS 트랜지스터들로 구성된 m개의 컨버젼 회로들을 포함하는 컨버젼부와, 상기 샘플링신호 및 컨버젼신호에 대응하여 데이터들을 저장하기 위하여 PMOS 트랜지스터들로 구성된 m개의 샘플링 래치들을 포함하는 샘플링 래치부와, 상기 샘플링 래치들에 저장된 데이터들을 공급받아 상기 제 1데이터신호 또는 제 2데이터신호를 상기 데이터선들로 공급하기 위한 PMOS 트랜지스터들로 구성된 m개의 홀딩 래치들을 포함하는 홀딩 래치부를 구비하며, j(j는 자연수)번째 상기 컨버젼 회로는 j번째 샘플링펄스 및 j+2번째 샘플링펄스를 이용하여 j번째 상기 컨버젼 신호를 생성한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 첨부된 도 1 내지 도 16을 참조하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 의한 유기 전계 발광 표시장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 유기 전계 발광 표시장치는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)과 접속된 복수의 화소들(40)을 포함하는 화소부(30)와, 주사선들(S1 내지 Sn)을 구동하기 위한 주사 구동부(10)와, 데이터선들(D1 내지 Dm)을 구동하기 위한 데이터 구동부(20)와, 주사 구동부(10) 및 데이터 구동부(20)를 제어하기 위한 타이밍 제어부(50)를 구비한다.
타이밍 제어부(50)는 외부로부터 공급되는 동기신호들에 대응하여 데이터 구동제어신호(DCS) 및 주사 구동제어신호(SCS)를 생성한다. 타이밍 제어부(50)에서 생성된 데이터 구동제어신호(DCS)는 데이터 구동부(20)로 공급되고, 주사 구동제어신호(SCS)는 주사 구동부(10)로 공급된다. 그리고, 타이밍 제어부(50)는 외부로부터 공급되는 데이터(Data)를 데이터 구동부(20)로 공급한다.
데이터 구동부(20)는 한 프레임에 포함된 복수의 서브 프레임 기간마다 데이터선들(D1 내지 Dm)로 데이터신호를 공급한다. 여기서, 데이터신호는 화소(40)가 발광할 수 있는 제 1데이터신호와 화소(40)가 발광되지 않는 제 2데이터신호로 나누어진다. 다시 말하여, 데이터 구동부(20)는 각각의 서브 프레임 기간마다 화소(40)의 발광 여부를 제어하는 제 1데이터신호 또는 제 2데이터신호를 데이터선들(D1 내지 Dm)로 공급한다.
주사 구동부(10)는 각각의 서브 프레임 기간마다 주사선들(S1 내지 Sn)로 주사신호를 순차적으로 공급한다. 주사선들(S1 내지 Sn)로 주사신호가 순차적으로 공급되면 화소들(40)이 라인별로 순차적으로 선택되고, 선택된 화소(40)들은 데이터선들(D1 내지 Dm)로부터 공급되는 제 1데이터신호 또는 제 2데이터신호를 공급받는다.
화소부(30)는 외부로부터 제 1전원(ELVDD) 및 제 2전원(ELVSS)을 공급받아 각각의 화소들(40)로 공급한다. 제 1전원(ELVDD) 및 제 2전원(ELVSS)을 공급받은 화소들(40) 각각은 주사신호가 공급될 때 데이터신호(제 1데이터신호 또는 제 2데이터신호)를 공급받고, 공급받은 데이터신호에 대응하여 각각의 서브 프레임 기간 동안 발광 또는 비발광된다.
도 2는 본 발명의 실시예에 의한 유기 전계 발광 표시장치의 한 프레임을 간략하게 나타내는 도면이다. 도 2에서는 설명의 편의성을 위하여 한 프레임이 8개의 서브 프레임으로 나누어지는 것으로 도시하였지만 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 본 발명의 실시예에 의한 유기 전계 발광 표시장치의 한 프레임(1F)은 다수의 서브 프레임(SF1 내지 SF8)으로 분할되어 구동된다. 그리고, 각각의 서브 프레임(SF1 내지 SF8)은 주사기간과 발광기간으로 나뉘어 구동된다.
주사기간 동안에는 주사선들(S1 내지 Sn)로 주사신호가 순차적으로 공급된다. 그리고, 주사기간 동안에는 데이터선들(D1 내지 Dm)로 주사신호와 동기되도록 데이터신호가 공급된다. 즉, 주사기간 동안에는 데이터신호에 대응하여 켜질 화소들(40)이 선택된다.
발광기간 동안에는 주사기간 동안 공급된 데이터신호에 대응하여 화소들(40)이 발광 또는 비발광 된다. 여기서, 주사기간은 각각의 서브 프레임(SF1 내지 SF8) 동안 동일하게 설정되는 반면 발광기간은 각각의 서브 프레임(SF1 내지 SF8)에서 상이하게 설정된다. 예를 들어, 발광기간은 각각의 서브 프레임(SF1 내지 SF8)에서 20, 21, 22, 23, 24, 25, 26, 27의 비율로 기간이 증가된다. 즉, 본 발명에서 화소들(40)은 한 프레임에 포함된 각각의 서브 프레임(SF1 내지 SF8)에서 발광 또는 비발광 되면서 소정 계조의 화상을 표시한다.
한편, 본 발명에서 한 프레임(1F)에 포함된 각각의 서브 프레임(SF1 내지 SF8)은 다양한 형태로 변경될 수 있다. 예를 들어, 각각의 서브 프레임(SF1 내지 SF8)에 리셋기간이 추가될 수 있다. 또한, 각각의 서브 프레임(SF1 내지 SF8)의 발광기간도 다양하게 변경될 수 있다.
도 3은 도 1에 도시된 화소의 구조를 나타내는 도면이다. 도 3에서는 설명의 편의성을 위하여 n번째 주사선(Sn) 및 m번째 데이터선(Dm)과 접속된 화소(40)를 도시하기로 한다.
도 3을 참조하면, 본 발명의 화소는 유기 발광 다이오드(OLED)와, 데이터선(Dm) 및 주사선(Sn)에 접속되어 유기 발광 다이오드(OLED)의 발광여부를 제어하기 위한 화소회로(42)를 구비한다.
유기 발광 다이오드(OLED)의 애노드전극은 화소회로(42)에 접속되고, 캐소드 전극은 제 2전원(ELVSS)에 접속된다. 이와 같은 유기 발광 다이오드(OLED)는 화소회로(42)로부터 공급되는 전류에 대응하여 서브 프레임(SF1 내지 SF8) 단위로 발광 또는 비발광 된다.
화소회로(42)는 주사선(Sn)에 주사신호가 공급될 때 데이터선(Dm)으로 공급되는 데이터신호에 대응되어 유기 발광 다이오드(OLED)의 발광 여부를 제어한다. 이를 위해, 화소회로(42)는 제 1전원(ELVDD)과 유기 발광 다이오드(OLED) 사이에 접속된 제 2트랜지스터(M2)와, 제 2트랜지스터(M2), 데이터선(Dm) 및 주사선(Sn)의 사이에 접속되는 제 1트랜지스터(M1)와, 제 2트랜지스터(M2)의 게이트전극과 제 1전극 사이에 접속된 스토리지 커패시터(C)를 구비한다.
제 1트랜지스터(M1)의 게이트전극은 주사선(Sn)에 접속되고, 제 1전극은 데이터선(Dm)에 접속된다. 그리고, 제 1트랜지스터(M1)의 제 2전극은 스토리지 커패시터의 일측단자에 접속된다. 이와 같은 제 1트랜지스터(M1)는 서브 프레임(SF1 내지 SF8) 각각의 주사기간 동안 주사선(Sn)으로 주사신호가 공급될 때 턴-온되어 데이터선(Dm)으로 공급되는 데이터신호를 스토리지 커패시터(C)로 공급한다. 한편, 제 1전극은 소오스전극 및 드레인전극 중 어느 하나로 설정되고, 제 2전극은 제 1전극과 다른 전극으로 설정된다. 예를 들어, 제 1전극이 소오스전극으로 설정되면 제 2전극은 드레인전극으로 설정된다.
제 2트랜지스터(M2)의 게이트전극은 스토리지 커패시터(C)의 일측단자에 접속되고, 제 1전극은 스토리지 커패시터(C)의 다른측단자 및 제 1전원(ELVDD)에 접속된다. 그리고, 제 2트랜지스터(M2)의 제 2전극은 유기 발광 다이오드(OLED)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 스토리지 커패시터(C)에 저장된 전압에 대응하여 유기 발광 다이오드(OLED)의 발광 및 비발광 여부를 제어한다. 예를 들어, 제 2트랜지스터(M2)는 스토리지 커패시터(C)에 제 1데이터신호에 대응되는 전압이 충전되는 경우 유기 발광 다이오드(OLED)가 발광될 수 있도록 소정의 전류를 공급한다. 그리고, 제 2트랜지스터(M2)는 스토리지 커패시터(C)에 제 2데이터신호에 대응되는 전압이 충전되는 경우 유기 발광 다이오드(OLED)가 비발광 될 수 있도록 전류를 공급하지 않는다.
도 4는 도 1에 도시된 데이터 구동부의 제 1실시예를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 제 1실시예에 의한 데이터 구동부(20)는 쉬프트 레지스터부(100), 컨버젼부(200), 샘플링 래치부(300) 및 홀딩 래치부(400)를 구비한다.
쉬프트 레지스터부(100)는 스타트 펄스(SP), 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)를 공급받아 샘플링펄스(sap)를 순차적으로 생성한다. 이를 위해, 쉬프트 레지스터부(100)는 m+2(m은 자연수)개의 쉬프트 레지스터를 구비한다.
컨버젼부(200)는 2개의 샘플링펄스(sap)를 이용하여 컨버젼 신호(CV)를 순차적으로 생성한다. 이를 위해, 컨버젼부(200)는 m개의 컨버젼 회로를 구비한다. 여기서, j(j는 자연수)번째 컨버젼 회로는 j번째 샘플링펄스(Sapj) 및 j+2번째 샘플링펄스(sapj+2)를 이용하여 j번째 컨버젼 신호(CVj)를 생성한다.
샘플링 래치부(300)는 샘플링 펄스(sap) 및 컨버젼 신호(CV)를 공급받는다. 샘플링 펄스(sap) 및 컨버젼 신호(CV)를 공급받은 샘플링 래치부(300)는 데이터(Data)를 공급받아 임시 저장한다. 이를 위해, 샘플링 래치부(300)는 m개의 샘플링 래치를 구비한다. 그리고, 각각의 샘플링 래치는 1비트의 데이터(Data)를 저장한다. 한편, j번째 샘플링 래치는 j번째 샘플링펄스(sapj) 및 j번째 컨버젼 신호(CVj)를 공급받아 구동된다.
홀딩 래치부(400)는 제 1인에이블 신호(EN1) 및 제 2인에이블 신호(EN2)를 공급받는다. 제 1인에이블 신호(EN1) 및 제 2인에이블 신호(EN2)를 공급받은 홀딩 래치부(400)는 샘플링 래치부(300)에 저장된 m개의 데이터(Data)를 동시에 공급받고, 공급받은 데이터(Data)를 데이터신호로써 데이터선들(D1 내지 Dm)로 공급한다. 이를 위해, 홀딩 래치부(400)는 m개의 홀딩 래치를 구비한다.
도 5는 도 4에 도시된 데이터 구동부를 상세히 나타내는 도면이다.
도 5를 참조하면, 쉬프트 레지스터부(100)는 m+2개의 쉬프트 레지스터(S/R1 내지 S/Rm+2)를 구비하고, 컨버젼부(200)는 m개의 컨버젼 회로(CC1 내지 CCm)를 구비한다. 그리고, 샘플링 래치부(300)는 m개의 샘플링 래치(SAL1 내지 SALm)를 구비하고, 홀딩 래치부(400)는 m개의 홀딩 래치(HOL1 내지 HOLm)를 구비한다.
쉬프트 레지스터(S/R1 내지 S/Rm+2)들 중 기수번째 쉬프트 레지스터(S/R1, S/R3, ..., S/Rm+1)는 제 1입력단자(clk)로 제 1클럭신호(CLK1)를 입력받고, 제 2입력단자(/clk)로 제 2클럭신호(CLK2)를 입력받는다. 쉬프트 레지스터(S/R1 내지 S/Rm+2)들 중 우수번째 쉬프트 레지스터(S/R2, S/R4, ..., S/Rm+2)는 제 1입력단 자(clk)로 제 2클럭신호(CLK2)를 입력받고, 제 2입력단자(/clk)로 제 1클럭신호(CLK1)를 입력받는다. 여기서, 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)는 도 6에 도시된 바와 같이 180도의 위상차를 갖는다. 단, 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)의 하이레벨 기간을 일부 중첩된다.
쉬프트 레지스터(S/R1 내지 S/Rm+2)들 중 제 1쉬프트 레지스터(S/R1)는 제 1클럭신호(CLK1), 제 2클럭신호(CLK2) 및 스타트펄스(SP)를 공급받아 제 1샘플링펄스(sap1)를 생성한다. 그리고, 제 2쉬프트 레지스터(S/R2)는 제 1클럭신호(CLK1), 제 2클럭신호(CLK2) 및 제 1샘플링펄스(sap1)를 공급받아 제 2샘플링펄스(sap2)를 생성한다. 실제로, 쉬프트 레지스터(S/R1 내지 S/Rm+2)들은 스타트펄스(SP) 또는 이전단의 샘플링펄스(sap)를 공급받아 도 6과 같이 샘플링펄스(sap)를 순차적으로 생성한다.
컨버젼 회로(CC1 내지 CCm)들 각각은 2개의 샘플링펄스(sap)를 공급받고, 공급받은 2개의 샘플링펄스에 대응하여 컨버젼신호(CV)를 생성한다. 예를 들어, j번째 컨버젼 회로는 제 1입력단자(clk)로 j번째 샘플링펄스(sapj)를 공급받고, 제 2입력단자(/clk)로 j+2번째 샘플링펄스(sapj+2)를 공급받아 j번째 컨버젼신호(CVj)를 생성한다.
샘플링 래치들(SAL1 내지 SALm)은 제 1입력단자(clk)로 컨버젼 신호(CV)를 입력받고, 제 2입력단자(/clk)로 샘플링펄스(sap)를 입력받는다. 샘플링펄스(sap) 및 컨버젼 신호(CV)를 공급받은 샘플링 래치들(SAL1 내지 SALm)은 데이터(Data)를 저장하고, 저장된 데이터(Data)를 일정기간 동안 유지한다. 여기서, j번째 샘플링 래치(SALj)는 j번째 샘플링펄스(sapj) 및 j번째 컨버젼 신호(CVj)가 공급될 때 데이터(Data)를 입력받아 일정기간 동안 저장한다.
홀딩 래치들(HOL1 내지 HOLm)은 제 1입력단자(clk)로 제 2인에이블 신호(EN2)를 입력받고, 제 2입력단자(/clk)로 제 1인에이블 신호(EN1)를 입력받는다. 제 1인에이블 신호(EN1) 및 제 2인에이블 신호(EN2)를 입력받은 홀딩 래치들(HOL1 내지 HOLm)은 샘플링 래치들(SAL1 내지 SALm)에 저장된 데이터(Data)를 동시에 입력받는다. 그리고, 홀딩 래치들(HOL1 내지 HOLm)은 저장된 데이터(Data)의 극성에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들(D1 내지 Dm)로 공급한다. 여기서, 제 1홀딩 래치(HOL1)는 제 1샘플링 래치(SAL1)의 데이터(Data)를 공급받고, 제 2홀딩 래치(HOL2)는 제 2샘플링 래치(SAL2)의 데이터(Data)를 공급받는다.
도 7은 도 5에 도시된 쉬프트 레지스터를 나타내는 회로도이다.
도 7을 참조하면, 본 발명의 실시예에 의한 쉬프트 레지스터(S/R)는 스타트펄스(SP) 또는 이전단 샘플링펄스(sap)를 공급받으며 게이트전극이 제 2입력단자(/clk)와 접속되는 제 1트랜지스터(M1)와, 제 1트랜지스터(M1)와 출력단자(out) 사이에 접속되는 제 2트랜지스터(M2)와, 제 2입력단자(/clk)와 제 4전원(VSS) 사이에 접속되는 제 4트랜지스터(M4) 및 제 3트랜지스터(M3)와, 제 3전원(VDD)과 출력단자(out) 사이에 접속되는 제 5트랜지스터(M5)와, 제 2트랜지스터(M2)의 게이트전극과 제 2전극 사이에 접속되는 커패시터(C1)를 구비한다. 여기서, 제 1트래지스 터(M1) 내지 제 5트랜지스터(M5)는 PMOS로 형성된다. 그리고, 제 3전원(VDD)은 제 4전원(VSS)보다 높은 전압값으로 설정된다.
제 1트랜지스터(M1)의 제 1전극은 스타트펄스(SP) 또는 이전단 샘플링펄스(sap)를 공급받는다.(즉, 제 1전극은 외부 입력단자와 접속된다) 그리고, 제 1트랜지스터(M1)의 게이트전극은 제 2입력단자(/clk)에 접속되고, 제 2전극은 제 1노드(N1)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 제 2입력단자(/clk)로 공급되는 제 1클럭신호(CLK1) 또는 제 2클럭신호(CLK2)에 대응하여 턴-온 또는 턴-오프된다.
제 2트랜지스터(M2)의 게이트전극은 제 1노드(N1)에 접속되고, 제 1전극은 제 1입력단자(clk)에 접속된다. 그리고, 제 2트랜지스터(M2)의 제 2전극은 출력단자(out)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 제 1노드(N1)에 인가되는 전압에 대응하여 턴-온 또는 턴-오프된다.
제 3트랜지스터(M3)의 제 1전극은 제 2노드(N2)에 접속되고, 제 2전극은 제 4전원(VSS)에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 2입력단자(/clk)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 2입력단자(/clk)로 공급되는 제 1클럭신호(CLK1) 또는 제 2클럭신호(CLK2)에 대응하여 턴-온 또는 턴-오프된다.
제 4트랜지스터(M4)의 제 1전극은 제 2입력단자(/clk)에 접속되고, 제 2전극은 제 2노드(N2)에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 1노드(N1)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 1노드(N1)에 인가되는 전 압에 대응하여 턴-온 또는 턴-오프된다.
제 5트랜지스터(M5)의 제 1전극은 제 3전원(VDD)에 접속되고, 제 2전극은 출력단자(out)에 접속된다. 그리고, 제 5트랜지스터(M5)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 5트랜지스터(M5)는 제 2노드(N2)에 인가되는 전압에 대응하여 턴-온 또는 턴-오프된다.
커패시터(C1)는 제 2트랜지스터(M2)의 게이트전극과 제 2전극 사이에 접속된다. 이와 같은 커패시터(C1)는 제 1트랜지스터(M1)가 턴-온되었을 때 제 1노드(N1)로 인가되는 스타트 펄스(SP) 또는 이전단 샘플링 펄스(sap)에 대응되는 전압을 충전한다.
도 7에 도시된 쉬프트 레지스터(S/R)가 제 1쉬프트 레지스터(S/R1)가 가정하여 동작과정을 설명하기로 한다. 그리고, 설명의 편의성을 위하여 클럭신호(CLK1, CLK2)의 로우레벨의 전압은 제 4전원(VSS)으로 설정되고, 하이레벨의 전압은 제 3전원(VDD)으로 설정된다고 가정하기로 한다. 여기서 제 4전원(VSS)은 제 3전원(VDD)보다 낮은 전압으로 예를 들면 그라운드 전압(GND)으로 설정될 수 있다.
먼저, 제 1클럭신호(CLK1)가 하이레벨, 제 2클럭신호(CLK2)가 로우레벨이고 스타트펄스(SP)(로우레벨)가 입력된다. 그러면, 로우레벨의 제 2클럭신호(CLK2)를 입력받는 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 스타트펄스(SP)가 제 1노드(N1)로 공급된다. 이 경우, 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)가 턴-온된다.
제 4트랜지스터(M4)가 턴-온되면 로우레벨의 제 2클럭신호(CLK2)가 제 2노 드(N2)로 입력된다. 그리고, 제 3트랜지스터(M3)가 턴-온되면 제 4전원(VSS)이 제 2노드(N2)로 입력된다. 이 경우, 제 5트랜지스터(M5)가 턴-온되어 제 3전원(VDD)의 전압이 출력단자(out)로 공급된다. 한편, 제 2트랜지스터(M2)가 턴-온되면 하이레벨의 제 1클럭신호(CLK1)가 출력단자(out)로 공급된다.
이때, 커패시터(C1)에는 제 1노드(N1)와 출력단자(out)의 차에 대응되는 전압이 충전된다. 다시 말하여, 스타트 펄스(SP)의 로우전압과 제 3전원(VDD)의 차에 대응되는 전압이 커패시터(C1)에 충전된다.
이후, 제 1클럭신호(CLK1)가 로우레벨, 제 2클럭신호(CLK2)가 하이레벨로 전환되고 스타트펄스(SP)의 공급이 중단된다. 그러면, 하이레벨의 제 2클럭신호(CLK2)를 입력받는 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-오프된다. 이때, 제 1노드(N1)는 커패시터(C1)에 충전된 전압에 대응하여 로우레벨로 설정된다. 그러면, 제 2트랜지스터(M2)가 턴-온되어 출력단자(out)의 전압이 제 1클럭신호(CLK1)의 로우레벨의 전압으로 하강된다. 즉, 도 6에 도시된 바와 같이 제 1샘플링펄스(sap1)가 생성된다.
한편, 제 1노드(N1)의 전압이 로우레벨로 설정되면 제 4트랜지스터(M4)가 턴-온된다. 제 4트랜지스터(M4)가 턴-온되면 하이레벨의 제 2클럭신호(CLK2)가 제 2노드(N2)로 공급되어 제 5트랜지스터(M5)가 턴-오프된다.
이후, 제 1클럭신호(CLK1)가 하이레벨, 제 2클럭신호(CLk2)가 로우레벨로 전환되고 스타트펄스(SP)는 공급되지 않는다. 그러면, 로우레벨의 제 2클럭신호(CLK2)를 입력받은 제 1트랜지스터(M1) 및 제 3트랜지스터(M3)가 턴-온된다. 제 3트랜지스터(M3)가 턴-온되면 제 2노드(N2)로 제 4전원(VSS)의 전압이 공급되어 제 5트랜지스터(M5)가 턴-온되고, 이에 따라 출력단자(out)로 제 3전원(VDD)의 전압이 공급된다.
그리고, 제 1트랜지스터(M1)가 턴-온되면 하이레벨의 전압이 제 1노드(N1)로 공급된다. 그러면, 커패시터(C1)는 전압을 충전하지 않는다. 따라서, 다음번 클럭신호들(CLK1, CLK2)의 위상이 반전되어도 제 2트랜지스터(M2) 및 제 4트랜지스터(M4)는 턴-오프 상태를 유지하고, 이에 따라 쉬프트 레지스터(S/R)는 하이 상태의 출력을 유지한다. 즉, 본 발명의 쉬프트 레지스터(S/R)는 외부 입력단자로부터 로우레벨의 전압이 입력될 때 클럭신호들(CLK1, CLK2)의 반주기 동안 로우레벨의 전압을 커패시터(C1)에 저장하고, 클럭신호들(CLK1, CLk2)의 나머지 반주기 동안 로우레벨의 전압, 즉 샘플링펄스(sap)를 출력한다.
한편, 제 2쉬프트 레지스터(S/R2)는 제 1클럭신호(CLK1)가 로우레벨, 제 2클럭신호(CLK2)가 하이레벨로 설정되고 제 1샘플링펄스(sap1)가 입력될 때 제 1샘플링펄스(sap1)에 대응되는 전압을 커패시터(C1)에 충전한다. 그리고, 제 2쉬프트 레지스터(S/R2)는 제 1클럭신호(CLK1)가 하이레벨, 제 2클럭신호(CLK2)가 로우레벨로 반전될 때 제 2샘플링펄스(sap2)를 출력한다. 실제로, 본 발명의 쉬프트 레지스터들(S/R1 내지 S/Rm+2)은 위와 같은 과정을 반복하면서 샘플링펄스(sap1 내지 sapm+2)를 순차적으로 출력한다.
도 8은 도 5에 도시된 샘플링 래치를 나타내는 회로도이다.
도 8을 참조하면, 도 5에 도시된 샘플링 래치(SAL1 내지 SALm)들 각각은 도 7에 도시된 쉬프트 레지스터(S/R)와 동일한 회로로 형성된다. 다만, 샘플링 래치들(SAL1 내지 SALm)은 제 1입력단자(clk)로 컨버젼 신호(CV)를 입력받고, 제 2입력단자(/clk)로 샘플링펄스(sap)를 입력받는다.
도 6의 파형도와 결부하여 동작과정을 설명하면, 먼저 제 1샘플링 래치(SAL1)는 제 1샘플링펄스(sap1)가 로우레벨로 설정되고, 제 1컨버젼 신호(CV1)가 하이레벨로 설정될 때 데이터(Data)(하이 또는 로우)를 입력받는다. 여기서, 제 1샘플링 래치(SAL1)로 입력된 데이터(Data)는 커패시터(C1)에 저장된다. 한편, 제 1샘플링펄스(sap1)가 로우레벨로 설정되기 때문에 제 5트랜지스터(M5)가 턴-온되어 출력단자(out)로는 하이레벨의 전압이 출력된다.
이후, 제 1샘플링펄스(sap1)의 공급이 중단되고(하이레벨), 제 1컨버젼 신호(CV1)의 공급이 중단되면(로우레벨) 출력단자(out)로는 데이터(Data)에 대응되는 전압이 출력된다. 예를 들어, 데이터(Data)로 로우레벨의 전압이 입력되는 경우 출력단자(out)로 로우레벨의 전압이 출력되고, 하이레벨의 전압이 입력되는 경우 출력단자(out)로 하이레벨의 전압이 출력된다. 실제로, 본 발명의 샘플링 래치들(SAL1 내지 SALm)은 샘플링펄스(sap) 및 컨버젼 신호(CV)에 대응하여 데이터(Data)를 입력받고, 입력받은 데이터(Data)에 대응되는 전압을 출력단자(out)로 출력한다.
도 9는 도 5에 도시된 홀딩 래치를 나타내는 회로도이다.
도 9를 참조하면, 도 9에 도시된 홀딩 래치들(HOL1 내지 HOLm) 각각은 도 7에 도시된 쉬프트 레지스터(S/R)와 동일한 회로로 형성된다. 다만, 홀딩 래치들(HOL1 내지 HOLm)은 제 1입력단자(clk)로 제 2인에이블 신호(EN2)를 입력받고, 제 2입력단자(/clk)로 제 1인에이블 신호(EN1)를 입력받는다.
도 6의 파형도와 결부하여 동작과정을 설명하면, 먼저 샘플링 래치들(SAL1 내지 SALm)로 데이터(Data)의 입력이 완료된 후 제 1인에이블 신호(EN1)가 로우레벨로 설정되고 제 2인에이블 신호(EN2)가 하이레벨로 설정된다. 그러면, 홀딩 래치들(HOL1 내지 HOLm) 각각은 샘플링 래치들(SAL1 내지 SALm) 각각에 포함된 데이터(Data)를 입력받는다. 여기서, 홀딩 래치들(HOL1 내지 HOLm)로 입력된 데이터(Data)들은 홀딩 래치들(HOL1 내지 HOLm) 각각에 포함되는 커패시터(C1)에 저장된다.
이후, 제 1인에이블 신호(EN1)가 하이레벨로 설정되고, 제 2인에이블 신호(EN2)가 로우레벨로 설정된다. 그러면, 홀딩 래치들(HOL1 내지 HOlm) 각각은 자신에게 저장된 데이터(Data)에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들(D1 내지 Dm) 각각으로 공급한다.
도 10은 도 5에 도시된 컨버젼 회로의 제 1실시예를 나타내는 도면이다.
도 10을 참조하면, 본 발명의 컨버젼 회로(CC)는 제 3전원(VDD)과 제 4전(VSS) 사이에 접속되는 제 11트랜지스터(M11) 및 제 12트랜지스터(M12)와, 제 11트랜지스터(M11)의 게이트전극 및 제 2전극 사이에 접속되는 제 13트랜지스터(M13) 와, 제 13트랜지스터(M13)의 제 2전극과 제 4전원(VSS) 사이에 접속되는 제 14트랜지스터(M14)와, 제 12트랜지스터(M12)의 게이트전극과 제 1전극 사이에 접속되는 제 11커패시터(C11)와, 출력단자(out)와 제 4전원(VSS) 사이에 접속되는 제 12커패시터(C12)를 구비한다.
제 11트랜지스터(M11)의 게이트전극은 제 1입력단자(clk)에 접속되고, 제 1전극은 제 3전원(VDD)에 접속된다. 그리고, 제 11트랜지스터(M11)의 제 2전극은 출력단자(out)에 접속된다. 이와 같은 제 11트랜지스터(M11)는 제 1입력단자(clk)로부터 공급되는 전압에 대응하여 턴-온 또는 턴-오프된다.
제 12트랜지스터(M12)의 게이트전극은 제 14트랜지스터(M14)의 제 1전극, 제 11커패시터(C11)의 일측단자 및 제 13트랜지스터(M13)의 제 2전극에 접속된다. 그리고, 제 12트랜지스터(M12)의 제 1전극은 출력단자(out)에 접속되고, 제 2전극은 제 4전원(VSS)에 접속된다.
제 11커패시터(C11)는 제 12트랜지스터(M12)의 제 1전극 및 게이트전극 사이에 접속된다. 이와 같은 제 11커패시터(C11)는 제 12트랜지스터(M12)의 턴-온 또는 턴-오프에 대응되는 전압을 충전한다. 예를 들어, 제 12트랜지스터(M12)가 턴-온되는 경우 제 11커패시터(C11)는 제 12트랜지스터(M12)가 턴-온될 수 있는 전압을 충전하고, 제 12트랜지스터(M12)가 턴-오프되는 경우 제 11커패시터(C11)는 제 12트랜지스터(M12)가 턴-오프될 수 있는 전압을 충전한다.
제 13트랜지스터(M13)의 게이트전극은 제 11트랜지스터(M11)의 게이트전극에 접속되고, 제 1전극은 제 11트랜지스터(M11)의 제 2전극에 접속된다. 그리고, 제 13트랜지스터(M13)의 제 2전극은 제 제 12트랜지스터(M12)의 게이트전극에 접속된다. 이와 같은 제 13트랜지스터(M13)는 제 11트랜지스터(M11)와 동시에 턴-온 또는 턴-오프되면서 제 12트랜지스터(M12)의 게이트전극으로 공급되는 전압을 제어한다.
제 14트랜지스터(M14)의 게이트전극은 제 2입력단자(/clk)에 접속되고, 제 1전극은 제 12트랜지스터(M12)의 게이트전극에 접속된다. 그리고, 제 14트랜지스터(M14)의 제 2전극은 제 4전원(VSS)에 접속된다. 이와 같은 제 14트랜지스터(M14)는 제 2입력단자(/clk)로 인가되는 전압에 대응하여 제 12트랜지스터(M12)의 게이트전극으로 공급되는 전압을 제어한다.
제 12커패시터(C12)는 출력단자(out)와 제 4전원(VSS) 사이에 접속된다. 이와 같은 제 12커패시터(C12)는 출력단자(out)의 전압을 안정화하기 위하여 사용된다. 한편, 본 발명에서 제 12커패시터(C12)는 제거될 수 있다.
도 10에 도시된 컨버젼 회로(CC)가 j번째 컨버젼 회로(CCj)라 가정하여 동작과정을 설명하면 다음과 같다. 먼저, 제 1입력단자(clk)로 j번째 샘플링펄스(sapj)가 공급되면 제 11트랜지스터(M11) 및 제 13트랜지스터(M13)가 턴-온된다. 제 11트랜지스터(M11)가 턴-온되면 제 3전원(VDD)의 전압이 출력단자(out)로 공급된다. 즉, j번째 샘플링펄스(sapj)가 공급되는 기간 동안 j번째 컨버젼 신호(CVj)가 출력된다.
이후, j번째 샘플링펄스(sapj)의 공급이 중단되고, 제 2입력단자(/clk)로 j+2번째 샘플링펄스(sapj+2)가 공급된다. 그러면, 제 1입력단자(clk)의 전압이 하이레벨로 설정되어 제 11트랜지스터(M11) 및 제 13트랜지스터(M12)가 턴-오프된다. 그리고, 제 2입력단자(/clk)의 전압이 로우레벨로 설정되어 제 14트랜지스터(M14)가 턴-온된다. 제 14트랜지스터(M14)가 턴-온되면 제 12트랜지스터(M12)의 게이트전극으로 제 4전원(VSS)의 전압이 공급되어 제 12트랜지스터(M12)가 턴-온된다. 이때, 제 11커패시터(C11)는 제 12트랜지스터(M12)의 턴-온에 대응되는 전압을 충전한다. 제 12트랜지스터(M12)가 턴-온되면 출력단자(out)로 제 4전원(VSS)의 전압이 공급된다. 즉, j+2번째 샘플링펄스(sapj+2)가 공급될 때 j번째 컨버젼 신호(CVj)의 공급이 중단되다. 이후, j+2번째 샘플링펄스(sapj+2)의 공급이 중단되더라도 제 11커패시터(C11)에 충전된 턴-온 전압에 대응하여 제 12트랜지스터(M12)가 턴-온 상태를 유지하고, 이에 따라 출려단자(out)로는 제 4전원(VSS)의 전압이 지속적으로 공급된다. 실제로, 본 발명의 컨버젼 회로들(CC1 내지 CCm)은 상술한 과정을 반복하면서 컨버젼 신호(CV1 내지 CVm)을 순차적으로 출력한다.
한편, 위에서 설명된 쉬프트 레지스터들(S/R), 컨버젼 회로들(CC), 샘플링 래치들(SAL) 및 홀딩 래치들(HOL)의 동작과정과 결부하여 도 6의 파형을 아래와 같이 설명하기로 한다.
먼저, 기수번째 쉬프트 레지스터들(S/R1, S/R3,...)은 제 2클럭신호(CLK2)의 로우기간에 스타트펄스(SP) 또는 이전단 샘플링펄스(sap)에 대응되는 전압을 충전한다. 그리고, 제 2클럭신호(CLK2)의 하이기간에 충전된 스타트펄스(SP) 또는 이전단 샘플링펄스(sap)에 대응하여 로우레벨 전압을 출력한다. 그리고, 우수번째 쉬프트 레지스터들(S/R2, S/R4,...)은 제 1클럭신호(CLK1)의 로우기간에 이전단 샘플링펄스(sap)에 대응되는 전압을 충전한다. 그리고, 제 1클럭신호(CLK1)의 하이기간에 충전된 샘플링펄스(sap)에 대응하여 로우레벨의 전압을 출력한다. 따라서, 쉬프트 레지스터들(S/R1 내지 S/Rm+2)은 도 6에 도시된 바와 같이 샘플링펄스(sap1 내지 sapm+2)를 순차적으로 생성하게 된다.
컨버젼 회로들(CC1 내지 CCm)은 j번째 샘플링신호가 입력될 때 컨버젼신호를 출력하고, j+2번째 샘플링신호가 입력될 때 컨버젼신호의 공급을 중단한다. 따라서, 컨버젼 회로들(CC1 내지 CCm)은 도 6에 도시된 바와 같이 컨버젼신호(CV1 내지 CVm)를 순차적으로 출력하게 된다.
샘플링 래치들(SAL1 내지 SALm) 각각은 자신에게 샘플링펄스(sap1 내지 sapm 중 어느하나)가 공급될 때(로우기간) 데이터(Data)를 저장받아 충전한다. 그리고, 샘플링 래치들(SAL1 내지 SALm) 각각은 샘플링펄스(sap1 내지 sapm 중 어느 하나)의 공급이 중단(하이기간)됨과 아울러 컨버젼 신호(CV1 내지 CVm 중 어느 하나)의 공급이 중단될 때 충전된 데이터(Data)에 대응하는 전압을 출력한다.
홀딩 래치들(HOL1 내지 HOLm) 각각은 제 1인에이블 신호(EN1)가 로우레벨로 설정되고, 제 2인에이블 신호(EN2)가 하이레벨로 설정될 때 샘플링 래치들(SAL1 내지 SALm 중 어느 하나)로부터 출력된 데이터(Data)를 입력받는다. 그리고, 홀딩 래치들(HOL1 내지 HOLm) 각각은 제 1인에이블 신호(EN1)가 하이레벨로 설정되고, 제 2인에이블 신호(EN2)가 로우레벨로 설정될 때 자신에게 저장된 데이터(Data)에 대응하여 하이레벨 또는 로우레벨의 전압을 데이터선들(D1 내지 Dm)로 출력한다. 여기서, 데이터선들(D1 내지 Dm)로 공급된 하이레벨 또는 로우레벨의 전압이 제 1데이터신호 또는 제 2데이터신호로써 화소들(40)로 공급된다.
즉, 본 발명에서는 상술한 바와 같이 PMOS 트랜지스터들만을 이용하여 데이터 구동부(20)를 구현할 수 있다. 이와 같이 데이터 구동부(20)를 구현하게 되면 패널에 실장될 수 있고, 이에 따라 제조비용을 절감할 수 있다. 그리고, 본 발명의 데이터 구동부(20)는 데이터(Data)에 대응하여 제 1데이터신호 또는 제 2데이터신호를 출력하기 때문에 디지털 구동시에 적용 가능하다.
한편, 도 10에 도시된 컨버젼 회로(CC)는 컨버젼 신호(CV)가 생성되는 기간 중 일부기간(T10) 동안 플로팅상태로 설정되는 문제점 있다. 예를 들어, j번째 컨버젼 회로(CVj)는 j번째 샘플링펄스(sapj)의 공급이 중단되고, j+2번째 샘플링펄스(sapj+2)이 공급되기 전까의 일부기간(T10) 동안 플로팅상태로 설정된다. 다시 말하여, 일부기간(T10) 동안 컨버젼 회로(CC)의 제 11트랜지스터(M11) 및 제 12트랜지스터(M12)가 동시에 턴-오프 상태로 설정되기 때문에 출력단자(out)가 플로팅상태로 설정되게 된다. 이와 같이 컨버젼 회로(CV)가 플로팅 상태로 설정되게 되면 불필요한 전압 스윙 등이 발생할 염려가 있다.
이와 같은 문제점을 극복하기 위하여 도 11과 같은 데이터 구동부의 다른 실시예를 제안한다. 도 11을 설명할 때 도 5와 동일한 부분에 대하여 상세한 설명은 생략하기로 한다.
도 11을 참조하면, 컨버젼부(200')에는 m개의 컨버젼 회로(CC1 내지 CCm)들 이 포함된다. 여기서, 컨버젼 회로(CC1 내지 CCm)들 각각은 제 1입력단자로 j번째 샘플링펄스(sapj)를 공급받고, 제 2입력단자(/clk)로 j+2번째 샘플링펄스(sapj+2)를 공급받는다. 그리고, 컨버젼 회로(CC1 내지 CCm)들 각각은 제 3입력단자(in)로 제 1클럭신호(CLK1) 또는 제 2클럭신호(CLK2)를 공급받는다. 다시 말하여, 기수번째 컨버젼 회로(CC1, CC3, ...)들은 제 3입력단자(in)로 제 1클럭신호(CLK1)를 공급받고, 우수번째 컨버젼 회로(CC2, CC4, ...)들은 제 3입력단자(in)로 제 2클럭신호(CLK2)를 공급받는다.
도 12는 도 11에 도시된 컨버젼 회로의 실시예를 나타내는 도면이다. 도 12를 설명할 때 도 10과 동일한 부분에 대하여 상세한 설명은 생략하기로 한다.
도 12를 참조하면, 본 발명의 컨버젼 회로(CC)는 제 11트랜지스터(M11)의 게이트전극과 제 1입력단자(clk) 사이에 접속되는 제 15트랜지스터(M15)와, 제 11트랜지스터(M11)의 게이트전극과 제 1전극 사이에 접속되는 제 13커패시터(C13)를 구비한다.
제 15트랜지스터(M15)의 게이트전극은 제 3입력단자(in)에 접속되고, 제 1전극은 제 1입력단자(clk)에 접속된다. 그리고, 제 15트랜지스터(M15)의 제 2전극은 제 11트랜지스터(M11)의 게이트전극에 접속된다. 이와 같은 제 15트랜지스터(M15)는 제 3입력단자(in)로 공급되는 전압에 대응하여 턴-온 또는 턴-오프된다.
제 13커패시터(C13)는 제 11트랜지스터(M11)의 턴-온 또는 턴-오프에 대응하는 전압을 충전한다. 예를 들어, 제 11트랜지스터(M11)가 턴-온되는 경우 제 13커 패시터(C13)는 제 11트랜지스터(M11)가 턴-온될 수 있는 전압을 충전하고, 제 11트랜지스터(M11)가 턴-오프되는 경우 제 13커패시터(C13)는 제 11트랜지스터(M11)가 턴-오프될 수 있는 전압을 충전한다.
도 12에 도시된 컨버젼 회로(CC)가 기수번째 컨버젼 회로라 가정하여 동작과정을 설명하면 다음과 같다. 먼저 제 1입력단자(clk)로 j번째 샘플링펄스(sapj)가 공급될 때 제 1클럭신호(CLK1)는 로우레벨의 전압을 유지한다. 로우레벨의 제 1클럭신호(CLK1)가 공급되면 제 15트랜지스터(M15)가 턴-온되고, 이에 따라 j번째 샘플링펄스(sapj)가 제 11트랜지스터(M11) 및 제 13트랜지스터(M13)의 게이트전극으로 공급된다.
그러면, 제 11트랜지스터(M11) 및 제 13트랜지스터(M13)가 턴-온된다. 제 11트랜지스터(M11)가 턴-온되면 제 3전원(VDD)의 전압이 출력단자(out)로 공급된다. 즉, j번째 샘플링펄스(sapj)가 공급되는 기간 동안 j번째 컨버젼 신호(CVj)가 출력된다. 그리고, 제 13트랜지스터(M13)가 턴-온되면 제 3전원(VDD)의 전압이 제 12트랜지스터(M12)의 게이트전극으로 공급되어 제 12트랜지스터(M12)가 턴-오프된다.
한편, 제 11트랜지스터(M11)가 턴-온될 때 제 13커패시터(C13)는 제 11트랜지스터(M11)의 턴-온에 대응되는 전압을 충전한다. 따라서, j번째 샘플링펄스(sapj)의 공급이 중단되는 경우에도 제 11트랜지스터(M11)가 턴-온되어 출력단자(out)로 컨버젼신호(CVj)가 안정적으로 공급된다. 이때, 제 1클럭신호(CLK1)는 하이레벨의 전압을 갖기 때문에 제 15트랜지스터(M15)는 턴-오프된다.
이후, j+2번째 샘플링펄스(sapj+2)가 제 2입력단자(/clk)로 공급되고, 제 1클럭신호(CLK1)가 로우레벨의 전압으로 변환된다. 제 1클럭신호(CLK1)가 로우레벨의 전압으로 변환되면 하이레벨의 전압이 제 11트랜지스터(M11) 및 제 13트랜지스터(M13)의 게이트전극으로 공급되어 제 11트랜지스터(M11) 및 제 13트랜지스터(M13)가 턴-오프된다. 이 경우, 제 13커패시터(C13)는 제 11트랜지스터(M11)의 턴-오프에 대응되는 전압을 충전한다.
그리고, j+2번째 샘플링펄스(sapj+2)가 제 2입력단자(/clk)로 공급되면 제 14트랜지스터(M14)가 턴-온된다. 제 14트랜지스터(M14)가 턴-온되면 제 12트랜지스터(M12)의 게이트전극으로 제 4전원(VSS)의 전압이 공급되어 제 12트랜지스터(M12)가 턴-온된다. 이때, 제 11커패시터(C11)는 제 12트랜지스터(M12)의 턴-온에 대응되는 전압을 충전한다. 제 12트랜지스터(M12)가 턴-온되면 출력단자(out)로 제 4전원(VSS)의 전압이 공급된다. 즉, j+2번째 샘플링펄스(sapj+2)가 공급될 때 j번째 컨버젼 신호(CVj)의 공급이 중단되다. 이후, j+2번째 샘플링펄스(sapj+2)의 공급이 중단되더라도 제 11커패시터(C11)에 충전된 턴-온 전압에 대응하여 제 12트랜지스터(M12)가 턴-온 상태를 유지하고, 이에 따라 출려단자(out)로는 제 4전원(VSS)의 전압이 지속적으로 공급된다.
도 13은 쉬프트 레지스터 및 래치의 제 2실시예를 나타내는 도면이다. 도 13을 설명할 때 도 7과 동일한 부분에 대해서 상세한 설명은 생략하기로 한다.
도 13을 참조하면, 제 3트랜지스터(M3)의 게이트전극 및 제 2전극이 제 2입 력단자(/clk)에 접속된다. 이와 같이 제 3트랜지스터(M3)의 게이트전극 및 제 2전극이 제 2입력단자(/clk)에 접속되어도 동작과정은 앞서 설명한 쉬프트 레지스터(S/R) 및 래치(SAL, HOL)와 동일하게 설정된다. 이를 상세히 설명하면, 도 7에 도시된 쉬프트 레지스터(S/R)의 제 3트랜지스터(M3)의 제 2전극은 제 4전원(VSS)과 접속된다. 따라서, 제 3트랜지스터(M3)가 턴-온되는 경우 제 5트랜지스터(M5)의 게이트전극으로 로우레벨의 전압이 공급된다. 마찬가지로, 도 12에서 제 2입력단자(/clk)로 로우레벨의 전압이 공급되어 제 3트랜지스터(M3)가 턴-온되는 경우에도 로우레벨의 전압이 게이트전극으로 공급된다.
도 14는 도 11에 도시된 컨버젼 회로의 제 2실시예를 나타내는 도면이다. 도 14를 설명할 때 도 12와 동일한 부분에 대하여 상세한 설명은 생략하기로 한다.
도 14를 참조하면, 제 14트랜지스터(M14)의 제 2전극은 제 3입력단자(in)와 접속된다. 여기서, 제 3입력단자(in)로 공급되는 클럭신호(CLK1 or CLK2)는 j+2번째 샘플링펄스(sapj+2)가 공급될 때 로우레벨의 전압을 유지한다. 다시 말하여, 제 14트랜지스터(M14)가 턴-온되는 경우 제 3입력단자(in)로 로우레벨의 전압이 공급되고, 이에 따라 안정적으로 컨버젼 회로(CC)를 구동할 수 있다.
한편, 도 15와 같이 제 15트랜지스터(M15) 및 제 13커패시터(C13)가 제거된 경우에도 도 14트랜지스터(M14)의 제 2전극을 제 3입력단자(in)와 접속시킬 수 있다. 이와 같은 경우에도 제 14트랜지스터(M14)가 턴-온될 때 제 3입력단자(in)로 로우레벨의 전압이 공급됨으로써 컨버젼 회로(CC)가 안정적으로 구동된다.
도 16은 도 11에 도시된 컨버젼 회로의 제 3실시예를 나타내는 도면이다. 도 15를 설명할 때 도 12와 동일한 부분에 대하여 상세한 설명은 생략하기로 한다.
도 16을 참조하면, 제 14트랜지스터(M14)의 제 2전극은 제 2입력단자(/clk)와 접속된다. 따라서, 제 14트랜지스터(M14)는 제 2입력단자(/clk)로 제 2샘플링펄스(sapj+2)가 공급될 때 턴-온되어 로우레벨의 전압을 제 12트랜지스터(M12)의 게이트전극으로 공급하고, 이에 따라 안정적으로 컨버젼 회로(CC)를 구동할 수 있다.
상기 발명의 상세한 설명과 도면은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 따라서, 이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 보호 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여 져야만 할 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 데이터 구동부 및 이를 이용한 유기 전계 발광 표시장치에 의하면 데이터 구동부에 포함되는 쉬프트 레지스터들, 샘플링 래치들, 홀딩 래치들 및 컨버젼 회로들을 PMOS 트랜지스터들로만 구성하기 때문에 패널에 실장 가능하고, 이에 따라 제조비용을 절감할 수 있는 장점이 있다. 또한, 본 발명에서는 데이터신호로써 제 1데이터신호 또는 제 2데이터신호를 공급하기 때문에 디지털 구동의 유기 전계 발광 표시장치에 적용 가능하다.

Claims (27)

  1. 제 1클럭신호 및 제 2클럭신호를 공급받으며, 스타트펄스 또는 이전단의 샘플링펄스를 공급받아 샘플링펄스를 생성하기 위한 m(m은 자연수)+2개의 쉬프트 레지스터들을 포함하는 쉬프트 레지스터부와;
    2개의 샘플링펄스를 이용하여 컨버젼 신호를 생성하기 위한 m개의 컨버젼 회로들을 포함하는 컨버젼부와;
    상기 샘플링펄스 및 컨버젼신호에 대응하여 데이터들을 저장하기 위한 m개의 샘플링 래치들을 포함하는 샘플링 래치부와;
    제 1인에이블 신호 및 제 2인에이블 신호에 대응하여 상기 샘플링 래치들에 저장된 데이터들을 공급받고, 공급받은 데이터들에 대응하여 제 1데이터신호 또는 제 2데이터신호를 데이터선들로 공급하기 위한 m개의 홀딩 래치들을 포함하는 홀딩 래치부를 구비하며;
    j(j는 자연수)번째 상기 컨버젼 회로는 j번째 샘플링펄스 및 j+2번째 샘플링펄스를 이용하여 j번째 상기 컨버젼 신호를 생성하는 것을 특징으로 하는 데이터 구동부.
  2. 제 1항에 있어서,
    상기 제 1클럭신호 및 제 2클럭신호는 위상이 반대인 것을 특징으로 하는 데이터 구동부.
  3. 제 1항에 있어서,
    상기 쉬프트 레지스터, 샘플링 래치 및 홀딩 래치 각각은
    제 2입력단자에 게이트전극이 접속되고 제 1노드에 제 2전극이 접속되며, 제 1전극이 외부 입력단자와 접속되는 제 1트랜지스터와;
    게이트전극이 상기 제 1노드에 접속되고 제 1전극이 제 1입력단자에 접속되며, 제 2전극이 출력단자에 접속되는 제 2트랜지스터와;
    게이트전극이 상기 제 2입력단자에 접속되고 제 2노드에 제 1전극이 접속되며, 제 2전극이 제 4전원과 접속되는 제 3트랜지스터와;
    게이트전극이 상기 제 1노드에 접속되고 제 1전극이 상기 제 2입력단자에 접속되며, 제 2전극이 상기 제 2노드에 접속되는 제 4트랜지스터와;
    게이트전극이 상기 제 2노드에 접속되고 제 1전극이 제 3전원이 접속되며, 제 2전극이 상기 출력단자에 접속되는 제 5트랜지스터와;
    상기 제 2트랜지스터의 게이트전극과 상기 제 2전극 사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 데이터 구동부.
  4. 제 3항에 있어서,
    상기 제 1트랜지스터 내지 제 5트랜지스터는 PMOS로 형성되는 것을 특징으로 하는 데이터 구동부.
  5. 제 3항에 있어서,
    상기 제 3전원은 상기 제 4전원 보다 높은 전압값으로 설정되는 것을 특징으로 하는 데이터 구동부.
  6. 제 3항에 있어서,
    상기 쉬프트 레지스터들 중 기수번째 쉬프트 레지스터들의 제 1입력단자로는 상기 제 1클럭신호가 공급되고, 제 2입력단자로는 제 2클럭신호가 공급되는 것을 특징으로 하는 데이터 구동부.
  7. 제 3항에 있어서,
    상기 쉬프트 레지스터들 중 우수번째 쉬프트 레지스터들의 제 1입력단자로는 상기 제 2클럭신호가 공급되고, 제 2입력단자로는 제 1클럭신호가 공급되는 것을 특징으로 하는 데이터 구동부.
  8. 제 3항에 있어서,
    상기 쉬프트 레지스터들은 상기 제 2입력단자로 로우레벨의 전압이 공급될 때 상기 커패시터에 상기 외부 입력단자로부터 공급되는 전압에 대응되는 전압을 충전하고, 상기 제 2입력단자로 하이레벨의 전압이 공급될 때 상기 커패시터에 저장 전압에 대응되는 전압을 상기 출력단자로 공급하는 것을 특징으로 하는 데이터 구동부.
  9. 제 3항에 있어서,
    상기 샘플링 래치들은 상기 제 2입력단자로 상기 샘플링펄스를 공급받고, 상기 제 1입력단자로 상기 컨버젼신호를 공급받는 것을 특징으로 하는 데이터 구동부.
  10. 제 9항에 있어서,
    상기 샘플링 래치들은 상기 샘플링펄스가 로우레벨로 공급될 때 상기 데이터를 입력받고, 상기 샘플링펄스 및 상기 컨버젼신호의 공급이 중단될 때 상기 데이터를 출력하는 것을 특징으로 하는 데이터 구동부.
  11. 제 3항에 있어서,
    상기 홀딩 래치들은 상기 제 2입력단자로 제 1인에이블 신호를 공급받고, 상기 제 1입력단자로 상기 제 2인에이블 신호를 공급받는 것을 특징으로 하는 데이터 구동부.
  12. 제 11항에 있어서,
    상기 제 1인에이블 신호 및 제 2인에이블 신호는 위상이 반대인 것을 특징으로 하는 데이터 구동부.
  13. 제 12항에 있어서,
    상기 홀딩 래치들은 상기 제 1인에이블 신호가 로우레벨로 설정될 때 상기 샘플링 래치들로부터 데이터를 입력받고, 상기 제 1인에이블 신호가 하이레벨로 설정될 때 제 1데이터신호 또는 제 2데이터신호를 데이터선들로 공급하는 것을 특징으로 하는 데이터 구동부.
  14. 제 13항에 있어서,
    상기 제 1인에이블 신호는 상기 샘플링 래치들로 데이터가 저장되는 기간 동안 하이레벨을 유지하고, 상기 샘플링 래치들로 데이터가 모두 저장된 후 로우레벨로 변경되는 것을 특징으로 하는 데이터 구동부.
  15. 제 1항에 있어서,
    상기 쉬프트 레지스터, 샘플링래치 및 홀딩래치 각각은
    제 2입력단자에 게이트전극이 접속되고 제 1노드에 제 2전극이 접속되며, 제 1전극이 외부 입력단자와 접속되는 제 1트랜지스터와;
    게이트전극이 상기 제 1노드에 접속되고 제 1전극이 제 1입력단자에 접속되며, 제 2전극이 출력단자에 접속되는 제 2트랜지스터와;
    게이트전극 및 제 2전극이 상기 제 2입력단자에 접속되고, 제 2노드에 제 1전극이 접속되는 제 3트랜지스터와;
    게이트전극이 상기 제 1노드에 접속되고 제 1전극이 상기 제 2입력단자에 접 속되며, 제 2전극이 상기 제 2노드에 접속되는 제 4트랜지스터와;
    게이트전극이 상기 제 2노드에 접속되고 제 1전극이 제 3전원이 접속되며, 제 2전극이 상기 출력단자에 접속되는 제 5트랜지스터와;
    상기 제 2트랜지스터의 게이트전극과 상기 제 2전극 사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 데이터 구동부.
  16. 제 1항에 있어서,
    상기 컨버젼 회로는
    게이트전극이 제 1입력단자에 접속되고 제 1전극이 제 3전원에 접속되며, 제 2전극이 출력단자에 접속되는 제 11트랜지스터와;
    제 1전극이 상기 출력단자에 접속되고 제 2전극이 상기 제 3전원보다 낮은 전압값을 가지는 제 4전원에 접속되는 제 12트랜지스터와;
    게이트전극이 상기 제 11트랜지스터의 게이트전극에 접속되고 제 1전극이 상기 제 11트랜지스터의 제 2전극에 접속되는 제 13트랜지스터와;
    상기 제 13트랜지스터의 제 2전극에 제 1전극이 접속되고 게이트전극이 제 2입력단자에 접속되는 제 14트랜지스터와;
    상기 제 12트랜지스터의 게이트전극과 제 1전극 사이에 접속되는 제 11커패시터를 구비하는 것을 특징으로 하는 데이터 구동부.
  17. 제 16항에 있어서,
    상기 출력단자와 상기 제 4전원 사이에 접속되는 제 12커패시터를 더 구비하는 것을 특징으로 하는 데이터 구동부.
  18. 제 16항에 있어서,
    상기 제 11트랜지스터 내지 제 14트랜지스터는 PMOS로 형성되는 것을 특징으로 하는 데이터 구동부.
  19. 제 16항에 있어서,
    상기 j번째 컨버젼 회로에서 상기 제 1입력단자로는 상기 j번째 샘플링펄스가 공급되고, 상기 제 2입력단자로는 j+2번째 샘플링펄스를 공급되는 것을 특징으로 하는 데이터 구동부.
  20. 제 19항에 있어서,
    상기 j번째 샘플링펄스가 공급될 때 상기 j번째 컨버젼 신호가 공급되고, 상기 j+2번째 샘플링펄스가 공급될 때 상기 j번째 컨버젼 신호의 공급이 중단되는 것을 특징으로 하는 데이터 구동부.
  21. 제 16항에 있어서,
    상기 제 11트랜지스터의 제 1전극과 게이트전극 사이에 접속되는 제 13커패시터와,
    상기 제 1입력단자와 상기 제 11트랜지스터의 게이트전극 사이에 접속되며, 자신의 게이트전극이 제 3입력단자와 접속되는 제 15트랜지스터를 더 구비하는 것을 특징으로 하는 데이터 구동부.
  22. 제 21항에 있어서,
    상기 제 15트랜지스터는 PMOS로 형성되는 것을 특징으로 하는 데이터 구동부.
  23. 제 21항에 있어서,
    기수번째에 위치되는 컨버젼 회로의 상기 제 3입력단자로는 상기 제 1클럭신호가 공급되고, 우수번째에 위치되는 컨버젼 회로의 상기 제 3입력단자로는 상기 제 2클럭신호가 공급되는 것을 특징으로 하는 데이터 구동부.
  24. 제 16항 또는 제 21항에 있어서,
    상기 제 14트랜지스터의 제 2전극은 상기 제 4전원과 접속되는 것을 특징으로 하는 데이터 구동부.
  25. 제 16항 또는 제 21항에 있어서,
    상기 제 14트랜지스터의 제 2전극은 상기 제 3입력단자와 접속되는 것을 특징으로 하는 데이터 구동부.
  26. 제 21항에 있어서,
    상기 제 14트랜지스터의 제 2전극은 상기 제 2입력단자와 접속되는 것을 특징으로 하는 데이터 구동부.
  27. 주사선들로 주사신호를 순차적으로 공급하기 위한 주사 구동부와,
    데이터선들 각각으로 제 1데이터신호 또는 제 2데이터신호를 공급하기 위한 데이터 구동부와,
    상기 주사신호가 공급될 때 상기 제 1데이터신호 또는 제 2데이터신호를 공급받아 발광여부가 제어되는 화소들을 구비하며,
    상기 데이터 구동부는
    순차적으로 샘플링펄스를 공급하기 위하여 PMOS 트랜지스터들로 구성된 m(m은 자연수)+2개의 쉬프트 레지스터들을 포함하는 쉬프트 레지스터부와,
    2개의 샘플링펄스를 이용하여 컨버젼신호를 생성하기 위하여 PMOS 트랜지스터들로 구성된 m개의 컨버젼 회로들을 포함하는 컨버젼부와,
    상기 샘플링신호 및 컨버젼신호에 대응하여 데이터들을 저장하기 위하여 PMOS 트랜지스터들로 구성된 m개의 샘플링 래치들을 포함하는 샘플링 래치부와,
    상기 샘플링 래치들에 저장된 데이터들을 공급받아 상기 제 1데이터신호 또는 제 2데이터신호를 상기 데이터선들로 공급하기 위한 PMOS 트랜지스터들로 구성된 m개의 홀딩 래치들을 포함하는 홀딩 래치부를 구비하며,
    j(j는 자연수)번째 상기 컨버젼 회로는 j번째 샘플링펄스 및 j+2번째 샘플링펄스를 이용하여 j번째 상기 컨버젼 신호를 생성하는 것을 특징으로 하는 유기 전계 발광 표시장치.
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* Cited by examiner, † Cited by third party
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KR20050003752A (ko) * 2003-07-04 2005-01-12 엘지.필립스 엘시디 주식회사 액정표시장치의 데이터 구동 장치 및 방법
KR20050061061A (ko) * 2003-12-18 2005-06-22 삼성전자주식회사 버터플라이 광모듈

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