JP2006285194A - バッファー及びこれを利用したデータ駆動回路と発光表示装置 - Google Patents

バッファー及びこれを利用したデータ駆動回路と発光表示装置 Download PDF

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Abstract

【課題】トランジスターのしきい値電圧と無関係に正確な出力電圧を供給するようにしたバッファー及びこれを利用したデータ駆動回路と発光表示装置を提供する。
【解決手段】一側端子に外部からの階調電圧の供給を受ける第1キャパシタと、
前記第1キャパシタの他側端子に入力端子が接続される第1インバータと、前記第1インバータの出力端子に入力端子が接続される第2インバータと、前記第1インバータの出力端子と第2インバータの入力端子の間に設置される第2キャパシタと、前記第2インバータの出力端子に一側端子が接続される第3キャパシタと、前記第3キャパシタの他側端子に接続されて前記第3キャパシタから供給される電圧に対応して所定の電圧がデータ線に供給されるように第1電源から前記データ線に流れる電流を制御する第1トランジスターと、前記データ線と前記第1キャパシタの一側端子の間に接続される第3トランジスターを具備する。
【選択図】図4

Description

本発明は、バッファー及びこれを利用したデータ駆動回路と発光表示装置に関し、特に、トランジスターのしきい値電圧と無関係に正確な出力電圧を供給するようにしたバッファー及びこれを利用したデータ駆動回路と発光表示装置に関する。
最近、陰極線管の短所である重さと嵩を減らすことができる各種平板表示装置が開発されている。平板表示装置としては液晶表示装置、電界放出表示装置、プラズマ表示パネル及び発光表示装置などがある。
平板表示装置の中で発光表示装置は、電子と正孔の再結合によって光を発生する発光素子を利用して映像を表示する。このような発光表示装置は、外部から供給されるデータを利用してデータ信号を生成し、生成されたデータ信号をデータ線を利用して画素に供給することで所望の輝度の映像を表示する。
ここで、外部から供給されるデータをデータ信号に変換するために少なくとも一つ以上のデータ駆動回路が利用される。
データ駆動回路は、外部から供給されるデータを階調値に対応する電圧に変換し、変換された電圧をデータ信号としてバッファーを経由してデータ線に供給する。すると、画素それぞれからデータ信号の電圧値に対応する電流を発光素子に供給することで所定の画像を表示する。
このようなデータ駆動回路でバッファーは、自分に供給されたデータ信号を電圧降下なしにデータ線に供給しなければならない。しかし、複数のトランジスターで構成された従来のバッファーは、トランジスターのしきい値電圧に対応される電圧位電圧降下されたデータ信号をデータ線に供給する。
すなわち、従来のバッファーではデータ信号の電圧がトランジスターのしきい値電圧ほど下降され、これによって画素が所望の輝度の画像を表示することができないという問題点が発生する。
一方、従来のバッファー及びこれを利用したデータ駆動回路と発光表示装置に関する技術を記載した文献としては、下記特許文献１および２等がある。
韓国特許公開第2005−0012135号公報 韓国特開公開第2005−0009977号公報
したがって、本発明の目的は、トランジスターのしきい値電圧と無関係で正確な出力電圧を供給するようにしたバッファー及びこれを利用したデータ駆動回路と発光表示装置を提供することである。
前記目的を果たすために本発明の第1側面は、一側端子で外部からの階調電圧の供給を受ける第1キャパシタと、前記第1キャパシタの他側端子に入力端子が接続される第1インバータと、前記第1インバータの出力端子に入力端子が接続される第2インバータと、前記第1インバータの出力端子と第2インバータの入力端子の間に設置される第2キャパシタと、前記第2インバータの出力端子に一側端子が接続される第3キャパシタと、前記第3キャパシタの他側端子に接続されて前記第3キャパシタから供給される電圧に対応して所定の電圧がデータ線に供給されるように第1電源から前記データ線に流れる電流を制御する第1トランジスターと、前記データ線と前記第1キャパシタの一側端子の間に接続される第3トランジスターを具備するバッファーを提供する。
望ましくは、前記所定の電圧の電圧値は、前記階調電圧と同一の電圧値に設定される。また、前記データ線に前記階調電圧と同一の電圧が供給される時前記第1トランジスターがターンオフされる。
本発明の第2側面は、外部から供給されるデータのビット値に対応して階調電圧を生成するためのデジタル-アナログ変換部と、前記階調電圧をデータ線に供給するためのバッファーを具備し、前記バッファーそれぞれは一側端子で外部からの階調電圧の供給を受ける第1キャパシタと、前記第1キャパシタの他側端子に入力端子が接続される第1インバータと、前記第1インバータの出力端子に入力端子が接続される第2インバータと、前記第1インバータの出力端子と第2インバータの入力端子の間に設置される第2キャパシタと、前記第2インバータの出力端子に一側端子が接続される第3キャパシタと、前記第3キャパシタの他側端子に接続されて前記第3キャパシタから供給される電圧に対応して所定の電圧がデータ線に供給されるように第1電源から前記データ線に流れる電流を制御する第1トランジスターと、前記データ線と前記第1キャパシタの一側端子の間に接続される第3トランジスターを具備するデータ駆動回路を提供する。
望ましくは、前記所定の電圧の電圧値は前記階調電圧と同一の電圧値に設定される。また、前記データ線に前記階調電圧と同一の電圧が供給される時前記第1トランジスターがターンオフされる。
また、順次サンプリング信号を生成するためのシフトレジスター部と、前記サンプリング信号に対応して前記データを格納して、格納された前記データを前記デジタル-アナログ変換部で供給するためのラッチ部を具備する。
上述したように、本発明の実施形態によるバッファー及びこれを利用したデータ駆動回路と発光表示装置によれば、トランジスターのしきい値電圧と無関係に正確な階調電圧を供給することができる。実際に、本発明のバッファーはしきい値電圧と無関係に階調電圧を供給することができるから対面的、高解像度パネルを容易く駆動することができる。
また、本発明ではバッファーで階調電圧が生成される時のみにバッファーが動作するように駆動電圧を選択的に供給するので消費電力を低減することができる。
以下、本発明の属する技術分野において通常の知識を持った者が本発明を容易く実施することができる望ましい実施形態を添付された図1ないし図9Cを参照して詳しく説明ある。
図1は、本発明の実施形態による発光表示装置を現わす図面である。
図1を参照すると、本発明の実施形態による発光表示装置は走査線S1ないしSn及びデータ線D1ないしDmの交差領域に形成された画素140とを含む画像表示部130と、 走査線S1ないしSnを駆動するための走査駆動部110と、データ線D1ないしDmを駆動するためのデータ駆動部120と、走査駆動部110及びデータ駆動部120を制御するためのタイミング制御部150とを具備する。
走査駆動部110は、タイミング制御部150からの走査駆動制御信号SCSに応答して走査信号を生成し、生成された走査信号を走査線S1ないしSnで順次供給する。
また、走査駆動部110は走査駆動制御信号SCSに応答して発光制御信号を生成し、 生成された発光制御信号を発光制御線E1ないしEnに順次供給する。
データ駆動部120は、タイミング制御部150からのデータ駆動制御信号DCSに応答してデータ信号を生成し、生成されたデータ信号をデータ線D1ないしDmに供給する。このため、データ駆動部120は少なくとも一つ以上のデータ駆動回路129を具備する。
データ駆動回路129は、外部から供給されるデータをデータ信号に変換してデータ線D1ないしDmに供給する。ここで、データ駆動回路129はデータ信号として所定の電圧をデータ線D1ないしDmに供給する。データ駆動回路129の詳細な構成については後述する。
タイミング制御部150は、外部から供給される同期信号に対応してデータ駆動制御信号DCS及び走査駆動制御信号SCSを生成する。タイミング制御部150で生成されたデータ駆動制御信号DCSはデータ駆動部120に供給され、走査駆動制御信号SCSは走査駆動部110に供給される。そして、タイミング制御部150は外部から供給されるデータを再整列してデータ駆動部120に供給する。
画像表示部130は、外部から第1電源ELVDD及び第2電源ELVSSの供給を受ける。画像表示部130に供給された第1電源ELVDD及び第2電源ELVSSはそれぞれの画素140に供給される。第1電源ELVDD及び第2電源ELVSSの供給を受けた画素140は、データ駆動回路129から供給されるデータ信号に対応する画像を表示する。
図2は、図1に図示されたデータ駆動回路を概略的に表すブロック図である。ここで、データ駆動回路はj(jは自然数)個のデータ線と接続されることができるようにj個のチャンネルで構成されると仮定する。
図2を参照すれば、本発明の実施形態によるデータ駆動回路129はサンプリング信号を順次生成するためのシフトレジスター部121と、サンプリング信号に応答してデータを順次格納するためのサンプリングラッチ部122と、サンプリングラッチ部122のデータを一時格納すると同時に、格納されたデータをデジタル-アナログ変換部(以下、“DAC部”とする)125に供給するためのホルディングラッチ部123と、データの階調値に対応する階調電圧を生成するためのDAC部125と、階調電圧をデータ線Dで供給するためのバッファー部126を具備する。
シフトレジスター部121は、タイミング制御部150からのソースシフトクロックSSC及びソーススタートパルスSSPの供給を受ける。ソースシフトクロックSSC及びソーススタートパルスSSPの供給を受けたシフトレジスター部121は、ソースシフトクロックSSCの1周期ごとにソーススタートパルスSSPをシフトさせながら順次j個のサンプリング信号を生成する。このため、シフトレジスター部121はj個のシフトレジスターを具備する。
サンプリングラッチ部122は、シフトレジスター部121から順次供給されるサンプリング信号に応答してデータを順次格納する。ここで、サンプリングラッチ部122はj個のデータを格納するためにj個のサンプリングラッチを具備する。そして、 それぞれのサンプリングラッチはデータのビット数に対応する大きさを持つ。
例えば、データらがkビットで構成される場合サンプリングラッチそれぞれはkビットの大きさに設定される。
ホルディングラッチ部123は、タイミング制御部150からソース出力イネーブルSOE信号が入力される時サンプリングラッチ部122からデータの入力を受けて格納する。そして、ホルディングラッチ部123はタイミング制御部150からソース出力イネーブルSOE 信号が入力される時自分に格納されたデータをDAC部125に供給する。このため、ホルディングラッチ部123はkビットの大きさを持つj個のホルディングラッチを具備する。
DAC部125は、データのビット値、すなわち、階調値に対応して階調電圧を生成し、生成された階調電圧をバッファー部126に供給する。
バッファー部126は、DAC部125から供給されるデータ信号をj個のデータ線D1ないしDjに供給する。このため、バッファー部126はj個のバッファー127を具備する。j個のバッファー127それぞれは自分に供給されるデータ信号、すなわち、階調電圧をデータ線D1ないしDjに供給する。ここで、バッファー127は自分の内部に含まれたトランジスターのしきい値電圧と無関係に電圧降下のないデータ信号をデータ線D1ないしDjに供給する。
一方、本発明では図3のようにホルディングラッチ部123とDAC部125の間にレベルシフター部124をさらに含むことができる。レベルシフター部124はホルディングラッチ部123から供給されるデータの電圧レベルを上昇させてDAC部125に供給する。
外部システムからデータ駆動回路129に高い電圧レベルを持つデータを供給するようになれば、耐圧が高い回路部品が設置されなければならないので製造費用が増加される。したがって、データ駆動回路129の外部では低い電圧レベルを持つデータを供給し、この低い電圧レベルを持つデータをレベルシフター部124で高い電圧レベルに昇圧する。
図4は、本発明の実施形態によるバッファーを表す図面である。そして、図5は図4に図示されたバッファーに供給される駆動波形を現わす波形図である。
以後、説明の便宜性のために図4に図示されたバッファーはj番目データ線Djと接続されたバッファー127と仮定する。
図4及び図5を参照すると、本発明のバッファー127は、第1インバータ127a及び第2インバータ127bと、データ線Djと第3電源VVddの間に接続される第1トランジスターM1と、DAC部125と第1インバータ127aの間に接続される第2トランジスターM2及び第1キャパシタC1と、第1インバータ127aと第2インバータ127bの間に接続される第2キャパシタC2と、第2インバータ127bと第1トランジスターM1の間に接続される第3キャパシタC3を具備する。
そして、本発明のバッファー127は第2トランジスターM2と第1キャパシタC1の共通端子である第1ノードN1とデータ線Djの間に接続される第3トランジスターM3と、第3キャパシタC3と第1トランジスターM1の共通端子である第6ノードN6と第3電源VVddの間に接続される第4トランジスターM4と、第1トランジスターM1とデータ線Djの共通端子である第7ノードN7と第4電源VVssの間に接続される第5トランジスターM5と、第1インバータ127aの入力端子N2と出力端子N3の間に接続される第6トランジスターM6と、第2インバータ127bの入力端子N4と出力端子N5の間に接続される第7トランジスターM7を具備する。
第1トランジスターM1は、第6ノードN6に印加される電圧値に対応して第3電源VVddから第7ノードN7で流れる電流を制御する。この時、第1トランジスターM1は第7ノードN7の電圧値が階調電圧Vgaに上昇される時まで電流を供給する。第7ノードN7に供給された階調電圧Vgaは、データ信号として画素140に供給される。
第2トランジスターM2は、第1制御信号CS1が供給される時DAC部125から供給される階調電圧Vgaを第1ノードN1に供給する。
第3トランジスターM3は、第3制御信号CS3が供給される時ターンオンされる。第3トランジスターM3がターンオンされれば第7ノードN7と第1ノードN1が電気的に接続される。実際に、第3トランジスターM3がターンオンされればバッファー127の出力端、すなわち、第7ノード電圧がバッファー127の入力端、すなわち、第1ノードにフィードバックされる。
第4トランジスターM4は、第1制御信号CS1が供給される時ターンオンされて第3電源VVddの電圧を第6ノードN6に供給する。第6ノードN6に第3電源VVddの電圧が供給されれば、第1トランジスターM1のゲート電極と第1電極の電圧が等しく設定されて第1トランジスターM1がターンオフされる。ここで、第1電極はソース電極またはドレイン電極の中でいずれか一つに設定される。
第5トランジスターM5は、第2制御信号CS2が供給される時ターンオンされて第4電源VVssの電圧を第7ノードN7、すなわち、データ線Djに供給する。
第1インバータ127aは、互いに異なる導電型に設定されて第3電源VVddと第4電源VVssの間に接続される第8トランジスターM8及び第9トランジスターM9を具備する。ここで、第8トランジスターM8はPMOSに設定され、第9トランジスターM9はNMOSに設定される。このような第8トランジスターM8及び第9トランジスターM9のゲート端子は第1キャパシタC1、すなわち、第2ノードに接続されて第1キャパシタC1から供給される電圧に対応して駆動される。
第6トランジスターM6は、第1インバータ127aの入力端子である第2ノードN2と出力端子である第3ノードN3の間に設置される。このような第6トランジスターM6は第1制御信号CS1が供給される時ターンオンされて第2ノードN2と第3ノードN3を電気的に接続させる。
第2インバータ127bは、互いに異なる導電型に設定されて第3電源VVddと第4電源VVssの間に接続される第10トランジスターM10及び第11トランジスターM11を具備する。ここで、第10トランジスターM10は PMOSに設定され、第11トランジスターM11は NMOSに設定される。このような第10トランジスターM10及び第11トランジスターM11のゲート端子は第2キャパシタC2、すなわち、第4ノードに接続されて第2キャパシタC2から供給される電圧に対応して駆動される。
第7トランジスターM7は、第2インバータ127bの入力端子である第4ノードN4と出力端子である第5ノードN5の間に設置される。このような第7トランジスターM7は第1制御信号CS1が供給される時ターンオンされて第4ノードN4と第5ノードN5を電気的に接続させる。
このような本発明の第1実施形態によるバッファー127の動作過程を図5と関連付けて詳しく説明する。ここで、説明の便宜性のために第4電源VVssの電圧値は基底電位と仮定し、第3電源VVddの電圧値は第4電源VVssの電圧値より高い値に仮定する。
第1期間T1の間、第1制御信号CS1及び第2制御信号CS2が供給される。第1制御信号CS1が供給されれば、第2トランジスターM2、第6トランジスターM6、第7トランジスターM7、第4トランジスターM4がターンオンされる。また、第2制御信号CS2が供給されれば第5トランジスターM5がターンオンされる。
第6トランジスターM6がターンオンされれば第2ノードN2と第3ノードN3、すなわち、第1インバータ127aの入力端子と出力端子が電気的に接続される。すると、第2ノードN2及び第3ノードN3に第3電源VVddのおおよそ半分に対応される電圧VVdd/2が印加される。
同様に、第7トランジスターM7がターンオンされれば第2インバータ127bの入力端子と出力端子が電気的に接続されて第4ノードN4及び第5ノードN5に第3電源VVddのおおよそ半分に対応される電圧VVdd/2が印加される。
第2トランジスターM2がターンオンされれば、DAC部125から供給される階調電圧Vgaが第1ノードN1に印加される。すると、第1キャパシタC1には階調電圧Vga課題 2ノードN2に印加された電圧(おおよそ1/2VVdd)の差に対応される電圧が充電される。ここで、第2ノードN2に印加される電圧はいつも一定であるから第1キャパシタC1に充電される電圧値は階調電圧Vgaによって決まる。
第4トランジスターM4がターンオンされれば、第3電源VVddの電圧が第6ノードN6に供給される。第6ノードN6に第3電源VVddの電圧が供給されれば、第1トランジスターM1がターンオフされる。そして、第3キャパシタC3は第5ノードN5に印加された電圧と第6ノードN6に印加された電圧の差に対応する電圧を充電する。例えば、第3キャパシタC3にはおおよそ(1/2VVdd)の電圧が充電される。
以後、第1期間T1に引き継いで第2期間T2に第1制御信号CS1の供給が中断される。すると、第2期間T2の間、第2トランジスターM2、第6トランジスターM6、第7トランジスターM7及び第4トランジスターM4がターンオフされる。
第2期間T2に引き継いで第3期間T3には第3制御信号CS3が供給される。第3制御信号CS3が供給されれば、第3トランジスターM3がターンオンされる。第3トランジスターM3がターンオンされれば、第7ノードN7と第1ノードN1が電気的に接続される。ここで、第3期間T3の間、第5トランジスターM5がターンオン状態を維持するから第7ノードN7の電位は基底電位に設定される。よって、第3期間T3の間第1ノードN1の電位は階調電圧Vgaから基底電位に下降する。
第1ノードN1の電位が下降すれば第1キャパシタC1によって第1ノードN1と接続された第2ノードN2の電位も下降される。例えば、第2ノードN2の電圧は図6に図示されたように絶対値第1電圧V1ほど下降される。ここで、第2ノードN2の電圧下降幅は階調電圧Vgaによって決まる。言い換えれば、階調電圧Vgaの電圧が高く設定されたら第2ノードN2の電圧下降幅が大きく設定され、階調電圧Vgaの電圧が低く設定されたら第2ノードN2の電圧下降幅も低く設定される。
第2ノードN2の電圧は、第1インバータ127aに供給される。この時、第2ノードN2の電圧が下降されるため、第1インバータ127aに含まれた第8トランジスターM8がターンオンされる。第8トランジスターM8がターンオンされれば第3ノードN3の電圧が上昇する。
第3ノードN3の電圧が上昇されれば第2キャパシタC2によって第3ノードN3と接続された第4ノードN4の電圧も上昇される。例えば、第4ノードN4の電圧は図6に図示されたように絶対値第2電圧V2位上昇される。ここで、絶対値第2電圧V2の電圧値は絶対値第1電圧V1の電圧値より高い電圧に設定される。
第4ノードN4の電圧は第2インバータ127bに供給される。この時、第4ノードN4の電圧が上昇されたから第2インバータ127bに含まれた第11トランジスターM11がターンオンされる。第11トランジスターM11がターンオンされれば第5ノードN5の電圧が下降される。第5ノードn5の電圧が下降されれば第3キャパシタC3を経由して第5ノードN5に接続された第6ノードN6の電圧も下降される。例えば、第6ノードN6の電圧は図6に図示されたように絶対値第3電圧V3位下降される。ここで、絶対値第3電圧V3の電圧値は絶対値第2電圧V2の電圧値より高い電圧に設定される。
第6ノードN6の電圧が下降されればPMOS導電型に形成された第1トランジスターM1がターンオンされる。第1トランジスターM1がターンオンされれば所定の電流が第3電源VVddから第7ノードN7に供給される。一方、第3期間T3の間には第2制御信号CS2によって第5トランジスターM5がターンオンされたから第7ノードN7の電圧が基底電位を維持する。
以後、第4期間T4の間、第2制御信号CS2の供給が中断されて第5トランジスターM5がターンオフされる。第5トランジスターM5がターンオフされれば第1トランジスターM1から供給される電流によって第7ノードN7の電圧値が上昇される。ここで、第6ノードN6に階調電圧Vgaより高い絶対値第3電圧V3が印加されるから第7ノードN7に多くの量の電流が供給され、これによって第7ノードN7の電位が速い時間内に階調電圧Vgaに上昇される。
第7ノードN7に印加された階調電圧Vgaはデータ線Djを経由して画素140に供給される。すると、画素140では階調電圧Vgaに対応する所定の光を生成する。一方、第7ノードN7に階調電圧Vgaが印加されれば第1トランジスターM1がターンオフされる。これによって、データ線Djに正確な階調電圧Vgaを供給することができる。
これを詳しく説明すれば、第7ノードN7に印加された階調電圧Vgaは第3トランジスターM3を経由して第1ノードN1に供給される。第1ノードN1に階調電圧Vgaが供給されれば第1トランジスターC1の駆動条件が第1期間T1と等しく設定される。言い換えれば、第1期間T1のうちにも第1ノードN1に階調電圧Vgaが供給され、この第1期間T1の間、第1トランジスターM1はターンオフ状態に設定される。よって、第4期間T4の間、第1ノードN1に階調電圧Vgaが供給されれば第1トランジスターM1がターンオフされる。
実際に、第1ノードN1の電圧が階調電圧Vgaに上昇されれば第2ノードN2の電圧も階調電圧Vgaに対応して上昇される。第2ノードN2の電圧が上昇されれば第1インバータ127aによって第3ノードN3の電圧が下降される。第3ノードN3の電圧が下降されれば第2キャパシタC2によって第4ノードN4の電圧も下降される。第4ノードN4の低圧が下降されれば第2インバータ127bによって第5ノードN5の電圧が上昇される。第5ノードN5の電圧が上昇されれば第3キャパシタC3によって第6ノードN6の電圧が上昇される。第6ノードN6の電圧が上昇されればPMOS導電型に形成された第1トランジスターM1がターンオフされる。
上述したように本発明では第7ノードN7、すなわち、データ線Djに階調電圧Vgaが印加される時第1トランジスターM1がターンオフされる。したがって、本発明ではトランジスターのしきい値電圧と無関係にデータ線Djで正確な階調電圧を供給することができる。
そして、本発明では階調電圧Vgaより高い絶対値電圧を第1トランジスターM1のゲート端子で供給するから駆動速度を高めることができる。また、本発明のバッファーはしきい値電圧と無関係に階調電圧Vgaを供給することができるから大面的、高解像度パネルに適用可能である。
図7は、本発明の他の実施形態によるバッファーを表す図面である。図7を説明する時、図4と同一の構成には同一の符号を付けると同時に詳細な説明は略する。
図7を参照すれば、本発明のバッファー127は第1インバータ127aと第3電源VVdd の間に接続される第12トランジスターM12と、第2インバータ127bと第4電源VVss の間に接続される第13トランジスターM13を具備する。ここで、第12トランジスターM12及び第13トランジスターM13は互いに異なる導電型に設定される。
第12トランジスターM12は図8に図示された第4制御信号CS4が供給される時ターンオンされる。第12トランジスターM12がターンオンされれば第3電源VVddの電圧が第1インバータ127aに供給されて第1インバータ127aが駆動される。ここで、消費電力が低減されるように第4制御信号CS4は第1インバータ127aが駆動される時のみに供給される。
第13トランジスターM13は第5制御信号CS5が供給される時ターンオンされる。第13トランジスターM13がターンオンされれば第4電源VVssの電圧が第2インバータ127bに供給されて第2インバータ127bが駆動される。ここで、消費電力が低減されるように第5制御信号CS5は第2インバータ127bが駆動される時のみに供給される。
図7及び図8を関連付けして動作過程を詳しく説明すると、まず、第1期間T1の間第1制御信号CS1、第2制御信号CS2、第4制御信号CS4及び第5制御信号CS5が供給される。ここで、PMOSトランジスターに供給される第1制御信号CS1及び第4制御信号CS4と NMOSトランジスターに供給される第2制御信号CS2及び第5制御信号CS5は互いに反対の極性に設定される。
第4制御信号CS4が供給されれば第12トランジスターM12がターンオンされる。 第12トランジスターM12がターンオンされれば第1インバータ127aと第3電源VVddが電気的に接続される。すると、第1インバータ127aが駆動可能状態に設定される。
第5制御信号CS5が供給されれば第13トランジスターM13がターンオンされる。 第13トランジスターM13がターンオンされれば第2インバータ127bと第4電源VVssが電気的に接続される。すると、第2インバータ127bが駆動可能状態に設定される。
第1制御信号CS1が供給されれば第2トランジスターM2、第6トランジスターM6、第7トランジスターM7及び第4トランジスターM4がターンオンされる。第2制御信号CS2が供給されれば第5トランジスターM5がターンオンされる。
第6トランジスターM6がターンオンされれば第2ノードN2と第3ノードN3、すなわち、第1インバータ127aの入力端子と出力端子が電気的に接続される。すると、第2ノードN2及び第3ノードN3に第3電源VVddのおおよそ半分に対応される電圧VVdd/2が印加される。
同じく、第7トランジスターM7がターンオンされれば第2インバータ127bの入力端子と出力端子が電気的に接続されて第4ノードN4及び第5ノードN5に第3電源VVddのおおよそ半分に対応する電圧VVdd/2が印加される。
第2トランジスターM2がターンオンされればDAC部125から供給される階調電圧Vgaが第1ノードN1に印加される。すると、第1キャパシタC1には階調電圧Vgaと第2ノードN2に印加された電圧(おおよそ1/2VVdd)の差に対応される電圧が充電される。ここで、第2ノードN2に印加される電圧はいつも一定であるから第1キャパシタC1に充電される電圧値は階調電圧Vgaによって決まる。
第4トランジスターM4がターンオンされれば第3電源VVddの電圧が第6ノードN6に供給される。第6ノードN6に第3電源VVddの電圧が供給されれば第1トランジスターM1がターンオフされる。そして、第3キャパシタC3は第5ノードN5に印加された電圧と第6ノードN6に印加された電圧の差に対応される電圧を充電する。
第1期間T1に引き継いで第2期間T2には、第1制御信号CS1の供給が中断される。 すると、第2期間T2に第2トランジスターM2、第6トランジスターM6、第7トランジスターM7及び第4トランジスターM4がターンオフされる。
第2期間T2に引き継いで第3期間T3には、第3制御信号CS3が供給される。第3制御信号CS3が供給されれば第3トランジスターM3がターンオンされる。第2トランジスターM2がターンオンされれば第7ノードN7と第1ノードN1が電気的に接続される。 ここで、第3期間T3の間、第5トランジスターM5がターンオン状態を維持するから第7ノードN7の電位は基底電位に設定される。したがって、第3期間T3の間第1ノードN1の電位は第4電源VVssの電圧値に下降する。
第1ノードN1の電位が下降すれば第1キャパシタC1によって第1ノードN1と接続された第2ノードN2の電位も下降される。例えば、第2ノードN2の電圧は図6に図示されたように絶対値第1電圧V1ほど下降される。第2ノードN1の電圧は第1インバータ127aに供給される。この時、第2ノードN2の電圧が下降されたから第1インバータ127aに含まれた第8トランジスターM8がターンオンされる。
第8トランジスターM8がターンオンされれば第3ノードN3の電圧が上昇される。 第3ノードN3の電圧が上昇されれば第2キャパシタC2によって第3ノードN3と接続された第4ノードN4の電圧も上昇される。例えば、第4ノードN4の電圧は図6に図示されたように絶対値第2電圧V2ほど上昇される。ここで、絶対値第2電圧V2の電圧値は絶対値第1電圧V1の電圧値より高い電圧に設定される。
第4ノードN4の電圧は第2インバータ127bに供給される。この時、第4ノードN4の電圧が上昇されたから第2インバータ127bに含まれた第11トランジスターM11がターンオンされる。
第11トランジスターM11がターンオンされれば第5ノードN5の電圧が下降される。 第5ノードN5の電圧が下降されれば第3キャパシタC3を経由して第5ノードN5に接続された第6ノードN6の電圧も下降される。例えば、第6ノードN6の電圧は図6に図示されたように絶対値第3電源V3ほど下降される。ここで、絶対値第3電圧V3の電圧値は絶対値第2電圧V2の電圧値より高い電圧に設定される。
第6ノードN6の電圧が下降されればPMOSタイプに形成された第1トランジスターM1がターンオンされる。第1トランジスターM1がターンオンされれば所定の電流が第3電源VVddから第7ノードN7に供給される。一方、第3期間T3の間には第2制御信号CS2によって第5トランジスターM5がターンオンされるため、第7ノードN7の電圧は第4電源VVssの電圧を維持する。したがって、第3期間T3の間第3制御信号CS3が供給されて第3トランジスターM3がターンオンされても第1ノードN1は第4電源VVssの電圧に設定される。
以後、第4期間T4の間、第2制御信号CS2の供給が中断されて第5トランジスターM5がターンオフされる。第5トランジスターM5がターンオフされれば第1トランジスターM1から供給される電流によって第7ノードN7の電圧値が上昇される。ここで、第6ノードN6に階調電圧Vgaより高い絶対値第3電圧V3が印加されるから第7ノードN7に多くの量の電流が供給され、これによって第7ノードN7の電位が速い時間内に階調電圧Vgaに上昇される。
第7ノードN7に印加された階調電圧Vgaはデータ線Djを経由して画素140に供給される。すると、画素140では階調電圧Vgaに対応する所定の光を生成する。一方、 第7ノードN7に階調電圧Vgaが印加されれば第1トランジスターM1がターンオフされる。これによって、本発明ではデータ線Djに正確な階調電圧Vgaを供給することができる。
これを詳しく説明すれば、第7ノードN7に印加された階調電圧Vgaは第2トランジスターM3を経由して第1ノードN1に供給される。第1ノードN1で階調電圧Vgaが供給されれば第1トランジスターM1の駆動条件が第1期間T1と等しく設定される。言い換えれば、第1期間T1のうちにも第1ノードN1に階調電圧Vgaが供給され、この第1期間T1の間、第1トランジスターM1はターンオフ状態に設定される。したがって、 第4期間の間、第1ノードN1に階調電圧Vgaが供給されれば第1トランジスターM1がターンオフされる。
実際に、第1ノードN1の電圧が階調電圧Vgaに上昇されれば第2ノードN2の電圧も階調電圧Vgaに対応して上昇される。第2ノードN2の電圧が上昇されれば第1インバータ127aによって第3ノードN3の電圧が下降される。
第3ノードN3の電圧が下降されれば第2キャパシタC2によって第4ノードN4の電圧も下降される。第4ノードN4の低圧が下降されれば第2インバータ127bによって第5ノードN5の電圧が上昇される。
第5ノードN5の電圧が上昇されれば第3キャパシタC3によって第6ノードN6の電圧が上昇される。第6ノードN6の電圧が上昇されれば PMOSタイプに形成された第1トランジスターM1がターンオフされる。
すなわち、本発明の他の実施形態では第7ノードN7、すなわち、データ線Djに階調電圧Vgaが印加される時第1トランジスターM1がターンオフされる。
したがって、本発明ではトランジスターのしきい値電圧に関係なくデータ線Djに正確な階調電圧を供給することができる。そして、本発明では階調電圧Vgaより高い絶対値電圧を第1トランジスターM1のゲート端子で供給するから駆動速度を高めることができる。
また、本発明のバッファーはしきい値電圧と無関係に階調電圧Vgaを供給することができるから大面的、高解像度パネルに適用可能である。
そして、本発明では第1制御信号CS1ないし第3制御信号CS3と重畳されるように第4制御信号CS4と第5制御信号CS5を供給する。すると、第1インバータ127a及び第2インバータ127bが駆動される時のみに電源VVDDまたはVVssが供給されるから消費電力を低減することができる。
一方、本発明の他の実施形態では第4制御信号CS4及び第5制御信号CS5の供給電圧及び時間を図9A及び図9Bに図示されたように多様に設定することができる。
言い換えれば、本発明の他の実施形態で第4制御信号CS4及び第5制御信号CS5は、図9Aに記載したように第1制御信号CS1、第2制御信号CS2及び第3制御信号CS3が供給される期間より広い期間中供給されることができる。
また、第4制御信号CS4及び第5制御信号CS5は図9Bに記載したように第1制御信号CS1及び第3制御信号CS3と一部期間重畳されるように供給されることができる。
そして、第4制御信号CS4のターンオン電圧V10は第12トランジスターM12が完全にターンオンされる電圧(Full Turn-on Voltage)及びウィークリーターンオンされる電圧(Weakly Turn-on Voltage)の中いずれか一つに設定されることができる。
ここで、第4制御信号CS4のターンオン電圧V10がウィークリーターンオン電圧に設定されても第1インバータ127aは安定的に駆動される。同じく、本発明では第5制御信号CS5のターンオン電圧V11は第13トランジスターM13が完全にターンオンされる電圧(Full Turn-on Voltage)及びウィークリーターンオンされる電圧(Weakly Turn-on Voltage)の中いずれか一つに設定されることができる。
ここで、第4制御信号CS4及び第5制御信号CS5がウィークリーターンオン電圧に設定される時、図9Cのように第4制御信号CS4及び第5制御信号CS5を電圧変動なしに一定の電圧で持続的に供給することもできる。
上述したように、本発明の詳細な説明と図は、単なる本発明の例示的なものであり、これは単に本発明を説明するための目的で使用されたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、前記説明した内容を介して当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることが分かる。
本発明の実施形態による発光表示装置を現わす図面である。 図1に図示されたデータ駆動回路の実施形態を現わすブロック図である。 図1に図示されたデータ駆動回路の他の実施形態を現わすブロック図である。 本発明の実施形態によるバッファーの構造を詳しく現わす回路図である。 図4に図示されたバッファーに供給される制御信号を現わす波形図である。 図4に図示されたバッファーのノードに印加される電圧値を現わす図面である。 本発明の実施形態によるバッファーの構造を詳しく現わす回路図である。 図7に図示されたバッファーに供給される制御信号を現わす波形図である。 図7に図示されたバッファーに供給される制御信号の他の実施形態を現わす波形図である。 図7に図示されたバッファーに供給される制御信号の他の実施形態を現わす波形図である。 図7に図示されたバッファーに供給される制御信号の他の実施形態を現わす波形図である。
符号の説明
110 走査駆動部
120 データ駆動部
121 シフトレジスター部
122 サンプリングラッチ部
123 ホルディングラッチ部
124 レベルシフター部
125 DAC部
126 バッファー部
127 バッファー
127a、127b インバータ
129 データ駆動回路
130 画像表示部
140 画素
150 タイミング制御部

Claims (26)

  1. 一側端子に外部からの階調電圧の供給を受ける第1キャパシタと、
    前記第1キャパシタの他側端子に入力端子が接続される第1インバータと、
    前記第1インバータの出力端子に入力端子が接続される第2インバータと、
    前記第1インバータの出力端子と第2インバータの入力端子の間に設置される第2キャパシタと、
    前記第2インバータの出力端子に一側端子が接続される第3キャパシタと、
    前記第3キャパシタの他側端子に接続されて前記第3キャパシタから供給される電圧に対応して所定の電圧がデータ線に供給されるように第1電源から前記データ線に流れる電流を制御する第1トランジスターと、
    前記データ線と前記第1キャパシタの一側端子の間に接続される第3トランジスターを具備することを特徴とするバッファー。
  2. 前記所定の電圧の電圧値は、
    前記階調電圧と同一の電圧値に設定されることを特徴とする請求項1に記載のバッファー。
  3. 前記データ線に前記階調電圧と同一の電圧が供給される時、前記第1トランジスターがターンオフされることを特徴とする請求項2に記載のバッファー。
  4. 前記第3キャパシタから前記第1トランジスターに供給される電圧の絶対値は前記階調電圧より高く設定されることを特徴とする請求項1に記載のバッファー。
  5. 前記第1キャパシタの一側端子に接続されて第1制御信号が供給される時、前記階調電圧を前記第1キャパシタに供給するための第2トランジスターと、
    前記第3キャパシタの他側端子と前記第1電源の間に接続されて前記第1制御信号が供給される時ターンオンされる第4トランジスターと、
    前記データ線と第2電源の間に接続されて第2制御信号が供給される時、ターンオンされる第5トランジスターを具備することを特徴とする請求項1に記載のバッファー。
  6. 前記第1電源の電圧値は、
    前記第2電源の電圧値より高く設定されることを特徴とする請求項5に記載のバッファー。
  7. 前記第1インバータの入力端子と出力端子の間に接続されて前記第1制御信号が供給される時ターンオンされる第6トランジスターと、
    前記第2インバータの入力端子と出力端子の間に接続されて前記第1制御信号が供給される時ターンオンされる第7トランジスターをさらに具備することを特徴とする請求項5に記載のバッファー。
  8. 前記第3トランジスターは第3制御信号が供給される時ターンオンされることを特徴とする請求項7に記載のバッファー。
  9. 前記第1制御信号は、
    前記第2制御信号より狭い幅を持って前記第2制御信号と同一時点に供給されることを特徴とする請求項8に記載のバッファー。
  10. 前記第3制御信号は、
    前記第2制御信号の供給が中断された時点でも所定の期間さらに供給されるように前記第2制御信号と一部期間が重畳されるように供給されることを特徴とする請求項9に記載のバッファー。
  11. 前記第1インバータと前記第1電源の間に接続される第8トランジスターと、
    前記第2インバータと前記第2電源の間に接続される第9トランジスターを具備することを特徴とする請求項10に記載のバッファー。
  12. 前記第8トランジスター及び第9トランジスターは互いに異なる導電型に設定されることを特徴とする請求項11に記載のバッファー。
  13. 前記第8トランジスターは第4制御信号が供給される時ターンオンされ、第9トランジスターは第5制御信号が供給される時ターンオンされることを特徴とする請求項12に記載のバッファー。
  14. 前記第4制御信号及び第5制御信号は、
    前記第1制御信号、第2制御信号及び第3制御信号と少なくとも一部期間重畳されるように供給されることを特徴とする請求項13に記載のバッファー。
  15. 前記第4制御信号及び第5制御信号は、
    前記第8トランジスター及び第9トランジスターが完全にターンオンされるフールターンオン電圧またはウィークリーターンオンされるウィークリーターンオン電圧の中でいずれか一つの電圧値に設定されることを特徴とする請求項13に記載のバッファー。
  16. 前記第4制御信号及び第5制御信号は、
    前記第8トランジスター及び第9トランジスターがウィークリーターンオンされるウィークリーターンオン電圧に設定され、前記第8トランジスター及び第9トランジスターが持続的にターンオンされるように供給されることを特徴とする請求項13に記載のバッファー。
  17. 外部から供給されるデータのビット値に対応して階調電圧を生成するためのデジタル-アナログ変換部と、
    前記階調電圧をデータ線に供給するためのバッファーを具備し、
    前記バッファーそれぞれは、
    一側端子に外部からの階調電圧の供給を受ける第1キャパシタと、
    前記第1キャパシタの他側端子に入力端子が接続される第1インバータと、
    前記第1インバータの出力端子に入力端子が接続される第2インバータと、
    前記第1インバータの出力端子と第2インバータの入力端子の間に設置される第2キャパシタと、
    前記第2インバータの出力端子に一側端子が接続される第3キャパシタと、
    前記第3キャパシタの他側端子に接続されて前記第3キャパシタから供給される電圧に対応して所定の電圧がデータ線に供給されるように第1電源から前記データ線に流れる電流を制御する第1トランジスターと、
    前記データ線と前記第1キャパシタの一側端子の間に接続される第3トランジスターを具備することを特徴とするデータ駆動回路。
  18. 前記所定の電圧の電圧値は、
    前記階調電圧と同一の電圧値に設定されることを特徴とする請求項17に記載のデータ駆動回路。
  19. 前記データ線に前記階調電圧と同一の電圧が供給される時、前記第1トランジスターがターンオフされることを特徴とする請求項18に記載のデータ駆動回路。
  20. 前記第1キャパシタの一側端子に接続されて前記階調電圧を前記第1キャパシタに供給するための第2トランジスターと、
    前記第3キャパシタの他側端子と前記第1電源の間に接続される第4トランジスターと、
    前記データ線と第2電源の間に接続される第5トランジスターを具備することを特徴とする請求項17に記載のデータ駆動回路。
  21. 前記第1電源の電圧値は、
    前記第2電源の電圧値より高く設定されることを特徴とする請求項20に記載のデータ駆動回路。
  22. 前記第1インバータの入力端子と出力端子の間に接続される第6トランジスターと、
    前記第2インバータの入力端子と出力端子の間に接続されて第7トランジスターをさらに具備することを特徴とする請求項20に記載のデータ駆動回路。
  23. 前記第1インバータと前記第1電源の間に接続される第8トランジスターと、
    前記第2インバータと前記第2電源の間に接続される第9トランジスターを具備することを特徴とする請求項22に記載のデータ駆動回路。
  24. 前記第8トランジスター及び第9トランジスターは互いに異なる導電型に設定されることを特徴とする請求項23に記載のデータ駆動回路。
  25. 前記第8トランジスター及び第9トランジスターは、前記第1インバータ及び第2インバータが駆動になる時にターンオンされることを特徴とする請求項23に記載のデータ駆動回路。
  26. 順次サンプリング信号を生成するためのシフトレジスター部と、
    前記サンプリング信号に対応して前記データを格納し、格納された前記データを前記デジタル-アナログ変換部に供給するためのラッチ部を具備することを特徴とする請求項25に記載のデータ駆動回路。
JP2005315252A 2005-03-31 2005-10-28 バッファー及びこれを利用したデータ駆動回路と発光表示装置 Expired - Fee Related JP4509004B2 (ja)

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