JP4987447B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に、電源電圧以上の正の高電圧又は接地電圧以下の負の高電圧が印加される高電圧印加端子を備えた半導体集積回路に関する。

従来より、マイクロコンピュータ等の半導体集積回路において、その電源電圧より高い高電圧が印加される高電圧印加端子が設けられていた。図５はそのような高電圧印加端子を備えた半導体集積回路の回路図である。半導体集積回路の電源電圧ＶＤＤを５Ｖとすると、この高電圧印加端子５０には、０Ｖ〜１２Ｖの入力電圧が印加される。高電圧印加端子５０には入力抵抗５１を通して、ＣＭＯＳインバータ５２（入力バッファ）が接続されている。ＣＭＯＳインバータ５２は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）（Ｔ１）とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）（Ｔ２）から構成され、それらのゲートに高電圧印加端子５０からの入力電圧が印加される。また、高電圧印加端子５０には、ＮＭＯＳ（Ｔ３）からなる高耐圧の出力トランジスタ５３が接続されている。高耐圧の出力トランジスタ５３を用いる場合にも高電圧印加端子５０には０Ｖ〜１２Ｖの電圧が現れる。

そして、上記高電圧に耐えるために、ＣＭＯＳインバータ５２のＰＭＯＳ（Ｔ１）とＮＭＯＳ（Ｔ２）のゲート耐圧は１２Ｖ以上に設定され、出力トランジスタ５３のＮＭＯＳ（Ｔ３）のドレイン耐圧は１２Ｖ以上に設定される。

ＰＭＯＳ（Ｔ１）とＮＭＯＳ（Ｔ２）のゲート耐圧を確保するために、ゲート絶縁膜は、ＶＤＤ系（ＶＤＤ＝５Ｖ）のＭＯＳトランジスタより厚く形成される。しかしながら、ゲート絶縁膜が厚くなると、しきい値電圧Ｖｔが上がり、電源電圧ＶＤＤが低いときのＣＭＯＳインバータ５２の入力電圧の余裕度が小さくなってしまう。

そこで、ＰＭＯＳ（Ｔ１）、ＮＭＯＳ（Ｔ２）のＶｔを下げるために、しきい値調整用のイオン注入工程を追加していた。

なお、半導体集積回路の入出力回路については、特許文献１、２に記載されている。
特開平９−９３１１５号公報 特開平９−１７２１４６号公報

しかしながら、ＰＭＯＳ（Ｔ１）、ＮＭＯＳ（Ｔ２）のＶｔを下げるために、しきい値調整用のイオン注入工程を追加すると、製造工数が増加し、製造コストも増加するという問題があった。

本発明の半導体集積回路は、上記課題に鑑みてなされたものであり、電源電圧以上の正の高電圧が印加される高電圧印加端子と、入力端が前記高電圧印加端子に接続されると共に、ゲートに電源電圧が印加され、前記高電圧に耐えることができる高耐圧のＮチャネル型ＭＯＳトランジスタからなるトランスファゲートと、前記トランスファゲートの出力端にゲートが接続されたＭＯＳトランジスタを含む入力バッファと、前記トランスファゲートの出力端に接続され、出力端を電源電圧にバイアスするプルアップ抵抗と、を備え、前記プルアップ素子の抵抗値≫前記トランスファゲートの抵抗値という関係を満たすことを特徴とする。

本発明の半導体集積回路によれば、高電圧印加端子に高電圧が印加されても、その高電圧はトランスファゲートにより降下し、入力バッファのＭＯＳトランジスタのゲートに高電圧は印加されない。これにより、入力バッファのＭＯＳトランジスタのゲート絶縁膜を厚く形成しなくてもよいので、しきい値調整用のイオン注入工程を省き、製造工数、製造コストの増加をなくすことができる。

本発明の半導体集積回路によれば、製造工数、製造コストの増加を伴うことなく、高電圧印加端子を設けることができる。

次に、本発明の実施形態による半導体集積回路について、図面を参照しながら説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態による半導体集積回路の回路図である。図５の半導体集積回路と同一の構成部分については同一の符号を付してその説明を省略する。

この回路の特徴は、図５の回路に、高耐圧のＮＭＯＳ（Ｔ４）からなるトランスファゲート５４と、プルアップ抵抗５５を設けた点である。トランスファゲート５４の入力端は高電圧印加端子５０に接続され、トランスファゲート５４の出力端は入力抵抗５１を介して、ＣＭＯＳインバータ５２に接続されている。ＣＭＯＳインバータ５２のしきい値は、０．５ＶＤＤ程度に設定されることが多い。プルアップ抵抗５５の一方の端はトランスファゲート５４の出力端に接続され、プルアップ抵抗５５の他方の端には電源電圧ＶＤＤ（５Ｖ）が印加されている。なお、プルアップ抵抗５５の代わりに、プルアップのトランジスタを設けてもよい。

高電圧印加端子５０にＶＤＤ以上の高電圧ＶＸが印加されると、トランスファゲート５４の出力端はＶＤＤ−Ｖｔ１’となる（プルアップ抵抗５５がない場合）。Ｖｔ１’はバックゲートバイアスが印加された状態でのトランスファゲート５４のしきい値である。この例では、トランスファゲート５４のバックゲートは接地電圧ＶＳＳ（＝０Ｖ）に設定されているので、バックゲートバイアスは高電圧ＶＸに等しい。つまり、トランスファゲート５４は、入力された高電圧ＶＸ（ＶＸ＞ＶＤＤ）をＶＤＤ−Ｖｔ１’まで降下させる。プルアップ抵抗５５は、トランスファゲート５４の出力端の電圧をＶＤＤにバイアスしており、トランスファゲート５４によって降下された出力端の電圧を略ＶＤＤまで上昇させる。

一方、高電圧印加端子５０にＬレベルの低電圧、例えば０Ｖが印加されているとき、
プルアップ抵抗５５の抵抗値をＲＵ、トランスファゲート５４の抵抗値をＲＴとすると、
トランスファゲート５４の出力端の電圧は、次式で表される。
トランスファゲート５４の出力端の電圧＝ＲＴ・ＶＤＤ／（ＲＵ＋ＲＴ）
ここで、ＲＵ≫ＲＴ とすると、トランスファゲート５４の出力端の電圧≒０Ｖ、となり、トランスファゲート５４の出力端の電圧に対するプルアップ抵抗５５の影響をなくすことができる。

入力電圧（＝高電圧印加端子５０に印加される電圧）とトランスファゲート５４の出力電圧（＝ＣＭＯＳインバータ５２の入力電圧）の関係は図２に示すようになる。これから明らかなように、ＣＭＯＳインバータ５２には、０Ｖ〜ＶＤＤの範囲の電圧しか印加されない。従って、ＣＭＯＳインバータ５２のＰＭＯＳ（Ｔ１）、ＮＭＯＳ（Ｔ２）のゲート絶縁膜は、ＶＤＤ系のＭＯＳトランジスタと同じ厚さに形成すればよいので、それらのしきい値電圧が高くなることがない。そこで、しきい値調整用のイオン注入工程を省き、製造工数、製造コストの増加をなくすことができる。

なお、本実施形態の半導体集積回路は、入出力機能を備えているが、出力トランジスタ５３を設けずに、入力機能だけを備えてもよい。

［第２の実施の形態］
図３は、本発明の第２の実施の形態による半導体集積回路の回路図である。第１の実施の形態と異なる点は、高電圧印加端子５０に接地電圧ＶＳＳ（＝０Ｖ）以下の高電圧が印加されること、トランスファゲート５６は、高耐圧のＰＭＯＳ（Ｔ６）からなること、プルアップ抵抗５５の代わりにプルダウン抵抗５７を設けること、出力トランジスタ５８は、高耐圧のＰＭＯＳ（Ｔ５）からなること、である。高耐圧のＰＭＯＳ（Ｔ６）のゲートには接地電圧ＶＳＳが印加される。

高電圧印加端子５０にＶＳＳ以下の高電圧ＶＹが印加されると、トランスファゲート５６の出力端はＶｔ２’となる（プルダウン抵抗５７がない場合）。Ｖｔ２’はバックゲートバイアスが印加された状態でのトランスファゲート５６のしきい値である。この例では、トランスファゲート５６のバックゲートは電源電圧ＶＤＤに設定されているので、バックゲートバイアスはＶＤＤに等しい。つまり、トランスファゲート５６は、入力された高電圧ＶＹ（ＶＹ＜ＶＳＳ）をＶｔ２’まで上昇させる。プルダウン抵抗５７は、トランスファゲート５６の出力端の電圧をＶＳＳにバイアスしており、トランスファゲート５６によって上昇された出力端の電圧を略ＶＳＳまで下げる。

一方、高電圧印加端子５０にＨレベルの電圧、例えばＶＤＤが印加されているとき、
プルダウン抵抗５７の抵抗値をＲＤ、トランスファゲート５６の抵抗値をＲＴとすると、
トランスファゲート５６の出力端の電圧は、次式で表される。
トランスファゲート５６の出力端の電圧＝ＲＤ・ＶＤＤ／（ＲＴ＋ＲＤ）
ここで、ＲＤ≫ＲＴ とすると、トランスファゲート５６の出力端の電圧≒ＶＤＤ、となり、トランスファゲート５６の出力端の電圧に対するプルダウン抵抗５７の影響をなくすことができる。

入力電圧（＝高電圧印加端子５０に印加される電圧）とトランスファゲート５６の出力電圧（＝ＣＭＯＳインバータ５２の入力電圧）の関係は図４に示すようになる。これから明らかなように、ＣＭＯＳインバータ５２には、０Ｖ〜ＶＤＤの範囲の電圧しか印加されない。従って、ＣＭＯＳインバータ５２のＰＭＯＳ（Ｔ１）、ＮＭＯＳ（Ｔ２）のゲート絶縁膜は、ＶＤＤ系のＭＯＳトランジスタと同じ厚さに形成すればよいので、それらのしきい値電圧が高くなることがない。そこで、しきい値調整用のイオン注入工程を省き、製造工数、製造コストの増加をなくすことができる。

なお、本実施形態の半導体集積回路は、入出力機能を備えているが、出力トランジスタ５８を設けずに、入力機能だけを備えてもよい。

本発明の第１の実施の形態による半導体集積回路の回路図である。 本発明の第１の実施の形態による半導体集積回路の入出力特性図である。 本発明の第２の実施の形態による半導体集積回路の回路図である。 本発明の第２の実施の形態による半導体集積回路の入出力特性図である。 従来例の半導体集積回路の回路図である。

符号の説明

５０ 高電圧印加端子
５１ 入力抵抗
５２ ＣＭＯＳインバータ
５３，５８ 出力トランジスタ
５４，５６ トランスファゲート
５５ プルアップ抵抗
５７ プルダウン抵抗
Ｔ１，Ｔ５，Ｔ６ ＰＭＯＳ
Ｔ２，Ｔ３，Ｔ４ ＮＭＯＳ

Claims (4)

1. 電源電圧以上の正の高電圧が印加される高電圧印加端子と、
   入力端が前記高電圧印加端子に接続されると共に、ゲートに電源電圧が印加され、前記高電圧に耐えることができる高耐圧のＮチャネル型ＭＯＳトランジスタからなるトランスファゲートと、
   前記トランスファゲートの出力端にゲートが接続されたＭＯＳトランジスタを含む入力バッファと、
   前記トランスファゲートの出力端に接続され、出力端を電源電圧にバイアスするプルアップ素子と、を備え、
   前記プルアップ素子の抵抗値≫前記トランスファゲートの抵抗値という関係を満たすことを特徴とする半導体集積回路。
2. 前記高電圧印加端子に接続され、前記高電圧に耐えることができる高耐圧のＮチャネル型ＭＯＳトランジスタからなる出力トランジスタを備えることを特徴とする請求項１に記載の半導体集積回路。
3. 接地電圧以下の負の高電圧が印加される高電圧印加端子と、
   入力端が前記高電圧印加端子に接続されると共に、ゲートに接地電圧が印加され、前記高電圧に耐えることができる高耐圧のＰチャネル型ＭＯＳトランジスタからなるトランスファゲートと、
   前記トランスファゲートの出力端にゲートが接続されたＭＯＳトランジスタを含む入力バッファと、
   前記トランスファゲートの出力端に接続され、出力端を接地電圧にバイアスするプルダウン素子と、を備え、
   前記プルダウン素子の抵抗値≫前記トランスファゲートの抵抗値という関係を満たすことを特徴とする半導体集積回路。
4. 前記高電圧印加端子に接続され、前記高電圧に耐えることができる高耐圧のＰチャネル型ＭＯＳトランジスタからなる出力トランジスタを備えることを特徴とする請求項３に記載の半導体集積回路。

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