KR20080049663A - 반도체 집적 회로 - Google Patents

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Abstract

반도체 집적 회로에서, 제조 공정수, 제조 코스트의 증가를 수반하지 않고, 고전압 인가 단자를 설치한다. 고내압의 NMOS(T4)로 이루어지는 트랜스퍼 게이트(54)와, 풀업 저항(55)을 설치한다. 트랜스퍼 게이트(54)의 입력단은 고전압 인가 단자(50)에 접속되고, 트랜스퍼 게이트(54)의 출력단은 입력 저항(51)을 통하여, CMOS 인버터(52)에 접속되어 있다. 풀업 저항(55)의 한쪽단은 트랜스퍼 게이트(54)의 출력단에 접속되고, 풀업 저항(55)의 다른 쪽단에는 전원 전압 VDD(5V)가 인가되어 있다. 트랜스퍼 게이트(54)는, 입력된 고전압 VX(VX>VDD)를 VDD-Vt1'까지 강하시킨다. 풀업 저항(55)은, 트랜스퍼 게이트(54)의 출력단의 전압을 VDD로 바이어스하고 있고, 트랜스퍼 게이트(54)에 의해 강하된 출력단의 전압을 대략 VDD까지 상승시킨다.
풀업 저항, 트랜스퍼 게이트, 입력 저항, CMOS 인버터, 고전압 인가 단자

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 반도체 집적 회로에 관한 것으로, 특히 전원 전압 이상의 플러스의 고전압 또는 접지 전압 이하의 마이너스의 고전압이 인가되는 고전압 인가 단자를 구비한 반도체 집적 회로에 관한 것이다．
종래부터, 마이크로컴퓨터 등의 반도체 집적 회로에서, 그 전원 전압보다 높은 고전압이 인가되는 고전압 인가 단자가 설치되어 있었다. 도 5는 그와 같은 고전압 인가 단자를 구비한 반도체 집적 회로의 회로도이다. 반도체 집적 회로의 전원 전압 VDD를 5V로 하면，이 고전압 인가 단자(50)에는, 0V∼12V의 입력 전압이 인가된다. 고전압 인가 단자(50)에는 입력 저항(51)을 통해서, CMOS 인버터(52)(입력 버퍼)가 접속되어 있다. CMOS 인버터(52)는, P 채널형 MOS 트랜지스터(이하, PMOS라고 함)(T1)와 N 채널형 MOS 트랜지스터(이하, NMOS라고 함)(T2)로 구성되고, 그들의 게이트에 고전압 인가 단자(50)로부터의 입력 전압이 인가된다. 또한, 고전압 인가 단자(50)에는, NMOS(T3)로 이루어지는 고내압의 출력 트랜지스터(53)가 접속되어 있다. 고내압의 출력 트랜지스터(53)를 이용하는 경우에도 고전압 인가 단자(50)에는 0V∼12V의 전압이 나타난다.
그리고, 상기 고전압에 견디기 위해, CMOS 인버터(52)의 PMOS(T1)와 NMOS(T2)의 게이트 내압은 12V 이상으로 설정되고, 출력 트랜지스터(53)의 NMOS(T3)의 드레인 내압은 12V 이상으로 설정된다.
PMOS(T1)와 NMOS(T2)의 게이트 내압을 확보하기 위해, 게이트 절연막은 VDD계(VDD=5V)의 MOS 트랜지스터보다 두껍게 형성된다. 그러나, 게이트 절연막이 두꺼워지면, 임계값 전압 Vt가 오르고, 전원 전압 VDD가 낮을 때의 CMOS 인버터(52)의 입력 전압의 여유도가 작게 된다.
따라서，PMOS(T1), NMOS(T2)의 Vt를 내리기 위해, 임계값 조정용의 이온 주입 공정을 추가하고 있었다.
또한, 반도체 집적 회로의 입출력 회로에 대해서는, 특허 문헌 1, 2에 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 평9-93115호 공보
[특허 문헌 2] 일본 특허 공개 평9-172146호 공보
그러나, PMOS(T1), NMOS(T2)의 Vt를 내리기 위해, 임계값 조정용의 이온 주입 공정을 추가하면, 제조 공정수가 증가하여, 제조 코스트도 증가한다고 하는 문제가 있었다．
본 발명의 반도체 집적 회로는, 상기 과제를 감안하여 이루어진 것으로서, 전원 전압 이상의 플러스의 고전압이 인가되는 고전압 인가 단자와, 입력단이 상기 고전압 인가 단자에 접속됨과 함께, 게이트에 전원 전압이 인가되고, 상기 고전압에 견딜 수 있는 고내압의 N 채널형 MOS 트랜지스터로 이루어지는 트랜스퍼 게이트와, 상기 트랜스퍼 게이트의 출력단에 게이트가 접속된 MOS 트랜지스터를 포함하는 입력 버퍼와, 상기 트랜스퍼 게이트의 출력단에 접속되고, 출력단을 전원 전압에 바이어스하는 풀업 저항을 구비하는 것을 특징으로 한다.
본 발명의 반도체 집적 회로에 따르면, 고전압 인가 단자에 고전압이 인가되어도, 그 고전압은 트랜스퍼 게이트에 의해 강하하고, 입력 버퍼의 MOS 트랜지스터의 게이트에 고전압은 인가되지 않는다. 이에 의해, 입력 버퍼의 MOS 트랜지스터의 게이트 절연막을 두껍게 형성하지 않아도 되므로, 임계값 조정용의 이온 주입 공정을 생략하여, 제조 공정수, 제조 코스트의 증가를 없앨 수 있다.
본 발명의 반도체 집적 회로에 따르면, 제조 공정수, 제조 코스트의 증가를 수반하지 않고, 고전압 인가 단자를 설치할 수 있다.
다음으로, 본 발명의 실시 형태에 따른 반도체 집적 회로에 대해, 도면을 참조하면서 설명한다
<제1 실시 형태>
도 1은, 본 발명의 제1 실시 형태에 따른 반도체 집적 회로의 회로도이다. 도 5의 반도체 집적 회로와 동일한 구성 부분에 대해서는 동일한 부호를 붙이고 그 설명을 생략한다.
이 회로의 특징은, 도 5의 회로에, 고내압의 NMOS(T4)로 이루어지는 트랜스퍼 게이트(54)와, 풀업 저항(55)을 설치한 점이다. 트랜스퍼 게이트(54)의 입력단은 고전압 인가 단자(50)에 접속되고, 트랜스퍼 게이트(54)의 출력단은 입력 저항(51)을 통하여, CMOS 인버터(52)에 접속되어 있다. CMOS 인버터(52)의 임계값은, 0.5 VDD 정도로 설정되는 것이 많다. 풀업 저항(55)의 한쪽단은 트랜스퍼 게이트(54)의 출력단에 접속되고, 풀업 저항(55)의 다른 쪽단에는 전원 전압 VDD(5V)가 인가되어 있다. 또한, 풀업 저항(55) 대신에, 풀업의 트랜지스터를 설치하여도 된다．
고전압 인가 단자(50)에 VDD 이상의 고전압 VX가 인가되면, 트랜스퍼 게이트(54)의 출력단은 VDD-Vt1'로 된다(풀업 저항(55)이 없는 경우). Vt1'은 백게이트 바이어스가 인가된 상태에서의 트랜스퍼 게이트(54)의 임계값이다. 이 예에서는, 트랜스퍼 게이트(54)의 백게이트는 접지 전압 VSS(=0V)로 설정되어 있으므로, 백게이트 바이어스는 고전압 VX와 동등하다. 즉, 트랜스퍼 게이트(54)는, 입력된 고전압 VX(VX>VDD)를 VDD-Vt1'까지 강하시킨다. 풀업 저항(55)은, 트랜스퍼 게이트(54)의 출력단의 전압을 VDD로 바이어스하고 있고, 트랜스퍼 게이트(54)에 의해 강하된 출력단의 전압을 대략 VDD까지 상승시킨다.
한편, 고전압 인가 단자(50)에 L 레벨의 저전압, 예를 들면 0V가 인가되어 있을 때, 풀업 저항(55)의 저항값을 RU, 트랜스퍼 게이트(54)의 저항값을 RT로 하면, 트랜스퍼 게이트(54)의 출력단의 전압은, 다음 식으로 표현된다.
트랜스퍼 게이트(54)의 출력단의 전압=RTㆍVDD/(RU+RT)
여기서, RU≫RT라고 하면, 트랜스퍼 게이트(54)의 출력단의 전압≒0V로 되어, 트랜스퍼 게이트(54)의 출력단의 전압에 대한 풀업 저항(55)의 영향을 없앨 수 있다.
입력 전압(=고전압 인가 단자(50)에 인가되는 전압)과 트랜스퍼 게이트(54)의 출력 전압(=CMOS 인버터(52)의 입력 전압)의 관계는 도 2에 나타낸 바와 같다． 이로부터 명백해지는 바와 같이, CMOS 인버터(52)에는 0V∼VDD의 범위의 전압만 인가된다. 따라서, CMOS 인버터(52)의 PMOS(T1), NMOS(T2)의 게이트 절연막은, VDD계의 MOS 트랜지스터와 동일한 두께로 형성하면 되므로, 그들의 임계값 전압이 높아지는 일이 없다. 따라서, 임계값 조정용의 이온 주입 공정을 생략하여, 제조 공정수, 제조 코스트의 증가를 없앨 수 있다.
또한, 본 실시 형태의 반도체 집적 회로는, 입출력 기능을 구비하고 있지만, 출력 트랜지스터(53)를 설치하지 않고, 입력 기능만을 구비하여도 된다.
<제2 실시 형태>
도 3은, 본 발명의 제2 실시 형태에 따른 반도체 집적 회로의 회로도이다. 제1 실시 형태와 다른 점은, 고전압 인가 단자(50)에 접지 전압 VSS(=0V) 이하의 고전압이 인가되는 것, 트랜스퍼 게이트(56)는 고내압의 PMOS(T6)로 이루어지는 것, 풀업 저항(55) 대신에 풀다운 저항(57)을 설치하는 것, 출력 트랜지스터(58)는 고내압의 PMOS(T5)로 이루어지는 것이다. 고내압의 PMOS(T6)의 게이트에는 접지 전압 VSS가 인가된다.
고전압 인가 단자(50)에 VSS 이하의 고전압 VY가 인가되면, 트랜스퍼 게이트(56)의 출력단은 Vt2'로 된다(풀다운 저항(57)이 없는 경우). Vt2'는 백게이트 바이어스가 인가된 상태에서의 트랜스퍼 게이트(56)의 임계값이다. 이 예에서는, 트랜스퍼 게이트(56)의 백게이트는 전원 전압 VDD로 설정되어 있으므로, 백게이트 바이어스는 VDD와 동등하다. 즉, 트랜스퍼 게이트(56)는, 입력된 고전압 VY(VX<VSS)를 Vt2'까지 상승시킨다. 풀다운 저항(57)은, 트랜스퍼 게이트(56)의 출력단의 전압을 VSS로 바이어스하고 있고, 트랜스퍼 게이트(56)에 의해 상승된 출력단의 전압을 대략 VSS까지 내린다.
한편, 고전압 인가 단자(50)에 H 레벨의 전압, 예를 들면 VDD가 인가되어 있을 때, 풀다운 저항(57)의 저항값을 RD, 트랜스퍼 게이트(56)의 저항값을 RT로 하면, 트랜스퍼 게이트(56)의 출력단의 전압은, 다음 식으로 표현된다.
트랜스퍼 게이트(56)의 출력단의 전압=RDㆍVDD/(RT+RD)
여기서, RD≫RT라고 하면, 트랜스퍼 게이트(56)의 출력단의 전압≒VDD로 되어, 트랜스퍼 게이트(56)의 출력단의 전압에 대한 풀다운 저항(57)의 영향을 없앨 수 있다.
입력 전압(=고전압 인가 단자(50)에 인가되는 전압)과 트랜스퍼 게이트(56)의 출력 전압(=CMOS 인버터(52)의 입력 전압)의 관계는 도 4에 도시된 바와 같다． 이로부터 명백해지는 바와 같이, CMOS 인버터(52)에는 0V∼VDD의 범위의 전압만 인가된다. 따라서, CMOS 인버터(52)의 PMOS(T1), NMOS(T2)의 게이트 절연막은, VDD계의 MOS 트랜지스터와 동일한 두께로 형성하면 되므로, 그들의 임계값 전압이 높 아지는 일이 없다. 따라서, 임계값 조정용의 이온 주입 공정을 생략하여, 제조 공정수, 제조 코스트의 증가를 없앨 수 있다.
또한, 본 실시 형태의 반도체 집적 회로는, 입출력 기능을 구비하고 있지만, 출력 트랜지스터(58)를 설치하지 않고, 입력 기능만을 구비하여도 된다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 집적 회로의 회로도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로의 입출력 특성도.
도 3은 본 발명의 제2 실시 형태에 따른 반도체 집적 회로의 회로도.
도 4는 본 발명의 제2 실시 형태에 따른 반도체 집적 회로의 입출력 특성도.
도 5는 종래예의 반도체 집적 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
50 : 고전압 인가 단자
51 : 입력 저항
52 : CMOS 인버터
53, 58 : 출력 트랜지스터
54, 56 : 트랜스퍼 게이트
55 : 풀업 저항
57 : 풀다운 저항
T1, T5, T6 : PMOS
T2, T3, T4 : NMOS

Claims (4)

  1. 전원 전압 이상의 플러스의 고전압이 인가되는 고전압 인가 단자와,
    입력단이 상기 고전압 인가 단자에 접속됨과 함께, 게이트에 전원 전압이 인가되고, 상기 고전압에 견디는 것이 가능한 고내압의 N 채널형 MOS 트랜지스터로 이루어지는 트랜스퍼 게이트와,
    상기 트랜스퍼 게이트의 출력단에 게이트가 접속된 MOS 트랜지스터를 포함하는 입력 버퍼와,
    상기 트랜스퍼 게이트의 출력단에 접속되고, 출력단을 전원 전압으로 바이어스 하는 풀업 소자
    를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 고전압 인가 단자에 접속되며, 상기 고전압에 견디는 것이 가능한 고내압의 N 채널형 MOS 트랜지스터로 이루어지는 출력 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  3. 접지 전압 이하의 마이너스의 고전압이 인가되는 고전압 인가 단자와,
    입력단이 상기 고전압 인가 단자에 접속됨과 함께, 게이트에 접지 전압이 인가되고, 상기 고전압에 견디는 것이 가능한 고내압의 P 채널형 MOS 트랜지스터로 이루어지는 트랜스퍼 게이트와,
    상기 트랜스퍼 게이트의 출력단에 게이트가 접속된 MOS 트랜지스터를 포함하는 입력 버퍼와,
    상기 트랜스퍼 게이트의 출력단에 접속되고, 출력단을 접지 전압으로 바이어스 하는 풀다운 소자
    를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서,
    상기 고전압 인가 단자에 접속되고, 상기 고전압에 견디는 것이 가능한 고내압의 P 채널형 MOS 트랜지스터로 이루어지는 출력 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
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