JP6493933B2 - レベルシフタ - Google Patents

Description

本発明は、レベルシフタに関する。

特許文献１には、車載バッテリから供給される高電圧をエンジンコントロールユニット（ECU）等において使用可能な低電圧に変換するレベルシフタが開示されている。レベルシフタにはレベルシフト部が含まれている。レベルシフト部では、入力電圧信号が入力されると、高電圧から低電圧にレベルシフトされた出力電圧信号が出力される。レベルシフタは、車載バッテリから供給される高電圧の電圧レベルが変化しても、入力電圧信号の閾値電圧の電圧レベルが一定となる回路構成とされている。

ところで、例えば車載バッテリの電圧低下が生じたとき、閾値電圧が一定とされると、本来、ハイレベルの入力電圧信号が閾値電圧に達せずにロウレベルと判定され、誤動作を生じる可能性がある。このため、電圧変化に応じて入力電圧信号の閾値電圧を変化させるレベルシフタが望まれていた。

特許第５４６５５４８号公報

本発明は、上記事実を考慮し、電源電圧の変化に応じて入力電圧信号の閾値電圧を変化させることができるレベルシフタを提供する。

本発明の第１実施態様に係るレベルシフタは、第１電源電圧に一端が接続される第１抵抗と、第１抵抗の他端に第１主電極及び第１制御電極が接続され、第１電源電圧よりも低い電圧の第２電源電圧に第２主電極が接続される第１トランジスタと、を有する電源系電流源と、第１電源電圧の電位と第２電源電圧の電位との電位差に応じた電圧により駆動される入力電圧信号が入力される入力電圧信号端子に第３主電極が接続され、出力電圧信号端子に第４主電極が接続され、第２制御電極が第１電源電圧よりも低く第２電源電圧よりも高い電圧の第３電源電圧に接続される第２トランジスタと、第４主電極と出力電圧信号端子との間に一端が接続された第２抵抗と、第２抵抗の他端に第５主電極が接続され、第２電源電圧に第６主電極が接続され、第３制御電極が第１制御電極に接続された第３トランジスタと、第３電源電圧の電位と第２電源電圧の電位との電位差に応じた電圧により駆動され、前記出力電圧信号端子から出力される信号に応じて出力電圧信号を出力するバッファ部と、を備えている。

第１実施態様に係るレベルシフタは、電源系電流源と、第２トランジスタと、第２抵抗と、第３トランジスタとを備える。電源系電流源は、第１抵抗と、第１トランジスタとを含んで構成される。第１抵抗の一端は第１電源電圧に接続される。第１トランジスタの第１主電極及び第１制御電極は第１抵抗の他端に接続され、第１トランジスタの第２主電極は第２電源電圧に接続される。第２電源電圧は第１電源電圧よりも低い電圧とされる。
第２トランジスタは、第３主電極を入力電圧信号端子に接続し、第４主電極を出力電圧信号端子に接続する。第２トランジスタの第２制御電極は第３電源電圧に接続される。第３電源電圧は第１電源電圧よりも低く、第２電源電圧よりも高い電圧である。
第２抵抗の一端は第２トランジスタの第４主電極と出力電圧信号端子との間に接続される。第３トランジスタの第５主電極は第２抵抗の他端に接続され、第３トランジスタの第６主電極は第２電源電圧に接続される。そして、第３トランジスタの第３制御電極は第１制御電極に接続される。

ここで、第３トランジスタの第３制御電極は第１トランジスタの第１制御電極に接続されるので、第３トランジスタは電源系電流源（第１トランジスタ）とカレントミラー回路を構成する。電源系電流源では、第１電源電圧の電圧レベルの変化に応じて、第１電源電圧から第１抵抗及び第１トランジスタを通して第２電源電圧に流れる電流が変化し、電流調整がなされる。入力電圧信号端子に入力電圧信号が印加されると、この入力電圧信号は第２トランジスタ、第２抵抗及び第３トランジスタを通して第２電源電圧に電流として出力される。電源系電流源の第１トランジスタに流れる電流の変化に応じて、カレントミラー回路を構成する第３トランジスタに流れる電流が調整される。
このため、第２抵抗に流れる電流が電源系電流源の電流調整に応じて調整されるので、入力電圧信号の閾値電圧の電圧レベルを変化させることができる。

本発明の第２実施態様に係るレベルシフタでは、第１実施態様に係るレベルシフタにおいて、入力電圧信号端子と第２トランジスタの第３主電極との間に静電気保護素子が配設されている。

第２実施態様に係るレベルシフタによれば、静電気保護素子が入力電圧信号端子と第２トランジスタとの間に配設されているので、第２トランジスタの静電気破壊を防止又は効果的に抑制することができる。このため、レベルシフタの静電気破壊耐性を向上させることができる。

本発明の第３実施態様に係るレベルシフタでは、第１実施態様又は第２実施態様に係るレベルシフタにおいて、第２トランジスタの静電気破壊耐圧は第１トランジスタ、第３トランジスタのそれぞれの静電気破壊耐圧よりも高く設定されている。

第３実施態様に係るレベルシフタによれば、第２トランジスタの静電気破壊耐圧が高く設定されているので、第２トランジスタの静電気破壊を防止又は効果的に抑制することができる。このため、レベルシフタの静電気破壊耐性を向上させることができる。

本発明の第４実施態様に係るレベルシフタでは、第１実施態様〜第３実施態様のいずれか１つに係るレベルシフタにおいて、第２トランジスタは、垂直方向拡散型トランジスタにより構成されている。

第４実施態様に係るレベルシフタによれば、第２トランジスタが垂直方向拡散型トランジスタとされるので、第２トランジスタの静電気破壊耐圧を向上させることができる。このため、レベルシフタの静電気破壊耐性を向上させることができる。

本発明の第５実施態様に係るレベルシフタでは、第１実施態様〜第４実施態様のいずれか１つに係るレベルシフタにおいて、出力電圧信号端子に出力電圧信号の波形を整形するバッファ部が接続される。

第５実施態様に係るレベルシフタによれば、バッファ部を用いて出力電圧信号端子から出力される出力電圧信号の波形を整形し、そして整形された出力電圧信号を最終的に出力することができる。

本発明に係るレベルシフタは、電源電圧の変化に応じて入力電圧信号の閾値電圧を変化させることができるという優れた効果を有する。

本発明の一実施の形態に係るレベルシフタの回路図である。 図１に示されるレベルシフタのレベルシフト部を構成する各素子の縦断面構造図である。 図１に示されるレベルシフタのバッファ部の一部を構成する素子の図２に対応する縦断面構造図である。 図１に示されるレベルシフタにおいてV_BB電源電圧の変化に対する入力電圧信号S_INの閾値電圧の変化を示す特性図である。

以下、図１〜図４を用いて、本発明の一実施の形態に係るレベルシフタについて説明する。なお、実施の形態において、同一機能又は実質的に同一機能を有する構成要素には同一符号を付し、重複する説明は省略する。

（レベルシフタ１の回路構成）
図１に示されるように、本実施の形態に係るレベルシフタ１は、車載バッテリから供給される高電圧の第１電源電圧V_BBにより駆動されている。レベルシフタ１は、レベルシフト部２と、バッファ部３とを含んで構築されている。レベルシフタ１では、第１電源電圧V_BBよりも低い電圧の入力電圧信号S_INに応じて、第１電源電圧V_BBからそれよりも低い電圧にレベルシフトされた出力電圧信号S_OUT1及び反転出力電圧信号S_OUT2が出力される。入力電圧信号S_INはレベルシフタ１の入力電圧信号端子Ｓ１に印加される。出力電圧信号S_OUT1は出力電圧信号端子Ｓ３に出力され、出力電圧信号S_OUT2は出力電圧信号端子Ｓ４に出力される。

第１電源電圧V_BBは例えば８Ｖ〜１８Ｖである。入力電圧信号S_INは例えば０Ｖ（ロウレベル）から６Ｖ（ハイレベル）の立上がり信号、又は６Ｖから０Ｖの立下がり信号である。出力電圧信号S_OUT1は、例えば０Ｖ（ロウレベル）から５Ｖ（ハイレベル）の立上がり信号、又は５Ｖから０Ｖの立下がり信号である。反転出力電圧信号S_OUT2は出力電圧信号S_OUT1の反転電圧信号である。ここで、第２電源電圧V_SSは０Ｖである。

（１）レベルシフト部２の構成
レベルシフタ１のレベルシフト部２は、電源系電流源２０と、第２トランジスタＴ２と、第２抵抗Ｒ２と、第３トランジスタＴ３とを含んで構成されている。電源系電流源２０は、第１抵抗Ｒ１と、第１トランジスタＴ１とを備えている。更に、レベルシフト部２では、静電気保護素子が配設されている。本実施の形態において、静電気保護素子は第３抵抗Ｒ３により構成されている。

詳しく説明すると、電源系電流源２０の第１抵抗Ｒ１の一端は第１電源電圧V_BBに接続されている。
第１トランジスタＴ１は、ここでは第１導電型としてのｎチャネル導電型絶縁ゲート電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）により構成されている。IGFETには、金属／酸化膜／半導体（MOS：Metal Oxide Semiconductor）型FET、金属／絶縁体／半導体（MIS：Metal Insulator Semiconductor）型FETが少なくとも含まれている。第１トランジスタＴ１の第１主電極（ドレイン電極）は第１抵抗Ｒ１の他端に接続され、第２主電極（ソース電極）は第２電源電圧V_SSに接続されている。第１トランジスタＴ１の第１制御電極（ゲート電極）は第１抵抗Ｒ１、第３トランジスタＴ３の第３制御電極（ゲート電極）のそれぞれに接続されている。

第２トランジスタＴ２は、第１トランジスタＴ１の静電気破壊耐圧よりも静電気破壊耐圧が高い高耐圧トランジスタにより構成されている。本実施の形態では、第２トランジスタＴ２は垂直方向拡散型の金属／酸化膜／半導体型電界効果トランジスタ（VDMOSFET：Vertical Diffused Metal Oxide Semiconductor Filed Effect Transistor）により構成されている。なお、第２トランジスタＴ２を単に「VDMOSFET」又は「垂直方向拡散型トランジスタ」と表記する場合がある。第２トランジスタＴ２は第１導電型に設定されている。
第２トランジスタＴ２の第３主電極（ドレイン電極）は入力電圧信号端子Ｓ１に接続され、第４主電極（ソース電極）はレベルシフト部２の出力電圧信号端子Ｓ２に接続されている。出力電圧信号端子Ｓ２には、第１電源電圧V_BBの高電圧が低電圧にレベルシフトされた出力信号電圧S_OUTが出力される。第２トランジスタＴ２の第２制御電極（ゲート電極）には第３電源電圧V_CCが接続されている。ここで、第３電源電圧V_CCは、第１電源電圧V_BBよりも低く第２電源電圧V_SSよりも高い電圧、具体的には５Ｖである。第２トランジスタＴ２は、出力電圧信号端子Ｓ２に一定電圧以上の信号が出力されないクランプトランジスタとして作用する。

第２抵抗Ｒ２の一端は、第２トランジスタＴ２の第４主電極と出力電圧信号端子Ｓ２との間に接続されている。第２抵抗Ｒ２は入力電圧信号S_INの閾値電圧の調整に使用されている。
第３トランジスタＴ３は、第１導電型IGFETにより構成され、第１トランジスタＴ１と同一構造により構成されている。第３トランジスタＴ３の第５主電極（ドレイン電極）は第２抵抗Ｒ２の他端に接続され、第６主電極（ソース電極）は第２電源電圧V_SSに接続されている。前述の通り、第３制御電極は第１トランジスタＴ１の第１制御電極に接続されているので、第３トランジスタＴ３は第１トランジスタＴ１とカレントミラー回路を構成している。

静電気保護素子としての第３抵抗Ｒ３の一端は入力電圧信号端子Ｓ１に接続され、他端は第２トランジスタＴ２の第３主電極に接続されている。ここでは、静電気保護素子は第３抵抗Ｒ３により構成されているが、本実施の形態では、逆方向接続により挿入されたダイオードを用いて、又はダイオードと抵抗とを組み合わせて静電気保護素子を構成してもよい。

（２）バッファ部３の構成
レベルシフタ１のバッファ部３は、本実施の形態において、電気的に直列に接続された３段の第１インバータ３０、第２インバータ３１及び第３インバータ３２を含んで構成されている。

第１インバータ３０は、第４トランジスタＴ４及び第５トランジスタＴ５を含んで構成されている。
詳しく説明すると、第４トランジスタＴ４は第１導電型IGFETにより構成されている。第４トランジスタＴ４の一方の主電極としてのソース電極は第２電源電圧V_SSに接続され、他方の主電極としてのドレイン電極は第５トランジスタＴ５の他方の主電極のドレイン電極に接続され、かつ、第２インバータ３１のゲート電極に接続されている。第４トランジスタＴ４のゲート電極は出力電圧信号端子Ｓ２に接続されている。
第５トランジスタＴ５は第２導電型としてのｐチャネル導電型IGFETにより構成されている。第５トランジスタＴ５の一方の主電極としてのソース電極は第３電源電圧V_CCに接続され、ドレイン電極は第４トランジスタＴ４のドレイン電極に接続され、かつ、第２インバータ３１のゲート電極に接続されている。第５トランジスタＴ５のゲート電極は出力電圧信号端子Ｓ２に接続されている。
第１インバータ３０では、出力電圧信号端子Ｓ２から出力される出力電圧信号S_OUTの波形が整形される。

第２インバータ３１は、第１インバータ３０の次段回路として配設され、第６トランジスタＴ６及び第７トランジスタＴ７を含んで構成されている。第６トランジスタＴ６は第４トランジスタＴ４と同一構造により構成され、第７トランジスタＴ７は第５トランジスタＴ５と同一構造により構成されている。第６トランジスタＴ６及び第７トランジスタＴ７のゲート電極は第１インバータ３０に接続され、ドレイン電極は第３インバータ３２及び出力電圧信号端子Ｓ４に接続されている。出力電圧信号端子Ｓ４には反転出力電圧信号S_OUT2が出力される。

第３インバータ３２は、第２インバータ３１の次段回路として配設され、第８トランジスタＴ８及び第９トランジスタＴ９を含んで構成されている。第８トランジスタＴ８は第４トランジスタＴ４と同一構造により構成され、第９トランジスタＴ９は第５トランジスタＴ５と同一構造により構成されている。第８トランジスタＴ８及び第９トランジスタＴ９のゲート電極は第２インバータ３１に接続され、ドレイン電極は出力電圧信号端子Ｓ３に接続されている。出力電圧信号端子Ｓ３には出力電圧信号S_OUT1が出力される。

（レベルシフタのデバイス構成）
本実施の形態に係るレベルシフタ１は、半導体集積回路（半導体装置）として構成されている。図２及び図３に示されるように、レベルシフタ１は、半導体基板４０をベースとして形成されている。本実施の形態において、半導体基板４０には、ｎ型シリコン単結晶基板が使用されている。

図２に示されるように、レベルシフト部２において、第１抵抗Ｒ１〜第３抵抗Ｒ３、第１トランジスタＴ１〜第３トランジスタＴ３のそれぞれの半導体素子は、半導体基板４０の主面上に形成されたｎ型エピタキシャル成長層４１に形成されている。それぞれの半導体素子は、エピタキシャル成長層４１において、素子分離領域４２により周囲が囲まれた領域内に形成されている。

第１抵抗Ｒ１は、エピタキシャル成長層４１に形成された第１導電型（ｎ型）ウエル領域４３の主面部に配設され、第２導電型（ｐ型）半導体領域４７により形成されている。第２抵抗Ｒ２及び第３抵抗Ｒ３は、第１抵抗Ｒ１と同一の縦断面構造により構成されている。

第１トランジスタＴ１は、エピタキシャル成長層４１に形成された第２導電型ウエル領域４４の主面部に配設されている。詳しく説明すると、第１トランジスタＴ１は、ウエル領域４４により形成されるチャネル形成領域と、第１主電極及び第２主電極として使用される一対の第１導電型半導体領域４８と、ゲート絶縁膜５０と、第１制御電極としてのゲート電極５１とを含んで構成されている。一対の半導体領域４８は、チャネル領域形成を介して互いに離間してウエル領域４４の主面部に形成されている。ゲート絶縁膜５０はチャネル形成領域上（ウエル領域４４の主面上）に形成されている。ゲート電極５１はゲート絶縁膜５０上に形成されている。
第３トランジスタＴ３は、第１トランジスタＴ１と同一の縦断面構造により構成されている。

第２トランジスタＴ２は、前述の通り、本実施の形態においてVDMOSFETにより構成されている。詳しく説明すると、第２トランジスタＴ２は、第３主電極と、チャネル形成領域と、第４主電極と、ゲート絶縁膜５０と、第２制御電極としてのゲート電極５１とを含んで構成されている。第３主電極はウエル領域４３を含んで構成されている。ウエル領域４３の不純物密度は半導体基板４０及び半導体領域４８の不純物密度よりも低い設定とされている。チャネル形成領域は、ゲート電極５１の端部において、ウエル領域４３の主面部に形成された第２導電型ベース領域４５の主面部に形成されている。ベース領域４５は、このベース領域４５よりも不純物密度が高い第２導電型半導体領域４６に接続されている。第４主電極は、ベース領域４５の主面部に形成された半導体領域４８により形成されている。半導体領域４８の不純物密度は半導体基板４０の不純物密度よりも高い設定とされている。ゲート絶縁膜５０はチャネル形成領域上（ベース領域４５の主面上）に形成され、ゲート電極５１はゲート絶縁膜５０上に形成されている。

一方、図３に示されるように、バッファ部３の第１インバータ３０の第４トランジスタＴ４は、素子分離領域４２により周囲が囲まれた領域内において、ウエル領域４４の主面部に形成されている。
第４トランジスタＴ４は、チャネル形成領域としてのウエル領域４４と、一方の主電極及び他方の主電極としての一対の半導体領域４８と、ゲート絶縁膜５０と、ゲート電極５１とを含んで構成されている。つまり、第４トランジスタＴ４は、第１トランジスタＴ１、第３トランジスタＴ３のそれぞれと同一の縦断面構造により構成されている。
第５トランジスタＴ５は、チャネル領域としてのウエル領域４３と、一方の主電極及び他方の主電極としての一対の半導体領域４７と、ゲート絶縁膜５０と、ゲート電極５１とを含んで構成されている。

そして、第２インバータ３１の第６トランジスタＴ６、第３インバータ３２の第８トランジスタＴ８は、図示を省略するが、第４トランジスタＴ４と同一の縦断面構造により構成されている。また、第２インバータ３１の第７トランジスタＴ７、第３インバータ３２の第９トランジスタＴ９は第５トランジスタＴ５と同一の縦断面構造により構成されている。

（本実施の形態の作用及び効果）
本実施の形態に係るレベルシフタ１は、図１に示されるように、レベルシフト部２を含んで構成される。レベルシフト部２は、電源系電流源２０と、第２トランジスタＴ２と、第２抵抗Ｒ２と、第３トランジスタＴ３とを備える。電源系電流源２０は、第１抵抗Ｒ１と、第１トランジスタＴ１とを含んで構成されている。第１抵抗Ｒ１の一端は第１電源電圧V_BBに接続される。第１トランジスタＴ１の第１主電極及び第１制御電極は第１抵抗Ｒ１の他端に接続され、第１トランジスタＴ１の第２主電極は第２電源電圧V_SSに接続される。第２電源電圧V_SSは第１電源電圧V_BBよりも低い電圧とされる。
第２トランジスタＴ２は、第３主電極を入力電圧信号端子Ｓ１に接続し、第４主電極を出力電圧信号端子Ｓ２に接続する。第２トランジスタＴ２の第２制御電極は第３電源電圧V_CCに接続される。第３電源電圧V_CCは、第１電源電圧V_BBよりも低く、第２電源電圧V_SSよりも高い電圧である。
第２抵抗Ｒ２の一端は第２トランジスタＴ２の第４主電極と出力電圧信号端子Ｓ２との間に接続される。第３トランジスタＴ３の第５主電極は第２抵抗Ｒ２の他端に接続され、第３トランジスタＴ３の第６主電極は第２電源電圧V_SSに接続される。そして、第３トランジスタＴ３の第３制御電極は第１トランジスタＴ１の第１制御電極に接続される。

ここで、第３トランジスタＴ３の第３制御電極は第１トランジスタＴ１の第１制御電極に接続されるので、第３トランジスタＴ３は電源系電流源２０（第１トランジスタＴ１）とカレントミラー回路を構成する。電源系電流源２０では、第１電源電圧V_BBの電源レベルの変化に応じて、第１電源電圧V_BBから第１抵抗Ｒ１及び第１トランジスタＴ１を通して第２電源電圧V_SSに流れる電流が変化し、電流調整がなされる。入力電圧信号端子Ｓ１に入力電圧信号S_INが印加されると、この入力電圧信号S_INは第２トランジスタＴ２、第２抵抗Ｒ２及び第３トランジスタＴ３を通して第２電源電圧V_SSに電流として出力される。電源系電流源２０の第１トランジスタＴ１に流れる電流の変化に応じて、カレントミラー回路を構成する第３トランジスタＴ３に流れる電流が調整される。
このため、第２抵抗Ｒ２に流れる電流が電源系電流源２０の電流調整に応じて調整されるので、入力電圧信号S_INの閾値電圧の電圧レベルを変化させることができる。

図４は、第１電源電圧V_BBの電圧レベルの変化に対する入力電圧信号S_INの閾値電圧の電圧レベルの変化を示すレベルシフト部２の特性図である。横軸は第１電源電圧V_BBの変化（Ｖ）を示し、縦軸は閾値電圧の変化を示す。ここでは、第１電源電圧V_BBが１６Ｖのとき、入力電圧信号S_INの閾値電圧は５．４３Ｖである。第１電源電圧V_BBが電圧低下により７Ｖに降下したとき、入力電圧信号S_INの閾値電圧は５．２４Ｖに変化する。この閾値電圧は第１電源電圧V_BBの変化に対してリニアに変化する。

従って、本実施の形態に係るレベルシフタ１によれば、第１電源電圧V_BBの変化に応じて入力電圧信号S_INの閾値電圧を変化させることができる。

また、本実施の形態に係るレベルシフタ１では、図１に示されるように、静電気保護素子、具体的には第３抵抗Ｒ３が入力電圧信号端子Ｓ１と第２トランジスタＴ２との間に配設されている。このため、第２トランジスタＴ２の静電気破壊を防止又は効果的に抑制することができるので、レベルシフタ１の静電気破壊耐性を向上させることができる。

さらに、本実施の形態に係るレベルシフタ１では、図１及び図２に示されるように、第２トランジスタＴ２の静電気破壊耐圧が高く設定されている。このため、第２トランジスタＴ３の静電気破壊を防止又は効果的に抑制することができるので、レベルシフタ１の静電気破壊耐性を向上させることができる。

また、本実施の形態に係るレベルシフタ１では、図１及び図２に示されるように、第２トランジスタＴ２がVDMOSFETとされる。このため、第２トランジスタＴ２の静電気破壊耐圧を向上させることができるので、レベルシフタ１の静電気破壊耐性を向上させることができる。

さらに、本実施の形態に係るレベルシフタ１では、図１に示されるように、レベルシフト部２の出力電圧信号端子Ｓ２にバッファ部３が接続される。このため、バッファ部３を用いて出力電圧信号端子Ｓ２から出力される出力電圧信号S_OUTの波形を整形し、そして整形された出力電圧信号S_OUT1を出力電圧信号端子Ｓ３へ最終的に出力することができ、同様に整形された反転出力電圧信号S_OUT2を出力電圧信号端子Ｓ４へ最終的に出力することができる。

［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、例えば下記の通り変形可能である。
本発明は、レベルシフタ１のレベルシフト部２において、第２トランジスタＴ２を横方向拡散型電界効果トランジスタ（LDMOSFET：Lateral Diffused MOSFET）により構成してもよい。このトランジスタは高耐圧構造を有する。
また、本発明は、レベルシフト部２において、第１抵抗Ｒ１を第２導電型IGFETとしてもよい。第２導電型IGFETでは、チャネル形成領域が抵抗として使用可能である。
さらに、本発明は、レベルシフタ１のバッファ部３の回路構成を代えてもよい。例えば、バッファ部３は、第２インバータ３１及び第３インバータ３２の２段回路構成としてもよいし、４段以上の回路構成としてもよい。加えて、第１インバータ３０〜第３インバータ３２の第５トランジスタＴ５、第７トランジスタＴ７及び第９トランジスタＴ９は抵抗としてもよい。

１…レベルシフタ、２…レベルシフト部、３…バッファ部、２０…電源系電流源、３０…第１インバータ、３１…第２インバータ、３２…第３インバータ、４０…半導体基板、４３、４４…ウエル領域、４７、４８…半導体領域、５０…ゲート絶縁膜、５１…ゲート電極、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗（静電気保護素子）、Ｔ１…第１トランジスタ、Ｔ２…第２トランジスタ（VDMOSFET）、Ｔ３…第３トランジスタ、Ｓ１…入力電圧信号端子、Ｓ２〜Ｓ４…出力電圧信号端子、V_BB…第１電源電圧、V_SS…第２電源電圧、V_CC…第３電源電圧。

Claims (4)

1. 第１電源電圧に一端が接続される第１抵抗と、当該第１抵抗の他端に第１主電極及び第１制御電極が接続され、前記第１電源電圧よりも低い電圧の第２電源電圧に第２主電極が接続される第１トランジスタと、を有する電源系電流源と、
   前記第１電源電圧の電位と前記第２電源電圧の電位との電位差に応じた電圧により駆動される入力電圧信号が入力される入力電圧信号端子に第３主電極が接続され、出力電圧信号端子に第４主電極が接続され、第２制御電極が前記第１電源電圧よりも低く前記第２電源電圧よりも高い電圧の第３電源電圧に接続される第２トランジスタと、
   前記第４主電極と前記出力電圧信号端子との間に一端が接続された第２抵抗と、
   当該第２抵抗の他端に第５主電極が接続され、前記第２電源電圧に第６主電極が接続され、第３制御電極が前記第１制御電極に接続された第３トランジスタと、
   前記第３電源電圧の電位と前記第２電源電圧の電位との電位差に応じた電圧により駆動され、前記出力電圧信号端子から出力される信号に応じて出力電圧信号を出力するバッファ部と、
   を備えたレベルシフタ。
2. 前記入力電圧信号端子と前記第２トランジスタの第３主電極との間に静電気保護素子が配設されている請求項１に記載のレベルシフタ。
3. 前記第２トランジスタの静電気破壊耐圧は、前記第１トランジスタ、前記第３トランジスタのそれぞれの静電気破壊耐圧よりも高く設定されている請求項１又は請求項２に記載のレベルシフタ。
4. 前記第２トランジスタは、垂直方向拡散型トランジスタにより構成されている請求項１〜請求項３のいずれか１項に記載のレベルシフタ。