JPH05152513A - 高耐圧集積回路 - Google Patents

高耐圧集積回路

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JPH05152513A
JPH05152513A JP3315688A JP31568891A JPH05152513A JP H05152513 A JPH05152513 A JP H05152513A JP 3315688 A JP3315688 A JP 3315688A JP 31568891 A JP31568891 A JP 31568891A JP H05152513 A JPH05152513 A JP H05152513A
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龍彦 藤平
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    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures

Abstract

(57)【要約】 【目的】電力用素子とその制御回路および保護回路を集
積したＩＣの低コスト化と高信頼性化を図る。 【構成】低電位電源に依存する低電位回路と高電位電源
に依存する高電位回路と出力段電圧に依存する中電位回
路により電力用素子を制御する。その結果、高耐圧素子
の必要数が少なくなり、ＰチャネルＭＯＳＦＥＴの寸法
が小さくなるのでチップを小さくでき、低コストにな
り、主電源電位と高電位回路の部分の間の電圧が一定に
なって誤動作が防止される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、出力段に高耐圧ＭＯＳ
ＦＥＴのような電力用素子を有し、自動車用などに用い
られる高耐圧集積回路に関する。
【０００２】
【従来の技術】縦型の電力用ＭＯＳＦＥＴとその制御回
路および保護回路を一つの半導体基体に集積した高耐圧
集積回路 (ＩＣ) は、例えばＭ.Glogolia 、Ｊ.Tihanyi
"Conf.Rec.IEEE Ind.Appl.Sor.Annu.Meet." p429 (198
6) に記載されており、自動車用など電源電圧の変動や
サージなどの厳しい条件下で使用される。
【０００３】図２は従来の高耐圧ＩＣの内部回路を簡単
に示す。この高耐圧ＩＣは主電源ＶＣＣ端子、接地ＧＮ
Ｄ端子、パワー出力ＰＯＵＴ端子、信号入力ＳＩＮ端
子、信号出力ＳＯＵＴ端子の５端子を備え、出力段電力
用素子はＮチャネルの電力用ＭＯＳＦＥＴＱ１のハイサ
イドスイッチからなるもので、その利便性と低損失性か
ら、近年自動車電装の分野で次第に使用され始めて来て
いる。この回路は、低電位電源ＶＬより電源の供給を受
けている低電圧の低電位回路Ｌと、主電源ＶＣＣに電源
を依存している高電圧回路Ｎの二つの部分に大きく分け
られる。低電位回路Ｌには外部との信号の入出力を行う
ための回路や制御用の論理回路等デジタルの回路部が、
高電圧回路Ｎには出力段電力用素子Ｑ１の駆動回路、電
圧あるいは電流、温度の検知回路またはそれらの帰還回
路等アナログの回路部が主に含まれている。
【０００４】図３はこのような高耐圧ＩＣのチップの一
例の断面構造を(a) 、(b) に分割して示し、ｎ+ 基板１
上にエピタキシャル成長されたｎ- 層２に電力用縦型Ｍ
ＯＳＦＥＴ21、ＰチャネルＭＯＳＦＥＴ22、Ｎチャネル
ＭＯＳＦＥＴ23、ツエナダイオード24、高耐圧のＰチャ
ネルＭＯＳＦＥＴ25、高耐圧のＮチャネルＭＯＳＦＥＴ
26が形成されている。縦型ＭＯＳＦＥＴ21は、ｎ- 層２
の表面層に選択的にｐウエル41を形成し、さらにその表
面層にｎ+ ソース層51を形成し、ｐウエル41のｎ+ ソー
ス層51とｎ- 層２の露出部にはさまれた部分の上にゲー
ト酸化膜６を介してゲート電極71を設けてなる。そし
て、このＭＯＳＦＥＴのドレイン電極11がｎ+ 基板１の
裏面に接触して主電源ＶＣＣに接続され、バッテリーの
電圧が印加され、ソース電極12はゲート電極71と層間絶
縁膜８によって絶縁されてソース層51およびｐウエル41
に共通に接触している。ＰチャネルＭＯＳＦＥＴ22は、
ｎ-層２の表面層にｐソース層42およびｐドレイン層43
を形成し、それらの表面上にまたがってゲート酸化膜６
を介してゲート電極72を設けてなり、ソース層42、ドレ
イン層43にはそれぞれソース電極13、ドレイン電極14が
接触している。ＮチャネルＭＯＳＦＥＴ23は、ｎ- 層２
の表面層にｐウエル44を形成し、さらにその表面層に選
択的にｎ+ ソース層52、ｎ+ドレイン層53を形成し、
それらの表面上にまたがってゲート酸化膜６を介してゲ
ート電極73を設けてなり、ソース層52にはソース電極1
5、ドレイン層53にはドレイン電極16がそれぞれ接触し
ている。ツエナダイオード24は、ｐ- 層２の表面層に形
成されたｐアノード層45とその表面層に形成されたｎカ
ソード層54とからなり、アノード層45にアノード電極1
7、カソード層54にカソード電極18が接触している。
【０００５】高耐圧ＰチャネルＭＯＳＦＥＴ25は、ｐソ
ース層46、ｐドレイン層47、ゲート酸化膜６を介しての
ゲート電極74、ソース電極19、ドレイン電極20を有する
ことはＰチャネルＭＯＳＦＥＴ22の場合と同様である
が、ソース層46、ドレイン層47の間のチャネル部とドレ
イン電極20の間にゲート電極74の延長部、厚い酸化膜４
および絶縁膜８からなる耐圧構造を有する。一方、高耐
圧のＮチャネルＭＯＳＦＥＴ26では、ソース層55はＮチ
ャネルＭＯＳＦＥＴ23と同様にｐウエル48の表面層に形
成されたｎ+ 層であるが、ドレイン層はｎ+ ドレイン層
56の周りに低不純物濃度のｎ- ドレイン層57が形成さ
れ、チャネル部とドレイン電極30の間にゲート電極75の
延長部、厚い酸化膜４および絶縁膜８からなる耐圧構造
がＭＯＳＦＥＴ25の場合と同様に形成されている。そし
て、ソース電極29はｎ+ ソース層55とｐウエル48に共通
に接触し、ドレイン電極30はｎ+ ドレイン層56に接触し
ている。
【０００６】
【発明が解決しようとする課題】上記のような高耐圧Ｉ
Ｃにおいては次に述べる問題がある。 (1) 高耐圧回路Ｎを構成する能動素子がすべて図３(b)
に示すような高耐圧のＰチャネルＭＯＳＦＥＴ25や、Ｎ
チャネルＭＯＳＦＥＴ26のように寸法の大きい素子であ
るため、チップの面積が大きくなり、コストが高くな
る。 (2) 低電位回路Ｌを構成する能動素子の中で、Ｐチャネ
ルＭＯＳＦＥＴ22は、ｎ- 層３に対して耐圧が高くない
といけないので、図３に示すように深いｐソース層42、
ｐドレイン層43を拡散により形成する必要があり、寸法
が大きくなって集積度が低くなる。 (3) ドレイン電極11に印加される主電源ＶＣＣの電圧が
サージ電圧等により変動した場合、低電位回路Ｌの中の
ＰチャネルＭＯＳＦＥＴのソース層42、ドレイン層43と
ｎ- 層３との間の電圧も同じだけ変動するため、接合容
量と電圧変動により発生する変位電流が流れ、誤動作が
発生しやすい。 (4) 高耐圧回路Ｎ内にコンパレータ等を設けてパワー出
力ＰＯＵＴの電位を検出することは、過電流保護や負荷
オープン検出に不可欠であるが、ＰＯＵＴの電位が主電
源ＶＣＣ近くからＧＮＤまで大きく変動するため、コン
パレータの検出精度を高く維持できない。
【０００７】本発明の目的は、上述の問題を解決し、低
コストで信頼性の高い高耐圧ＩＣを提供することにあ
る。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の高耐圧ＩＣは、少なくとも一つの低電位
電源ライン対と少なくとも一つの高電位電源ライン対と
その低電位電源ライン対に電源を依存する低電位回路と
その高電位電源ライン対に電源を依存する高電位回路を
備えたものとする。さらに、少なくとも一つの中電位電
源ライン対とその中電位電源ライン対に電源を依存する
中電位回路を備えたことが有効である。そして、高電位
電源回路が少なくとも一つの定電圧素子と少なくとも一
つの負荷素子と少なくとも一つのＰチャネルＭＯＳＦＥ
Ｔとを備え、定電圧素子および負荷素子の高電位側が高
電圧電源ラインの高電位側ラインに接続され、定電圧素
子の低電位側が負荷素子の高電位側とＰチャネルＭＯＳ
ＦＥＴのゲートに接続され、負荷素子の低電位側とＰチ
ャネルＭＯＳＦＥＴのドレインが接地端子に接続され、
ＰチャネルＭＯＳＦＥＴのソースが高電位電源ライン対
の低電位側ラインに接続されたこと、あるいは高電位電
源回路が少なくとも一つの定電圧素子と少なくとも一つ
の負荷素子と少なくとも一つのＰＮＰトランジスタとを
備え、定電圧素子および負荷素子の高電位側が高電圧電
源ライン対の高電位側ラインに接続され、定電圧素子の
低電位側が負荷素子の高電位側とＰＮＰトランジスタの
ベースに接続され、負荷素子の低電位側とＰＮＰトラン
ジスタのコレクタが接地端子に接続され、ＰＮＰトラン
ジスタのエミッタが高電位電源ライン対の低電位側ライ
ンに接続されたことが有効である。それらの定電圧素子
がツエナダイオードであること、負荷素子がゲートおよ
びソースが接続されたデプレッション型ＭＯＳＦＥＴあ
るいは抵抗であることが有効である。そして、高電位電
源ライン対の高電位側ラインが主電源に接続される端子
に接続されたことが有効である。
【０００９】そのような高耐圧ＩＣの中電位電源回路
が、少なくとも一つの定電圧素子と少なくとも二つの負
荷素子と少なくとも一つのＰチャネルＭＯＳＦＥＴと少
なくとも一つのＮチャネルＭＯＳＦＥＴとを備え、第一
の負荷素子の高電位側とＮチャネルＭＯＳＦＥＴのドレ
インが主電源端子に接続され、第一の負荷素子の低電位
側が定電圧素子の高電位側とＮチャネルＭＯＳＦＥＴの
ゲートとに接続され、定電圧素子の低電位側が第二の負
荷素子の高電位側とＰチャネルＭＯＳＦＥＴのゲートと
に接続され、第二の負荷素子の低電位側とＰチャネルＭ
ＯＳＦＥＴのドレインが接地端子に接続され、Ｎチャネ
ルＭＯＳＦＥＴのソースが中電位電源ライン対の高電位
側ラインに接続され、ＰチャネルＭＯＳＦＥＴのソース
が中電位電源ライン対の低電位側ラインに接続されたこ
とが有効である。さらにその中電位電源回路の第一の負
荷素子の低電位側と定電圧素子の高電位側とＮチャネル
ＭＯＳＦＥＴのゲートとを整流素子を介してパワー出力
端子に接続されたことも有効である。そして、それらの
場合に、定電圧素子がツエナダイオードであること、負
荷素子の少なくとも一方がゲートおよびソースが接続さ
れたデプレッション型ＭＯＳＦＥＴあるいは抵抗である
こと、整流素子がダイオードであることが有効である。
【００１０】さらにまた、そのような複数の電源ライン
対とそれらの各々に電源を依存する複数の電位の異なる
回路を備えた高耐圧ＩＣが二つの電位の異なる回路の間
の信号の伝達を媒介するインタフェース回路を有し、そ
のインタフェース回路がＮチャネルＭＯＳＦＥＴと負荷
素子と定電圧素子と電流制限素子とを備え、負荷素子お
よび定電圧素子の高電位側とが相対的に高電位側の電源
ライン対の高電位側ラインに接続され、負荷素子および
定電圧素子の低電位側と電流制限素子の高電位側とが互
いに接続されて相対的に高電位側の回路への信号出力ノ
ードとなり、電流制限素子の低電位側がＮチャネルＭＯ
ＳＦＥＴのドレインに接続され、そのＭＯＳＦＥＴのソ
ースが相対的に低電位側の電源ライン対の低電位側ライ
ンに接続され、そのＮチャネルＭＯＳＦＥＴのゲートが
相対的に低電位側の回路からの信号入力ノードとなるこ
とが有効である。あるいはそのようなインタフェース回
路がＰチャネルＭＯＳＦＥＴと負荷素子と定電圧素子と
電流制限素子とを備え、負荷素子および定電圧素子の低
電位側が相対的に低電位側の電源ライン対の低電位側ラ
インに接続され、負荷素子および定電圧素子の高電位側
と電流制限素子の低電位側とが互いに接続されて相対的
に低電位側の回路への信号出力ノードとなり、電流制限
素子の高電位側がＰチャネルＭＯＳＦＥＴのドレインに
接続され、そのＰチャネルＭＯＳＦＥＴのソースが相対
的に高電位側の電源ライン対の高電位側ラインに接続さ
れ、そのＰチャネルＭＯＳＦＥＴのゲートが相対的に高
電位側の回路からの信号入力ノードとなることが有効で
ある。そして、それらの場合に、定電圧素子がツエナー
ダイオードであること、負荷素子がゲートおよびソース
が接続されたデプレッション型ＭＯＳＦＥＴあるいは抵
抗であること、また電流制限素子が抵抗であることが有
効である。
【００１１】
【作用】低電位電源ライン対に依存する低電位回路のほ
かに、高電位電源ライン対とそれに依存する高電位回
路、さらには中電位電源ライン対とそれに依存する中電
位回路を設けることにより、アナログ回路を必要に応じ
て高電位回路、中電位回路、低電位回路の部分に振り分
けることができる。その結果、高耐圧のＭＯＳＦＥＴは
電源回路やインタフェース回路にだけ使用すればよく、
高電位回路や中電位回路はすべて低耐圧のＭＯＳＦＥＴ
を用いて構成できるので、寸法の大きい高耐圧のＭＯＳ
ＦＥＴの使用数が大幅に減らせるため、半導体基体の面
積を小さくでき、コストが下がる。また、従来技術では
低電位回路に集積していたロジック回路を高電位回路へ
移すことができ、低耐圧ＰチャネルＭＯＳＦＥＴのソー
スおよびドレイン層を浅い拡散層を用いて形成できるた
めに集積度が向上できる。そればかりでなく、高電位回
路の部分と主電源との間の電圧が一定になるので、サー
ジ電圧がきても変位電流が生せず、誤動作が起きなくな
る。さらに、中電位電源の電位がパワー出力に追従する
ようにすれば、中電位回路中に設けたコンパレータ回路
を用いてパワー出力の電位を検出する場合、コンパレー
タの電位に入力電位 (パワー出力の電位) の変動を大幅
に小さくできるので、コンパレータの精度を十分に高く
保つことができる。
【００１２】
【実施例】図１は本発明のハイサイド型高耐圧ＩＣの内
部回路を簡単に示し、図２と共通の部分には同一の記号
が付されている。このＩＣで入力信号はＳＩＮ端子から
低電位回路Ｌに入力される。低電位回路Ｌは電源ライン
ＶＬＬにより接続される低電位電源ＶＬによって動作す
る。この低電位電源ＶＬは、例えば図４に示すように構
成される。すなわち、ソースが低電位電源ラインＶＬＬ
に接続されるＮチャネルＭＯＳＦＥＴ Ｎ１のゲート
と、負荷素子としてのゲートとソースとを接続したデプ
レッション型ＭＯＳＦＥＴ ＮＤ１の低電位側に、定電
圧素子としてのツエナダイオードＺ１の高電位側が接続
されている。そして、ツエナダイオードＺ１の低電位側
と低電位回路Ｌの低電位側がＧＮＤ端子に接続されてい
る。負荷素子としては抵抗を用いることができるが、ゲ
ートとソースとを接続したデプレッション型ＭＯＳＦＥ
Ｔの方が小形になる利点がある。低電位回路Ｌからの信
号は、図１に示すようにインタフェース回路Ｉ１を経由
して、ＶＣＣ端子側にはりついた高電位回路Ｈに、また
インタフェース回路Ｉ３を経由してＰＯＵＴ端子の電位
に連動して動作する中電位電源ＶＭ (ＶＭ１、ＶＭ２)
に接続される中電位回路Ｍに送達される。なお、定電圧
素子としてツエナダイオードの代わりにダイオードを順
方向に直列接続したもの、あるいはドレインとゲートと
を接続したＭＯＳＦＥＴを直列接続したものを用いるこ
とができる。
【００１３】ＶＨは、図４に示すように高電位電源Ｈの
低電位側電源ラインＶＨＨに接続されるＰチャネルＭＯ
ＳＦＥＴ Ｐ２のゲートと、ゲートとソースとを接続し
たデプレッション型ＭＯＳＦＥＴ ＮＤ２の高電位側
に、ツエナダイオードＺ２の低電位側を接続してなる。
このＰチャネルＭＯＳＦＥＴ Ｐ２の代わりにＰＮＰト
ランジスタを用いることもできる。このようにＶＨを構
成することにより、ＮＤ２とＺ１を流れる電流がＺ２の
両端に、ＶＣＣ端子に接続されるＶＨの高電位側電源ラ
インに対して一定の電圧を生じ、この電圧がドレインを
ＧＮＤ端子に接続したＭＯＳＦＥＴＰ２のゲートに印加
されて、Ｐ２のソースと高電位電源ライン対の高電位側
電源ラインに対して一定の電位に保つため、このＭＯＳ
ＦＥＴ Ｐ２のソースに接続されるラインを高電位電源
ライン対の低電位側電源ラインＶＨＨにすることが可能
となり、高電位電源ＶＨが形成できる。
【００１４】ＶＭにおいては、図４に示すように、ツエ
ナダイオードＺ３をはさんで二つのそれぞれゲートとソ
ースとが接続されたデプレッション型ＭＯＳＦＥＴ Ｎ
Ｄ３、ＮＤ４とを直列に接続し、ＮＤ３の高電位側とＮ
チャネルＭＯＳＦＥＴ Ｎ３のドレインとをＶＣＣ端子
に接続し、ＮＤ３の低電位側とＺ３の高電位側とをＮ３
のゲートに接続し、Ｚ３の低電位側とＮＤ４の高電位側
とをＰチャネルＭＯＳＦＥＴ Ｐ３のゲートに接続し、
ＮＤ４の低電位側とＰ３のドレインとを接地端子に接続
する。これにより、ツエナダイオードＺ３の両端に一定
の電位差が発生し、Ｚ３の高電位側がＮチャネルＭＯＳ
ＦＥＴ Ｎ３のゲートを、低電位側がＰチャネルＭＯＳ
ＦＥＴ Ｐ３のゲートをそれぞれ制御してＮ３のソース
とＰ３のソース間を一定の電位差に固定する。さらにＰ
ＯＵＴ端子とＺ３の高電位側との間に接続したダイオー
ドＤ３がＺ３の高電位側の電位をパワー出力の電位に追
従させるので、Ｎ３のソースに接続されたラインと、Ｐ
３のソースに接続されたラインをそれぞれ中電位電源ラ
イン対の高電位側ラインＶＭＭ１および低電位側ライン
ＶＭＭ２とするパワー出力の電位に追従するＶＭを構成
することができる。ＶＭがパワー出力の電位に追従する
ので、ＶＭの中にコンパレータを形成すれば、コンパレ
ータ電位に対するコンパレータ入力の変動範囲が小さく
なり、コンパレータの検出精度を高めることができる。
図４において、ＰＯＵＴ端子がＤ３を介してＮＤ３のソ
ース・ゲート短絡部とＮ３のゲートとの接続点に接続さ
れているが、ＮＤ４のドレインとＰ３のゲートとの接続
点にダイオードを介して接続してもよい。なお、整流素
子としてダイオードの代わりにドレインとゲートとを接
続したＭＯＳＦＥＴを用いることができる。また、図１
の回路で中電位回路を除き、低電位回路と高電位電源Ｖ
Ｈに接続される高電位回路のみにより構成することもで
きる。
【００１５】図５は高電位回路Ｈと低電位回路Ｌとの間
のインタフェース回路Ｉ１を示す。このうちＬ→ＨのＩ
１Ｌは、ＮチャネルＭＯＳＦＥＴ Ｎ５および負荷素子
のゲートとソースとが接続されたデプレッション型ＭＯ
ＳＦＥＴ ＮＤ５を、電流制限素子である抵抗Ｒ５を介
して接続し、ツエナダイオードＺ５をＮＤ５に並列に接
続してなり、ＮＤ５の高電位側とツエナダイオードＺ５
の高電位側が高電位回路Ｈのための電源ライン対の高電
位側ラインに接続され、ＮＤ５およびＺ５の低電位側と
Ｒ５の高電位側が互いに接続されてＨへの信号出力ＬＯ
ＵＴに対するノードとなり、Ｎ５のソースが低電位回路
Ｌのための電源ライン対の低電位側ラインに接続され、
Ｎ５のゲートがＬからの信号入力ＬＩＮに対するノード
となる。このＩ１Ｌの動作は次の通りである。Ｎ５のゲ
ートに低電圧回路ＬからＬowのＬＩＮ信号を与えればＮ
５はオフとなり、Ｚ５の低電位側の電位が高電位電源ラ
イン対の高電位側電源ラインの電位、すなわちＶＣＣと
等しくなってＨへＨigh の信号ＬＯＵＴが送られる。Ｎ
５のゲートにＬからＨigh のＬＩＮ信号をあたえれば、
Ｎ５のオンとなり、ＮＤ５からＲ５を経てＮ５を流れる
電流により、Ｚ５の低電位側にＺ５のツエナ電圧で決ま
るＶＣＣより低い一定の電圧が発生するので、ＨへはＬ
owのＬＯＵＴ信号が送られる。こうして二つの異なる電
位の回路間のインタフェース回路が構成される。この
際、ツエナダイオードＺ５のツエナ電圧と図４に示した
高電位電源ＶＨ内のツエナダイオードＺ２のツエナ電圧
とはマッチングをとっておく必要がある。
【００１６】一方、Ｈ→ＬのＩ１Ｈは、ＰチャネルＭＯ
ＳＦＥＴ Ｐ６と負荷素子のＮＤ６を電流制限素子であ
る抵抗Ｒ６を介して接続し、ツエナダイオードＺ６をＮ
Ｄ６に並列接続してなり、ＮＤ６およびＺ６の低電位側
が低電位回路Ｌのための電源ライン対の低電位側ライ
ン、すなわちＧＮＤ端子につながるラインに接続され、
ＮＤ６およびＺ６の高電位側とＲ６の低電位側が互いに
接続されてＬへの信号出力ＨＯＵＴに対するノードとな
り、Ｐ６のソースがＨのための電源ライン対の高電位側
ラインに接続され、Ｐ６のゲートがＨからの信号入力Ｈ
ＩＮに対するノードとなる。このＩ１Ｈにおいて、ＨＩ
Ｎ信号がＬowのときにＰ６がオンし、ＨＯＵＴ信号はＺ
６のツエナ電圧で決まる電圧となってＨigh の信号がＬ
に入力する。ＨＩＮ信号がＨigh のときはＰ６がオフ
し、ＨＯＵＴ信号はＧＮＤ、すなわちＬowとなる。この
場合もＺ６の特性と図４に示したＺ１の特性のマッチン
グをとる必要がある。
【００１７】図６は高電位回路Ｈと中電位回路Ｍの間の
インタフェース回路Ｉ２を示し、図７は中電位回路Ｍと
低電位回路Ｌの間のインタフェース回路Ｉ３を示す。い
ずれの場合も構成および動作はＩ１の場合と同様であ
る。
【００１８】図８は本発明の実施例の半導体チップの図
３(a) に対応する部分を示し、図３と共通の部分には同
一の符号が付されている。従来低電位回路に集積してい
たロジック回路を高電位回路に移すことができるため、
低耐圧のＰチャネルＭＯＳＦＥＴ22はｎ- 層２に対して
高い耐圧を必要としないので、ソース層42およびドレイ
ン層43は図３の場合に比して浅いｐ型拡散層により形成
されており、これによりＰチャネルＭＯＳＦＥＴ22の寸
法が小さくなり、集積度が向上する。なお、この実施例
では出力段にＭＯＳＦＥＴを用いているが、出力段にＩ
ＧＢＴを用いる場合も同様に実施できる。その場合はｎ
+ 基板１の代わりにｐ+ 基板を用いればよい。
【００１９】
【発明の効果】本発明によれば、高電位回路の電源を高
電位電源ライン対に依存させあるいはさらに中電位電源
ラインに依存する中電位回路を設けることにより、高耐
圧ＩＣの内部回路のアナログ部で使用する高耐圧ＭＯＳ
ＦＥＴの数が大幅に削減でき、半導体基体の面積を小さ
くできるのでコストが下がる。また、低電位回路の大部
分を高電位回路へ移すことにより、ロジック部のＰチャ
ネルＭＯＳＦＥＴのソースおよびドレイン層に浅い拡散
層を用いることができ、集積度が向上するとともに、サ
ージ電圧による誤動作が生じにくくなる。さらには、パ
ワー出力の電位を検出するコンパレータをパワー出力の
電位に追従する中電位回路中に形成できるので、コンパ
レータ電位に対するコンパレータ入力の変動範囲が縮小
され、コンパレータの検出精度を高く保つことができ
る。以上のように、本発明により高集積度でサージ耐性
が高く、高精度の高耐圧ＩＣを低コストで得ることがで
きる。
【図面の簡単な説明】
【図１】本発明の一実施例の高耐圧ＩＣの内部回路図
【図２】従来の高耐圧ＩＣの内部回路図
【図３】従来の高耐圧ＩＣのチップの構造を(a) 、(b)
に分割して示す断面図
【図４】本発明の一実施例の高耐圧ＩＣにおける各電源
の構成を示す回路図
【図５】本発明の一実施例の高耐圧ＩＣにおける高電位
回路と低電位回路の間のインタフェース回路の回路図
【図６】本発明の一実施例の高耐圧ＩＣにおける高電位
回路と中電位回路の間のインタフェース回路の回路図
【図７】本発明の一実施例の高耐圧ＩＣにおける中電位
回路と低電位回路の間のインタフェース回路の回路図
【図８】本発明の一実施例の高耐圧ＩＣのチップの構造
の一部の断面図
【符号の説明】
１ ｎ+ 基板 ２ ｎ- エピタキシャル層 ２１ 縦型ＭＯＳＦＥＴ ２２ ＰチャネルＭＯＳＦＥＴ ２３ ＮチャネルＭＯＳＦＥＴ ２４ ツエナダイオード ２５ 高耐圧ＰチャネルＭＯＳＦＥＴ ２６ 高耐圧ＮチャネルＭＯＳＦＥＴ Ｌ 低電位回路 Ｍ 中電位回路 Ｈ 高電位回路 ＶＬ 低電位電源 ＶＭ 中電位電源 ＶＨ 高電位電源 ＶＬＬ 低電位電源ライン ＶＭＭ１ 中電位電源ライン ＶＭＭ２ 中電位電源ライン ＶＨＨ 高電位電源ライン Ｉ１ インタフェース回路 Ｉ２ インタフェース回路 Ｉ３ インタフェース回路 ＶＣＣ 主電源端子 ＧＮＤ 接地端子 ＰＯＵＴ パワー出力端子 ＳＩＮ 信号入力端子 ＳＯＵＴ 信号出力端子

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】少なくとも一つの低電位電源ライン対と少
    なくとも一つの高電位電源ライン対とその低電位電源ラ
    イン対に電源を依存する低電位回路とその高電位電源ラ
    イン対に電源を依存する高電位回路を備えたことを特徴
    とする高耐圧集積回路。
  2. 【請求項２】少なくとも一つの中電位電源ライン対とそ
    の中電位電源ライン対に電源を依存する中電位回路を備
    えた請求項１記載の高耐圧集積回路。
  3. 【請求項３】高電位電源回路が少なくとも一つの定電圧
    素子と少なくとも一つの負荷素子と少なくとも一つのＰ
    チャネルＭＯＳＦＥＴとを備え、定電圧素子および負荷
    素子の高電位側が高電圧電源ラインの高電位側ラインに
    接続され、定電圧素子の低電位側が負荷素子の高電位側
    とＰチャネルＭＯＳＦＥＴのゲートに接続され、負荷素
    子の低電位側とＰチャネルＭＯＳＦＥＴのドレインが接
    地端子に接続され、ＰチャネルＭＯＳＦＥＴのソースが
    高電位電源ライン対の低電位側ラインに接続された請求
    項１あるいは２記載の高耐圧集積回路。
  4. 【請求項４】高電位電源回路が少なくとも一つの定電圧
    素子と少なくとも一つの負荷素子と少なくとも一つのＰ
    ＮＰトランジスタとを備え、定電圧素子および負荷素子
    の高電位側が高電圧電源ライン対の高電位側ラインに接
    続され、定電圧素子の低電位側が負荷素子の高電位側と
    ＰＮＰトランジスタのベースに接続され、負荷素子の低
    電位側とＰＮＰトランジスタのコレクタが接地端子に接
    続され、ＰＮＰトランジスタのエミッタが高電位電源ラ
    イン対の低電位側ラインに接続された請求項１あるいは
    ２記載の高耐圧集積回路。
  5. 【請求項５】高電位電源ライン対の高電位側ラインが主
    電源に接続される端子に接続された請求項１ないし４の
    いずれかに記載の高耐圧集積回路。
  6. 【請求項６】中電位電源回路が、少なくとも一つの定電
    圧素子と少なくとも二つの負荷素子と少なくとも一つの
    ＰチャネルＭＯＳＦＥＴと少なくとも一つのＮチャネル
    ＭＯＳＦＥＴとを備え、第一の負荷素子の高電位側とＮ
    チャネルＭＯＳＦＥＴのドレインが主電源端子に接続さ
    れ、第一の負荷素子の低電位側が定電圧素子の高電位側
    とＮチャネルＭＯＳＦＥＴのゲートとに接続され、定電
    圧素子の低電位側が第二の負荷素子の高電位側とＰチャ
    ネルＭＯＳＦＥＴのゲートとに接続され、第二の負荷素
    子の低電位側とＰチャネルＭＯＳＦＥＴのドレインが接
    地端子に接続され、ＮチャネルＭＯＳＦＥＴのソースが
    中電位電源ライン対の高電位側ラインに接続され、Ｐチ
    ャネルＭＯＳＦＥＴのソースが中電位電源ライン対の低
    電位側ラインに接続された請求項２ないし５のいずれか
    に記載の高耐圧集積回路。
  7. 【請求項７】中電位電源回路の第一の負荷素子の低電位
    側と定電圧素子の高電位側とＮチャネルＭＯＳＦＥＴの
    ゲートとを整流素子を介してパワー出力端子に接続され
    る請求項６記載の高耐圧集積回路。
  8. 【請求項８】整流素子がダイオードである請求項７に記
    載の高耐圧集積回路。
  9. 【請求項９】負荷素子の少なくとも一つがゲートおよび
    ソースが接続されたデプレッション型ＭＯＳＦＥＴであ
    る請求項６、７あるいは８に記載の高耐圧集積回路。
  10. 【請求項１０】負荷素子の少なくとも一つが抵抗である
    請求項６、７あるいは８に記載の高耐圧集積回路。
  11. 【請求項１１】二つの電位の異なる回路の間の信号を媒
    介するインタフェース回路を有し、そのインタフェース
    回路がＮチャネルＭＯＳＦＥＴと負荷素子と定電圧素子
    と電流制限素子とを備え、負荷素子および定電圧素子の
    高電位側が相対的に高電位側の電源ライン対の高電位側
    ラインに接続され、負荷素子および定電圧素子の低電位
    側と電流制限素子の高電位側とが互いに接続されて相対
    的に高電位側の回路への信号出力ノードとなり、電流制
    限素子の低電位側がＮチャネルＭＯＳＦＥＴのドレイン
    に接続され、そのＮチャネルＭＯＳＦＥＴのソースが相
    対的に低電位側の電源ライン対の低電位側ラインに接続
    され、そのＮチャネルＭＯＳＦＥＴのゲートが相対的に
    低電位側の回路からの信号入力ノードとなる請求項１な
    いし７のいずれかに記載の高耐圧集積回路。
  12. 【請求項１２】二つの電位の異なる回路の間の信号を媒
    介するインタフェース回路を有し、そのインタフェース
    回路がＰチャネルＭＯＳＦＥＴと負荷素子と定電圧素子
    と電流制限素子とを備え、負荷素子および定電圧素子の
    低電位側が相対的に低電位側の電源ライン対の低電位側
    ラインに接続され、負荷素子および定電圧素子の高電位
    側と電流制限素子の低電位側とが互いに接続されて相対
    的に低電位側の回路への信号出力ノードとなり、電流制
    限素子の高電位側がＰチャネルＭＯＳＦＥＴのドレイン
    に接続され、そのＰチャネルＭＯＳＦＥＴのソースが相
    対的に高電位側の電源ライン対の高電位側ラインに接続
    され、そのＰチャネルＭＯＳＦＥＴのゲートが相対的に
    高電位側の回路からの信号入力ノードとなる請求項１な
    いし７のいずれかに記載の高耐圧集積回路。
  13. 【請求項１３】電流制限素子が抵抗である請求項11ある
    いは12に記載の高耐圧集積回路。
  14. 【請求項１４】負荷素子がゲートおよびソースが接続さ
    れたデプレッション型ＭＯＳＦＥＴである請求項１ない
    し５および11ないし13のいずれかに記載の高耐圧集積回
    路。
  15. 【請求項１５】負荷素子が抵抗である請求項１ないし５
    および11ないし13のいずれかに記載の高耐圧集積回路。
  16. 【請求項１６】定電圧素子がツエナダイオードである請
    求項１ないし15のいずれかに記載の高耐圧集積回路。
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