KR920000635B1 - 반도체집적회로장치 - Google Patents

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아키히로 스에다
히로유키 모테기
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이콤 엔지니어링 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

반도체집적회로장치
제1도는 본 발명에 따른 제1실시예의 구성을 도시한 회로도.
제2도 및 제3도는 제1도에 도시한 제1실시예 회로의 동작을 설명하기 위한 단면도.
제4도는 제1도에 도시한 제1실시예 회로를 CMOS 인버터회로와 함께 도시한 단면도.
제5도는 본 발명에 따른 제2실시예의 구성을 도시한 회로도.
제6도 및 제7도는 제5도에 도시한 제2실시예 회로의 동작을 설명하기 위한 단면도.
제8도는 제5도에 도시한 제2실시예 회로를 CMOS 인버터회로와 함께 도시한 단면도.
제9도는 본 발명에 따른 제3실시예의 구성을 도시한 회로도.
제10도 및 제11도는 제9도에 도시한 제3실시예 회로의 동작을 설명하기 위한 단면도.
제12도는 제9도에 도시한 제3실시예 회로를 설명하기 위한 도표도.
제13도 및 제14도는 제9도에 도시한 제3실시예 회로의 특성을 시험하기 위해 사용되는 시험회로의 회로도.
제15도는 본 발명에 따른 제4 실시예의 구성을 도시한 회로도.
제16도는 본 발명에 따른 제5 실시예의 구성을 도시한 회로도.
제17도는 제5도의 서어지흡수용 MOS 트랜지스터(14)가 전원패드(12)의 바로 옆에 배치된 경우를 도시한 IC 패턴도.
제18도는 제5도의 서어지흡수용 MOS 트랜지스터(14)가 전원패드(12)의 바로 아래에 배치된 경우를 도시한 IC 패턴도.
제19도는 제18도의 패턴을 갖는 IC의 단면구조를 도시한 도면.
제20도는 제9도의 서어지흡수용 MOS 트랜지스터(13,14)가 IC 칩의 인접한 2변에 배치된 경우를 도시한 IC 패턴도.
제21도는 제9도의 서어지흡수용 MOS 트랜지스터(13,14)가 IC 칩의 서로 마주보는 2변에 배치된 경우를 도시한 IC 패턴도.
제22도는 제9도의 서어지흡수용 MOS 트랜지스터(13,14) 2조가 IC 칩의 4변에 배치된 경우를 도시한 IC 패턴도.
제23도는 제9도의 서어지흡수용 MOS 트랜지스터(13,14)가 IC 칩의 서로 마주보는 2모서리에 배치된 경우를 도시한 IC 패턴도.
제24도는 제23도의 트랜지스터(13)를 IC칩 모서리의 빈 공간에 배치할 수 있는 구체적인 예를 도시한 IC 패턴도.
제25도는 본 발명에 따른 제6 실시예의 구성을 도시한 회로도로서 게이트 전극이 없는 서어지흡수용 MOS 트랜지스터(14)를 이용한 경우를 도시한 도면.
제26도는 본 발명에 따른 제7 실시예의 구성을 도시한 회로도.
제27도는 제26도에 도시한 회로의 단면도.
제28도는 본 발명에 따른 제8 실시예의 구성을 도시한 회로도로서 2중 게이트전극형의 서어지흡수용 MOS 트랜지스터(14)를 이용한 경우를 도시한 도면.
제29도는 제28도에 도시한 회로의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : VDD 전위용 단자(전원패드) 12 : GND 전위용 단자(전원패드)
13,14 : 인헨스먼트형 MOS 트랜지스터 21,41,211 : N형 기판
22,31,35,43,51,54,213 : 소스영역
23,32,36,44,52,55,214 : 드레인영역
70 : 게이트산화막의 접속점
23,33,37,45,53,56,216 : 게이트전극
25,47,57 : 기판바이어스용 N+영역 26,39,59 : 기생 PNP 트랜지스터
27,49 : 저항 30,42,212 : P웰영역
34,46,215 : 바이어스용 P+영역 38,48,58 : 기생 NPN 트랜지스터
60 : CMOS 집적회로 61,64 : 스위치
62 : 전압원 63 : 콘덴서
71∼73,91∼94 : 외부접속단자
81,83,85,101,103,105,107,109,111 : P챈널 MOS 트랜지스터
82,84,86,102,104,106,108,110,112 : N챈널 MOS 트랜지스터
200 : IC칩 201 : 패드
202 : IC 내부배선 217,218 : 금속배선층
13A,13B,14A,14B : 서어지흡수용 MOS 트랜지스터
434 : N+영역
14*: 2중 게이트형 MOS 트랜지스터
48*: 바이폴라트랜지스터 452 : 플로팅게이트
[산업상의 이용분야]
본 발명은 상보형 MOS 반도체집적회로장치에 관한 것으로, 특히 전원단자로부터의 서어지혼입에 대한 내(耐)래치업특성을 향상시켜 주도록 된 반도체집적회로장치에 관한 것이다.
[종래의 기술 및 그 문제점]
상보형 MOS 반도체집적회로장치(CMOS-IC)에서는 신호출력단자에 혼입되는 서어지(통상 동작시의 신호전압 또는 전류에 대해 급격하게 값이 변화하는 과전압 또는 과전류로 정의함)가 트리거신호로 작용하게 되므로, 내부의 기생다이리스터가 온상태로 되어 전원사이에 대전류가 계속 흐르게 되는 소위 래치업(latch-up)현상이 발생된다는 것은 잘 알려져 있는 사실이다. 또, 신호출력단자뿐만 아니라 신호입력단자에 대해서도 입력보호용 다이오드를 설치하는 것 등의 영향에 의해 래치업현상이 발생된다는 것이 알려져 있다. 이러한 래치업현상에 대해서는 다음과 같은 문헌에 기술되어 있는바, 즉-“CMOS TECHNOLOGY OPTIONS”, T,Batra et al, American Microsyst ems, INC.3800 Homestead Road Santa Clara, CA 95051 IEEE 1982-에 개시되어 있다.
종래에는 상기와 같은 신호입출력단자에 관한 래치업현상의 발생을 방지하기 위해, 혼입된 서어지가 내부소자에 퍼지지 않도록 신호입출력 단자 부근의 기판바이어스를 강화하는 등의 대책을 세움으로써 이들 서어지가 전원단자에 흡수되도록 하고 있다.
그런데, 전원단자에 직접 서어지가 인가되면 기생다이리스터를 구성하는 바이폴라트랜지스터가 온상태로 되기 쉽고, 또 신호입출력단자에 외부서어지가 인가될때에 그 서어지의 도피통로가 되는 전원에도 서어지가 인가되어 있다면 외부서어지가 전원측으로 흡수되기 어렵게 되어 기생다이리스터가 보다 쉽게 온상태로되게 된다.
따라서, 전원단자로부터 혼입된 서어지에 대한 내래치업특성은 다른 단자에 비해 나쁘게 되어 있었으나, 종래에는 상기 전원에 대한 서어지 대책이 전혀 실현되어 있지 않았기 때문에 전원단자로부터 혼입되는 서어지에 의해 래치업현상이 발생되기 쉽다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 전원단자로부터 혼입되는 외부서어지에 대한 내래치업특성을 향상시킬 수 있는 반도체집적회로장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체집적회로장치는, 제1전원전위 (VDD)가 인가되는 제1접속점(N1)에 MOS 트랜지스터(13)의 소스전극 및 게이트전극을 접속하고, 제2전원전위(GND)가 인가되는 제2접속점(N2)에 상기 MOS 트랜지스터(13)의 드레인전극을 접속하도록 되어 있다.
[작용]
상기와 같이 구성된 본 발명의 반도체집적회로장치에서는, 제1및 제2접속점( N1,N2)에 서어지가 인가되지 않는 통상상태일 때에는 MOS 트랜지스터(13)가 오프상태이기 때문에, MOS 트랜지스터(13)는 전혀 작용하지 않는다.
한편, 제1및 제2접속점(N1,N2)에 고전압서어지가 인가되면, 양 접속점간의 전위차(VN)가 변동되어 그 값이 통상 동작시보다도 훨씬 큰 값으로 되므로 그 때에는 다음과 같은 작용이 이루어지게 된다.
먼저, 처음에 제1접속점(N1)에 접속된 MOS 트랜지스터(13)의 게이트전극과 제2접속점(N2)에 접속된 드레인전극간의 전위차(VN)가 이 트랜지스터(13)의 임계치전압(VTH)을 초과하면 트랜지스터(13)가 온상태로 되고, 이에 따라 제2접속점(N2)으로부터 제1접속점(N1)으로의 전류경로가 형성되어 한쪽의 접속점(N2)에 인가된 서어지가 다른 쪽의 접속점(N1)으로 흡수되게 된다.
또, 상기 MOS 트랜지스터(13)의 소스전극 및 드레인전극간의 전압이 상승하여 트랜지스터(13)의 펀치스루우전압을 초과하면 상기 트랜지스터(13)가 펀치스루우현상을 일으키게 되므로 소스전극 및 드레인전극 사이가 쇼트상태로 되고, 이에 따라 제1및 제2접속점(N1,N2)사이에 전류경로가 형성되어 한쪽의 접속점(N1)에 인가된 서어지가 다른 쪽의 접속점(N2)으로 흡수되게 된다.
또한, 트랜지스터(13)의 소스전압 또는 드레인전압이 상승하여 상기 MOS 트랜지스터(13)의 소스영역과 드레인영역을 각각 에미터영역과 콜렉터영역으로 하는 PNP형 기생바이폴라트랜지스터에 베이스전류가 흐르면 이 기생바이폴라트랜지스터가 온상태로 된다. 그러면 그 콜렉터전류에 의해 제1및 제2접속점(N1,N2)사이에 전류경로가 형성되어 한쪽의 접속점(N2)에 인가된 서어지가 다른 쪽의 접속점(N1)으로 흡수되게 된다. 한편, 대전류서어지가 인가된 경우에는 상기 기생바이폴라트랜지스터에 의한 콜렉터전류가 주된 서어지전류로 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명에 따른 제1실시예의 구성을 도시한 회로도로서, 도면중 참조부호 11은 고전위인 VDD 전위, 예컨대 +5V가 인가되는 IC의 외부접속단자이고, 12는 저전위인 GND전위(0V)가 인가되는 외부접속단자이다. 그리고, IC의 내부에서 상기 VDD 전위용 단자(11)에는 제1접속점(N1)을 매개하여 P챈널형의 인헨스먼트형 MOS 트랜지스터(13)의 소스전극과 게이트전극이 접속되어 있고, 이 트랜지스터(13)의 드레인전극은 제2접속점(N2)을 매개하여 상기 GND 전위용 단자(12)에 접속되어 있다. 또, 상기 트랜지스터(13)의 백게이트전극, 즉 기판은 상기 VDD 전위용 단자(11)에 접속되어 있다.
제2도는 상기 제1도에 도시한 회로를 집적회로에서 실현하는 경우의 소자구조를 도시한 단면도로서, 도면중 참조부호 21은 N형 기판, 22 및 23은 이 N형 기판(21)내에 형성되면서, P+형 영역으로 이루어진 소스영역 및 드레인영역, 24는 게이트전극, 25는 N형 기판(21)에 VDD 전위를 공급하기 위해 설치된 기판바이어스 N+영역이다. 도시된 바와 같이, N형 기판(21)내의 소스영역(22) 및 드레인영역(23)을 각각 콜렉터 및 에미터, 그리고 N형 기판(21)을 베이스로 하는 PNP 트랜지스터(26)가 기생적으로 형성되어 있고, 이 기생 PNP 트랜지스터(26)의 베이스와 기판바이어스용 N+영역(25)의 사이에는 N형 기판(21) 자체가 갖는 저항성분에 의해 저항(27)이 기생적으로 접속된 상태로 되어 있다. 한편, 소스영역(22)과 드레인영역(23) 중 어떤 쪽이 상기 기생 PNP 트랜지스터(26)의 에미터나 콜렉터로 되는가 하는 것은 그때의 소스영역(22)과 드레인영역(23)의 전위고저에 따라 결정된다.
이상과 같은 회로구성에 있어서, VDD 전위용 단자(11) 및 GND 전위용 단자(12)에 서어지가 인가되는 것은 다음과 같은 4가지의 경우이다. 즉, ① VDD 전위용 단자(11)에 부(-)극성의 서어지전압이 인가될때, ② GND 전위용 단자(12)에 정(+)극성의 서어지전압이 인가될때, ③ VDD 전위용 단자(11)에 정(+)극성의 서어지전압이 인가될때, ④ GND 전위용 단자(12)에 부(-)극성의 서어지전압이 인가될때의 4가지 경우이다.
먼저 ①인 경우의 동작, 즉 +5V의 VDD 전위가 인가되는 VDD 전위용 단자(11)에 부(-)극성의 서어지전압이 인가되어 VDD 전위가 저하되는 경우, VDD 전위가 저하됨에 따라 트랜지스터(13)의 게이트전극(24)의 전위도 저하하게 된다. 그리고, 이 게이트전위가 드레인영역(23)의 전위에 대해 트랜지스터(13)의 임계치 전압(VTH)분(P챈널 MOS 트랜지스터에서 통상적으로는 -1V정도)을 초과하면 제2도 중의 소스영역(22)과 드레인영역(23) 사이에 챈널층이 형성되어 트랜지스터(13)가 온상태로 된다. 이에 따라 제2도에 도시된 바와 같이 드레인영역(23)으로부터 소스영역(22)으로 챈널전류(icha)가 흐르게 된다.
또, VDD 전위가 저하됨에 따라 트랜지스터(13)의 소스영역(22)의 전위도 저하되는데, 이때 저항(27)의 존재에 의해 N형 기판(21)의 전위는 소스영역(22)의 전위만큼 급격하게 변화하지는 않는다. 그리고, N형 기판(21)의 전위에 대해 소스전위가 소스영역(22)과 N형 기판(21)간 PN 접합의 항복전압(VB; 통상적으로 20V 내지 30V정도)을 초과하면 N형 기판(21)으로부터 소스영역(22)을 향해 항복전류가 흐르기 시작한다. 이에 따라 N형 기판(21)의 전위가 내려가게 되어, 기판전위가 이미 전위가 저하된 소스전위에 근접하게 된다. N형 기판(21)의 전위가 소스전위에 근접함에 따라 이번에는 N형 기판(21)의 전위가 GND 전위에 대해 드레인영역(23)과 N형 기판(21)간 PN 접합의 순방향전압(VF)을 초과하면 드레인영역(23)으로부터 N형 기판(21)을 향해 PN 접합전류가 흐르기 시작한다. 이 PN 접합전류가 기생 PNP 트랜지스터(26)의 베이스전류로 되어 기생 PNP 트랜지스터(26)가 온상태로 되므로, 제2도에 도시된 바와 같이 콜렉터전류(icol)가 흐르게 된다.
더욱이 VDD 전위가 저하됨에 따라 트랜지스터(13)의 소스영역(22)과 드레인영역(23) 사이의 전위차(VN)가 트랜지스터(13)의 펀치스루우전압(MOS 트랜지스터의 챈널길이에 크게 의존하는 것으로, 약 10V내지 20V정도)을 초과하게 되면, 소스영역(22)과 드레인영역(23)간이 쇼트되므로 두 영역(22,23)사이에는 제2도에 도시된 바와 같이 드레인영역(23)으로부터 소스영역(22)으로 펀치스루우전류(ipan)가 흐르게 된다.
다음으로, 상기 ②인 경우의 동작을 설명한다. 즉, GND 전위용 단자(12)에 정(+)극성의 서어지전압이 인가되어 GND 전위가 상승한 경우를 고찰한다. 먼저, 게이트전극(24)의 전위에 대해 드레인영역(23)의 전위가 P챈널 MOS 트랜지스터(13)의 임계치전압(VTH)을 초과하면, 트랜지스터(13)가 온상태로 되어 제2도에 도시된 바와 같이 드레인영역(23)으로부터 소스영역(22)으로 챈널전류(icha)가 흐르게 된다.
또, GND 전위가 상승하여 N형 기판(21)에 대해 드레인영역(23)과 N형 기판(21)간 PN 접합의 순방향전압(VF)을 초과하게 되면 드레인영역(23)으로부터 N형 기판(21)을 향해 PN 접합전류가 흐르기 시작한다. 이 PN 접합전류가 기생 PNP 트랜지스터(26)의 베이스전류로 되어 트랜지스터(26)가 온상태로 되므로, 제2도에 도시된 바와 같이 콜렉터전류(icol)가 흐르게 된다.
다음 ③의 경우, 즉 VDD 전위용 단자(11)에 정(+)극성의 서어지전압이 인가되어 VDD 전위가 상승한 경우에는 소스영역(22)의 전위가 상승한다. 그리고, 소스전위가 N형 기판(21)의 전위에 대해 소스영역(22)과 N형 기판(21)간 PN 접합의 순방향 전압(VF)을 초과하면 소스영역(22)으로부터 N형 기판(12)으로 전류가 흐르기 시작한다. 이 전류가 상기 기생 PNP 트랜지스터(26)의 베이스전류로 되어 트랜지스터(26)가 온상태로 되므로, 이번에는 제3도에 도시된 바와 같이 제2도와는 역방향의 콜렉터전류(icol*)가 흐르게 된다.
또 ④의 경우, 즉 GND 전위용 단자(12)에 부(-)극성의 서어지전압이 인가되어 GND 전위가 하강하는 경우 드레인영역(23)의 전위가 하강하여 N형 기판(21)의 전위에 대해 드레인영역(23)과 N형 기판(21)간 PN 접합의 항복전압을 초과하게 되면, N형 기판(21)으로부터 드레인영역(23)을 향해 항복전류가 흐르기 시작한다. 이에 따라, N형 기판(21)의 전위도 저하되어 기판전위가 드레인전위에 근접하게 된다. 그리고, 기판전위가 드레인전위에 근접함에 따라 이번에는 N형 기판(12)의 전위가 소스영역(22)보다도 낮게 된다. 이 전위차가 소스영역(22)과 N형 기판(21)간 PN 접합의 순방향전압(VF)을 초과하게 되면, 소스영역(22)으로부터 N형 기판(21)을 향해 PN 접합전류가 흐르기 시작한다. 이는 기생 PNP 트랜지스터(26)의 베이스전류로 되어 트랜지스터(26)가 온상태로 되므로 제3도에 도시된 바와 같은 방향으로 콜렉터전류(icol*)가 흐르게 된다.
더욱이 이 ④의 경우, GND 전위가 저하됨에 따라 MOS 트랜지스터(13)의 소스영역(22)과 드레인영역(23) 사이의 전위차(VN)가 펀치스루우전압을 초과하면, 소스영역(22)과 드레인영역(23) 사이가 쇼트되어 두 영역(22,23)사이에는 제3도에 도시된 바와 같은 방향으로 펀치스루우전류(ipan*)가 흐르게 된다.
이상과 같이 제1도의 실시예 회로에서는, VDD 전위용 단자(11) 또는 GND 전위용 단자(12)에 정(+)극성 또는 부(-)극성의 서어지전압이 인가되었을때에 소스영역(22)과 드레인영역(23)간에 상기한 바와 같은 각종 전류(icha,icol,icol*,ipan,ipan*)가 흐르고, 이들 전류에 의해 VDD 전위용 단자(11) 및 GND 전위용 단자(12) 중 어느 한쪽에 인가된 서어지전압이 다른 쪽으로 흡수된다.
제4도는 제1도의 실시예 회로를 반도체회로장치의 내부에서 사용되는 CMOS 인버터회로와 함께 내장시킨 경우의 상태를 도시한 단면도로서, 도면중 참조부호 30은 N형 기판(21)내에 형성된 P웰영역, 31과 32는 이 P웰영역(30)내에 형성되어 CMOS 인버터를 구성하는 N챈널 MOS 트랜지스터의 소스영역 및 드레인영역, 33은 상기 N챈널 MOS 트랜지스터의 게이트전극, 34는 P웰영역(30)에 GND 전위를 공급하기 위한 바이어스용 P+영역, 35와 36은 상기 N형 기판(21)내에 형성되어 CMOS 인버터를 구성하는 P챈널 MOS 트랜지스터의 소스영역 및 드레인영역, 37은 상기 P챈널 MOS 트랜지스터의 게이트전극이다.
이와 같이 N형 기판(21)내에 CMOS 인버터를 구성함으로써, 기생다이리스터는 N+형 영역(31)을 에미터, P웰영역(30)을 베이스, N형 기판(21)을 콜렉터로 하는 기생 PNP 트랜지스터(38) 및 P+형 영역(36)을 에미터, N형 기판(21)을 베이스, P웰 영역(30)을 콜렉터로 하는 기생 PNP 트랜지스터(39)로 구성된다.
여기서, VDD 전위용 단자(11)와 GND 전위용 단자(12) 중 어느 한쪽에 서어지전압이 인가되면 보호용 트랜지스터(13)에는 도면중의 화살표방향(A 또는 B)으로 전류가 흐른다. 이에 따라서, 서어지전압의 인가에 의해 기생다이리스터(38+39)를 온시키는 트리거전류(즉, 기생다이리스터를 구성 PNP 트랜지스터(39) 및 NPN 트랜지스터(38)에서의 P+형 영역(36)과 N+형 영역(31)을 흐르는 에미터전류)가 증가하는 것을 방지할 수 있고, 그 결과 기생다이리스터의 턴온이 저지되어 VDD 전위용 단자(11) 또는 GND 전위용 단자(12)로부터 혼입된 서어지에 대한 내래치업 특성이 향상되게 된다.
제5도는 본 발명에 따른 제2실시예의 구성을 도시한 회로도로서, 도면중 참조부호 11 및 12는 고전위인 VDD 전위 및 저전위인 GND 전위가 각각 인가되는 외부접속단자이다. IC의 내부에서, 상기 VDD 전위용 단자(11)에는 제1접속점(N1)을 매개하여 N챈널형의 인헨스먼트형 MOS 트랜지스터(14)의 드레인전극이 접속되어 있고, 트랜지스터(14)의 소스전극과 게이트전극은 제2접속점(N2)을 매개하여 상기 GND 전위용 단자(12)에 접속되어 있으며, 또 상기 트랜지스터(14)의 백게이트전극(즉, 기판)이 GND 전위용 단자(12)에 접속되어 있다.
제6도는 상기 제5도의 회로를 P웰영역을 사용한 집적회로에서 실현시키는 경우의 소자구조를 도시한 단면도로서, 도면중 참조부호 41은 N형 기판, 42는 이 N형 기판(41)내에 형성된 P웰영역, 43 및44는 이 P웰영역(42)내에 형성된 N+형 영역으로 이루어진 N챈널 MOS 트랜지스터(14)의 소스영역과 드레인영역, 45는 상기 N챈널 MOS 트랜지스터(14)의 게이트전극, 46은 P웰영역(42)을 GND 전위로 설정하기 위한 바이어스용 P+영역, 47은 N형 기판(41)을 VDD 전위로 설정하기 위한 바이어스용 N+영역이다.
도시된 바와 같이 P웰영역(42)내에는 N+형 소스영역(43)과 드레인영역(44)을 각각 콜렉터 및 에미터로 하고 P웰영역(42)을 베이스로하는 NPN 트랜지스터(48)가 기생적으로 형성되어 있고, 바이어스용 P+영역(46)과 기생바이폴라트랜지스터(48)의 베이스 사이에는 P웰영역(42) 자체가 갖는 저항성분에 의해 저항(49)이 기생적으로 접속되어 있다. 여기서, N+형 소스영역(43)과 드레인영역(44) 중 어떤쪽이 상기 기생 NPN 트랜지스터(48)의 에미터 또는 콜렉터로 되느냐 하는 것은 그때의 N+형 소스영역(43)과 드레인영역(44)의 전위고저에 따라 결정된다.
이상 같은 구성의 회로에서도 VDD 전위용 단자(11)와 GND 전위용 단자(12)에 서어지가 인가되는 것은 상기한 ① 내지 ④의 경우뿐이다.
먼저 ①의 경우, 즉 VDD 전위용 단자(11)에 부(-)극성의 서어지전압이 인가되어 VDD 전위가 저하되는 경우에는 VDD 전위가 저하됨에 따라 트랜지스터(14)의 드레인영역(44)의 전위가 저하된다. 그리고, 드레인전위가 게이트전위에 대해 트랜지 스터(14)의 임계치전압(VTH)분(N챈널 MOS 트랜지스터에서는 통상적으로 +1V정도)을 초과하면, 제6도중의 소스영역(43)과 드레인영역(44)간에 챈널층이 형성되어 트랜지스터(14)가 온되게 된다. 이에 따라, 제6도에 도시된 바와 같이 소스영역(43)으로부터 드레인영역(44)으로 챈널전류(icha)가 흐르게 된다.
또, 트랜지스터(14)의 드레인영역(44)의 전위가 저하되어 드레인전위가 P웰영역(42)의 전위에 대해 P웰영역(42)과 드레인영역(44)간 PN 접합의 순방향전압(VF)을 초과하게 되면 P웰영역(42)으로부터 드레인영역(44)을 향해 PN 접합전류가 흐르기 시작한다. 이 PN접합전류가 기생바이폴라트랜지스터(48)의 베이스 전류로 되어 이 기생바이폴라트랜지스터(48)가 온상태로 되므로 제6도에 도시된 바와 같은 콜렉터전류(icol)가 흐른다.
다음 ②의 경우, 즉 GND 전위용 단자(12)에 정(+)극성의 서어지전압이 인가되어 GND 전위가 상승한 경우에는 게이트전극(45)의 전위가 상승한다. 그리고, 게이트전위가 드레인영역(44)의 전위에 대해 N챈널 MOS 트랜지스터(14)의 임계치전 압(VTH)을 초과하면 트랜지스터(14)가 온상태로 되어 제6도에 도시된 바와 같이 소스영역(43)으로부터 드레인영역(44)으로 챈널전류(icha)가 흐르게 된다.
또, GND 전위가 상승함에 따라 소스영역(43)의 전위가 상승하여 P웰영역(42)의 전위에 대해 P웰영역(42)과 소스영역(43)간 PN접합의 항복전압(VB)을 초과하게 되면, 소스영역(43)으로부터 P웰영역(42)을 향해 항복전류가 흐르기 시작한다. 이 항복전류가 흐르게 됨에 따라 P웰영역(42)의 전위가 상승하고, P웰영역(42)의 전위가 드레인영역(44)의 전위(VDD)에 대해 P웰영역(42)과 드레인영역(44)간 PN 접합의 순방향전압(VF)을 초과하면 P웰영역(42)으로부터 드레인영역(44)으로 PN 접합전류가 흐르기 시작한다. 이 PN 접합전류는 기생 NPN 트랜지스터(48)의 베이스전류로 되어 기생 NPN 트랜지스터(48)가 온되게 되므로, 제6도에 도시된 바와 같은 방향으로 콜렉터전류(icol)가 흐른다.
더욱이, 소스영역(43)의 전위가 상승하여 소스영역(43)과 드레인영역(44)사이의 전위차(VN)가 펀치스루우전압을 초과하면, 트랜지스터(14)의 소스와 드레인간이 쇼트되어 두 영역(43,44)사이에는 제6도에 도시된 바와 같이 소스영역(43)으로부터 드레인영역(44)으로 펀치스루우전류(ipan)가 흐르게 된다.
상기 ③의 경우, 즉 VDD 전위용 단자(11)에 정(+)극성의 서어지전압이 인가되어 VDD 전위가 상승한 경우에는 드레인영역(44)의 전위가 상승한다. 그리고, 드레인전위가 P웰영역(42)의 전위에 대해 P웰영역(42)과 드레인영역(44)간 PN 접합의 항복전압(VB)을 초과하게 되면, 드레인영역(44)으로부터 P웰영역(42)으로 항복전류가 흐르기 시작한다. 이 항복전류가 흐름에 따라 P웰영역(42)의 전위가 상승하고, 이 P웰영역(42)의 전위가 소스영역(43)의 GND 전위에 대해 P웰영역(42)과 소스영역(43)간 PN 접합의 순방향전압(VF)을 초과하면 P웰영역(42)으로부터 소스영역(43)으로 PN 접합전류가 흐르기 시작한다. 이 PN 접합전류가 기생 NPN 트랜지스터(48)의 베이스전류로 되어 트랜지스터(48)가 온상태로 되므로 제7도에 도시된 바와 같이 제6도의 경우와는 반대방향으로 콜렉터전류(icol*)가 흐른다.
더욱이, 드레인전위가 상승하여 소스영역(43)과 드레인영역(44)사이의 전위차(VN)가 펀치스루우전압을 초과하게 되면, 트랜지스터(14)의 소스영역(43)과 드레인영역(44)사이가 쇼트되어 두 영역(43,44)사이에는 제7도에 도시된 바와 같이 드레인영역(44)으로부터 소스영역(43)으로 펀치스루우전류(ipan*)가 흐르게 된다.
④의 경우, 즉 GND 전위용 단자(12)에 부(-)극성의 서어지전압이 인가되어 GND 전위가 하강한 경우에는 소스영역(43)의 전위가 하강한다. 그리고, P웰영역(42)의 전위에 대해 소스전위가 P웰영역(42)과 소스영역(43)간 PN 접합의 순방향전 압(VF)을 초과하게 되면, P웰영역(42)으로부터 소스영역(43)을 향해 PN 접합의 순방향전류가 흐르기 시작한다. 이 PN 접합의 순방향전류는 트랜지스터(48)의 베이스전류로 되어 그후 기생 NPN 트랜지스터(48)가 온상태로 되므로 제7도에 도시된 바와 같은 방향으로 콜렉터전류(icol*)가 흐르게 된다.
이와 같이, 제5도의 실시예 회로인 경우에도 VDD 전위용 단자(11) 또는 GND 전위용 단자(12)에 정(+)극성 또는 부(-)극성의 서어지전압이 인가되었을때 소스영역(43)과 드레인영역(44)사이에 상기와 같은 여러 종류의 전류(icha,icol,icol*,i pan,ipan*)가 흐르게 되고, 이들 전류에 의해 VDD 전위용 단자(11) 및 GND 전위용 단자(12) 중 한쪽에 인가된 서어지전압이 다른쪽에 흡수된다.
제8도는 상기 실시예 회로를 반도체회로장치내에서 사용되는 CMOS 인버터회로와 함께 내장한 경우의 상태를 나타낸 단면도로서, 도면 중 참조부호 51 및 52는 P웰영역(42)내에 형성되어 CMOS 인버터를 구성하는 N챈널 MOS 트랜지스터측의 소스영역과 드레인영역, 53은 상기 N챈널 MOS 트랜지스터의 게이트전극, 54 및 55는 상기 N형 기판(41)내에 형성되어 COMS 인버터를 구성하는 P챈널 MOS 트랜지스터측의 소스영역과 드레인영역, 56은 상기 P챈널 MOS 트랜지스터의 게이트전극, 57은 N형 기판(41)에 VDD 전위를 공급하는 바이어스용 N+영역이다.
여기서 N형 기판(41)내에 CMOS 인버터를 구성함에 따라, 상기 기생다이리스터는 N+형 영역(41)을 에미터, P웰영역(42)을 베이스, N형 기판(41)을 콜렉터로 하는 기생 NPN 트랜지스터(58) 및, P+형 영역(54)을 에미터, N형 기판(41)을 베이스, P웰영역(42)을 콜렉터로 하는 기생 PNP 트랜지스터(59)에 의해 기생적으로 구성되게 된다.
VDD전위용 단자(11) 및 GND전위용 단자(12) 중 한쪽에 서어지전압이 인가되면 보호용(서어지흡수용) 트랜지스터(14)에 화살표(A 또는 B)로 표시된 바와같은 전류가 흐르고, 그에따라 서어지전압의 인가에 의해 기생다이리스터(58+59)를 온시키는 트리거전류(즉, 기생다이리스터를 구성하는 PNP트랜지스터(59) 및 NPN트랜지스 터(58)에서의 P+형 영역(54)과 N+형 영역(51)을 흐르는 에미터전류)가 증가하는 것을 방지한다. 그 결과, 기생다이리스터의 턴온이 저지되어 전원단자로부터 혼입된 서어지에 대한 내래치업특성이 향상되게 된다.
제9도는 본 발명에 따른 제3실시예의 구성을 도시한 회로도로서, 이 제3실시예의 회로에서는 상기 제1실시예회로의 P챈널 MOS트랜지스터(13)와 제2실시예회로의 N챈널 MOS트랜지스터(14)를 함께 설치한 것이고, 제9도의 회로를 P웰영역을 사용한 집적회로에서 실현시키는 경우의 소자구조를 제10도 및 제11도의 단면도로 도시하였다. 제10도에서는, 서어지 입력이 상기 ①, ②인 경우를, 제11도에서는 상기 ③, ④인 경우를 각각 나타내고 있다. 제10도에서, 참조부호 21은 N형 기판, 22 및 23은 이 N형 기판(21)내에 형성되면서 P+형 영역으로 이루어지는 P챈널 MOS트랜지스터(13)의 소스영역과 드레인영역, 24는 게이트전극, 25는 N형 기판(21)에 VDD전위를 공급하기 위해 설치된 N+영역, 26은 소스영역(22)과 드레인영역(23)을 각각 콜렉터 및 에미터로 하고 N형 기판(21)을 베이스로 하는 기생 PNP트랜지스터, 27은 N형 기판(21) 자체가 갖는 저항성분에 의한 기생저항이고, 42는 N형 기판(21)내에 형성된 P웰영역, 43 및 44는 이 P웰영역(42)내에 형성된 N+형 영역으로 이루어지는 N챈널 MOS트랜지스터(14)의 소스영역과 드레인영역, 45는 MOS트랜지스트(14)의 게이트전극, 46은 P웰영역(42)을 GND 전위로 설정하기 위한 P+영역, 48은 N+형의 소스영역(43)과 드레인영역(44)을 각각 콜렉터 및 에미터로 하고 P웰영역(42)을 베이스로 하는 기생 NPN트랜지스터, 49는 P웰영역(42) 자체가 갖는 저항성분에 의한 기생저항이다.
상기와 같은 구성의 회로에서, 서어지가 전원으로 흡수되는 능력은 상기 제1및 제2실시예의 회로에 비해 VDD전위용 단자(11)와 GND전위용 단자(12)간의 전류경로가 N챈널측의 2군데로 증가하였으므로 충분히 높게 되어 있고, 이 때문에 보다 짧은 시간에 서어지를 전원으로 흡수시킬 수 있어 내래치업특성이 대폭 향상되게 된다.
상기 제9도의 실시예회로에서 VDD전위용 단자(11)와 GND전위용 단자(12)에 서어지가 인가될 때 상기 MOS트랜지스터(13,14)에 생기는 전류를 제12도에 함게 나타내었다.
이 제12도에서 ○은 전류가 흐르고, ×는 전류가 흐르지 않음을 나타내며, VDD전위용 단자(11)에 부(-)극성의 서어지가 인가된 경우, P챈널 MOS트랜지스터(13)에는 챈널전류와 콜렉터전류 및 펀치스루우전류가 발생함과 더불어 N챈널 MOS트랜지스터(14)에는 챈널전류와 콜렉터전류가 발생한다. 또, VDD전위용 단자(11)에 정(+)극성의 서어지가 인가된 경우, P챈널 MOS트랜지스터(13)에는 콜렉터전류가 발생함과 더불어 N챈널 MOS트랜지스터(14)에는 콜렉터전류와 펀치스루우전류가 발생한다.
또한 GND전위용 단자(12)에 정(+)극성의 서어지가 인가된 경우, P챈널 MOS트랜지스터(13)에는 챈널전류와 콜렉터전류가 발생함과 더불어 N챈널 MOS트랜지스터(14)에는 챈널전류와 콜렉터전류 및 펀치스루우전류가 발생한다. 또 GND전위용 단자(12)에 부(-)극성의 서어지가 인가된 경우, P챈널 MOS트랜지스터(13)에는 콜렉터전류와 펀치스루우전류가 발생됨과 더불어 N챈널 MOS트랜지스터(14)에는 콜렉터전류가 발생한다.
제12도에서 알 수 있는 바와같이, 예컨대 GND전위용 단자(12)에 부(-)극성의 서어지가 인가된 경우 N챈널 MOS트랜지스터(14)만이 설치된 상기 제5도의 실시예회로에서는 N챈널 MOS트랜지스터(14)에 콜렉터전류 만이 생길 뿐이다. 그런데, 본 실시예의 회로인 경우에는 P챈널 MOS트랜지스터(13)에 콜렉터전류와 펀치스루우전류가 생겨 P챈널측의 전류가 더해지기 때문에 서어지가 재빨리 전원으로 흡수된다. 따라서, 제9도의 실시예회로인 경우에는 제5도에 도시된 N챈널 MOS트랜지스터(14) 또는 제1도에 도시된 P챈널 MOS트랜지스터(13)만을 설치한 경우에 비해 내래치업특성이 대폭으로 향상된다.
제13도 및 제14도는 각각 상기 제9도에 도시된 바와같이, P챈널 MOS트랜지스터(13)와 N챈널 MOS트랜지스터(14)가 함께 설치된 본 발명의 CMOS-IC의 전원에 대해 외부로부터 고전압서어지를 인가했을 때에 래치업현상이 발생하는지의 여부를 시험하기 위한 시험회로의 구성을 도시한 회로도이다.
제13도는 VDD전위에 대해 서어지를 인가하는 시험회로로서, CMOS-IC(60)의 단자(11)에는 VDD전위가, 단자(12)에는 GND전위가 각각 외부로부터 공급되도록 되어 있다. 이 시험회로에 있어서, 먼저 스위치(61)를 닫음으로써 예컨대 200PF의 용량을 갖는 콘덴서(63)를 전압원(62)의 전압으로 충전시킨다. 이어 스위치(61)를 열고 스위치(64)를 닫으면 콘덴서(63)의 전하가 VDD전위용 단자(11)로 인가방전되므로 서어지가 단자(11)에 인가되게 된다. 그 결과, 래치업현상이 발생하면 그 때의 전압원(62)의 전압을 래치업현상발생의 서어지전압으로 볼 수가 있다.
제14도는 GND전위에 대해 서어지를 인가하는 시험회로로서 스위치(64)를 닫음으로써 콘덴서(63)의 충전전하를 GND전위용 단자(12)에 인가하고, 그에따라 단자(12)에서의 래치업발생전압을 측정할 수가 있다.
이와같은 시험회로로써 VDD전위용 및 GND전위용 단자(11,12) 사이에 본 발명과 같이 보호용 트랜지스터(13 또는 14)가 삽입되지 않은 종래의 집적회로(IC)를 시험하는 경우, 제13도의 시험회로에서는 콘덴서(63)의 충전전압이 50V(정극성서어지) 및 -50V(부극성서어지) 이하에서, 제14도의 시험회로에서도 마찬가지로 50V 및 -50V 이하에서 각각 래치업이 발생하였다.
이에 반해 본 발명의 IC를 시험하는 경우, 제13도의 시험회로에서는 콘덴서 (63)의 충전전압이 500V 및 -500V까지, 제14도의 시험회로에서도 콘덴서(63)의 충전전압이 500V 및 -500V까지 각각 래치업이 발생하지 않았다. 그 결과, 본 발명에 따른 회로에서는 전원단자에 혼입되는 서어지전압에 대한 내래치업특성이 대폭적으로 개선되어 있음을 알 수 있다.
한편, 본 발명은 상기 실시예에 한정되는 것이 아니고 다른 여러종류의 IC에도 실시가능함은 물론이다. 예컨대, 상기 각 실시예는 본 발명을 2전원의 IC에 실시한 경우의 것이지만 CMOS-IC에는 그 외에 3전원이나 4전원 또는 그 이상의 것도 있고, 이들 IC에 대해서도 각 1쌍의 전원단자 사이에 P챈널 혹은 N챈널 MOS트랜지스터중 어느 한쪽 또는 둘다를 삽입함으로써 전원단자에 혼입되는 서어지에 대한 내래치업특성의 향상을 꾀할 수 있다.
제15도는 본 발명에 따른 제4 실시예의 구성을 도시한 회로도로서, 본 발명을 고전위인 VDD전위와 저전위인 VSS1전위 및 준(準)저전위인 VSS2전위의 3전원을 사용하는 IC에 실시한 것이다.
고전위인 VDD전위가 인가되는 외부접속단자(71)와 준저전위인 VSS2 전위가 인가되는 외부접속단자(72)의 사이에는 P챈널 MOS트랜지스터(81)와 N챈널 MOS트랜지스터(82)가 삽입되어 있고, 상기 외부접속단자(71)와 저전위인 VSS1전위가 인가되는 외부접속단자(73)의 사이에는 P챈널 MOS트랜지스터(83)와 N챈널 MOS트랜지스터(84)가 삽입되어 있으며, 상기 외부접속단자(72,73) 사이에는 P챈널 MOS트랜지스터(85)와 N챈널 MOS트랜지스터(86)가 삽입되어 있다. 그리고, 상기 각 트랜지스터의 게이트전극은 각 외부 접속단자 사이에 통상값의 전원전위가 인가되어 있을 때에 온상태로 되지 않도록 소정의 전원전위로 바이어스되어 있다.
본 실시예회로의 경우, 각1쌍의 외부접속단자 사이에 P챈널 또는 N챈널중 어떤 한쪽의 트랜지스터를 설치하도록 해도 좋지만 서어지에 의한 전류통로를 늘리기 위해 두 트랜지스터를 모두 설치하는 것이 바람직하다.
제16도는 본 발명에 따른 제5 실시예의 구성을 도시한 회로도로서, 본 발명을 고전위인 VDD1전위와, 준(準)고전위인 VDD2전위, 저전위인 VSS1전위 및 준(準)저전위인 VSS2전위의 4전원을 사용하는 IC에 실시한 것이다.
VDD1전위가 인가되는 외부접속단자(91)와 VDD2전위가 인가되는 외부 접속단자(92)의 사이에는 P챈널 MOS트랜지스터(101)와 N챈널 MOS트랜지스터(102)가 접속된다. 또, 상기 외부접속단자(92)와 VSS2전위가 인가되는 외부접속단자(93)의 사이에는 P챈널 MOS트랜지스터(103)와 N챈널 MOS트랜지스터(104)가 접속되고, 상기 외부접속단자(93)와 저전위인 VSS1전위가 인가되는 외부접속단자(94)의 사이에는 P챈널 MOS트랜지스터(105)와 N챈널 MOS트랜지스터(106)가 접속된다. 또한, 상기 외부접속 단자(91,93) 사이에는 P챈널 MOS트랜지스터(107)와 N챈널 MOS트랜지스터(108)가 접속되고, 상기 외부접속단자(91,94) 사이에는 P챈널 MOS트랜지스터(109)와 N챈널 MOS트랜지스터(110)가 접속되며, 상기 외부접속단자(92,94)사이에는 P챈널 MOS트랜지스터(111)와 N챈널 MOS트랜지스터(112)가 접속된다.
그리고, 이 경우에도 각 트랜지스터의 게이트전극은 각 외부접속단자에 통상값의 전원전위가 인가되어 있을 때에 온상태로 되지 않도록 소정의 전원전위로 바이어스되어 있다. 또한 제16도의 실시예회로인 경우에도 각1쌍의 외부접속단자 사이에 P챈널 또는 N챈널 중 어느 한쪽의 트랜지스터를 설치해도 좋지만, 두 트랜지스터를 모두 설치하는 것이 효과적이다.
제17도는 제5도의 서어지흡수용 MOS트랜지스터(14 ; 또는 제1도의 MOS트랜지스터(13)가 IC칩(200)의 주변에 배치되는 다수의 패드(201)중 전원패드(12 또는 11)의 바로 옆에 배치되는 경우를 나타낸 것이다. 이와같이 서어지흡수용 MOS트랜지스터(14)를 전원패드(12)의 바로 옆에 배치하면, 전원패드(12)에 유입된 서어지전류가 IC내부배선(202)에 유입되기 전에 그 서어지전류를 서어지흡수용 MOS트 랜지스터(14)에서 바이패스할 수 있기 때문에, IC내부배선(202)에 이어지는 내부회로(도시되어 있지 않음)의 동작이 서어지전류에 의해 영향받는 것을 대폭적으로 감소시킬 수 있다.
제18도는 제5도의 서어지흡수용 MOS트랜지스터(14 ; 또는 제1도의 MOS트랜지스터(13)가 IC칩(200)의 주변에 배치되는 다수의 패드(201) 중 전원패드(12 또는 11)의 바로 아래에 배치되는 경우를 나타낸 것으로, 이와같이 서어지흡수용 MOS트랜지스터(14)를 전원패드(12)의 바로 아래에 배치하면 제17도의 실시예와 마찬가지로 전원패드(12)에 유입된 서어지전류가 IC내부의 배선에 유입되기 전에 그 서어지전류를 서어지흡수용 MOS트랜지스터(14)에서 바이패스할 수 있기 때문에, IC내부회로에 대한 서어지전류의 영향을 효과적으로 제거할 수 있다.
제19도는 제18도의 패턴을 갖는 IC의 단면구조를 도시한 것으로, N형 기판(211)내의 P웰영역(212)중에는 N+형 소스영역(213) 및 N+형 드레인영역(214)이 형성된다. 이 N+형 소스영역(213)과 N+형 드레인영역(214) 사이의 챈널위의 필드산화막(70)중에는 N챈널 MOS트랜지스터(14)의 게이트전극(216)이 형성되고, 또 N형 기판(211)과 P웰영역(212)과의 경계에는 P웰바이어스용 P+영역(215)이 형성된다. 이와 더불어 소스영역(213)과 P+영역(215) 및 게이트전극(216)이 금속배선층(2 17)을 매개하여 상호 접속되어 있다. 드레인영역(214)에는 VDD전원용 금속배선층 (218)이 접속되며, 여기서 전원패드(12)의 일부가 금속배선층(217)을 형성하고 있다.
제18도 및 제19도의 구성에서는 서어지흡수용 MOS트랜지스터(14)가 전원패드(12)의 바로 아래에 형성되기 때문에 서어지흡수용 MOS트랜지스터(14 또는 13)의 형성에 필요한 IC칩(200)상의 공간을 제17도의 경우에 비해 작게 할 수 있다.
제9도의 서어지흡수용 MOS트랜지스터(13 및 14)를 조합시킬 때에는 제10도에서의 P+영역(22)과 N형 기판(21), P웰영역(42) 및 N+영역(43)으로 형성되는 다이리스터(PNPN의 순서)가 기생적으로 발생되는 바, 이 기생다이리스터는 전원에 인가된 서어지에 의해 반도체회로장치의 어떤 다이리스터에서 발생하는 래치업을 방지하기 위해 서어지흡수용 MOS트랜지스터(13,14)를 삽입할 것이어서, 서어지흡수용 MOS트랜지스터(13,14)의 삽입에 의한 기생다이리스터 그 자체가 온되어 버리는 것은 의미가 없고, 어디까지나 전원에 서어지가 인가되었을 때 다른 전원으로 서어지를 회피시키는 작용을 서어지흡수용 MOS트랜지스터(13,14)가 하지 않으면 안되는 것이다.
따라서, 서어지흡수용 MOS트랜지스터(13,14)에 의해 발생되는 기생다이리스터의 온상태를 방지하는 구성수단을 제20도에 도시하였다.
제20도는 제9도의 서어지흡수용 MOS트랜지스터(13 및 14)가 IC칩(200)의 인접한 2변에 각각 배치되는 경우를 도시한 것으로, 이와같이 서어지흡수용 MOS트랜지스터(13 및 14)를 서로 떨어지게 배치하면 제10도의 P+영역(22) 이 P웰영역(42)으로부터 크게 떨어져 있으므로 서어지흡수용 MOS트랜지스터(13 및 14)의 조합에 의해 발생하는 기생다이리스터(PNPN) 중 도면에서는 PNP의 베이스영역이 넓어져, 결국 P+영역(22)과 P웰영역(42)이 멀어지게 됨에 따라 PNP바이폴라트랜지스터의 전류증폭률(hfe)이 낮아지게 되어 래치업을 일으키지 않게 되므로 본래의 목적인 서어지를 다른 전원으로 회피시키는 작용을 서어지흡수용 MOS트랜지스터(13,14)가 하게 된다. 여기서, 참조부호 201은 신호패드, 202는 접지회로(GND)의 배선패턴, 203은 전원회로(VDD)의 배선패턴을 나타낸다.
제21도는 제9도의 서어지흡수용 MOS트랜지스터(13 및 14)가 IC칩(200)의 서로 마주보는 2변에 각각 배치되는 경우를 도시한 것으로, 이와같이 구성하여도 P+영역(22)이 P웰영역(42)으로부터 크게 떨어져 있으므로 서어지흡수용 MOS트랜지 스터(13 및 14)의 조합에 의해 발생되는 기생다이리스터가 턴온되는 것을 방지할 수 있다.
제22도는 2쌍의 서어지흡수용 MOS트랜지스터(13A,14A 및 13B, 14B)가 IC칩(200)의 서로 마주보는 2변에 각각 배치되는 경우를 도시한 것으로, 이와같이 구성하여도 2쌍의 서어지흡수용 MOS트랜지스터(13A,14A 및 13B,14B) 각각의 P+영역(22)이 각각의 P웰영역(42)으로부터 크게 떨어져 있으므로 서어지흡수용 MOS트랜지스터(13A,14A 및 13B, 14B)의 조합에 의해 발생되는 기생다이리스터가 턴온되는 것을 방지할 수 있다.
제23도는 제9도의 서어지흡수용 MOS트랜지스터(13 및 14)가 IC칩(200)의 서로 마주보는 2모서리에 각각 배치되는 경우를 도시한 것으로, 이와같이 구성하여도 P+영역(22)이 P웰영역(42)으로부터 크게 떨어져 있으므로 서어지흡수용 MOS트랜지스터(13,14)의 조합에 의한 기생다이리스터가 턴온되는 것을 방지할 수 있다. 여기서, 2개의 서어지흡수용 MOS트랜지스터(13,14)는 IC칩(200)의 1변의 좌우 모서리부분에 배치되어도 별 차이가 없다.
한편, IC회로본체의 능동소자가 IC칩(200)의 모서리에 형성되는 것은 실제로는 적어서 그 모서리가 제24도에 도시된 바와같이 빈 공간으로 되어 있을 때가 많기 때문에, 제23도의 구성은 상기 빈 공간을 서어지흡수용 MOS트랜지스터(13 및 14)의 형성에 이용한 것이다.
제25도는 본 발명의 제6 실시예를 도시한 것으로, 이 제6 실시예는 서어지흡수소자로서 MOS트랜지스터 구조 대신에 바이폴라트랜지스터구조를 채용하였으므로, 제25도에 도시한 그 단면구조는 제6도에서 게이트전극(45)을 삭제한 것과 같다(한편, VDD전위용 단자에 서어지가 인가된 경우의 단면구조는 제7도에서 게이트전극(45)을 삭제한 것과 같다).
또한, 제25도의 구성에서는 게이트전극이 없으므로 제12도의 챈널전류가 없어, 서어지흡수시에 흐르는 전류는 콜렉터전류와 펀치스루우전류만으로 된다.
제26도는 본 발명의 제7 실시예를 도시한 것으로, 이 제7 실시예에서는 서어지흡수소자를 2개의 직렬 MOS트랜지스터(14A,14B)로 형성시키고 있다.
제27도는 제26도의 실시예를 집적회로화한 경우의 구조를 도시한 단면도로서, N형 기판내의 P웰영역(42)중에는 N+영역(43,44,434)이 형성된다. 상기 N+영역(43과434) 사이의 챈널위 및 N+영역(434와 44) 사이의 챈널위에는 각각 NMOS트랜지스터(14A 및 14B)의 게이트전극(45A 및 45B)이 형성된다. 또, N형 기판과 P웰영 역(42)과의 경계에는 P+영역(46A 및 46B)이 형성되고, N+영역(43)과 P+(46A ,46B) 및 게이트전극(45A)은 접지회로(GND)에 접속되며, N+영역(44,47) 및 게이트전극(45B)은 VDD전원회로에 접속된다.
이러한 제27도의 구성에서는 GND회로(또는 VDD회로)에 혼입된 서어지전류를 도면중 2개의 직렬MOS트랜지스터구조를 매개하여 VDD회로(또는 GND회로)로 회피시킴으로써 서어지의 흡수가 행해진다.
제28도는 본 발명의 제8 실시예를 도시한 것으로, 이 제8 실시예에서는 서어지흡수소자를 2중게이트형 MOS트랜지스터(14*)로 형성시키고 있는 바, 이와같은 2중게이트구조의 MOS트랜지스터는 EPROM 혹은 EEPROM 등에 채용되고 있다.
제29도는 제28도를 EPROM구조로 한 경우의 IC단면을 도시한 것으로, 이와같이 GND회로와 VDD회로 사이에 EPROM구조의 MOS트랜지스터(14*)를 설치한 경우에도 제6도와 마찬가지의 서어지 인가조건을 일례로 취하면, 바이폴라트랜지스터(48*)의 콜렉터전류(icol) 및 펀치스루우전류(ipan) 외에 게이트(451)에 의한 챈널전류가 흐르고, 또 플로팅게이트(452)가 있기 때문에 제29도의 챈널전류의 크기가 제6도와는 다소 다르지만 이 제29도의 구성에서도 제6도와 마찬가지로 커다란 서어지흡수효과를 얻을 수 있다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 따르면, 전원단자로부터 혼입되는 외부서어지에 대한 내래치업특성의 향상을 도모할 수 있는 반도체집적회로장치를 제공할 수가 있다.

Claims (21)

  1. N형 반도체영역(21)과, 이 N형 반도체영역(21)중에 형성되면서 제1전원전위(VDD)에 직접 접속된 P형 소스영역(22), 이 P형 소스영역(22)에 인접되게 상기 N형 반도체영역(21)중에 형성되면서 상기 제1전원 전위(VDD)보다 낮은 전위의 제2전원전위(GND)에 직접 접속된 P형 드레인 영역(23), 상기 P형 소스영역(22)과 상기 P형 드레인영역(23) 사이의 상기 N형 반도체영역(21)상에 N형 반도체영역(21)과 절연되게 형성되면서 상기 제1전원전위(VDD)에 접속된 게이트전극(24) 및, 상기 N형 반도체영역(21)과 상기 P형 소스영역(22) 및 상기 P형 드레인영역(23)에 의해 형성되는 바이폴라트랜지스터구조(26)의 베이스부분을 상기 제1전원전위(VDD)에 접속시키는 접속수단(25,27)을 구비하여 구성된 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 바이폴라트랜지스터구조(26)는 반도체 집적회로장치가 형성되는 반도체칩(200)의 가장자리 부근에 배치된 것을 특징으로 하는 반도체집적회로장치.
  3. 제1항에 있어서, 상기 바이폴라트랜지스터구조(26)는 반도체 집적회로장치가 형성되는 반도체칩(200)의 모서리에 배치된 것을 특징으로 하는 반도체집적회로장치.
  4. 제1항에 있어서, 상기 바이폴라트랜지스터구조(26)가 상기 제1전원전위(VDD )에 접속되는 전원패드(12)의 바로 옆에 배치된 것을 특징으로 하는 반도체집적회로장치.
  5. 제1항에 있어서, 상기 바이폴라트랜지스터구조(26)가 상기 제2전원전위(G ND)에 접속되는 전원패드(12)의 바로 옆에 배치된 것을 특징으로 하는 반도체집적회로장치.
  6. 제1항에 있어서, 상기 바이폴라트랜지스터구조(26)가 상기 제1전원전위(VD D)에 접속되는 전원패드(11)의 바로 아래에 배치된 것을 특징으로 하는 반도체집적회로장치.
  7. 제1항에 있어서, 상기 바이폴라트랜지스터구조(26)가 상기 제2전원전위(GND )에 접속되는 전원패드(12)의 바로 아래에 배치된 것을 특징으로 하는 반도체집적회로장치.
  8. 제1도전형의 반도체기판(21)과, 이 반도체기판(21)중에 형성되면서 제2전원전위(VDD)에 접속된 제2도전형의 제1소스영역(22), 이 제1소스영역(22)에 인접되게 상기 반도체기판(21)중에 형성되면서 상기 제1전원전위(VDD)와는 다른 제2전원 전위(GND)에 접속된 제2도전형의 제1드레인영역(23), 상기 제1소스영역( 22)과 상기 제1드레인영역(23)사이의 상기 반도체기판(21)상에 반도체기판(21)과 절연되게 형성되면서 상기 제1전원전위(VDD)에 접속된 제1게이트전극(24), 상기 반도체 기판(21)과 상기 제1소스영역(22) 및 상기 제1드레인 영역(23)에 의해 형성되는 제1바이폴라트랜지스터구조(26)의 제1베이스부분을 상기 제1전원전위(VDD)에 접속시키는 접속수단(25,27), 상기 반도체기판(21)중에 형성되는 제2도전형의 웰영역(42), 이 웰영역(42)중에 형성되면서 제2전원전위(GND)에 접속된 제1도전형의 제2소오스영역(43), 이 제2소스영역(43)에 인접되게 상기 웰영역(42)중에 형성되면서 기 제1전원전위(VDD)에 접속된 제1도전형의 제2드레인영역(44), 상기 제2소스영역(43)과 상기 제2드레인 영역(44) 사이의 상기 웰영역(42)상에 웰영역(42)과 절연되게 형성되면서 상기 제2전원전위(GND)에 접속된 제2게이트전극(45) 및, 상기 웰영역(42)과 상기 제2소스영 역(43) 및 상기 제2드레인영역(44)에 의해 형성되는 제2바이폴라트랜지스터구조(48 )의 제2베이스부분을 상기 제2전원전위(|ND)에 접속시키는 접속수단(46,49)을 구비하여 구성된 것을 특징으로 하는 반도체집적회로장치.
  9. 제8항에 있어서, 상기 제1바이폴라트랜지스터구조(26)는 반도체집적회로장치가 형성되는 사각형 반도체칩(200)의 4변중 1변의 가장자리 부근에 배치되고, 상기 제2바이폴라트랜지스터구조(48)는 반도체집적회로장치가 형성되는 사각형 반도체칩(200)의 4변중 다른 1변의 가장자리 부근에 배치된 것을 특징으로 하는 반도체집적회로장치.
  10. 제8항에 있어서, 상기 제1바이폴라트랜지스터구조(26)는 반도체집적회로장치가 형성되는 사각형 반도체칩(200)의 4모서리 중 1모서리에 배치되고, 상기 제2바이폴라트랜지스터구조(48)는 반도체집적회로장치가 형성되는 사각형 반도체칩(200)의 4모서리 중 다른 1모서리에 배치된 것을 특징으로 하는 반도체집적회로장치.
  11. 제1전원전위가 인가되는 제1접속점에 소스전극과 게이트전극이 접속됨과 더불어 제2전원전위가 인가되는 제2접속점에 드레인전극이 접속된 MOS트랜지스터를 구비하고 있는 것을 특징으로 하는 반도체집적회로장치.
  12. 제11항에 있어서, 상기 제1전원전위가 고전위(VDD)이고, 상기 제2전원전위는 저전위(GND)이며, 상기 MOS트랜지스터가 P챈널 MOS트랜지스터(13)인 것을 특징으로 하는 반도체집적회로장치.
  13. 제11항에 있어서, 상기 제1전원전위가 저전위(GND)이고, 상기 제2전원전위는 고전위(VDD)이며, 상기 MOS트랜지스터가 N챈널 MOS트랜지스터(14)인 것을 특징으로 하는 반도체집적회로장치.
  14. 고전원(VDD)인 전원전위가 인가되는 제1접속점(N1)에 소스전극과 게이트전극이 접속됨과 더불어 저전위(GND)인 전원전위가 인가되는 상기 제2접속점(N2)에 드레인전극이 접속된 P챈널 MOS트랜지스터(13) 및, 상기 제1접속점(N1)에 드레인전극이 접속됨과 더불어 상기 제2접속점(N2)에 소스전극과 게이트전극이 접속된 N챈널 MOS트랜지스터(14)를 구비하고 있는 것을 특징으로 하는 반도체집적회로장치.
  15. P형 반도체영역(42)과 이 P형 반도체영역(42)중에 형성되면서 제1전원 전위(GND)에 직접 접속된 N형 소스영역(43), 이 N형 소스영역(43)에 인접되게 상기 P형 반도체영역(42)중에 형성되면서 상기 제1전원 전위(GND)보다 높은 전위의 제2전원전위(VDD)에 직접 접속된 N형 드레인 영역(44), 상기 N형 소스영역(43)과 상기 N형 드레인영역(44) 사이의 상기 P형 반도체영역(42)상에 P형 반도체영역(42)과 상기 N형 소스영역(43) 및 상기 N형 드레인영역(44)에 의해 형성되는 바이폴라트랜지스터구조(48)의 베이스부분을 상기 제1전원전위(GND)에 접속시키는 접속수단(46,49)을 구비하여 구성된 것을 특징으로 하는 반도체집적회로장치.
  16. 제15항에 있어서, 상기 바이폴라트랜지스터구조(48)는 반도체 집적회로장치가 형성되는 반도체칩(200)의 가장자리 부근에 배치된 것을 특징으로 하는 반도체집적회로장치.
  17. 제15항에 있어서, 상기 바이폴라트랜지스터구조(48)는 반도체 집직회로장치가 형성되는 반도체칩(200)의 모서리에 배치된 것을 특징으로 하는 반도체집적회로장치.
  18. 제15항에 있어서, 상기 바이폴라트랜지스터구조(48)가 상기 제1전원전위(GN D)에 접속되는 전원패드(12)의 바로 옆에 배치된 것을 특징으로 하는 반도체집적회로장치.
  19. 제15항에 있어서, 상기 바이폴라트랜지스터구조(48)가 상기 제2전원전위(VD D)에 접속되는 전원패드(11)의 바로 옆에 배치되는 것을 특징으로 하는 반도체집적회로장치.
  20. 제15항에 있어서, 상기 바이폴라트랜지스터구조(48)가 상기 제1전원전위(GN D)에 접속되는 전원패드(12)의 바로 아래에 배치된 것을 특징으로 하는 반도체집적회로장치.
  21. 제15항에 있어서, 상기 바이폴라트랜지스터구조(48)가 상기 제2전원전위(VD D)에 접속되는 전원패드(11)의 바로 아래에 배치된 것을 특징으로 하는 반도체집적회로장치.
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