JPS6139567A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6139567A JPS6139567A JP16046084A JP16046084A JPS6139567A JP S6139567 A JPS6139567 A JP S6139567A JP 16046084 A JP16046084 A JP 16046084A JP 16046084 A JP16046084 A JP 16046084A JP S6139567 A JPS6139567 A JP S6139567A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- surge voltage
- capacitor
- resistor
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は相補ＷＭＯ８トランジスタ（以下、Ｃ０Ｍ５Ｔ
ｒという）構成を有する半導体集積回路に関するもので
あシ、特に電源に加わるサージ電圧によるラッチアップ
現象を防止する回路に関する。
ｒという）構成を有する半導体集積回路に関するもので
あシ、特に電源に加わるサージ電圧によるラッチアップ
現象を防止する回路に関する。
（従来技術） 。
ｆａ１図は従来のＣＭＯ８Ｔｒ構成からなる半導体集積
回路（以下、ＣＭＯ８集積回路という）の構造図でＭ製
基板ＩＫＰチャンネルＭＯ８Ｔｒ 。
回路（以下、ＣＭＯ８集積回路という）の構造図でＭ製
基板ＩＫＰチャンネルＭＯ８Ｔｒ 。
Ｐウェル領域２にＮチャンネルＭＯ８Ｔｒが形成されて
いる。とのようなＣＭＯ８集積回路はその構造上第１図
１２及び１３に示す２つの寄生トランジスタが存在し、
このトランジスタ１２と１３は第２図に示すＰＮＰＮ型
のサイリスタを形成する゛ことになる。
いる。とのようなＣＭＯ８集積回路はその構造上第１図
１２及び１３に示す２つの寄生トランジスタが存在し、
このトランジスタ１２と１３は第２図に示すＰＮＰＮ型
のサイリスタを形成する゛ことになる。
第２図において２１は第１図における寄生ＰＮＰ ）ラ
ンジスタ１３であ）、抵抗２２は第１図の基板１．と電
源端子間の抵抗を示す。又２３は第１図の寄生ＮＰＮ
）ランジスタ２であり、抵抗２４は第１図のｐ−ｗｅｌ
１２と接地端子間の抵抗である。
ンジスタ１３であ）、抵抗２２は第１図の基板１．と電
源端子間の抵抗を示す。又２３は第１図の寄生ＮＰＮ
）ランジスタ２であり、抵抗２４は第１図のｐ−ｗｅｌ
１２と接地端子間の抵抗である。
このような寄生トランジスタよシなるサイリスタ回路を
有するＣＭＯ８集積回路において電源にサージ電圧が加
わった場合のサイリスタ回路の動作および影響は以下の
ようである。
有するＣＭＯ８集積回路において電源にサージ電圧が加
わった場合のサイリスタ回路の動作および影響は以下の
ようである。
まず電源端子２５に何らかの原因でサージ電圧が加わシ
、寄生トランジスタ２１のエミッタ、コレクタ間がブレ
ークダウンした場合について述べる。この時寄生トラン
ジスタ２１のコレクタ電流は抵抗２４を通して接地点へ
と流れる。
、寄生トランジスタ２１のエミッタ、コレクタ間がブレ
ークダウンした場合について述べる。この時寄生トラン
ジスタ２１のコレクタ電流は抵抗２４を通して接地点へ
と流れる。
この抵抗２４による電圧降下により寄生トランジスタ２
３のペース電位が上昇しトランジスタ２３は導通状態と
なる。トランジスタ２３が導通状態となると抵抗２２へ
電流が流れその電圧降下によりトランジスタ２１のペー
スがバイアスされトランジスタ２１も導通状態となる。
３のペース電位が上昇しトランジスタ２３は導通状態と
なる。トランジスタ２３が導通状態となると抵抗２２へ
電流が流れその電圧降下によりトランジスタ２１のペー
スがバイアスされトランジスタ２１も導通状態となる。
この状態になるとサージ電圧がなくなってもトランジス
タ２１及び２３は導通状態のままであシ、電源端子と接
地点と９間に低インピーダンスのパスができるため大電
流が流れ、ひいてはデバイスの破壊を引き起こすことに
なる。また寄生トランジスタ２３のコレクタ、エミッタ
間がブレークダウンした場合も同様にして、トランジス
タ２１及び２３共に導通状態となる。
タ２１及び２３は導通状態のままであシ、電源端子と接
地点と９間に低インピーダンスのパスができるため大電
流が流れ、ひいてはデバイスの破壊を引き起こすことに
なる。また寄生トランジスタ２３のコレクタ、エミッタ
間がブレークダウンした場合も同様にして、トランジス
タ２１及び２３共に導通状態となる。
以上述べた如〈従来のＣＭＯ８集積回路はその構造上有
する寄生トランジスタからなるサイリスタ回路が電源に
加わるサージ電圧によりトリガーされ通電流破壊する現
象（以下、ラッチアップという）を有するという欠点が
ある。
する寄生トランジスタからなるサイリスタ回路が電源に
加わるサージ電圧によりトリガーされ通電流破壊する現
象（以下、ラッチアップという）を有するという欠点が
ある。
（発明の目的）
本発明はこのよう人事情に鑑みてなされたものでＣＭＯ
８集積回路において電源にサージ電圧に加わっても容易
にラッチアップが発生しない回路を提供することを目的
とする。
８集積回路において電源にサージ電圧に加わっても容易
にラッチアップが発生しない回路を提供することを目的
とする。
（実施°例）
第３図は本発明の一実施例を示すものであり、従来のＣ
ＭＯ８集積回路と異なる点は電源端子と接地点との間忙
コレクタが電源釦接続され、ペースがコンデンサ３２を
介して電源端子と、抵抗３３を介して接地点と接続され
たエミッタ接地ＮＰＮ トランジスタ３１を有すること
である。この回路は第１図のサイリスタ回路（３４）と
並列に設けられる。
ＭＯ８集積回路と異なる点は電源端子と接地点との間忙
コレクタが電源釦接続され、ペースがコンデンサ３２を
介して電源端子と、抵抗３３を介して接地点と接続され
たエミッタ接地ＮＰＮ トランジスタ３１を有すること
である。この回路は第１図のサイリスタ回路（３４）と
並列に設けられる。
以下に電源にサージ電圧が加わった場合の本発明回路の
動作について述べる。第３図電源端子２５にサージ電圧
が加わるとＮＰＮ）ランジスタ３１のペー゛ス電位はコ
ンデンサ３２及び抵抗３３よシ構成される微分回路によ
り上昇し、そのペース・エミッタ間電圧がトランジスタ
３１を導通状態とするのに必要な値を超えるとトランジ
スタ３１のコレクタが接続された電源端子と接地点との
間には低インピーダンスのパスができ、その結果サージ
電圧は急激に低下する。
動作について述べる。第３図電源端子２５にサージ電圧
が加わるとＮＰＮ）ランジスタ３１のペー゛ス電位はコ
ンデンサ３２及び抵抗３３よシ構成される微分回路によ
り上昇し、そのペース・エミッタ間電圧がトランジスタ
３１を導通状態とするのに必要な値を超えるとトランジ
スタ３１のコレクタが接続された電源端子と接地点との
間には低インピーダンスのパスができ、その結果サージ
電圧は急激に低下する。
サージ電圧が低下するとＮＰＮトランジスタ３１のペー
ス電位も低下し、トランジスタ３１は遮断状態となる。
ス電位も低下し、トランジスタ３１は遮断状態となる。
ここでＮＰＮ）ランジスタ３１が導通状態となるために
必要外サージ電圧はサイリスタを構成する寄生トランジ
スタ２１及び２３のコレクターエミッタ間がブレークダ
ウンするサージ電圧に比較し十分低い値である。従って
電源忙加わったサージ電圧は寄生トランジスタ２１又は
２３のコレクターエミッタ間をブレークダウンさせラッ
チアップを引き起こす値に達する前にトランジスタ３１
が導通状態となるため低下させられる。その結果従来回
路のように電源サージ電圧が加わってもラッチアップが
発生することはない。又サージ電圧が加わらない状態に
おいては、トランジスタ３１のペースは抵抗３３を介し
て接地されているので常に遮断状態となっているため従
来回路の動作には何ら影響を与１えない。
必要外サージ電圧はサイリスタを構成する寄生トランジ
スタ２１及び２３のコレクターエミッタ間がブレークダ
ウンするサージ電圧に比較し十分低い値である。従って
電源忙加わったサージ電圧は寄生トランジスタ２１又は
２３のコレクターエミッタ間をブレークダウンさせラッ
チアップを引き起こす値に達する前にトランジスタ３１
が導通状態となるため低下させられる。その結果従来回
路のように電源サージ電圧が加わってもラッチアップが
発生することはない。又サージ電圧が加わらない状態に
おいては、トランジスタ３１のペースは抵抗３３を介し
て接地されているので常に遮断状態となっているため従
来回路の動作には何ら影響を与１えない。
（発明の他の実施例）
第４図は本発明の他の一実施例であシ、従来回路と異な
る点はエミッタが電源端子に接続されペースが抵抗４２
を介して電源端子に、又コンデンサ４３を介して接地点
へ接続されたコレクタ接地ＰＮＰ ）ランジスタ４１を
有することである。このような本発明回路の電源にサー
ジ電圧が加わった場合の動作は以下のようである。
る点はエミッタが電源端子に接続されペースが抵抗４２
を介して電源端子に、又コンデンサ４３を介して接地点
へ接続されたコレクタ接地ＰＮＰ ）ランジスタ４１を
有することである。このような本発明回路の電源にサー
ジ電圧が加わった場合の動作は以下のようである。
第４図において電源端子２５にサージ電圧が加ワるとＰ
ＮＰトランジスタ４１０ベース電位は抵抗４２とコンデ
ンサ４３よシなる積分回路により上昇するが、これはト
ランジスタ４１のエミッタに加わるサージ電圧の上昇と
比較し緩やかに上昇するためトランジスタ４１のペース
−エミッタ間はサージ電圧の上昇にともない順方向にバ
イアスされ、やがてトランジスタ４１は導通状態となる
。その結果トランジスタ４１のエミッタが接続された電
源端子と接地点との間には低インピーダンスのパスがで
きサージ電圧は低下する。従ってサイリスタを構成する
寄生トランジスタ２１及び２３のコレクターエミッタ間
のブレークダウンを引き起こすサージ電圧よシ低いサー
ジ電圧でトランジスタ４１が導通状態となるように抵抗
４２及びコンデンサ４３の値を決定することによりミ源
に対するサージ電圧によるラッチアップ発生を防止する
回路を実現できる。又サージ電圧が加わらない場合にハ
、トランジスタ４１のベース−エミッタ間はバイアスさ
れないので遮断状態を保つため従来回路の動作には影響
しない。
ＮＰトランジスタ４１０ベース電位は抵抗４２とコンデ
ンサ４３よシなる積分回路により上昇するが、これはト
ランジスタ４１のエミッタに加わるサージ電圧の上昇と
比較し緩やかに上昇するためトランジスタ４１のペース
−エミッタ間はサージ電圧の上昇にともない順方向にバ
イアスされ、やがてトランジスタ４１は導通状態となる
。その結果トランジスタ４１のエミッタが接続された電
源端子と接地点との間には低インピーダンスのパスがで
きサージ電圧は低下する。従ってサイリスタを構成する
寄生トランジスタ２１及び２３のコレクターエミッタ間
のブレークダウンを引き起こすサージ電圧よシ低いサー
ジ電圧でトランジスタ４１が導通状態となるように抵抗
４２及びコンデンサ４３の値を決定することによりミ源
に対するサージ電圧によるラッチアップ発生を防止する
回路を実現できる。又サージ電圧が加わらない場合にハ
、トランジスタ４１のベース−エミッタ間はバイアスさ
れないので遮断状態を保つため従来回路の動作には影響
しない。
（発明の効果）
以上述べた如く本発明によれば電源忙サージ電圧が印加
されてもラッチアップが発生しないＣＭＯ８集積回路が
実現できるという大きな効果がある。
されてもラッチアップが発生しないＣＭＯ８集積回路が
実現できるという大きな効果がある。
第１図は従来のＣＭＯ８集積回路の構造図、第２図は第
１図のよう力構造よ＃）々るＣＭＯ８集積回路中の寄生
トランジスタよシなるサイリスタ回路図、第３図は本発
明の一実施例の回路図、第４図は本発明の他の一実施例
の回路図である。 図において、ｉ・・・・・・Ｎ−基板、２・・・・・・
ｐ−ｗｅｌｌ領Ｌ ３・４・・・・・・チャンネルス
トッパー、５・６・・・・・・ＮチャンネルＭＯＳトラ
ンジスタのソース、ドレイン領域、７・８・・・・・・
チャンネルストッパー、９・１０・・・・・・Ｐチャン
ネルＭＯ８）ランジスタのソース、ドレイン領域、１１
・・・・・・電源端子、１２・２３・・・・・・寄生Ｎ
ＰＮ）ランジスタ、１３・２１・・・・・・寄生ＰＮＰ
）ランジスタ、２２・・・・・・Ｎ−基板の抵抗、２
４・・・・・・Ｐ−ｗｅｌｌの抵抗、３１・・・・・・
ＮＰＮトランジスタ、４１・・・・・・ＰＮＰトランジ
スタ、３２・４３・・・・・・コンデンサ、３３・４２
・・・・・・抵抗を示す。３４・４４・・・・・・寄生
トランジスタよシなるサイリスタ回路である。 茅２ 図
１図のよう力構造よ＃）々るＣＭＯ８集積回路中の寄生
トランジスタよシなるサイリスタ回路図、第３図は本発
明の一実施例の回路図、第４図は本発明の他の一実施例
の回路図である。 図において、ｉ・・・・・・Ｎ−基板、２・・・・・・
ｐ−ｗｅｌｌ領Ｌ ３・４・・・・・・チャンネルス
トッパー、５・６・・・・・・ＮチャンネルＭＯＳトラ
ンジスタのソース、ドレイン領域、７・８・・・・・・
チャンネルストッパー、９・１０・・・・・・Ｐチャン
ネルＭＯ８）ランジスタのソース、ドレイン領域、１１
・・・・・・電源端子、１２・２３・・・・・・寄生Ｎ
ＰＮ）ランジスタ、１３・２１・・・・・・寄生ＰＮＰ
）ランジスタ、２２・・・・・・Ｎ−基板の抵抗、２
４・・・・・・Ｐ−ｗｅｌｌの抵抗、３１・・・・・・
ＮＰＮトランジスタ、４１・・・・・・ＰＮＰトランジ
スタ、３２・４３・・・・・・コンデンサ、３３・４２
・・・・・・抵抗を示す。３４・４４・・・・・・寄生
トランジスタよシなるサイリスタ回路である。 茅２ 図
Claims (1)
- 寄生トランジスタにより形成されるサイリスタ回路を
有する半導体集積回路において、電源端子と接地間にコ
ンデンサと抵抗の直列回路の接続点でバイアスされるト
ランジスタを設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16046084A JPS6139567A (ja) | 1984-07-31 | 1984-07-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16046084A JPS6139567A (ja) | 1984-07-31 | 1984-07-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139567A true JPS6139567A (ja) | 1986-02-25 |
Family
ID=15715417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16046084A Pending JPS6139567A (ja) | 1984-07-31 | 1984-07-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139567A (ja) |
-
1984
- 1984-07-31 JP JP16046084A patent/JPS6139567A/ja active Pending
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