JPH0697684B2 - プッシュプル出力バッファ - Google Patents
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- JPH0697684B2 JPH0697684B2 JP58078381A JP7838183A JPH0697684B2 JP H0697684 B2 JPH0697684 B2 JP H0697684B2 JP 58078381 A JP58078381 A JP 58078381A JP 7838183 A JP7838183 A JP 7838183A JP H0697684 B2 JPH0697684 B2 JP H0697684B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/42—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Description
【発明の詳細な説明】 本発明は、集積回路装置に関するものであって、更に詳
細には、低電圧で動作されるがかなり高い電圧にスイッ
チすることが可能であり且つスタンダードなプロセスを
使用することによって製造することの可能な集積回路装
置を構成する技術及び構造に関するものである。
細には、低電圧で動作されるがかなり高い電圧にスイッ
チすることが可能であり且つスタンダードなプロセスを
使用することによって製造することの可能な集積回路装
置を構成する技術及び構造に関するものである。
集積回路装置は従来公知である。第1a図には、Ｐチャン
ネル装置の断面を示してある。Ｐチャンネル装置10は、
Ｎ−基板16内に形成されており、Ｐ＋型ソース11とＰ＋
型ドレイン12とを有している。ソース11とドレイン12と
の上方で且つその間に形成されてゲート酸化膜13が設け
られており、更にその上にゲート14が形成されている。
Ｎ＋型コンタクト15が形成されており、基板16への電気
的接続を与えている。オープンドレイン型出力バッファ
として使用される場合、第1a図の構造の回路構成を第1b
図に示してある。基板16はソース11へ接続されており、
ソース11は正電位Ｖの電圧源へ接続されている。従っ
て、ソースと基板との間に形成されているPN接合とドレ
インと基板との間に接続されているPN接合とが順方向バ
イアスされることを防止している。ドレイン12は本装置
の出力端子として機能する。ゲート14はトランジスタ10
の動作を制御する入力信号を受取り、従って端子12に於
ける出力電圧を決定する。ゲート14へ論理０信号（典型
的には、０ボルト）が印加されると、Ｐチャンネルトラ
ンジスタ10はオンし、従って正電圧Ｖは出力端子12へ供
給される。一方、論理１信号（典型的にはＶ）がゲート
14へ印加されると、トランジスタ10はオフされ、従って
前記電圧は端子12へ供給されることがない。
ネル装置の断面を示してある。Ｐチャンネル装置10は、
Ｎ−基板16内に形成されており、Ｐ＋型ソース11とＰ＋
型ドレイン12とを有している。ソース11とドレイン12と
の上方で且つその間に形成されてゲート酸化膜13が設け
られており、更にその上にゲート14が形成されている。
Ｎ＋型コンタクト15が形成されており、基板16への電気
的接続を与えている。オープンドレイン型出力バッファ
として使用される場合、第1a図の構造の回路構成を第1b
図に示してある。基板16はソース11へ接続されており、
ソース11は正電位Ｖの電圧源へ接続されている。従っ
て、ソースと基板との間に形成されているPN接合とドレ
インと基板との間に接続されているPN接合とが順方向バ
イアスされることを防止している。ドレイン12は本装置
の出力端子として機能する。ゲート14はトランジスタ10
の動作を制御する入力信号を受取り、従って端子12に於
ける出力電圧を決定する。ゲート14へ論理０信号（典型
的には、０ボルト）が印加されると、Ｐチャンネルトラ
ンジスタ10はオンし、従って正電圧Ｖは出力端子12へ供
給される。一方、論理１信号（典型的にはＶ）がゲート
14へ印加されると、トランジスタ10はオフされ、従って
前記電圧は端子12へ供給されることがない。
トランジスタ10がオフしており（即ち、論理１がゲート
14へ印加されている）且つドレイン12が外部負荷装置
（不図示）を介して接地接続されていると、ドレイン12
の周りに空乏領域17が形成され（第1a図）、該空乏領域
内に於いては自由電荷キャリアが枯渇状態とされる。即
ち、前述した如く、基板16は電圧Ｖへ接続されているの
で、基板16に対し比較的低電圧であるので電子がドレイ
ン12から強制的に遠ざけられることとなる。しかしなが
ら、ゲート14の近傍に於いては、ゲート14が正電圧Ｖへ
接続されているので、電子は引き付けられ、その結果、
第1a図に示した如く、空乏領域の幅はｄの大きさに減少
される。従って、ドレイン12と基板16との間の電圧差が
増加すると、幅ｄの大きさが減少し、ドレイン12と基板
16との間の電界が増加する。ドレイン12と基板16との間
の電界が十分に大きくなると、ドレイン12と基板16との
間に形成されているPN接合（尚、基板16はＰチャンネル
トランジスタ10に関してバルクシリコンとも呼称され
る）は逆バイアスの下でブレークダウンし、従って基板
16（正電圧Ｖに接続されている）からドレイン12（外部
負荷装置を介して接地接続されている）へ電流が流れ
る。この現象は、以後、ドレイン対バルク逆バイアスブ
レークダウンと呼称する。
14へ印加されている）且つドレイン12が外部負荷装置
（不図示）を介して接地接続されていると、ドレイン12
の周りに空乏領域17が形成され（第1a図）、該空乏領域
内に於いては自由電荷キャリアが枯渇状態とされる。即
ち、前述した如く、基板16は電圧Ｖへ接続されているの
で、基板16に対し比較的低電圧であるので電子がドレイ
ン12から強制的に遠ざけられることとなる。しかしなが
ら、ゲート14の近傍に於いては、ゲート14が正電圧Ｖへ
接続されているので、電子は引き付けられ、その結果、
第1a図に示した如く、空乏領域の幅はｄの大きさに減少
される。従って、ドレイン12と基板16との間の電圧差が
増加すると、幅ｄの大きさが減少し、ドレイン12と基板
16との間の電界が増加する。ドレイン12と基板16との間
の電界が十分に大きくなると、ドレイン12と基板16との
間に形成されているPN接合（尚、基板16はＰチャンネル
トランジスタ10に関してバルクシリコンとも呼称され
る）は逆バイアスの下でブレークダウンし、従って基板
16（正電圧Ｖに接続されている）からドレイン12（外部
負荷装置を介して接地接続されている）へ電流が流れ
る。この現象は、以後、ドレイン対バルク逆バイアスブ
レークダウンと呼称する。
第2a図は、別のタイプの出力バッファを図示している。
この相補型金属酸化物シリコン（CMOS）プッシュプル出
力バッファ20は、ＰチャンネルMOSトランジスタ17を有
しており、該トランジスタのソースは正供給電圧（Ｖ）
へ接続されており、そのドレインはＮチャンネルMOSト
ランジスタ27のドレインと共通接続されており、そのゲ
ートは入力端子39へ接続されている。同様に、Ｎチャン
ネル27のゲートは入力端子39へ接続されており、Ｎチャ
ンネルトランジスタ27のソース23は接地接続されてい
る。MOSトランジスタ17及び27のドレイン12とドレイン2
2との間に接続して出力端子38が設けられている。論理
０信号（典型的には０ボルト）が入力端子39へ印加され
ると、Ｐチャンネルトランジスタ17がオンし、Ｎチャン
ネルトランジスタ27がオフし、従って電圧Ｖと実質的に
等しい大きさの電圧が出力端子38へ供給される。一方、
論理１信号（典型的には５ボルト）が入力端子39へ印加
されると、Ｐチャンネルトランジスタ17がオフし、Ｎチ
ャンネルトランジスタ27がオンし、その結果出力端子38
はトランジスタ27を介して実効的に接地される。従っ
て、出力バッファ20は、交互的に、電圧源Ｖから出力端
子38へ電流を供給するソースとして機能したり、一方出
力端子38から接地へ電流を吸出すシンクとして機能した
りする。従って、この出力バッファはCMOSプシュプル出
力バッファと呼ばれる。
この相補型金属酸化物シリコン（CMOS）プッシュプル出
力バッファ20は、ＰチャンネルMOSトランジスタ17を有
しており、該トランジスタのソースは正供給電圧（Ｖ）
へ接続されており、そのドレインはＮチャンネルMOSト
ランジスタ27のドレインと共通接続されており、そのゲ
ートは入力端子39へ接続されている。同様に、Ｎチャン
ネル27のゲートは入力端子39へ接続されており、Ｎチャ
ンネルトランジスタ27のソース23は接地接続されてい
る。MOSトランジスタ17及び27のドレイン12とドレイン2
2との間に接続して出力端子38が設けられている。論理
０信号（典型的には０ボルト）が入力端子39へ印加され
ると、Ｐチャンネルトランジスタ17がオンし、Ｎチャン
ネルトランジスタ27がオフし、従って電圧Ｖと実質的に
等しい大きさの電圧が出力端子38へ供給される。一方、
論理１信号（典型的には５ボルト）が入力端子39へ印加
されると、Ｐチャンネルトランジスタ17がオフし、Ｎチ
ャンネルトランジスタ27がオンし、その結果出力端子38
はトランジスタ27を介して実効的に接地される。従っ
て、出力バッファ20は、交互的に、電圧源Ｖから出力端
子38へ電流を供給するソースとして機能したり、一方出
力端子38から接地へ電流を吸出すシンクとして機能した
りする。従って、この出力バッファはCMOSプシュプル出
力バッファと呼ばれる。
第2a図の回路構成を有する１構造例の断面を第2b図に示
してある。前述した如く、Ｐチャンネルトランジスタ17
のドレイン対バルク逆バイアスブレークダウン電圧は高
電圧のスイッチ動作を阻止する。Ｎチャンネルトランジ
スタ27に於いても、ドレイン22対Ｐウエル40逆バイアス
ブレークダウン電圧（Ｐウエル40はＮチャンネルトラン
ジスタ27に対してバルクシリコンとして機能する）に関
しても同様の問題が存在する。プシュプル出力バッファ
を使用する典型的な従来のCMOS論理装置に於いて、Ｐウ
エル40とドレイン22との間の逆バイアスブレークダウン
電圧は約15ボルトである。従って、再度第2a図に関し説
明すると、正の供給電圧Ｖとしてドレイン対バルク逆バ
イアスブレークダウン電圧を超えた電圧が印加される
と、Ｐチャンネルトランジスタ17はオフした場合に基板
16（電圧Ｖへ接続されている）からドレイン12へ電流を
流し、その結果出力端子38へ不所望の高電圧を与えるこ
ととなる。同様に、出力端子38へドレイン対バルク逆バ
イアスブレークダウン電圧を超える高電圧が印加される
と（即ち、導通状態にあるトランジスタ17を介して）、
トランジスタ27はオフされた場合にドレイン22からＰウ
エル40（接地接続されている）へ電流を流し、その結果
出力端子38と接地との間に不所望の電流路を与えること
となる。従って、トランジスタ17及び27の望ましくない
ドレイン対バルク逆バイアス電圧は出力端子38上に不正
確な電圧レベルを与えるとともに、高電力消費を発生
し、且つ屡々トランジスタ17及び27へ復旧不可能な損傷
を与え、その結果集積回路装置を破壊する事となる。
してある。前述した如く、Ｐチャンネルトランジスタ17
のドレイン対バルク逆バイアスブレークダウン電圧は高
電圧のスイッチ動作を阻止する。Ｎチャンネルトランジ
スタ27に於いても、ドレイン22対Ｐウエル40逆バイアス
ブレークダウン電圧（Ｐウエル40はＮチャンネルトラン
ジスタ27に対してバルクシリコンとして機能する）に関
しても同様の問題が存在する。プシュプル出力バッファ
を使用する典型的な従来のCMOS論理装置に於いて、Ｐウ
エル40とドレイン22との間の逆バイアスブレークダウン
電圧は約15ボルトである。従って、再度第2a図に関し説
明すると、正の供給電圧Ｖとしてドレイン対バルク逆バ
イアスブレークダウン電圧を超えた電圧が印加される
と、Ｐチャンネルトランジスタ17はオフした場合に基板
16（電圧Ｖへ接続されている）からドレイン12へ電流を
流し、その結果出力端子38へ不所望の高電圧を与えるこ
ととなる。同様に、出力端子38へドレイン対バルク逆バ
イアスブレークダウン電圧を超える高電圧が印加される
と（即ち、導通状態にあるトランジスタ17を介して）、
トランジスタ27はオフされた場合にドレイン22からＰウ
エル40（接地接続されている）へ電流を流し、その結果
出力端子38と接地との間に不所望の電流路を与えること
となる。従って、トランジスタ17及び27の望ましくない
ドレイン対バルク逆バイアス電圧は出力端子38上に不正
確な電圧レベルを与えるとともに、高電力消費を発生
し、且つ屡々トランジスタ17及び27へ復旧不可能な損傷
を与え、その結果集積回路装置を破壊する事となる。
高電圧をスイッチ動作させる場合に発生する逆バイアス
バルク対ドレインブレークダウンの問題を解消する従来
の１技術に於いては、バルク対ドレイン逆バイアスブレ
ークダウン電圧を増加させる為の一層複雑なプロセスを
開発することであるこの様な特別な処理技術は、例え
ば、Heisigによる“BIMOS−高パワーカスタムインター
フェイスを簡単化する新しい方法（BIMOS−A New Way t
o Simplify High Power Custom Interface）",1981年CI
CCプロシーディングズ,8−12頁の文献，ヤマグチ等によ
る“1000ボルト MOSICのプロセス及びデバイス設計（P
rocess and Device Design of a 1000Volt MOS IC）",I
EDM テクニカル ダイジェスト,1981年,255-258頁の文
献,Buhler等による“集積高電圧／低電圧MOS装置（Inte
grated High−Voltage/Low−Voltage MOS Devices）",I
EDMテクニカル ダイジェスト,1981年,259-262頁の文献
に記載されている。
バルク対ドレインブレークダウンの問題を解消する従来
の１技術に於いては、バルク対ドレイン逆バイアスブレ
ークダウン電圧を増加させる為の一層複雑なプロセスを
開発することであるこの様な特別な処理技術は、例え
ば、Heisigによる“BIMOS−高パワーカスタムインター
フェイスを簡単化する新しい方法（BIMOS−A New Way t
o Simplify High Power Custom Interface）",1981年CI
CCプロシーディングズ,8−12頁の文献，ヤマグチ等によ
る“1000ボルト MOSICのプロセス及びデバイス設計（P
rocess and Device Design of a 1000Volt MOS IC）",I
EDM テクニカル ダイジェスト,1981年,255-258頁の文
献,Buhler等による“集積高電圧／低電圧MOS装置（Inte
grated High−Voltage/Low−Voltage MOS Devices）",I
EDMテクニカル ダイジェスト,1981年,259-262頁の文献
に記載されている。
望ましくないバルク対ドレイン逆バイアスブレークダウ
ン電圧の効果を最小とする別の試はヨシダ等の米国特許
第4,317,055号（1982年２月23日発行）に記載されてい
る。例えば、この米国特許の第13図に示される如く、ヨ
シダ等は複数個のMOSトランジスタQ1乃至Qnを使用して
おり、各トランジスタは比較的低いドレイン対バルク逆
バイアスブレークダウン電圧を有するものである。この
複数個のMOSトランジスタはそれらのドレイン及びソー
スが直列接続されており、トランジスタQ1のソースは接
地接続され、且つトランジスタQnのドレインは出力端子
Ｄへ接続されている。正バイアス電圧VBと接地との間に
設けられている抵抗Ｒ（Ｎ＋）乃至R2nによって第１抵
抗分圧器が形成されており、該第１抵抗分圧器の各ノー
ドは複数個のダイオードd1乃至ｄ（ｎ−１）の１個を介
してトランジスタQ1を除いて全てのトランジスタのゲー
トへ接続されている。トランジスタQ1のゲートはトラン
ジスタQ1の状態（オン又はオフ）を制御する制御信号を
受取るヨシダ等の構成に於いては、更に、出力端子Ｄと
接地との間に接続して設けられている抵抗R1乃至Rnによ
って形成されている第２抵抗分圧器を使用している。こ
の第２抵抗分圧器の各ノードは、トランジスタQ1を除い
て関連するトランジスタの制御ゲートへ接続されてい
る。この第２抵抗分圧器は、外部装置（不図示）によっ
て出力端子Ｄへ印加される電圧がバイアス電圧VBを超え
る場合にトランジスタQ2乃至Qn上のゲート電圧を上昇さ
せる為に用いられている。この高外部電圧が集積回路装
置内のその他の装置（不図示）へ印加されることを防止
する為にダイオードd1乃至ｄ（ｎ−１）が必要である。
ン電圧の効果を最小とする別の試はヨシダ等の米国特許
第4,317,055号（1982年２月23日発行）に記載されてい
る。例えば、この米国特許の第13図に示される如く、ヨ
シダ等は複数個のMOSトランジスタQ1乃至Qnを使用して
おり、各トランジスタは比較的低いドレイン対バルク逆
バイアスブレークダウン電圧を有するものである。この
複数個のMOSトランジスタはそれらのドレイン及びソー
スが直列接続されており、トランジスタQ1のソースは接
地接続され、且つトランジスタQnのドレインは出力端子
Ｄへ接続されている。正バイアス電圧VBと接地との間に
設けられている抵抗Ｒ（Ｎ＋）乃至R2nによって第１抵
抗分圧器が形成されており、該第１抵抗分圧器の各ノー
ドは複数個のダイオードd1乃至ｄ（ｎ−１）の１個を介
してトランジスタQ1を除いて全てのトランジスタのゲー
トへ接続されている。トランジスタQ1のゲートはトラン
ジスタQ1の状態（オン又はオフ）を制御する制御信号を
受取るヨシダ等の構成に於いては、更に、出力端子Ｄと
接地との間に接続して設けられている抵抗R1乃至Rnによ
って形成されている第２抵抗分圧器を使用している。こ
の第２抵抗分圧器の各ノードは、トランジスタQ1を除い
て関連するトランジスタの制御ゲートへ接続されてい
る。この第２抵抗分圧器は、外部装置（不図示）によっ
て出力端子Ｄへ印加される電圧がバイアス電圧VBを超え
る場合にトランジスタQ2乃至Qn上のゲート電圧を上昇さ
せる為に用いられている。この高外部電圧が集積回路装
置内のその他の装置（不図示）へ印加されることを防止
する為にダイオードd1乃至ｄ（ｎ−１）が必要である。
重要な事であるが、ヨシダ等の構造に於いては、トラン
ジスタQ1乃至Qnに加えてかなりの数のコンポーネントを
必要としており、ヨシダ等の構造に於いては、２個の別
々の分圧器を必要とし且つその集積回路装置の各出力端
子に対し複数個のダイオードを必要としている。更に、
ヨシダ等の構造に於ける出力バッファの各々の抵抗ラダ
ー分圧器の１個は出力端子Ｄと接地との間に接続されて
いるので、出力段がオフしている場合に出力端子Ｄに接
続されている外部回路（不図示）へ有限のDCインピーダ
ンスが与えられることとなる。このことは屡々許容する
ことのできないものである。第３に、ヨシダ等の構造は
オープンドレイン型出力バッファであって、交互に電流
を吸出すシンクとして機能したり電流を湧き出すソース
として機能する出力端子を提供するものではない。
ジスタQ1乃至Qnに加えてかなりの数のコンポーネントを
必要としており、ヨシダ等の構造に於いては、２個の別
々の分圧器を必要とし且つその集積回路装置の各出力端
子に対し複数個のダイオードを必要としている。更に、
ヨシダ等の構造に於ける出力バッファの各々の抵抗ラダ
ー分圧器の１個は出力端子Ｄと接地との間に接続されて
いるので、出力段がオフしている場合に出力端子Ｄに接
続されている外部回路（不図示）へ有限のDCインピーダ
ンスが与えられることとなる。このことは屡々許容する
ことのできないものである。第３に、ヨシダ等の構造は
オープンドレイン型出力バッファであって、交互に電流
を吸出すシンクとして機能したり電流を湧き出すソース
として機能する出力端子を提供するものではない。
本発明は以上の点に鑑み成されたものであって、上述し
た如き従来技術の欠点を解消したプシュプル出力バッフ
ァを提供することを目的とする。本発明に於いては、直
列接続した複数個のＮチャンネルトランジスタと複数個
のＰチャンネルトランジスタを使用してCMOSプシュプル
出力バッファを構成している。Ｎチャンネルトランジス
タ及びＰチャンネルトランジスタのゲートへ印加される
電圧を選択して、Ｐチャンネルトランジスタがオフされ
る場合には複数個のＰチャンネルトランジスタによって
高電圧を実質的に等しい大きさに分割し、一方Ｎチャン
ネルトランジスタがオフされる場合には高電圧を複数個
のＮチャンネルトランジスタによって実質的に等しい値
に分割する。本発明の別の実施形態に於いては、Ｎチャ
ンネルトランジスタ及びＰチャンネルトランジスタの選
択したものは高ドレイン対バルクブレークダウン電圧を
有する様に形成されている。本発明の更に別の形態に於
いては、複数個のＮチャンネルトランジスタと複数個の
Ｐチャンネルトランジスタとが直列接続されており、且
つシングルエンド型制御電圧によって駆動されており、
従って高電圧出力電圧を供給し複数個のＰチャンネルト
ランジスタと複数個のＮチャンネルトランジスタを有す
る第２段を駆動する第１段を提供している。本発明の更
に別の形態に於いては、第１段はシングルエンド型制御
電圧によって駆動され且つ複数個のＮチャンネルトラン
ジスタと複数個のバイポーラトランジスタとで構成され
た第２段を駆動すべく機能し、その際に前記第２段が高
電圧出力信号を供給するものである。
た如き従来技術の欠点を解消したプシュプル出力バッフ
ァを提供することを目的とする。本発明に於いては、直
列接続した複数個のＮチャンネルトランジスタと複数個
のＰチャンネルトランジスタを使用してCMOSプシュプル
出力バッファを構成している。Ｎチャンネルトランジス
タ及びＰチャンネルトランジスタのゲートへ印加される
電圧を選択して、Ｐチャンネルトランジスタがオフされ
る場合には複数個のＰチャンネルトランジスタによって
高電圧を実質的に等しい大きさに分割し、一方Ｎチャン
ネルトランジスタがオフされる場合には高電圧を複数個
のＮチャンネルトランジスタによって実質的に等しい値
に分割する。本発明の別の実施形態に於いては、Ｎチャ
ンネルトランジスタ及びＰチャンネルトランジスタの選
択したものは高ドレイン対バルクブレークダウン電圧を
有する様に形成されている。本発明の更に別の形態に於
いては、複数個のＮチャンネルトランジスタと複数個の
Ｐチャンネルトランジスタとが直列接続されており、且
つシングルエンド型制御電圧によって駆動されており、
従って高電圧出力電圧を供給し複数個のＰチャンネルト
ランジスタと複数個のＮチャンネルトランジスタを有す
る第２段を駆動する第１段を提供している。本発明の更
に別の形態に於いては、第１段はシングルエンド型制御
電圧によって駆動され且つ複数個のＮチャンネルトラン
ジスタと複数個のバイポーラトランジスタとで構成され
た第２段を駆動すべく機能し、その際に前記第２段が高
電圧出力信号を供給するものである。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。本発明の１実施例に基づいて
構成された出力バッファを大略第3a図に示してある。第
3a図に示した如く、Ｐチャンネルトランジスタ71,72,73
は、正電圧Ｖを受取る端子80と出力端子77との間に直列
接続されている。同様に、Ｎチャンネルトランジスタ7
4,75,76は出力端子77と接地との間に於いて直列接続さ
れている。第3a図の構造がＮ型基板内に構成される場合
には、ＰチャンネルトランジスタはこのＮ型基板（即
ち、複数個の別々のＮウエルではない）内に形成され、
Ｎ型基板は点線で示した如くトランジスタ71,72,73の端
子80へ接続される。Ｎ型基板を電圧Ｖへ接続させること
によって、トランジスタ71,72,73のＰ型ソースとＮ型基
板との間に形成されるPN接合は逆バイアスされ、その結
果その間に於ける順方向電流の流れが防止される。一
方、各Ｐチャンネルトランジスタ71,72,73をＰ型領域に
よって分離される個別的なＮウエル内に形成することが
可能であり、その場合にはその様な各Ｎウエルをその中
に形成されたそれと関連するＰチャンネルトランジスタ
のソースへ接続させることが望ましい。
に付いて詳細に説明する。本発明の１実施例に基づいて
構成された出力バッファを大略第3a図に示してある。第
3a図に示した如く、Ｐチャンネルトランジスタ71,72,73
は、正電圧Ｖを受取る端子80と出力端子77との間に直列
接続されている。同様に、Ｎチャンネルトランジスタ7
4,75,76は出力端子77と接地との間に於いて直列接続さ
れている。第3a図の構造がＮ型基板内に構成される場合
には、ＰチャンネルトランジスタはこのＮ型基板（即
ち、複数個の別々のＮウエルではない）内に形成され、
Ｎ型基板は点線で示した如くトランジスタ71,72,73の端
子80へ接続される。Ｎ型基板を電圧Ｖへ接続させること
によって、トランジスタ71,72,73のＰ型ソースとＮ型基
板との間に形成されるPN接合は逆バイアスされ、その結
果その間に於ける順方向電流の流れが防止される。一
方、各Ｐチャンネルトランジスタ71,72,73をＰ型領域に
よって分離される個別的なＮウエル内に形成することが
可能であり、その場合にはその様な各Ｎウエルをその中
に形成されたそれと関連するＰチャンネルトランジスタ
のソースへ接続させることが望ましい。
同様に、第3a図に示した本発明の実施例をＮ型基板内に
構成する場合には、Ｎチャンネルトランジスタ74,75,76
を好適には各々別個のＰ型ウエル領域内に形成し、トラ
ンジスタ74,75,76に対して点線で示した如く、各Ｐ型ウ
エル領域をそれと関連したトランジスタのソースへ接続
させる。従って、Ｎチャンネルトランジスタ74,75,76の
ドレインとＰウエルとの間の電圧差は最小の値とされ、
従ってドレイン対バルク逆バイアスブレークダウンを防
止する。即ち、Ｎ型基板内に構成した第3a図の実施例に
示される構成を断面で示すと、第3b図のようになる。第
3b図において、Ｎチャンネルトランジスタ74,75,76は、
夫々別個のＰウエル内に形成されており、且つ夫々のト
ランジスタ74,75,76のソースＳは夫々のＰウエルと接続
されている。
構成する場合には、Ｎチャンネルトランジスタ74,75,76
を好適には各々別個のＰ型ウエル領域内に形成し、トラ
ンジスタ74,75,76に対して点線で示した如く、各Ｐ型ウ
エル領域をそれと関連したトランジスタのソースへ接続
させる。従って、Ｎチャンネルトランジスタ74,75,76の
ドレインとＰウエルとの間の電圧差は最小の値とされ、
従ってドレイン対バルク逆バイアスブレークダウンを防
止する。即ち、Ｎ型基板内に構成した第3a図の実施例に
示される構成を断面で示すと、第3b図のようになる。第
3b図において、Ｎチャンネルトランジスタ74,75,76は、
夫々別個のＰウエル内に形成されており、且つ夫々のト
ランジスタ74,75,76のソースＳは夫々のＰウエルと接続
されている。
ところで、第3a図の実施例においては、好適実施形態と
して、トランジスタ73と75のゲートには（1/3）Ｖが印
加され且つトランジスタ72と74のゲートには（2/3）Ｖ
の電圧が印加されるものと仮定されている。本願発明は
特にこのようなゲート電圧の組に限定されるものではな
いが、説明の便宜上、この様な好適な組のゲート電圧が
印加されるものとして説明する。
して、トランジスタ73と75のゲートには（1/3）Ｖが印
加され且つトランジスタ72と74のゲートには（2/3）Ｖ
の電圧が印加されるものと仮定されている。本願発明は
特にこのようなゲート電圧の組に限定されるものではな
いが、説明の便宜上、この様な好適な組のゲート電圧が
印加されるものとして説明する。
特に、トランジスタ76のゲートへ低電圧（０ボルト）が
印加されると、トランジスタ74,75,76がオフ状態とさ
れ、トランジスタ71のゲートへ低電圧（Ｖ−５ボルト）
が印加されて、トランジスタ71,72,73がオン状態とさ
れ、出力端子77は電圧Ｖとなる。この状態において、ト
ランジスタ74のドレインＤは電圧Ｖとなる。そして、ト
ランジスタ74のゲートには（2/3）Ｖが印加されている
ので、トランジスタ74のソースＳと電圧は（2/3）Ｖ−V
T（即ち、トランジスタ74のゲート電圧からスレッシュ
ホールド電圧を差し引いた電圧）となる。尚、トランジ
スタ74のソースＳとそのＰウエルとは接続されているの
で、トランジスタ74のドレインＤのPN接合を横断しての
電圧差はＶ−｛（2/3）Ｖ−VT｝＝（1/3）Ｖ＋VTとな
る。
印加されると、トランジスタ74,75,76がオフ状態とさ
れ、トランジスタ71のゲートへ低電圧（Ｖ−５ボルト）
が印加されて、トランジスタ71,72,73がオン状態とさ
れ、出力端子77は電圧Ｖとなる。この状態において、ト
ランジスタ74のドレインＤは電圧Ｖとなる。そして、ト
ランジスタ74のゲートには（2/3）Ｖが印加されている
ので、トランジスタ74のソースＳと電圧は（2/3）Ｖ−V
T（即ち、トランジスタ74のゲート電圧からスレッシュ
ホールド電圧を差し引いた電圧）となる。尚、トランジ
スタ74のソースＳとそのＰウエルとは接続されているの
で、トランジスタ74のドレインＤのPN接合を横断しての
電圧差はＶ−｛（2/3）Ｖ−VT｝＝（1/3）Ｖ＋VTとな
る。
トランジスタ75は、トランジスタ74と直列接続されてい
るので、トランジスタ75のドレインＤにおける電圧は
（2/3）Ｖ−VTである。そして、トランジスタ75のゲー
トには（1/3）Ｖが印加されているので、トランジスタ7
5のソースＳの電圧は（1/3）Ｖ−VT（即ち、トランジス
タ75のゲート電圧からスレッシュホールド電圧を差し引
いた電圧）となる。そして、トランジスタ75のソースＳ
もそのＰウエルと接続されているので、トランジスタ75
のドレインＤのPN接合を横断しての電圧差は（2/3）Ｖ
−VT−｛（1/3）Ｖ−VT｝＝（1/3）Ｖとなる。
るので、トランジスタ75のドレインＤにおける電圧は
（2/3）Ｖ−VTである。そして、トランジスタ75のゲー
トには（1/3）Ｖが印加されているので、トランジスタ7
5のソースＳの電圧は（1/3）Ｖ−VT（即ち、トランジス
タ75のゲート電圧からスレッシュホールド電圧を差し引
いた電圧）となる。そして、トランジスタ75のソースＳ
もそのＰウエルと接続されているので、トランジスタ75
のドレインＤのPN接合を横断しての電圧差は（2/3）Ｖ
−VT−｛（1/3）Ｖ−VT｝＝（1/3）Ｖとなる。
更に、同様に、トランジスタ76のドレインＤにおける電
圧は（1/3）Ｖ−VTであり、そのソースＳは接地されて
いるので、トランジスタ76のドレインＤのPN接合を横断
しての電圧差は（1/3）Ｖ−VTとなる。
圧は（1/3）Ｖ−VTであり、そのソースＳは接地されて
いるので、トランジスタ76のドレインＤのPN接合を横断
しての電圧差は（1/3）Ｖ−VTとなる。
この様に、複数個のＮチャンネルトランジスタ（本例で
は３個、即ち74,75,76）を直列接続して設け、夫々のＮ
チャンネルトランジスタ74,75,76を夫々別個のＰウエル
内に形成し、しかも夫々のトランジスタのソースを夫々
のＰウエルと接続させることによって、夫々のＮチャン
ネルトランジスタのドレインのPN接合を横断しての電圧
差は、約（1/3）Ｖとなり、しかもこれらの直列された
３個のＮチャンネルトランジスタの各々のチャンネルを
横切って存在する電圧は、０とＶとの間のほぼ３分割さ
れて夫々のトランジスタに印加される構成とされてい
る。
は３個、即ち74,75,76）を直列接続して設け、夫々のＮ
チャンネルトランジスタ74,75,76を夫々別個のＰウエル
内に形成し、しかも夫々のトランジスタのソースを夫々
のＰウエルと接続させることによって、夫々のＮチャン
ネルトランジスタのドレインのPN接合を横断しての電圧
差は、約（1/3）Ｖとなり、しかもこれらの直列された
３個のＮチャンネルトランジスタの各々のチャンネルを
横切って存在する電圧は、０とＶとの間のほぼ３分割さ
れて夫々のトランジスタに印加される構成とされてい
る。
従って、例えば、ブレークダウン電圧が20ボルトであ
り、Ｖ＝21ボルトであるとした場合に、本発明における
如くＮチャンネルトランジスタを複数個直列接続して設
けることなく、単に１個のＮチャンネルトランジスタを
使用した場合には、Ｖ＝21ボルトが印加されるとブレー
クダウン電圧を越えるので、Ｎチャンネルトランジスタ
が破壊されることとなる。一方、本発明の上述した好適
実施例によれば、Ｖ＝21ボルトは約３分割され、Ｖ＝7V
が夫々のＮチャンネルトランジスタのドレインのPN接合
に印加されるので、ブレークダウン電圧である20ボルト
よりもはるかに小さな電圧であり、従ってブレークダウ
ンの発生が効果的に防止されることとなる。
り、Ｖ＝21ボルトであるとした場合に、本発明における
如くＮチャンネルトランジスタを複数個直列接続して設
けることなく、単に１個のＮチャンネルトランジスタを
使用した場合には、Ｖ＝21ボルトが印加されるとブレー
クダウン電圧を越えるので、Ｎチャンネルトランジスタ
が破壊されることとなる。一方、本発明の上述した好適
実施例によれば、Ｖ＝21ボルトは約３分割され、Ｖ＝7V
が夫々のＮチャンネルトランジスタのドレインのPN接合
に印加されるので、ブレークダウン電圧である20ボルト
よりもはるかに小さな電圧であり、従ってブレークダウ
ンの発生が効果的に防止されることとなる。
尚、注意すべきことであるが、本発明は、特に基板に印
加される電圧Ｖを３分割することが必須要件となるもの
ではなく、３分割とすることは単に好適実施例に過ぎな
い。従って、トランジスタ72〜75のゲートに印加する電
圧は必ずしも（1/3）Ｖ及び（2/3）Ｖに制限されるもの
ではない。重要なことであるが、Ｐチャンネルトランジ
スタ71,72,73の各々を夫々別個のＮウエル内に形成する
ことが必ずしも必要でなかったり又可能でなかったりす
ることがある。何故ならば、Ｐウエル40はＮ型基板16よ
りも一層高度にドープされているので、Ｐチャンネルト
ランジスタはそれと対応するＮチャンネルトランジスタ
よりも高いドレイン対バルク逆バイアスブレークダウン
電圧を有しているからである。更に、独特の高電圧Ｐチ
ャンネルトランジスタ73が使用されており、このトラン
ジスタはスタンダードなトランジスタ構成を使用して製
造されているＰチャンネルトランジスタ71,72よりもか
なり大きなバルク対ドレイン逆バイアスブレークダウン
電圧を有している。
加される電圧Ｖを３分割することが必須要件となるもの
ではなく、３分割とすることは単に好適実施例に過ぎな
い。従って、トランジスタ72〜75のゲートに印加する電
圧は必ずしも（1/3）Ｖ及び（2/3）Ｖに制限されるもの
ではない。重要なことであるが、Ｐチャンネルトランジ
スタ71,72,73の各々を夫々別個のＮウエル内に形成する
ことが必ずしも必要でなかったり又可能でなかったりす
ることがある。何故ならば、Ｐウエル40はＮ型基板16よ
りも一層高度にドープされているので、Ｐチャンネルト
ランジスタはそれと対応するＮチャンネルトランジスタ
よりも高いドレイン対バルク逆バイアスブレークダウン
電圧を有しているからである。更に、独特の高電圧Ｐチ
ャンネルトランジスタ73が使用されており、このトラン
ジスタはスタンダードなトランジスタ構成を使用して製
造されているＰチャンネルトランジスタ71,72よりもか
なり大きなバルク対ドレイン逆バイアスブレークダウン
電圧を有している。
高電圧Ｐチャンネルトランジスタ73は、第４図に断面で
示した如く、Ｎ型基板701内に形成されている。高電圧
Ｐチャンネルトランジスタ73は、Ｐ＋ソース領域704と
Ｐ＋ドレイン領域703とを有している。Ｐ＋ドレイン領
域703はＰ−ウエル702内に形成されている。電気的相互
接続体（不図示）へ低抵抗接続を与えるために、高度に
ドープしたＰ型物質からなるＰ＋ソース領域及びドレイ
ン領域704,703を形成することが必要である。Ｐ−ウエ
ル領域702を用いてＰ−ウエル702とＮ−基板701との間
にＰ−/N−接合を形成し、そうすることによりＰ−ウエ
ル領域702を使用しない場合に於いてＰ＋ドレイン703と
Ｎ−基板701との間に於けるPNブレークダウン電圧と比
べてＰ−ウエル702とＮ−基板701との間に一層高いブレ
ークダウン電圧を与え、従ってトランジスタ73が第1a図
のトランジスタ10の様な典型的なＰチャンネルトランジ
スタよりも一層高いドレイン対バルク逆バイアスブレー
クダウン電圧を有する構成とさせている。PN接合のブレ
ークダウンは、不純物濃度に依存するものであり、しか
もその濃度が低くなると一層ブレークダウン電圧が高く
なるという性質を有している。即ち、第４図に示されて
いる実施例について説明すると、もしも不純物濃度の低
い領域702が存在しないとした場合には、不純物濃度の
高い領域703と低不純物濃度基板701との間においてＰ＋
/N−のPN接合が形成されることとなる。一方、第４図に
示された構成においては、ドレインＤのPN接合は、低不
純物領域702と基板701との間に形成され、従ってそれは
Ｐ−/N−によって形成されている。従って、第４図に示
した如く、高不純物濃度のドレイン領域Ｄを直接基板70
1と接触させる代わりに、低不純物濃度領域702を設ける
ことによって、低不純物濃度領域同士のPN接合、即ちＰ
−/N−接合とすることが可能となり、このことは、ドレ
インにおけるPN接合のブレークダウン電圧を向上させる
ことを意味している。ゲート酸化膜705と制御ゲート706
とは高電圧Ｐチャンネルトランジスタ73のその他の構成
要素である。
示した如く、Ｎ型基板701内に形成されている。高電圧
Ｐチャンネルトランジスタ73は、Ｐ＋ソース領域704と
Ｐ＋ドレイン領域703とを有している。Ｐ＋ドレイン領
域703はＰ−ウエル702内に形成されている。電気的相互
接続体（不図示）へ低抵抗接続を与えるために、高度に
ドープしたＰ型物質からなるＰ＋ソース領域及びドレイ
ン領域704,703を形成することが必要である。Ｐ−ウエ
ル領域702を用いてＰ−ウエル702とＮ−基板701との間
にＰ−/N−接合を形成し、そうすることによりＰ−ウエ
ル領域702を使用しない場合に於いてＰ＋ドレイン703と
Ｎ−基板701との間に於けるPNブレークダウン電圧と比
べてＰ−ウエル702とＮ−基板701との間に一層高いブレ
ークダウン電圧を与え、従ってトランジスタ73が第1a図
のトランジスタ10の様な典型的なＰチャンネルトランジ
スタよりも一層高いドレイン対バルク逆バイアスブレー
クダウン電圧を有する構成とさせている。PN接合のブレ
ークダウンは、不純物濃度に依存するものであり、しか
もその濃度が低くなると一層ブレークダウン電圧が高く
なるという性質を有している。即ち、第４図に示されて
いる実施例について説明すると、もしも不純物濃度の低
い領域702が存在しないとした場合には、不純物濃度の
高い領域703と低不純物濃度基板701との間においてＰ＋
/N−のPN接合が形成されることとなる。一方、第４図に
示された構成においては、ドレインＤのPN接合は、低不
純物領域702と基板701との間に形成され、従ってそれは
Ｐ−/N−によって形成されている。従って、第４図に示
した如く、高不純物濃度のドレイン領域Ｄを直接基板70
1と接触させる代わりに、低不純物濃度領域702を設ける
ことによって、低不純物濃度領域同士のPN接合、即ちＰ
−/N−接合とすることが可能となり、このことは、ドレ
インにおけるPN接合のブレークダウン電圧を向上させる
ことを意味している。ゲート酸化膜705と制御ゲート706
とは高電圧Ｐチャンネルトランジスタ73のその他の構成
要素である。
Ｐチャンネルトランジスタ71,72のドレイン対バルク逆
バイアスブレークダウンを発生させることなしに第3a図
に示した出力バッファによって高電圧の適切なスイッチ
ング動作を行なわせることが必要な場合には、Ｐチャン
ネルトランジスタ71及び72も又第４図に示した様な高電
圧Ｐチャンネルデバイスで形成することが可能である。
更に、ソース704と基板701との間に一層高いPN逆バイア
スブレークダウン電圧を与えることが必要な場合には、
使用する各高電圧ＰチャンネルトランジスタのＰ＋ソー
ス704をもＰ−ウエル領域（不図示）によって取囲む構
成とすることが可能であり、そうすることによりソース
704を取囲むこの様なＰウエル領域を使用しない場合に
於けるＰ＋型ソース704とＮ−基板701との間に形成され
る接合のPNブレークダウン電圧を超える電圧に於いてソ
ース704が動作することを可能としている。
バイアスブレークダウンを発生させることなしに第3a図
に示した出力バッファによって高電圧の適切なスイッチ
ング動作を行なわせることが必要な場合には、Ｐチャン
ネルトランジスタ71及び72も又第４図に示した様な高電
圧Ｐチャンネルデバイスで形成することが可能である。
更に、ソース704と基板701との間に一層高いPN逆バイア
スブレークダウン電圧を与えることが必要な場合には、
使用する各高電圧ＰチャンネルトランジスタのＰ＋ソー
ス704をもＰ−ウエル領域（不図示）によって取囲む構
成とすることが可能であり、そうすることによりソース
704を取囲むこの様なＰウエル領域を使用しない場合に
於けるＰ＋型ソース704とＮ−基板701との間に形成され
る接合のPNブレークダウン電圧を超える電圧に於いてソ
ース704が動作することを可能としている。
同様に、所望により、Ｎチャンネルトランジスタ74,75,
76を高電圧Ｎチャンネルデバイスとして形成することが
可能であり、その場合には夫々のトランジスタのＮ＋ソ
ース領域及びドレイン領域の一方又は両方をＮ−領域で
取囲む構成とし、そうすることによりＮ−ウエル領域と
Ｎチャンネルトランジスタが形成されるＰウエルとの間
に増加された逆バイアスブレークダウン電圧を与えるも
のである。
76を高電圧Ｎチャンネルデバイスとして形成することが
可能であり、その場合には夫々のトランジスタのＮ＋ソ
ース領域及びドレイン領域の一方又は両方をＮ−領域で
取囲む構成とし、そうすることによりＮ−ウエル領域と
Ｎチャンネルトランジスタが形成されるＰウエルとの間
に増加された逆バイアスブレークダウン電圧を与えるも
のである。
Ｐチャンネルトランジスタ72とＮチャンネルトランジス
タ74の制御ゲートは第１バイアス電圧に接続されてお
り、該第１バイアス電圧は、Ｐチャンネルトランジスタ
72及びＮチャンネルトランジスタ74のドレインを取巻く
空乏領域の幅が減少してトランジスタ72及び74のドレイ
ン対バルク逆バイアスブレークダウン電圧がこれらのト
ランジスタのドレインとバルクとの間にかけられている
電圧よりも小さくなることを防止するように選択され
る。同様に、高電圧Ｐチャンネルトランジスタ73及びＮ
チャンネルトランジスタ75の制御ゲートは第２バイアス
電圧へ接続されており、該第２バイアス電圧は、Ｐチャ
ンネルトランジスタ73及びＮチャンネルトランジスタ75
のドレインを取巻く空乏領域の幅が減少してトランジス
タ73及び75のドレイン対バルク逆バイアスブレークダウ
ン電圧がこれらのトランジスタのドレインとバルクとの
間にかけられている電圧よりも小さくなることを防止す
る様に選択される。換言すると、Ｐチャンネルバルクに
印加される電圧Ｖよりも低い正の状態にあるバイアス電
圧がＰチャンネルトランジスタ72及び73のゲートへ印加
され、且つＮチャンネルバルクへ印加されている電圧
（接地）よりも一層正の状態にあるバイアス電圧がＮチ
ャンネルトランジスタ74及び75のゲートへ印加される。
好適には、トランジスタ72及び73のゲートへ印加される
バイアス電圧は適宜に選択されており、トランジスタ7
1,72,73がオフ状態にある場合に高電圧Ｖがこれらのト
ランジスタの各々のチャンネルを横切って実質的に均等
に分割されるようになっている（尚、トランジスタ71,7
2,73がオフしている場合には、出力端子77は導通状態に
あるトランジスタ74,75,76を介して接地されている）。
タ74の制御ゲートは第１バイアス電圧に接続されてお
り、該第１バイアス電圧は、Ｐチャンネルトランジスタ
72及びＮチャンネルトランジスタ74のドレインを取巻く
空乏領域の幅が減少してトランジスタ72及び74のドレイ
ン対バルク逆バイアスブレークダウン電圧がこれらのト
ランジスタのドレインとバルクとの間にかけられている
電圧よりも小さくなることを防止するように選択され
る。同様に、高電圧Ｐチャンネルトランジスタ73及びＮ
チャンネルトランジスタ75の制御ゲートは第２バイアス
電圧へ接続されており、該第２バイアス電圧は、Ｐチャ
ンネルトランジスタ73及びＮチャンネルトランジスタ75
のドレインを取巻く空乏領域の幅が減少してトランジス
タ73及び75のドレイン対バルク逆バイアスブレークダウ
ン電圧がこれらのトランジスタのドレインとバルクとの
間にかけられている電圧よりも小さくなることを防止す
る様に選択される。換言すると、Ｐチャンネルバルクに
印加される電圧Ｖよりも低い正の状態にあるバイアス電
圧がＰチャンネルトランジスタ72及び73のゲートへ印加
され、且つＮチャンネルバルクへ印加されている電圧
（接地）よりも一層正の状態にあるバイアス電圧がＮチ
ャンネルトランジスタ74及び75のゲートへ印加される。
好適には、トランジスタ72及び73のゲートへ印加される
バイアス電圧は適宜に選択されており、トランジスタ7
1,72,73がオフ状態にある場合に高電圧Ｖがこれらのト
ランジスタの各々のチャンネルを横切って実質的に均等
に分割されるようになっている（尚、トランジスタ71,7
2,73がオフしている場合には、出力端子77は導通状態に
あるトランジスタ74,75,76を介して接地されている）。
同様に、トランジスタ74及び75のゲートに印加されるバ
イアス電圧は適宜に選択されており、トランジスタ74,7
5,76がオフ状態にある場合（即ち、トランジスタ71,72,
73がオン状態であって電圧Ｖが端子77に印加されてい
る）正電圧Ｖがトランジスタ74,75,76の各々を横切って
実質的に均等に分割される。再度、第3b図を使用して説
明すると、Ｎチャンネルトランジスタ76のゲートに高電
圧が印加されたＮチャンネルトランジスタ76がオンされ
るとＮチャンネルトランジスタ75及び74もオンして、端
子77は接地（０ボルト）に接続される。この場合には、
Ｐチャンネルトランジスタ71のゲートにも高電圧が印加
されて、Ｐチャンネルトランジスタ71及び72と73とがオ
フ状態とされる。Ｐチャンネルトランジスタ73のゲート
には（1/3）Ｖが印加されているので、Ｐチャンネルト
ランジスタの特性からそのソースＳは（1/3）Ｖ＋VT、
即ちトランジスタ73のゲート電圧（1/3）Ｖにスレッシ
ュホールド電圧VTを加えた電圧となる。尚、トランジス
タ73のドレインＤは接地電圧である。
イアス電圧は適宜に選択されており、トランジスタ74,7
5,76がオフ状態にある場合（即ち、トランジスタ71,72,
73がオン状態であって電圧Ｖが端子77に印加されてい
る）正電圧Ｖがトランジスタ74,75,76の各々を横切って
実質的に均等に分割される。再度、第3b図を使用して説
明すると、Ｎチャンネルトランジスタ76のゲートに高電
圧が印加されたＮチャンネルトランジスタ76がオンされ
るとＮチャンネルトランジスタ75及び74もオンして、端
子77は接地（０ボルト）に接続される。この場合には、
Ｐチャンネルトランジスタ71のゲートにも高電圧が印加
されて、Ｐチャンネルトランジスタ71及び72と73とがオ
フ状態とされる。Ｐチャンネルトランジスタ73のゲート
には（1/3）Ｖが印加されているので、Ｐチャンネルト
ランジスタの特性からそのソースＳは（1/3）Ｖ＋VT、
即ちトランジスタ73のゲート電圧（1/3）Ｖにスレッシ
ュホールド電圧VTを加えた電圧となる。尚、トランジス
タ73のドレインＤは接地電圧である。
Ｐチャンネルトランジスタ72と73とは直列接続されてい
るので、トランジスタ72のドレインＤはトランジスタ73
のソースと同じ電圧レベルにある。一方、トランジスタ
72のゲートには（2/3）Ｖが印加されているので、Ｐチ
ャンネルトランジスタの特性からトランジスタ72のソー
スは（2/3）Ｖ＋VT、即ちトランジスタ72のゲート電圧
（2/3）Ｖにスレッシュホールド電圧VTを加えた電圧と
なる。
るので、トランジスタ72のドレインＤはトランジスタ73
のソースと同じ電圧レベルにある。一方、トランジスタ
72のゲートには（2/3）Ｖが印加されているので、Ｐチ
ャンネルトランジスタの特性からトランジスタ72のソー
スは（2/3）Ｖ＋VT、即ちトランジスタ72のゲート電圧
（2/3）Ｖにスレッシュホールド電圧VTを加えた電圧と
なる。
Ｐチャンネルトランジスタ71は、トランジスタ72と直列
接続しているので、トランジスタ71のドレインＤはトラ
ンジスタ72のソースと同じ電圧レベルとなり、一方トラ
ンジスタ71のソースＳは、端子80を介して、電圧Ｖに接
続されているので、その電圧レベルはＶのままである。
接続しているので、トランジスタ71のドレインＤはトラ
ンジスタ72のソースと同じ電圧レベルとなり、一方トラ
ンジスタ71のソースＳは、端子80を介して、電圧Ｖに接
続されているので、その電圧レベルはＶのままである。
従って、トランジスタ71〜73はオフ状態においては、ト
ランジスタ73のドレインＤは０ボルト（接地）であり、
トランジスタ72のドレインＤは（1/3）Ｖ＋VTであり、
トランジスタ71のドレインＤは（2/3）Ｖ＋VTであり、
しかもスレッシュホールド電圧VTは通常電圧Ｖと比較し
てかなり小さいので、これら３個のトランジスタ71〜73
の各々のチャンネルを横断して約（1/3）Ｖの電圧が存
在することになる。即ち、接地（０ボルト）と電圧Ｖと
が約３分割されることとなる。
ランジスタ73のドレインＤは０ボルト（接地）であり、
トランジスタ72のドレインＤは（1/3）Ｖ＋VTであり、
トランジスタ71のドレインＤは（2/3）Ｖ＋VTであり、
しかもスレッシュホールド電圧VTは通常電圧Ｖと比較し
てかなり小さいので、これら３個のトランジスタ71〜73
の各々のチャンネルを横断して約（1/3）Ｖの電圧が存
在することになる。即ち、接地（０ボルト）と電圧Ｖと
が約３分割されることとなる。
ところで、第3b図の実施例の場合には、Ｐチャンネルト
ランジスタ71〜73は、Ｎ−基板16内に共通的に形成され
ており、Ｎチャンネルトランジスタ74〜76の如く夫々が
別個のウエル内に形成されているのではないので、特に
Ｐチャンネルトランジスタ73のドレインＤと基板16との
間に形成されるPN接合は、ドレインＤが接地（０ボル
ト）で基板16が電圧Ｖであると、その電圧差は最も大き
なものとなる。従って、第1a図に示した如く、ゲートに
印加される電圧が大きい場合には、トランジスタ73のブ
レークダウン電圧が低下され、トランジスタ73が破壊さ
れる可能性がある。しかしながら、本実施例において
は、トランジスタ73のゲートに印加される電圧はＶでは
なく、（1/3）Ｖと減少されており、従ってトランジス
タ73のゲートに印加される電圧が低下されている。それ
により、そのドレインにおけるブレークダウン電圧は劣
化されることはなく、トランジスタ73のゲートに印加す
る電圧レベルを適宜設定することによりブレークダウン
の発生を回避することも可能である。
ランジスタ71〜73は、Ｎ−基板16内に共通的に形成され
ており、Ｎチャンネルトランジスタ74〜76の如く夫々が
別個のウエル内に形成されているのではないので、特に
Ｐチャンネルトランジスタ73のドレインＤと基板16との
間に形成されるPN接合は、ドレインＤが接地（０ボル
ト）で基板16が電圧Ｖであると、その電圧差は最も大き
なものとなる。従って、第1a図に示した如く、ゲートに
印加される電圧が大きい場合には、トランジスタ73のブ
レークダウン電圧が低下され、トランジスタ73が破壊さ
れる可能性がある。しかしながら、本実施例において
は、トランジスタ73のゲートに印加される電圧はＶでは
なく、（1/3）Ｖと減少されており、従ってトランジス
タ73のゲートに印加される電圧が低下されている。それ
により、そのドレインにおけるブレークダウン電圧は劣
化されることはなく、トランジスタ73のゲートに印加す
る電圧レベルを適宜設定することによりブレークダウン
の発生を回避することも可能である。
しかしながら、他のＰチャンネルトランジスタ72及び71
と比較して、トランジスタ73のドレインＤと基板16との
間のPN接合にかかる電圧差が最も大きいので、トランジ
スタ73を第４図に示した構成とすることが十分考えられ
る。１実施例としてトランジスタ73を第４図に示した高
電圧Ｐチャンネルトランジスタ構成としているのはその
ことが理由である。
と比較して、トランジスタ73のドレインＤと基板16との
間のPN接合にかかる電圧差が最も大きいので、トランジ
スタ73を第４図に示した構成とすることが十分考えられ
る。１実施例としてトランジスタ73を第４図に示した高
電圧Ｐチャンネルトランジスタ構成としているのはその
ことが理由である。
上記実施例において、トランジスタ73のゲートに印加す
る第１バイアス電圧が（1/3）Ｖであり、一方トランジ
スタ72のゲートに印加する第２バイアス電圧が（2/3）
Ｖとなっているのは、トランジスタ73のドレインＤと基
板16との間のPN接合の間の電圧がＶであり最も高いもの
であるのと比較して、トランジスタ72のドレインＤと基
板16との間のPN接合の間の電圧はＶ−｛（1/3）Ｖ＋
VT｝＝（2/3）Ｖ−VTであって、トランジスタ73のドレ
インＤと基板16との間のPN接合における電圧よりも低い
からである。即ち、トランジスタ72のドレインＤと基板
16との間のPN接合における電圧の方が約（1/3）Ｖ低い
ので、トランジスタ72のゲートにはトランジスタ73のゲ
ート電圧よりも約（1/3）Ｖ高くしてもブレークダウン
電圧を越えることはない。何故ならば、トランジスタの
ドレインにおけるブレークダウンは、ドレインと基板
（ウエル）との間のPN接合における接合とゲート電圧と
の両方によって支配されるからであり、その一方の電圧
が低くなれば他方の電圧を高くすることが可能となるか
らである。
る第１バイアス電圧が（1/3）Ｖであり、一方トランジ
スタ72のゲートに印加する第２バイアス電圧が（2/3）
Ｖとなっているのは、トランジスタ73のドレインＤと基
板16との間のPN接合の間の電圧がＶであり最も高いもの
であるのと比較して、トランジスタ72のドレインＤと基
板16との間のPN接合の間の電圧はＶ−｛（1/3）Ｖ＋
VT｝＝（2/3）Ｖ−VTであって、トランジスタ73のドレ
インＤと基板16との間のPN接合における電圧よりも低い
からである。即ち、トランジスタ72のドレインＤと基板
16との間のPN接合における電圧の方が約（1/3）Ｖ低い
ので、トランジスタ72のゲートにはトランジスタ73のゲ
ート電圧よりも約（1/3）Ｖ高くしてもブレークダウン
電圧を越えることはない。何故ならば、トランジスタの
ドレインにおけるブレークダウンは、ドレインと基板
（ウエル）との間のPN接合における接合とゲート電圧と
の両方によって支配されるからであり、その一方の電圧
が低くなれば他方の電圧を高くすることが可能となるか
らである。
トランジスタ71及び76のゲートへ印加される制御電圧が
高状態にある場合（即ち、トランジスタ76のゲートへ５
ボルトの電圧が印加され、一方トランジスタ71のゲート
へは電圧Ｖが印加される状態）、トランジスタ71,72,73
がオフ状態とされ（即ち、トランジスタ76のゲートへ印
加される制御電圧も高となりトランジスタ74,75,76がオ
ンされる）、トランジスタ73のゲートへは約V/3の電圧
が印加されてトランジスタ73のソースは約（V/3）＋VT
の電圧となる（即ち、トランジスタ73のゲート電圧にス
レッシュホールド電圧を加えた値）。
高状態にある場合（即ち、トランジスタ76のゲートへ５
ボルトの電圧が印加され、一方トランジスタ71のゲート
へは電圧Ｖが印加される状態）、トランジスタ71,72,73
がオフ状態とされ（即ち、トランジスタ76のゲートへ印
加される制御電圧も高となりトランジスタ74,75,76がオ
ンされる）、トランジスタ73のゲートへは約V/3の電圧
が印加されてトランジスタ73のソースは約（V/3）＋VT
の電圧となる（即ち、トランジスタ73のゲート電圧にス
レッシュホールド電圧を加えた値）。
同様に、トランジスタ72ゲートへは約2V/3の電圧が印加
されるので、トランジスタ72のソースは約（2V/3）＋VT
の電圧となる（即ち、トランジスタ72のゲート電圧に１
個のスレッシュホールド電圧を加えた値）。勿論トラン
ジスタ71のソースに於ける電圧はＶの儘であり、従って
電圧Ｖはトランジスタ71,72,73の各々のチャンネルを横
切って実質的に均等に分割される。
されるので、トランジスタ72のソースは約（2V/3）＋VT
の電圧となる（即ち、トランジスタ72のゲート電圧に１
個のスレッシュホールド電圧を加えた値）。勿論トラン
ジスタ71のソースに於ける電圧はＶの儘であり、従って
電圧Ｖはトランジスタ71,72,73の各々のチャンネルを横
切って実質的に均等に分割される。
トランジスタ76のゲートへ低制御電圧（典型的には０ボ
ルト）が印加されると、トランジスタ74,75,76がオフ状
態とされるとともにトランジスタ71のゲートへ低制御電
圧（典型的にＶ−５ボルト）が印加され、従ってトラン
ジスタ71,72,73がオン状態とされ、出力端子77は実質的
にＶと等しい値の電圧状態となる。この状態に於いて、
トランジスタ75のゲートへ約V/3の電圧が印加される
と、トランジスタ75のソースに於ける電圧が約（V/3）
−VTの電圧となる。（即ち、制御ゲート上の電圧から１
個のスレッシュホールド電圧を引いた値）。同様に、ト
ランジスタ74の制御ゲートへ約2V/3の電圧が印加される
と、トランジスタ74のソースに於ける電圧は約（2V/3）
−VTとなる（即ち、トランジスタ74のゲートに於ける電
圧から１個のスレッシュホールド電圧を引いた値）。
ルト）が印加されると、トランジスタ74,75,76がオフ状
態とされるとともにトランジスタ71のゲートへ低制御電
圧（典型的にＶ−５ボルト）が印加され、従ってトラン
ジスタ71,72,73がオン状態とされ、出力端子77は実質的
にＶと等しい値の電圧状態となる。この状態に於いて、
トランジスタ75のゲートへ約V/3の電圧が印加される
と、トランジスタ75のソースに於ける電圧が約（V/3）
−VTの電圧となる。（即ち、制御ゲート上の電圧から１
個のスレッシュホールド電圧を引いた値）。同様に、ト
ランジスタ74の制御ゲートへ約2V/3の電圧が印加される
と、トランジスタ74のソースに於ける電圧は約（2V/3）
−VTとなる（即ち、トランジスタ74のゲートに於ける電
圧から１個のスレッシュホールド電圧を引いた値）。
従って、トランジスタ72,73,74,75のゲートへ印加され
る電圧の大きさを注意深く選択することによって、トラ
ンジスタ71,72,73がオフ状態となる場合に高供給電圧Ｖ
はトランジスタ71,72,73の各々を横切って実質的に均等
に分割され、一方トランジスタ74,75,76がオフ状態とさ
れる場合には電圧Ｖはこれらのトランジスタ74,75,76の
各々を横切って実質的に均等に分割される。従って、こ
の様な構成とすることにより、トランジスタ71,72,73,7
4,75,76がブレークダウンすることを防止することが可
能となる。
る電圧の大きさを注意深く選択することによって、トラ
ンジスタ71,72,73がオフ状態となる場合に高供給電圧Ｖ
はトランジスタ71,72,73の各々を横切って実質的に均等
に分割され、一方トランジスタ74,75,76がオフ状態とさ
れる場合には電圧Ｖはこれらのトランジスタ74,75,76の
各々を横切って実質的に均等に分割される。従って、こ
の様な構成とすることにより、トランジスタ71,72,73,7
4,75,76がブレークダウンすることを防止することが可
能となる。
本発明に基づいて構成された出力バッファの別の実施例
に関し第５図を参照して説明する。第５図の回路の出力
バッファ100は第３図の出力バッファ171と同一である。
しかしながら、第５図の出力バッファ100は電圧レベル
変換回路101によって駆動される。レベル変換回路101は
プシュプル出力段100と同様な構成を有するものである
が、レベル変換回路101のトランジスタは大電流を処理
可能なものとする必要がなく、従って一層小型な構成と
する事が可能であり、このことは半導体基板表面上に於
ける貴重な面積を節約することを可能とし、且つ電力消
費を減少する事に寄与する。更に、Ｐチャンネルトラン
ジスタ102のゲートはバイアス電圧VBへ接続されてお
り、このバイアス電圧は、Ｎチャンネルトランジスタ10
3のゲートへ印加されるシングルエンド型制御電圧CNが
論理１である場合にレベル変換回路101のトランジスタ
を介して流れる電流を確立し、従ってレベル変換回路10
1のトランジスタを導通状態とさせる。シングルエンド
型制御電圧CNは論理０か論理１かの状態を有し、一方ダ
ブルエンド型制御電圧 はある与えられた時間に於いて論理０と論理１の状態か
論理１と論理０の状態を与えるものである。
に関し第５図を参照して説明する。第５図の回路の出力
バッファ100は第３図の出力バッファ171と同一である。
しかしながら、第５図の出力バッファ100は電圧レベル
変換回路101によって駆動される。レベル変換回路101は
プシュプル出力段100と同様な構成を有するものである
が、レベル変換回路101のトランジスタは大電流を処理
可能なものとする必要がなく、従って一層小型な構成と
する事が可能であり、このことは半導体基板表面上に於
ける貴重な面積を節約することを可能とし、且つ電力消
費を減少する事に寄与する。更に、Ｐチャンネルトラン
ジスタ102のゲートはバイアス電圧VBへ接続されてお
り、このバイアス電圧は、Ｎチャンネルトランジスタ10
3のゲートへ印加されるシングルエンド型制御電圧CNが
論理１である場合にレベル変換回路101のトランジスタ
を介して流れる電流を確立し、従ってレベル変換回路10
1のトランジスタを導通状態とさせる。シングルエンド
型制御電圧CNは論理０か論理１かの状態を有し、一方ダ
ブルエンド型制御電圧 はある与えられた時間に於いて論理０と論理１の状態か
論理１と論理０の状態を与えるものである。
出力バッファ100のＰチャンネルトランジスタ104はレベ
ル変換回路101の出力ノード106上で得られる信号によっ
て駆動され、Ｎチャンネルトランジスタ103はシングル
エンド型制御電圧CNによって制御される。従って、レベ
ル変換回路101を使用する事によって、高電圧出力回路1
00はシングルエンド型制御信号CNによってCMOSプシュプ
ル出力バッファとして駆動される。一方、Ｐ型トランジ
スタ104のゲートをノード107又は108の何れかによって
駆動することも可能であるが、この場合には、ノード10
6へ接続される場合と比較して、制御信号CNが論理０で
ある場合にトランジスタ104はノード107又は108から一
層正のゲート電圧を受けることとなる。従って、トラン
ジスタ104のゲートがノード107又は108の何れかに接続
される場合には、トランジスタ104のゲートがノード106
によって駆動される場合（即ち、ノード106が論理０で
あると言うことは接地に対応する）の構造と比較してト
ランジスタ104の制御ゲートが論理０である場合（即
ち、トランジスタ102,102a,102bがオフでトランジスタ1
03,103a,103bがオンの状態）に対応する一層正の電圧状
態に於いて一層大きな電流を流すようにトランジスタ10
4を構成せねばならない。しかしながら、トランジスタ1
04の制御ゲートへ高電圧Ｖが印加されると（即ち、トラ
ンジスタ103,103a,103bがオフでトランジスタ102,102a,
102bがオン）トランジスタ104はそれでも尚オフする。
何故ならば、この様な状態に於いて、ノード106,107,10
8は全て電圧Ｖであり、電圧Ｖに接続されているトラン
ジスタ104のソースはトランジスタ104のゲートよりも高
い電位状態となることがないからである。
ル変換回路101の出力ノード106上で得られる信号によっ
て駆動され、Ｎチャンネルトランジスタ103はシングル
エンド型制御電圧CNによって制御される。従って、レベ
ル変換回路101を使用する事によって、高電圧出力回路1
00はシングルエンド型制御信号CNによってCMOSプシュプ
ル出力バッファとして駆動される。一方、Ｐ型トランジ
スタ104のゲートをノード107又は108の何れかによって
駆動することも可能であるが、この場合には、ノード10
6へ接続される場合と比較して、制御信号CNが論理０で
ある場合にトランジスタ104はノード107又は108から一
層正のゲート電圧を受けることとなる。従って、トラン
ジスタ104のゲートがノード107又は108の何れかに接続
される場合には、トランジスタ104のゲートがノード106
によって駆動される場合（即ち、ノード106が論理０で
あると言うことは接地に対応する）の構造と比較してト
ランジスタ104の制御ゲートが論理０である場合（即
ち、トランジスタ102,102a,102bがオフでトランジスタ1
03,103a,103bがオンの状態）に対応する一層正の電圧状
態に於いて一層大きな電流を流すようにトランジスタ10
4を構成せねばならない。しかしながら、トランジスタ1
04の制御ゲートへ高電圧Ｖが印加されると（即ち、トラ
ンジスタ103,103a,103bがオフでトランジスタ102,102a,
102bがオン）トランジスタ104はそれでも尚オフする。
何故ならば、この様な状態に於いて、ノード106,107,10
8は全て電圧Ｖであり、電圧Ｖに接続されているトラン
ジスタ104のソースはトランジスタ104のゲートよりも高
い電位状態となることがないからである。
本発明に基づいて構成された高電圧プシュプル出力バッ
ファの別の実施例を第６図に示してある。第６図に示し
たシングルエンド型電圧変換回路101は、第５図のシン
グルエンド型電圧変換回路101と同一の動作を行なう。
第６図に示した高電圧プシュプル出力段103のＮチャン
ネルトランジスタ110,111,112は第５図の高電圧プシュ
プル出力段100のＮチャンネルトランジスタ110,111,112
と同様に動作する。しかしながら、第６図の構成に於い
ては、電圧変換回路101のノード106はNPNトランジスタ1
20のベースを駆動する。NPNトランジスタ120のエミッタ
から得られる出力信号は、そのエミッタが出力端子130
へ接続されているNPNトランジスタ121のベースを駆動す
る。従って、NPNトランジスタ120及び121がオンされる
と、これらのトランジスタは、Ｎチャンネルトランジス
タ110,111,112がオフした儘の状態に於いて、高電圧Ｖ
から出力端子130へ電流を供給する。同様に、Ｎチャン
ネルトランジスタ110,111,112がオンする場合には、NPN
トランジスタ120,121がオフしており、これらのＮチャ
ンネルトランジスタ110,111,112は出力端子130から接地
へ電流をシンクさせる。トランジスタ120及び121の夫々
のベース及びエミッタ間には抵抗122及び123が夫々接続
されており、ベースがフローティング状態とされる場合
（即ち、トランジスタ103がオフされる場合）に発生す
る可能性のあるNPNトランジスタのエミッタとコレクタ
との間の電流パンチスルーを防止する機能を有してい
る。ところで、バイポーラトランジスタのパンチスルー
とは、ベース領域全体が空乏層となり、エミッタ・ベー
ス間の接合電圧による電流の制御が事実上不可能となる
状態のことである。バイポーラトランジスタのベースと
エミッタとの間に抵抗を接続させることによって、コレ
クタ・ベース間の逆方向電流によって電圧降下が発生
し、これによりエミッタ・ベース接合に順方向電圧を維
持することが可能となる。即ち、この様な構成とするこ
とによりバイポーラトランジスタがパンチスルー状態と
なることを防止することが可能となる。従って、第６図
の実施例においても、トランジスタ120及び121のベース
がフローティング状態となっても、抵抗122及び123が設
けられているので、トランジスタ120及び121のベースと
エミッタとの間には適切な順方向電圧が維持され、その
ためにこれらのトランジスタがパンチスルー状態となる
ことが防止される。重要な事であるが、NPNトランジス
タ120及び121は、CMOSデバイスを製造するプロセスに於
いて容易に構成することが可能であり、従って本発明の
この実施例を実施する上で何等付加的な工程を必要とす
ることがない。
ファの別の実施例を第６図に示してある。第６図に示し
たシングルエンド型電圧変換回路101は、第５図のシン
グルエンド型電圧変換回路101と同一の動作を行なう。
第６図に示した高電圧プシュプル出力段103のＮチャン
ネルトランジスタ110,111,112は第５図の高電圧プシュ
プル出力段100のＮチャンネルトランジスタ110,111,112
と同様に動作する。しかしながら、第６図の構成に於い
ては、電圧変換回路101のノード106はNPNトランジスタ1
20のベースを駆動する。NPNトランジスタ120のエミッタ
から得られる出力信号は、そのエミッタが出力端子130
へ接続されているNPNトランジスタ121のベースを駆動す
る。従って、NPNトランジスタ120及び121がオンされる
と、これらのトランジスタは、Ｎチャンネルトランジス
タ110,111,112がオフした儘の状態に於いて、高電圧Ｖ
から出力端子130へ電流を供給する。同様に、Ｎチャン
ネルトランジスタ110,111,112がオンする場合には、NPN
トランジスタ120,121がオフしており、これらのＮチャ
ンネルトランジスタ110,111,112は出力端子130から接地
へ電流をシンクさせる。トランジスタ120及び121の夫々
のベース及びエミッタ間には抵抗122及び123が夫々接続
されており、ベースがフローティング状態とされる場合
（即ち、トランジスタ103がオフされる場合）に発生す
る可能性のあるNPNトランジスタのエミッタとコレクタ
との間の電流パンチスルーを防止する機能を有してい
る。ところで、バイポーラトランジスタのパンチスルー
とは、ベース領域全体が空乏層となり、エミッタ・ベー
ス間の接合電圧による電流の制御が事実上不可能となる
状態のことである。バイポーラトランジスタのベースと
エミッタとの間に抵抗を接続させることによって、コレ
クタ・ベース間の逆方向電流によって電圧降下が発生
し、これによりエミッタ・ベース接合に順方向電圧を維
持することが可能となる。即ち、この様な構成とするこ
とによりバイポーラトランジスタがパンチスルー状態と
なることを防止することが可能となる。従って、第６図
の実施例においても、トランジスタ120及び121のベース
がフローティング状態となっても、抵抗122及び123が設
けられているので、トランジスタ120及び121のベースと
エミッタとの間には適切な順方向電圧が維持され、その
ためにこれらのトランジスタがパンチスルー状態となる
ことが防止される。重要な事であるが、NPNトランジス
タ120及び121は、CMOSデバイスを製造するプロセスに於
いて容易に構成することが可能であり、従って本発明の
この実施例を実施する上で何等付加的な工程を必要とす
ることがない。
更に、本発明に基づいて構成される集積回路装置は極め
て高い動作電圧（典型的には、60ボルト以上）で動作す
る事が必要とされるので、相互配線を形成する場合にそ
れが２個の隣接する拡散領域上のフィールド酸化膜上に
形成されて相互配線が寄生電界効果トランジスタのゲー
トとして機能することがないように配慮してこの様な寄
生トランジスタが形成されない事を確保することが重要
である。本発明の別の特徴によれば、同一の導電型を有
する隣接する拡散領域の間に配設して反対導電型を有す
るガードリングが設けられているのでこの様な寄生トラ
ンジスタが形成されることを排除しており、従って本発
明に於いてはこの様なガードリングを設けることによっ
て同一の導電型を有する拡散領域間に於いて電荷キヤリ
アが導通されるという状態を排除する事を可能としてい
る。
て高い動作電圧（典型的には、60ボルト以上）で動作す
る事が必要とされるので、相互配線を形成する場合にそ
れが２個の隣接する拡散領域上のフィールド酸化膜上に
形成されて相互配線が寄生電界効果トランジスタのゲー
トとして機能することがないように配慮してこの様な寄
生トランジスタが形成されない事を確保することが重要
である。本発明の別の特徴によれば、同一の導電型を有
する隣接する拡散領域の間に配設して反対導電型を有す
るガードリングが設けられているのでこの様な寄生トラ
ンジスタが形成されることを排除しており、従って本発
明に於いてはこの様なガードリングを設けることによっ
て同一の導電型を有する拡散領域間に於いて電荷キヤリ
アが導通されるという状態を排除する事を可能としてい
る。
本発明の更に別の特徴によれば、MOSトランジスタのパ
ンチスルー効果（即ち、トランジスタがオフ状態とされ
た場合にトランジスタのソース領域とドレイン領域との
間に電荷キヤリアが導通される効果）が発生することの
無いような構成とされている。このことは、例えば、ソ
ース領域とドレイン領域との間にパンチスルーが発生す
る事のないような充分な長さのチャンネルを使用する事
によって達成する事が可能である。
ンチスルー効果（即ち、トランジスタがオフ状態とされ
た場合にトランジスタのソース領域とドレイン領域との
間に電荷キヤリアが導通される効果）が発生することの
無いような構成とされている。このことは、例えば、ソ
ース領域とドレイン領域との間にパンチスルーが発生す
る事のないような充分な長さのチャンネルを使用する事
によって達成する事が可能である。
以上、本発明の具体的構成について詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることは勿論である。
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることは勿論である。
第1a図は従来のＰチャンネルMOSトランジスタを示した
断面図、第1b図はオープンドレイン型出力バッファ形態
で使用したＰチャンネルMOSトランジスタを示した概略
図、第2a図は従来の出力プシュプルバッファの概略図、
第2b図は第2a図のCMOS構造を示した断面図、第3a図は本
発明の１実施例に基づいて構成された高電圧CMOSプシュ
プル出力バッファを示した概略図、第3b図は第3a図に示
した回路の構成を概略断面で示した断面図、第４図は第
3a図に示した回路中に使用した高電圧Ｐチャンネルトラ
ンジスタの断面図、第５図は本発明に基づいて構成され
たシングルエンド型MOS電圧変換回路によって駆動され
る高電圧CMOSプシュプル出力バッファを示した概略図、
第６図は本発明に基づいて構成されたシングルエンド型
CMOS電圧変換回路によって駆動されるMOS・バイポーラ
結合型高電圧出力回路を示した概略図である。 （符号の説明） 71,72,73:Pチャンネルトランジスタ 74,75,76:Nチャンネルトランジスタ 77:出力端子 80:正電圧端子 701:N型基板 702:P−ウエル 703:P＋ドレイン領域 704:P＋ソース領域 705:ゲート酸化膜 706:制御ゲート
断面図、第1b図はオープンドレイン型出力バッファ形態
で使用したＰチャンネルMOSトランジスタを示した概略
図、第2a図は従来の出力プシュプルバッファの概略図、
第2b図は第2a図のCMOS構造を示した断面図、第3a図は本
発明の１実施例に基づいて構成された高電圧CMOSプシュ
プル出力バッファを示した概略図、第3b図は第3a図に示
した回路の構成を概略断面で示した断面図、第４図は第
3a図に示した回路中に使用した高電圧Ｐチャンネルトラ
ンジスタの断面図、第５図は本発明に基づいて構成され
たシングルエンド型MOS電圧変換回路によって駆動され
る高電圧CMOSプシュプル出力バッファを示した概略図、
第６図は本発明に基づいて構成されたシングルエンド型
CMOS電圧変換回路によって駆動されるMOS・バイポーラ
結合型高電圧出力回路を示した概略図である。 （符号の説明） 71,72,73:Pチャンネルトランジスタ 74,75,76:Nチャンネルトランジスタ 77:出力端子 80:正電圧端子 701:N型基板 702:P−ウエル 703:P＋ドレイン領域 704:P＋ソース領域 705:ゲート酸化膜 706:制御ゲート
Claims (7)
- 【請求項１】入力ノードと、出力ノードと、正電位Ｖに
接続されたＰチャンネルMOSトランジスタを第１番目と
する前記正電位Ｖと前記出力ノードとの間に直列に接続
されたｊ（ｊは２以上の整数）個のＰチャネルMOSトラ
ンジスタと、基準電位に接続されたＮチャンネルMOSト
ランジスタを第１番目とする前記基準電位と前記出力ノ
ードとの間に直列に接続されたｋ（ｋは２以上の整数）
個のＮチャンネルMOSトランジスタとを有し、ウエルに
形成された前記ＰチャネルMOSトランジスタ又はＮチャ
ンネルMOSトランジスタは各々別個のウエルに形成され
て該各々のウエルはそのソースへ接続され、前記正電位
Ｖに接続された前記ＰチャネルMOSトランジスタと前記
基準電位に接続された前記ＮチャンネルMOSトランジス
タのゲートに入力ノードからの制御信号が印加され、前
記ＰチャネルMOSトランジスタの残りのｊ−１個のトラ
ンジスタのゲートと前記ＮチャンネルMOSトランジスタ
の残りのｋ−１個のトランジスタのゲートへ一組の電圧
を印加されることを特徴とするプッシュプル出力バッフ
ァ。 - 【請求項２】上記第１項記載のプッシュプル出力バッフ
ァにおいて、前記ＰチャネルMOSトランジスタの少なく
とも１個のトランジスタのソース領域又はドレイン領域
の少なくとも一方が該ソース領域又はドレイン領域のド
ープより少ないドープがなされた領域によって取り囲ま
れ、Ｎ−/P−接続が形成されていることを特徴とするプ
ッシュプル出力バッファ。 - 【請求項３】上記第１項記載のプッシュプル出力バッフ
ァにおいて、前記ＮチャンネルMOSトランジスタの少な
くとも１個のトランジスタのソース領域又はドレイン領
域の少なくとも一方が該ソース領域又はドレイン領域の
ドープより少ないドープがなされた領域によって取り囲
まれ、Ｎ−/P−接続が形成されていることを特徴とする
プッシュプル出力バッファ。 - 【請求項４】上記第１項記載のプッシュプル出力バッフ
ァにおいて、ｎ番目（ｎは２乃至ｋの範囲の整数）のＮ
チャンネルMOSトランジスタのゲートへ実質的にＶ（ｎ
−１）/kと等しい値の電圧を印加し、ｍ番目（ｍは２乃
至ｊの範囲の整数）のＰチャネルMOSトランジスタのゲ
ートへ実質的にＶ（ｊ−ｍ＋１）/jと等しい値の電圧を
印加させることを特徴とするプッシュプル出力バッフ
ァ。 - 【請求項５】入力ノードと、出力ノードと、ｊ（ｊは２
以上の整数）個の各々のコレクタが正電位Ｖへ接続さ
れ、ｉ番目（ｉは１乃至ｊ−１の範囲の整数）のエミッ
タはｉ＋１番目のベースへ接続され、ｊ番目のエミッタ
は前記出力ノードへ接続されたｊ個のバイポーラNPNト
ランジスタと、前記バイポーラNPNトランジスタのベー
スとエミッタとの間に接続されるｊ個の抵抗と、基準電
位と前記出力ノードとの間に直列に接続されたｋ（ｋは
２以上の整数）個のＮチャンネルMOSトランジスタとを
有し、前記ＮチャンネルMOSトランジスタは各々別個の
ウエルに形成されており、該各々のウエルはそのソース
へ接続され、前記１番目のバイポーラNPNトランジスタ
のベースと前記基準電位に接続された前記Ｎチャンネル
MOSトランジスタのゲートにそれぞれ制御信号が印加さ
れ、前記ＮチャンネルMOSトランジスタの残りのｋ−１
個のトランジスタのゲートへ一組の電圧を印加されるこ
とを特徴とするプッシュプル出力バッファ。 - 【請求項６】上記第５項記載のプッシュプル出力バッフ
ァにおいて、前記ＮチャンネルMOSトランジスタの少な
くとも１個のトランジスタのソース領域又はドレイン領
域の少なくとも一方が該ソース領域又はドレイン領域の
ドープより少ないドープがなされた領域によって取り囲
まれ、Ｎ−/P−接続が形成されていることを特徴とする
プッシュプル出力バッファ。 - 【請求項７】上記第５項記載のプッシュプル出力バッフ
ァにおいて、ｎ番目（ｎは２乃至ｋの範囲の整数）のＮ
チャンネルMOSトランジスタのゲートへ実質的にＶ（ｎ
−１）/kと等しい値の電圧を印加されることを特徴とす
るプッシュプル出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US376903 | 1982-05-10 | ||
| US06/376,903 US4490629A (en) | 1982-05-10 | 1982-05-10 | High voltage circuits in low voltage CMOS process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58202563A JPS58202563A (ja) | 1983-11-25 |
| JPH0697684B2 true JPH0697684B2 (ja) | 1994-11-30 |
Family
ID=23486974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58078381A Expired - Lifetime JPH0697684B2 (ja) | 1982-05-10 | 1983-05-06 | プッシュプル出力バッファ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4490629A (ja) |
| EP (1) | EP0094143B1 (ja) |
| JP (1) | JPH0697684B2 (ja) |
| AT (1) | ATE20561T1 (ja) |
| CA (1) | CA1191972A (ja) |
| DE (1) | DE3364242D1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4700089A (en) * | 1984-08-23 | 1987-10-13 | Fujitsu Limited | Delay circuit for gate-array LSI |
| US4704547A (en) * | 1984-12-10 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | IGFET gating circuit having reduced electric field degradation |
| JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
| US4647956A (en) * | 1985-02-12 | 1987-03-03 | Cypress Semiconductor Corp. | Back biased CMOS device with means for eliminating latchup |
| GB2174857B (en) * | 1985-05-10 | 1989-06-28 | Motorola Inc | High breakdown voltage amplifier. |
| US5016077A (en) * | 1985-08-26 | 1991-05-14 | Kabushiki Kaisha Toshiba | Insulated gate type semiconductor device and method of manufacturing the same |
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| IT1225607B (it) * | 1988-07-06 | 1990-11-22 | Sgs Thomson Microelectronics | Circuito logico cmos per alta tensione |
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| JP3556679B2 (ja) | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| JP3342730B2 (ja) * | 1993-03-17 | 2002-11-11 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| DE4334513C1 (de) * | 1993-10-09 | 1994-10-20 | Itt Ind Gmbh Deutsche | CMOS-Schaltung mit erhöhter Spannungsfestigkeit |
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| JP2006167327A (ja) * | 2004-12-20 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 超音波診断装置 |
| EP2189816B1 (en) * | 2008-11-24 | 2016-03-16 | CSEM Centre Suisse d'Electronique et de Microtechnique SA - Recherche et Développement | Charge pulse detecting circuit |
| US8373485B2 (en) | 2011-04-20 | 2013-02-12 | Ememory Technology Inc. | Voltage level shifting apparatus |
| US8593184B2 (en) | 2011-08-09 | 2013-11-26 | United Microelectronics Corp. | Buffer circuit with regulating function and regulating circuit thereof |
| US20160006348A1 (en) | 2014-07-07 | 2016-01-07 | Ememory Technology Inc. | Charge pump apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5249613B2 (ja) * | 1973-08-14 | 1977-12-19 | ||
| JPS5628412B2 (ja) * | 1974-05-10 | 1981-07-01 | ||
| JPS5160440A (en) * | 1974-11-22 | 1976-05-26 | Hitachi Ltd | Kotaiatsuyo mis fet suitsuchingukairo |
| JPS5368581A (en) * | 1976-12-01 | 1978-06-19 | Hitachi Ltd | Semiconductor device |
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| US4161663A (en) * | 1978-03-10 | 1979-07-17 | Rockwell International Corporation | High voltage CMOS level shifter |
| JPS54152845A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | High dielectric strength mosfet circuit |
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| DE3026040C2 (de) * | 1980-07-09 | 1982-05-27 | Siemens AG, 1000 Berlin und 8000 München | Schalter mit in Serie geschalteten MOS-FET |
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-
1982
- 1982-05-10 US US06/376,903 patent/US4490629A/en not_active Expired - Lifetime
-
1983
- 1983-03-08 AT AT83301231T patent/ATE20561T1/de not_active IP Right Cessation
- 1983-03-08 DE DE8383301231T patent/DE3364242D1/de not_active Expired
- 1983-03-08 EP EP83301231A patent/EP0094143B1/en not_active Expired
- 1983-04-15 CA CA000425989A patent/CA1191972A/en not_active Expired
- 1983-05-06 JP JP58078381A patent/JPH0697684B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| JPS58202563A (ja) | 1983-11-25 |
| ATE20561T1 (de) | 1986-07-15 |
| DE3364242D1 (en) | 1986-07-31 |
| EP0094143A1 (en) | 1983-11-16 |
| EP0094143B1 (en) | 1986-06-25 |
| CA1191972A (en) | 1985-08-13 |
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