JPS58202563A - 低電圧ｃｍｏｓプロセスに於ける高電圧回路 - Google Patents
低電圧ｃｍｏｓプロセスに於ける高電圧回路Info
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- JPS58202563A JPS58202563A JP58078381A JP7838183A JPS58202563A JP S58202563 A JPS58202563 A JP S58202563A JP 58078381 A JP58078381 A JP 58078381A JP 7838183 A JP7838183 A JP 7838183A JP S58202563 A JPS58202563 A JP S58202563A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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-
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- H03F—AMPLIFIERS
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- H03F3/42—Amplifiers with two or more amplifying elements having their dc paths in series with the load, the control electrode of each element being excited by at least part of the input signal, e.g. so-called totem-pole amplifiers
-
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/018507—Interface arrangements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路装置に関するものであって、更に詳
細には、低電圧で動作されるがかなり高い電圧にスイッ
チすることが可能であり且つスタンダードなプロセスを
使用することによって製造することの可能な集積回路装
置を構成する技術及び構造に関するものである。
細には、低電圧で動作されるがかなり高い電圧にスイッ
チすることが可能であり且つスタンダードなプロセスを
使用することによって製造することの可能な集積回路装
置を構成する技術及び構造に関するものである。
集積回路装置は従来公知である。第１ａ図には、Ｐチャ
ンネル装置の断面を示しである。Ｐチ１７ンネル装置１
１０は、Ｎ−基板１６内に形成されており、Ｐ十型ソー
ス１１とＰ十型ドレイン１２とを有している。ソース１
１とドレイン１２との上方で且つその間に形成されてゲ
ート酸化膜１３が設けられており、更にその上にゲート
１４が形成されている。Ｎ十型コンタクト１５が形成さ
れており、基板１６への電気的接続を与えている。オー
プンドレイン型出力バッファとして使用される場合、第
１ａ図の構造の回路構成を第１ｂ図に示しである。基板
１６はソース１１へ接続されており、−１１− ソース１１は正電圧Ｖの電圧源へ接続されている。
ンネル装置の断面を示しである。Ｐチ１７ンネル装置１
１０は、Ｎ−基板１６内に形成されており、Ｐ十型ソー
ス１１とＰ十型ドレイン１２とを有している。ソース１
１とドレイン１２との上方で且つその間に形成されてゲ
ート酸化膜１３が設けられており、更にその上にゲート
１４が形成されている。Ｎ十型コンタクト１５が形成さ
れており、基板１６への電気的接続を与えている。オー
プンドレイン型出力バッファとして使用される場合、第
１ａ図の構造の回路構成を第１ｂ図に示しである。基板
１６はソース１１へ接続されており、−１１− ソース１１は正電圧Ｖの電圧源へ接続されている。
従って、ソースと基板との間に形成されているＰＮ接合
とドレインと基板との間に接続されているＰＮ接合とが
順方向バイアスされることを防止している。ドレイン１
２は本装置の出力端子として機能する。ゲート１４はト
ランジスタ１０の動作を制御する入力信号を受取り、従
って端子１２に於ける出力電圧を決定する。ゲート１４
へ論理０信号（典型的には、０ボルト）が印加されると
、Ｐチャンネルトランジスタ１０はオンし、従って正電
圧Ｖは出力端子１２へ供給される。一方、論理１信号（
典型的にはＶ）がゲート１４へ印加されると、トランジ
スタ１０はオフされ、従って前記電圧は端子１２へ供給
されることがない。
とドレインと基板との間に接続されているＰＮ接合とが
順方向バイアスされることを防止している。ドレイン１
２は本装置の出力端子として機能する。ゲート１４はト
ランジスタ１０の動作を制御する入力信号を受取り、従
って端子１２に於ける出力電圧を決定する。ゲート１４
へ論理０信号（典型的には、０ボルト）が印加されると
、Ｐチャンネルトランジスタ１０はオンし、従って正電
圧Ｖは出力端子１２へ供給される。一方、論理１信号（
典型的にはＶ）がゲート１４へ印加されると、トランジ
スタ１０はオフされ、従って前記電圧は端子１２へ供給
されることがない。
トランジスタ１０がオフしており（即ち、論理１がゲー
ト１４へ印加されている）且つドレイン１２が外部負荷
装置（不図示）を介して接地接続されていると、トレイ
ン１２の周りに空乏領域１７が形成され（第１ａ図）、
該空乏領域内に於いては自由電荷キャリアが枯渇状態と
される。即ち、−１２＝ 前述した如く、基板１６は電圧Ｖへ接続されているので
、基板１６に対し比較的低電圧であるので電子がドレイ
ン１２から強制的に遠ざけられることとなる。しかしな
がら、ゲート１４の近傍に於いては、ゲート１４が正電
圧■へ接続されているので、電子は引き付けられ、その
結果、第１ａ図に示した如く、空乏領域の幅はｄの大き
さに減少される。従って、ドレイン１２と基板１６との
間の電圧差が増加すると、幅ｄの大きさが減少し、ドレ
イン１２と基板１６との間の電界が増加する。
ト１４へ印加されている）且つドレイン１２が外部負荷
装置（不図示）を介して接地接続されていると、トレイ
ン１２の周りに空乏領域１７が形成され（第１ａ図）、
該空乏領域内に於いては自由電荷キャリアが枯渇状態と
される。即ち、−１２＝ 前述した如く、基板１６は電圧Ｖへ接続されているので
、基板１６に対し比較的低電圧であるので電子がドレイ
ン１２から強制的に遠ざけられることとなる。しかしな
がら、ゲート１４の近傍に於いては、ゲート１４が正電
圧■へ接続されているので、電子は引き付けられ、その
結果、第１ａ図に示した如く、空乏領域の幅はｄの大き
さに減少される。従って、ドレイン１２と基板１６との
間の電圧差が増加すると、幅ｄの大きさが減少し、ドレ
イン１２と基板１６との間の電界が増加する。
ドレイン１２と基板１６との間の電界が十分に大きくな
ると、ドレイン１２と基板１６との間に形成されている
ＰＮ接合（尚、基板１６はＰチャンネルトランジスタ１
０に関してバルクシリコンとも呼称される）逆バイアス
の下でブレークダウンし、従って基板１６（正電圧Ｖに
接続されている）からドレイン１２（外部負荷装置を介
して接地接続されている）へ電流が流れる。この現象は
、以後、ドレイン対バルク逆バイアスブレークダウンと
呼称する。
ると、ドレイン１２と基板１６との間に形成されている
ＰＮ接合（尚、基板１６はＰチャンネルトランジスタ１
０に関してバルクシリコンとも呼称される）逆バイアス
の下でブレークダウンし、従って基板１６（正電圧Ｖに
接続されている）からドレイン１２（外部負荷装置を介
して接地接続されている）へ電流が流れる。この現象は
、以後、ドレイン対バルク逆バイアスブレークダウンと
呼称する。
第２ａ図は、別のタイプの出力バッファを図示している
。この相補型金属酸化物シリコン（０ＭＯ８）ブシュプ
ル出力バッファ２０は、ＰチャンネルＭＯＳトランジス
タ１７を有しており、該トランジスタのソース正供給電
圧（Ｖ）へ接続されており、そのドレインはＮチャンネ
ルＭＯＳ）−ランジスタ２７のドレインと共通接続され
ており、そのゲートは入力端子３９へ接続されている。
。この相補型金属酸化物シリコン（０ＭＯ８）ブシュプ
ル出力バッファ２０は、ＰチャンネルＭＯＳトランジス
タ１７を有しており、該トランジスタのソース正供給電
圧（Ｖ）へ接続されており、そのドレインはＮチャンネ
ルＭＯＳ）−ランジスタ２７のドレインと共通接続され
ており、そのゲートは入力端子３９へ接続されている。
同様に、Ｎチャンネル２７のゲートは入力端子３９へ接
続されており、Ｎチャンネルトランジスタ２７のソース
２３は接地接続されている。ＭＯＳトランジスタ１７及
び２３のドレイン１２とドレイン２２との間に接続して
出力端子３８が設けられている。論理Ｏ信号（典型的に
はＯボルト）が入力端子３９へ印加されると、Ｐチャン
ネルトランジスタ１７がオンし、Ｎチャンネルトランジ
スタ２７がオフし、従って電圧Ｖと実質的に等しい大き
さの電圧が出力端子３８へ′組輪される。一方、論理１
信号（典型的には５ボルト）が入力端子３９へ印加され
ると、Ｐチャンネルトランジスタ１７がオフし、Ｎチャ
ンネルトランジスタ２７がオンし、その結果出力端子３
８はトランジスタ２７を介して実効的に接地される。従
って、出力バッファ２０は、・交互的に、電圧源Ｖから
出力端子３８へ電流を供給するソースとして機能したり
、−力出力端子３８から接地へ電流を吸出すシンクとし
て機能したりする。従って、この出力バッファはＣＭＯ
Ｓブシュプル出カバソファと呼ばれる。
続されており、Ｎチャンネルトランジスタ２７のソース
２３は接地接続されている。ＭＯＳトランジスタ１７及
び２３のドレイン１２とドレイン２２との間に接続して
出力端子３８が設けられている。論理Ｏ信号（典型的に
はＯボルト）が入力端子３９へ印加されると、Ｐチャン
ネルトランジスタ１７がオンし、Ｎチャンネルトランジ
スタ２７がオフし、従って電圧Ｖと実質的に等しい大き
さの電圧が出力端子３８へ′組輪される。一方、論理１
信号（典型的には５ボルト）が入力端子３９へ印加され
ると、Ｐチャンネルトランジスタ１７がオフし、Ｎチャ
ンネルトランジスタ２７がオンし、その結果出力端子３
８はトランジスタ２７を介して実効的に接地される。従
って、出力バッファ２０は、・交互的に、電圧源Ｖから
出力端子３８へ電流を供給するソースとして機能したり
、−力出力端子３８から接地へ電流を吸出すシンクとし
て機能したりする。従って、この出力バッファはＣＭＯ
Ｓブシュプル出カバソファと呼ばれる。
第２ａ図の回路構成を有する１構造例の断面を第２ｂ図
に示しである。前述した如く、Ｐチャンネルトランジス
タ１７のドレイン対バルク逆バイアスブレークダウン電
圧は高電圧のスイッチ動作を防止する。Ｎチャンネルト
ランジスタ２７に於いても、ドレイン２２対Ｐウエル４
０逆バイアスブレークダウン電圧（Ｐウェル４０はＮチ
ャンネルトランジスタ２７に対してバルクシリコンとし
て機能する）に関しても同様の問題が存在する。
に示しである。前述した如く、Ｐチャンネルトランジス
タ１７のドレイン対バルク逆バイアスブレークダウン電
圧は高電圧のスイッチ動作を防止する。Ｎチャンネルト
ランジスタ２７に於いても、ドレイン２２対Ｐウエル４
０逆バイアスブレークダウン電圧（Ｐウェル４０はＮチ
ャンネルトランジスタ２７に対してバルクシリコンとし
て機能する）に関しても同様の問題が存在する。
ブシュプル出カバ□タフ７を使用する典型的な従来の０
ＭＯ８論理装置に於いて、Ｐウェル４０とドレイン２２
との間の逆バイアスブレークダウン電１５− 圧は約１５ボルトである。従って、再度第２ａ図に関し
説明すると、正の供給電圧Ｖとしてドレイン対バルク逆
バイアスブレークダウン電圧を超えた電圧が印加される
と、Ｐチャンネルトランジスタ１７はオフした場合に基
板１６（電圧■へ接続されている）からドレイン１２へ
電流を流し、その結果出力端子３８へ不所望の高電圧を
与えることとなる。同様に、出力端子３８へドレイン対
バルク逆バイアスブレークダウン電圧を超える高電圧が
印加されると（即ち、導通状態にあるトランジスタ１７
を介して）、トランジスタ２７はオフされた場合にドレ
イン２２からＰウェル４０（接地接続されている）へ電
流を流し、その結果出力端子３８と接地との間に不所望
の電流路を与えることとなる。従って、トランジスタ１
７及び４０の望ましくないドレイン対バルク逆バイアス
電圧は出力端子３８上に不正確な電圧レベルを与えると
ともに、高電力消費を発生し、且つ屡々トランジスタ１
７及び４０へ復旧不可能な損傷を与え、その結果集積回
路装置を破壊する事となる。
ＭＯ８論理装置に於いて、Ｐウェル４０とドレイン２２
との間の逆バイアスブレークダウン電１５− 圧は約１５ボルトである。従って、再度第２ａ図に関し
説明すると、正の供給電圧Ｖとしてドレイン対バルク逆
バイアスブレークダウン電圧を超えた電圧が印加される
と、Ｐチャンネルトランジスタ１７はオフした場合に基
板１６（電圧■へ接続されている）からドレイン１２へ
電流を流し、その結果出力端子３８へ不所望の高電圧を
与えることとなる。同様に、出力端子３８へドレイン対
バルク逆バイアスブレークダウン電圧を超える高電圧が
印加されると（即ち、導通状態にあるトランジスタ１７
を介して）、トランジスタ２７はオフされた場合にドレ
イン２２からＰウェル４０（接地接続されている）へ電
流を流し、その結果出力端子３８と接地との間に不所望
の電流路を与えることとなる。従って、トランジスタ１
７及び４０の望ましくないドレイン対バルク逆バイアス
電圧は出力端子３８上に不正確な電圧レベルを与えると
ともに、高電力消費を発生し、且つ屡々トランジスタ１
７及び４０へ復旧不可能な損傷を与え、その結果集積回
路装置を破壊する事となる。
１６−
高電圧をスイッチ動作させる場合に発生する逆バイアス
バルク対ドレインブレークダウンの問題を解消する従来
の１技術に於いては、バルク対ドレイン逆バイアスブレ
ークダウン電圧を増加させる為の一層複雑なプロセスを
開発することである。
バルク対ドレインブレークダウンの問題を解消する従来
の１技術に於いては、バルク対ドレイン逆バイアスブレ
ークダウン電圧を増加させる為の一層複雑なプロセスを
開発することである。
この様な特別な処理技術は、例えば、Ｈｅｉｓｉｇによ
る“８１ＭＯ８−高パワーカスタムインターフェイスを
簡単化する新しい方法＜８１ＭＯ８−ＡＮｅｗ Ｗａ
ｙ ｔＯＳｉｍｐｌｉｆｙ ｌ−１−１ｉ Ｐｏ
ｗｅｒｃｕｓｔｏｍ Ｉ ｎｔｅｒｒａｃｅ） ”
、 １９８１年ＣＩＣＣプロシーディングズ、 ８−
１２頁の文献、ヤマグチ等による’ １０００ボルト
ＭＯ８ＩＧのプロセス及びデバイス設計（Ｐ ｒｏｃｅ
ｓｓ ａｎｄ ［） ｅｖｉｃｅ Ｄ ｅｓｉｇ
ｎｏｆ ａ １０００Ｖｏｌｔ ＭＯＳ ＩＣ
）”、 ＩＥＤＭ テクニカル ダイジェスト、 １
９８１年、 ２５５−２５８頁の文献、 ３ ｕｈｌ
ｅｒ等による゛集積高電圧／低電圧ＭＯ８＠置（Ｉｎｔ
ｅｇｒａｔｅｄ ｌ−１−１ｉ −Ｖｏｌｔａｏｅ／
Ｌｏｗ−■ｏｌｔａｇｅ ＭＯＳ Ｄｅｖｉｃｅｓ
） ” 、 ＩＥＤＭテクニカル ダイジェスト、
１９８１年、２５９−２６２頁の文献に記載されている
。
る“８１ＭＯ８−高パワーカスタムインターフェイスを
簡単化する新しい方法＜８１ＭＯ８−ＡＮｅｗ Ｗａ
ｙ ｔＯＳｉｍｐｌｉｆｙ ｌ−１−１ｉ Ｐｏ
ｗｅｒｃｕｓｔｏｍ Ｉ ｎｔｅｒｒａｃｅ） ”
、 １９８１年ＣＩＣＣプロシーディングズ、 ８−
１２頁の文献、ヤマグチ等による’ １０００ボルト
ＭＯ８ＩＧのプロセス及びデバイス設計（Ｐ ｒｏｃｅ
ｓｓ ａｎｄ ［） ｅｖｉｃｅ Ｄ ｅｓｉｇ
ｎｏｆ ａ １０００Ｖｏｌｔ ＭＯＳ ＩＣ
）”、 ＩＥＤＭ テクニカル ダイジェスト、 １
９８１年、 ２５５−２５８頁の文献、 ３ ｕｈｌ
ｅｒ等による゛集積高電圧／低電圧ＭＯ８＠置（Ｉｎｔ
ｅｇｒａｔｅｄ ｌ−１−１ｉ −Ｖｏｌｔａｏｅ／
Ｌｏｗ−■ｏｌｔａｇｅ ＭＯＳ Ｄｅｖｉｃｅｓ
） ” 、 ＩＥＤＭテクニカル ダイジェスト、
１９８１年、２５９−２６２頁の文献に記載されている
。
望ましくないバルク対ドレイン逆バイアスブレークダウ
ン電圧の降下を最小とする別の試はヨシダ等の米国特許
第４，３１７，０５５号（１９８２年２月２３日発行）
に記載されている。例えば、この米国特許の第１３図に
示される如く、ヨシダ等は複数個のＭＯＳトランジスタ
Ｑ１乃至ＱＯを使用しており、各トランジスタは比較的
低いドレイン対バルク逆バイアスブレークダウン電圧を
有するものである。
ン電圧の降下を最小とする別の試はヨシダ等の米国特許
第４，３１７，０５５号（１９８２年２月２３日発行）
に記載されている。例えば、この米国特許の第１３図に
示される如く、ヨシダ等は複数個のＭＯＳトランジスタ
Ｑ１乃至ＱＯを使用しており、各トランジスタは比較的
低いドレイン対バルク逆バイアスブレークダウン電圧を
有するものである。
この複数個のＭＯＳトランジスタはそれらのドレイン及
びソースが直列接続されており、トランジスタＱ１のソ
ースは接地接続され、且つトランジスタＱｎのドレイン
は出力端子りへ接続されている。正バイアス電圧ＶＢと
接地との間に設けられている抵抗Ｒ（Ｎ＋）乃至Ｒ２ｎ
によって第１抵抗分圧器が形成されており、該第１抵抗
分圧器の各ノードは複数個のダイオードｄ１乃至ｄ（ｎ
−１）の１個を介してトランジスタＱ１を除いて全ての
トランジスタのゲートベ接続されている。トランジスタ
Ｑ１のゲートはトランジスタＱ７の状１！（オン又はオ
フ）を制御する制御信号を受取るヨシダ等の構成に於い
ては、更に、出力端子りと接地との間に接続して設けら
れている抵抗Ｒ１乃至Ｒｎによって形成されている第２
抵抗分圧器を使用している。この第２抵抗分圧器の各ノ
ードは、トランジスタＱ１を除いて関連するトランジス
タの制御ゲートへ接続されている。この第２抵抗分圧器
は、外部装［（不図示）によって出力端子りへ印加され
る電圧がバイアス電圧ＶＢを超える場合にトランジスタ
Ｑ２乃至ＱＯ上のゲート電圧を上昇させる為に用いられ
ている。この高外部電圧が集積回路装置内のその他の装
置（不図示）へ印、加されることを防止する為にダイオ
ードｄ、乃至ｄ（ｎ−１）が必要である。
びソースが直列接続されており、トランジスタＱ１のソ
ースは接地接続され、且つトランジスタＱｎのドレイン
は出力端子りへ接続されている。正バイアス電圧ＶＢと
接地との間に設けられている抵抗Ｒ（Ｎ＋）乃至Ｒ２ｎ
によって第１抵抗分圧器が形成されており、該第１抵抗
分圧器の各ノードは複数個のダイオードｄ１乃至ｄ（ｎ
−１）の１個を介してトランジスタＱ１を除いて全ての
トランジスタのゲートベ接続されている。トランジスタ
Ｑ１のゲートはトランジスタＱ７の状１！（オン又はオ
フ）を制御する制御信号を受取るヨシダ等の構成に於い
ては、更に、出力端子りと接地との間に接続して設けら
れている抵抗Ｒ１乃至Ｒｎによって形成されている第２
抵抗分圧器を使用している。この第２抵抗分圧器の各ノ
ードは、トランジスタＱ１を除いて関連するトランジス
タの制御ゲートへ接続されている。この第２抵抗分圧器
は、外部装［（不図示）によって出力端子りへ印加され
る電圧がバイアス電圧ＶＢを超える場合にトランジスタ
Ｑ２乃至ＱＯ上のゲート電圧を上昇させる為に用いられ
ている。この高外部電圧が集積回路装置内のその他の装
置（不図示）へ印、加されることを防止する為にダイオ
ードｄ、乃至ｄ（ｎ−１）が必要である。
重要な事であるが、ヨシダ等の構造に於いてはトランジ
スタＱ１乃至Ｑｎに加えてかなりの数のコンポーネント
を必要としており、ヨシダ等の構造に於いては、２個の
別々の分圧器を必要とし且つその集積回路装竺の各出力
端子に対し複数個のダイオードを必要としている。更に
、ヨシダ等の構造に於ける出力バッファの各々の抵抗ラ
ダー分−１ビ − 圧器の１個は出力端子りと接地との間に接続されている
ので、出力段がオフしている場合に出力端子りに接続さ
れている外部回路（不図示）へ有限のＤＣインピーダン
スが与えられることとなる。
スタＱ１乃至Ｑｎに加えてかなりの数のコンポーネント
を必要としており、ヨシダ等の構造に於いては、２個の
別々の分圧器を必要とし且つその集積回路装竺の各出力
端子に対し複数個のダイオードを必要としている。更に
、ヨシダ等の構造に於ける出力バッファの各々の抵抗ラ
ダー分−１ビ − 圧器の１個は出力端子りと接地との間に接続されている
ので、出力段がオフしている場合に出力端子りに接続さ
れている外部回路（不図示）へ有限のＤＣインピーダン
スが与えられることとなる。
このことは屡々許容することのできないものである。第
３に、ヨシダ等の構造はオープンドレイン型出力バッフ
ァであって、交互にＮ流を吸出すシンクとして機能した
り電流を湧き出すソースとして機能する出力端子を提供
するものではない。
３に、ヨシダ等の構造はオープンドレイン型出力バッフ
ァであって、交互にＮ流を吸出すシンクとして機能した
り電流を湧き出すソースとして機能する出力端子を提供
するものではない。
本発明は以上の点に鑑み成されたものであって、上述し
た如き従来技術の欠点を解消したブシュプル出力バッフ
ァを提供することを目的とする。本発明に於いては、直
列接続した複数個のＮチャンネルトランジスタと複数個
のＰチャンネルトランジスタを使用してＣＭＯＳブシュ
プル出力バッフ１を構成している。Ｎチャンネルトラン
ジスタ及びＰチャンネルトランジスタのゲートへ印加さ
れる電圧を選択して、Ｐチャンネルトランジスタがオフ
される場合には複数個のＰチャンネルトランジスタによ
って高電圧を実質的に等しい大きざに２０− 分割し、一方Ｎチャンネルトランジスタがオフされる場
合には高電圧を複数個のＮチャンネルトランジスタによ
って実質的に等しい値に分割する。
た如き従来技術の欠点を解消したブシュプル出力バッフ
ァを提供することを目的とする。本発明に於いては、直
列接続した複数個のＮチャンネルトランジスタと複数個
のＰチャンネルトランジスタを使用してＣＭＯＳブシュ
プル出力バッフ１を構成している。Ｎチャンネルトラン
ジスタ及びＰチャンネルトランジスタのゲートへ印加さ
れる電圧を選択して、Ｐチャンネルトランジスタがオフ
される場合には複数個のＰチャンネルトランジスタによ
って高電圧を実質的に等しい大きざに２０− 分割し、一方Ｎチャンネルトランジスタがオフされる場
合には高電圧を複数個のＮチャンネルトランジスタによ
って実質的に等しい値に分割する。
本発明の別の実施形態に於いては、Ｎチャンネルトラン
ジスタ及びＰチャンネルトランジスタの選択したものは
高ドレイン対バルクブレークダウン電圧を有する様に形
成されている。本発明の更に別の形態に於いては、複数
個のＮチャンネルトランジスタと複数個のＰチャンネル
トランジスタとが直列接続されており、且つシングルエ
ンド型制御電圧によって駆動されており、従って高電圧
出力電圧を供給し複数個のＰチャンネルトランジスタと
複数個のＮチャンネルトランジスタを有する第２段を駆
動する第１段を提供している。本発明の更に別の形態に
於いては、第１段はシングルエンド型制御電圧によって
駆動され且つ複数個のＮチャンネルトランジスタと複数
個のバイポーラトランジスタとで構成された第２段を駆
動すべく機能し、その際に前記第２段が高電圧出力信号
を供給するものである。
ジスタ及びＰチャンネルトランジスタの選択したものは
高ドレイン対バルクブレークダウン電圧を有する様に形
成されている。本発明の更に別の形態に於いては、複数
個のＮチャンネルトランジスタと複数個のＰチャンネル
トランジスタとが直列接続されており、且つシングルエ
ンド型制御電圧によって駆動されており、従って高電圧
出力電圧を供給し複数個のＰチャンネルトランジスタと
複数個のＮチャンネルトランジスタを有する第２段を駆
動する第１段を提供している。本発明の更に別の形態に
於いては、第１段はシングルエンド型制御電圧によって
駆動され且つ複数個のＮチャンネルトランジスタと複数
個のバイポーラトランジスタとで構成された第２段を駆
動すべく機能し、その際に前記第２段が高電圧出力信号
を供給するものである。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。本発明の１実施例に基づいて
構成された出力バッファを大略第３図に示しである。第
３図に示した如く、Ｐチャンネルトランジスタ７１，７
２．７３は、正電圧Ｖを受取る端子８０と出力端子７７
との間に直列接続されている。同様に、Ｎチャンネルト
ランジスタ７４，７５．７６は出力端子７７と接地との
間に於いて直列接続されている。第３図の構造がＮ型基
板内に構成される場合には、Ｐチャンネルトランジスタ
はこのＮ型基板（即ち、複数個の別々のＮウェルではな
い）内に形成され、Ｎ型基板は点線で示した如くトラン
ジスタ７１，７２．７３の端子８０へ接続される。Ｎ型
基板を電圧■へ接続させることによって、トランジスタ
７１，７２．７３のＰ型ソースとＮ型基板との間に形成
されるＰＮ接合は逆バイアスされ、その結果その間に於
ける順方向電流の流れが防止される。一方、各Ｐチャン
ネルトランジスタ７１，７２．７３をＰ型頭域によって
分離される個別的なＮウェル内に形成することが可能で
あり、その場合にはその様な各Ｎウェルをその中に形成
されたそれと関連するＰチャンネルトランジスタのソー
スへ接続させることが望ましい。
に付いて詳細に説明する。本発明の１実施例に基づいて
構成された出力バッファを大略第３図に示しである。第
３図に示した如く、Ｐチャンネルトランジスタ７１，７
２．７３は、正電圧Ｖを受取る端子８０と出力端子７７
との間に直列接続されている。同様に、Ｎチャンネルト
ランジスタ７４，７５．７６は出力端子７７と接地との
間に於いて直列接続されている。第３図の構造がＮ型基
板内に構成される場合には、Ｐチャンネルトランジスタ
はこのＮ型基板（即ち、複数個の別々のＮウェルではな
い）内に形成され、Ｎ型基板は点線で示した如くトラン
ジスタ７１，７２．７３の端子８０へ接続される。Ｎ型
基板を電圧■へ接続させることによって、トランジスタ
７１，７２．７３のＰ型ソースとＮ型基板との間に形成
されるＰＮ接合は逆バイアスされ、その結果その間に於
ける順方向電流の流れが防止される。一方、各Ｐチャン
ネルトランジスタ７１，７２．７３をＰ型頭域によって
分離される個別的なＮウェル内に形成することが可能で
あり、その場合にはその様な各Ｎウェルをその中に形成
されたそれと関連するＰチャンネルトランジスタのソー
スへ接続させることが望ましい。
同様に、第３図に示した本発明の実施例をＮ型基板内に
構成する場合には、Ｎチャンネルトランジスタ７４，７
５．７６を好適には各々別個のＰ型ウェル領域内に形成
し、トランジスタ７４，７５．７６に対して点線で示し
た如く、各Ｐ型ウェル領域をそれと関連したトランジス
タのソースへ接続させる。従って、Ｎチャンネルトラン
ジスタ７４．７５．７６のドレインとＰウェルとの間の
電圧差は最小の値とされ、従ってトレイン対バルク逆バ
イアスブレークダウンを防止する。重要なことであるが
、Ｐチャンネルトランジスタ７１゜７２．７３の各々を
夫々別個のＮウェル内に形成することが必ずしも必要で
なかったり又可能でなかったりすることが・ある。何故
ならば、Ｐウェル４０はＮ型基板１６よりも一層高度に
ドープされているので、Ｐチャンネルトランジスタはそ
れと２３一 対応するＮチャンネルトランジスタよりも高いドレイン
対バルク逆バイアスブレークダウン電圧を有しているか
らである。更に、独特の高電圧Ｐチャンネルトランジス
タ７３が使用されており、このトランジスタはスタンダ
ードなトランジスタ構成を使用して製造されているＰチ
ャンネルトランジスタ７１．７２よりもかなり大きなバ
ルク対ドレイン逆バイアスブレークダウン電圧を有して
いる。
構成する場合には、Ｎチャンネルトランジスタ７４，７
５．７６を好適には各々別個のＰ型ウェル領域内に形成
し、トランジスタ７４，７５．７６に対して点線で示し
た如く、各Ｐ型ウェル領域をそれと関連したトランジス
タのソースへ接続させる。従って、Ｎチャンネルトラン
ジスタ７４．７５．７６のドレインとＰウェルとの間の
電圧差は最小の値とされ、従ってトレイン対バルク逆バ
イアスブレークダウンを防止する。重要なことであるが
、Ｐチャンネルトランジスタ７１゜７２．７３の各々を
夫々別個のＮウェル内に形成することが必ずしも必要で
なかったり又可能でなかったりすることが・ある。何故
ならば、Ｐウェル４０はＮ型基板１６よりも一層高度に
ドープされているので、Ｐチャンネルトランジスタはそ
れと２３一 対応するＮチャンネルトランジスタよりも高いドレイン
対バルク逆バイアスブレークダウン電圧を有しているか
らである。更に、独特の高電圧Ｐチャンネルトランジス
タ７３が使用されており、このトランジスタはスタンダ
ードなトランジスタ構成を使用して製造されているＰチ
ャンネルトランジスタ７１．７２よりもかなり大きなバ
ルク対ドレイン逆バイアスブレークダウン電圧を有して
いる。
高電圧Ｐチャンネルトランジスタ７３は、第４図に断面
で示した如く、Ｎ型基板７０１内に形成されている。高
電圧Ｐチャンネルトランジスタ７３は、Ｐ＋ソース領域
７０４とＰ＋ドレイン領域７０３とを有している。Ｐ＋
ドレイン領域７０３はＰ−ウェル７０２内に形成されて
いる。電気的相互接続体（不図示）へ低抵抗接続を与え
るために、高度にドープしたＰ型物質からなるＰ＋ソー
ス領域及びドレイン領域７０４，７０３を形成すること
が必要である。Ｐ−ウェル領域７０２を用いてＰ−ウェ
ル７０２とＮ−基板７０１との間に２４− Ｐ−／Ｎ−接合を形成し、そうすることによりＰ−ウェ
ル領域７０２を使用しない場合に於いてＰ＋ドレイン７
０３とＮ−基板７０１との間に於けるＰＮブレークダウ
ン電圧と比べてＰ−ウェル７０２とＮ−基板７０１との
間に一層高いブレークダウン電圧を与え、従ってトラン
ジスタ７３が第１ａ図のトランジスタ１０の様な典型的
なＰチャンネルトランジスタよりも一層高いドレイン対
バルク逆バイアスブレークダウン電圧を有する構成とさ
せている。ゲート駿化膜７０５と制御ゲート７０６とは
高電圧Ｐチャンネルトランジスタ７３のその他の構成要
素である。
で示した如く、Ｎ型基板７０１内に形成されている。高
電圧Ｐチャンネルトランジスタ７３は、Ｐ＋ソース領域
７０４とＰ＋ドレイン領域７０３とを有している。Ｐ＋
ドレイン領域７０３はＰ−ウェル７０２内に形成されて
いる。電気的相互接続体（不図示）へ低抵抗接続を与え
るために、高度にドープしたＰ型物質からなるＰ＋ソー
ス領域及びドレイン領域７０４，７０３を形成すること
が必要である。Ｐ−ウェル領域７０２を用いてＰ−ウェ
ル７０２とＮ−基板７０１との間に２４− Ｐ−／Ｎ−接合を形成し、そうすることによりＰ−ウェ
ル領域７０２を使用しない場合に於いてＰ＋ドレイン７
０３とＮ−基板７０１との間に於けるＰＮブレークダウ
ン電圧と比べてＰ−ウェル７０２とＮ−基板７０１との
間に一層高いブレークダウン電圧を与え、従ってトラン
ジスタ７３が第１ａ図のトランジスタ１０の様な典型的
なＰチャンネルトランジスタよりも一層高いドレイン対
バルク逆バイアスブレークダウン電圧を有する構成とさ
せている。ゲート駿化膜７０５と制御ゲート７０６とは
高電圧Ｐチャンネルトランジスタ７３のその他の構成要
素である。
Ｐチャンネルトランジスタ７１．７２のドレイン対バル
ク逆バイアスブレークダウンを発生させることなしに第
３図に示した出力バッファによって高電圧の適切なスイ
ッチング動作を行なわせることが必要な場合には、Ｐチ
ャンネルトランジスタ７１及び７２も又第４図に示した
様な高電圧Ｐチャンネルデバイスで形成することが可能
である。
ク逆バイアスブレークダウンを発生させることなしに第
３図に示した出力バッファによって高電圧の適切なスイ
ッチング動作を行なわせることが必要な場合には、Ｐチ
ャンネルトランジスタ７１及び７２も又第４図に示した
様な高電圧Ｐチャンネルデバイスで形成することが可能
である。
更に、ソース７０４と基板７０１との間に一層高いＰＮ
逆バイアスブレークダウン電圧を与えることが必要な場
合には、使用する各高電圧Ｐチャンネルトランジスタの
Ｐ＋ソース７０４をもＰ−ウェル領域（不図示）によっ
て取囲む構成とすることが可能であり、そうすることに
よりソース７０４を取囲むこの様なＰウェル領域を使用
しない場合に於けるＰ＋型ソース７０４とＮ−基板７０
１との間に形成される接合のＰＮブレークダウン電圧を
超える電圧に於いてソース７０４が動谷することを可能
としている。
逆バイアスブレークダウン電圧を与えることが必要な場
合には、使用する各高電圧Ｐチャンネルトランジスタの
Ｐ＋ソース７０４をもＰ−ウェル領域（不図示）によっ
て取囲む構成とすることが可能であり、そうすることに
よりソース７０４を取囲むこの様なＰウェル領域を使用
しない場合に於けるＰ＋型ソース７０４とＮ−基板７０
１との間に形成される接合のＰＮブレークダウン電圧を
超える電圧に於いてソース７０４が動谷することを可能
としている。
同様に、所望により、Ｎチャンネルトランシタ７４．７
５．７６を＾電圧Ｎチャンネルデバイスとして形成する
ことが可能であり、その場合には夫々のトランジスタの
Ｎ＋ソース領域及びドレイン領域の一方又は両方をＮ−
領域で取囲む構成とし、そうすることによりＮ−ウェル
領域とＮチャンネルトランジスタが形成されるＰウェル
との間□ に増加された逆バイアスプ、レニクダウン電圧を与える
ものである。
５．７６を＾電圧Ｎチャンネルデバイスとして形成する
ことが可能であり、その場合には夫々のトランジスタの
Ｎ＋ソース領域及びドレイン領域の一方又は両方をＮ−
領域で取囲む構成とし、そうすることによりＮ−ウェル
領域とＮチャンネルトランジスタが形成されるＰウェル
との間□ に増加された逆バイアスプ、レニクダウン電圧を与える
ものである。
Ｐチャンネルトランジスタ７２とＮチャンネルハラ
トランジスタ７４の制御ゲートはバイアス電圧に接続さ
れており、該バイアス電圧は、Ｐチャンネルトランジス
タ７２及びＮチャンネルトランジスタ７４のドレインを
取巻く空乏領域の幅が減少してトランジスタ７２及び７
４のドレイン対バルク逆バイアスブレークダウン電圧が
これらのトランジスタのドレインとバルクとの間にかけ
られている電圧よりも小さくなることを防止するように
選択される。同様に、高電圧Ｐチャンネルトランジスタ
７３及びＮチャンネルトランジスタ７５の制御ゲートは
第２バイアス電圧へ接続されており、該第２バイアス電
圧は、Ｐチャンネルトランジスタ７３及びＮチャンネル
トランジスタ７５のドレインを取巻く空乏領域の幅が減
少してトランジスタ７３及び７５のドレイン対バルク逆
バイアスブレークダウン電圧がこれらのトランジスタの
ドレインとバルクとの闇にかけられている電圧よりも小
さくなることを防、、止する様に選択される。換言する
と、Ｐチャンネルバルクに印加される電圧■よりも低い
正の状態にあるバイアス電圧がＰチャーＺ／− ンネルトランジスタ７２及び７３のゲートへ印加され、
且つＮチャンネルバルクへ印加されている電圧（接地）
よりも一層圧の状態にあるバイアス電圧がＮチャンネル
トランジスタ７４及び７５のゲートへ印加される。好適
には、トランジスタ７２及び７３のゲートへ印加される
バイアス電圧は適宜に選択されており、トランジスタ７
１．７２゜７３がオフ状態にある場合に高電圧Ｖがこれ
らのトランジスタの各々のチャンネルを横切って実質的
に均等に分割されるようになっている（尚、トランジス
タ７１，７２．７３がオフしている場合には、出力端子
７７は導通状態にあるトランジスタ７４，７５．７６を
介して接地されている）。
れており、該バイアス電圧は、Ｐチャンネルトランジス
タ７２及びＮチャンネルトランジスタ７４のドレインを
取巻く空乏領域の幅が減少してトランジスタ７２及び７
４のドレイン対バルク逆バイアスブレークダウン電圧が
これらのトランジスタのドレインとバルクとの間にかけ
られている電圧よりも小さくなることを防止するように
選択される。同様に、高電圧Ｐチャンネルトランジスタ
７３及びＮチャンネルトランジスタ７５の制御ゲートは
第２バイアス電圧へ接続されており、該第２バイアス電
圧は、Ｐチャンネルトランジスタ７３及びＮチャンネル
トランジスタ７５のドレインを取巻く空乏領域の幅が減
少してトランジスタ７３及び７５のドレイン対バルク逆
バイアスブレークダウン電圧がこれらのトランジスタの
ドレインとバルクとの闇にかけられている電圧よりも小
さくなることを防、、止する様に選択される。換言する
と、Ｐチャンネルバルクに印加される電圧■よりも低い
正の状態にあるバイアス電圧がＰチャーＺ／− ンネルトランジスタ７２及び７３のゲートへ印加され、
且つＮチャンネルバルクへ印加されている電圧（接地）
よりも一層圧の状態にあるバイアス電圧がＮチャンネル
トランジスタ７４及び７５のゲートへ印加される。好適
には、トランジスタ７２及び７３のゲートへ印加される
バイアス電圧は適宜に選択されており、トランジスタ７
１．７２゜７３がオフ状態にある場合に高電圧Ｖがこれ
らのトランジスタの各々のチャンネルを横切って実質的
に均等に分割されるようになっている（尚、トランジス
タ７１，７２．７３がオフしている場合には、出力端子
７７は導通状態にあるトランジスタ７４，７５．７６を
介して接地されている）。
同様に、トランジスタ７４及び７５のゲートに印加され
るバイアス電圧は適宜に選択されており、トランジスタ
７４．７５．７６がオフ状態にある場合（即ち、トラン
ジスタ７１，７２．７３がオン状態であって電圧Ｖが端
子７７に印加されている）正電圧■がトランジスタ７４
．７５．７６の各々を横切って実質的に均等に分割され
る。
るバイアス電圧は適宜に選択されており、トランジスタ
７４．７５．７６がオフ状態にある場合（即ち、トラン
ジスタ７１，７２．７３がオン状態であって電圧Ｖが端
子７７に印加されている）正電圧■がトランジスタ７４
．７５．７６の各々を横切って実質的に均等に分割され
る。
２８−
トランジスタ７１及び７６のゲートへ印加される制卸電
圧が高状態にある場合（即ち、トランジスタ７６のゲー
トへ５ボルトの電圧が印加され、一方トランジスタフ１
のゲートへは電圧Ｖが印加される状態）、トランジスタ
７１，７２．７３がオフ状態とされ（即ち、トランジス
タ７６のゲートへ印加される制御電圧も高となりトラン
ジスタ７４．７５．７６がオンされる）、トランジスタ
７３のゲートへは約ｖ７／３の電圧が印加されてトラン
ジスタ７３のソースは約（Ｖ／３）十ＶＴの電圧となる
（即ち、トランジスタ７３のゲート電圧にスレッシュホ
ールド電圧を加えた値）。
圧が高状態にある場合（即ち、トランジスタ７６のゲー
トへ５ボルトの電圧が印加され、一方トランジスタフ１
のゲートへは電圧Ｖが印加される状態）、トランジスタ
７１，７２．７３がオフ状態とされ（即ち、トランジス
タ７６のゲートへ印加される制御電圧も高となりトラン
ジスタ７４．７５．７６がオンされる）、トランジスタ
７３のゲートへは約ｖ７／３の電圧が印加されてトラン
ジスタ７３のソースは約（Ｖ／３）十ＶＴの電圧となる
（即ち、トランジスタ７３のゲート電圧にスレッシュホ
ールド電圧を加えた値）。
同様に、トランジスタ７２のゲートへは約２Ｖ／３の電
圧が印加されるので、トランジスタ７２のソースは約（
２Ｖ／３）＋ＶＴの電圧となる（即ち、トランジスタ７
２のゲート電圧に１個の□スレッシュホールド電圧を加
えた値）。勿論トランジスタ７１のソースに於ける電圧
はＶの侭であり、従って電圧Ｖはトランジスタ７１．７
２．７３の各々のチャンネルを横切って実質的に均等に
分割される。
圧が印加されるので、トランジスタ７２のソースは約（
２Ｖ／３）＋ＶＴの電圧となる（即ち、トランジスタ７
２のゲート電圧に１個の□スレッシュホールド電圧を加
えた値）。勿論トランジスタ７１のソースに於ける電圧
はＶの侭であり、従って電圧Ｖはトランジスタ７１．７
２．７３の各々のチャンネルを横切って実質的に均等に
分割される。
トランジスタ７６のゲートへ低制御電圧（典型的にはＯ
ボルト）が印加されると、トランジスタ７４．７５．７
６がオフ状態とされるとともにトランジスタ７１のゲー
トへ低制御電圧（典型的にＶ−５ボルト）が印加され、
従ってトランジスタ７１．７２．７３がオン状態とされ
、出力端子７７は実質的にＶと等しい値の電圧状態とな
る。この状態に於いて、トランジスタ７５のゲートへ約
Ｖ／３の電圧が印加されると、トランジスタ７５のソー
スに於ける電圧が約（Ｖ／３）−ＶＴの電圧となる。（
即ち、制御ゲート上の電圧から１個のスレッシュホール
ド電圧を引いた値）。同様に、トランジスタ７４の制御
ゲートへ約２ｖ／３の電圧が印加されると、トランジス
タ７４のソースに於ける電圧は約（２Ｖ／３）−ＶＴと
なる（即ち、トランジスタ７４のゲートに於ける電圧か
ら１個のスレッシュホールド電圧を引いた値）。
ボルト）が印加されると、トランジスタ７４．７５．７
６がオフ状態とされるとともにトランジスタ７１のゲー
トへ低制御電圧（典型的にＶ−５ボルト）が印加され、
従ってトランジスタ７１．７２．７３がオン状態とされ
、出力端子７７は実質的にＶと等しい値の電圧状態とな
る。この状態に於いて、トランジスタ７５のゲートへ約
Ｖ／３の電圧が印加されると、トランジスタ７５のソー
スに於ける電圧が約（Ｖ／３）−ＶＴの電圧となる。（
即ち、制御ゲート上の電圧から１個のスレッシュホール
ド電圧を引いた値）。同様に、トランジスタ７４の制御
ゲートへ約２ｖ／３の電圧が印加されると、トランジス
タ７４のソースに於ける電圧は約（２Ｖ／３）−ＶＴと
なる（即ち、トランジスタ７４のゲートに於ける電圧か
ら１個のスレッシュホールド電圧を引いた値）。
従って、トランジスタ７２．７３，７４．７５のゲート
へ印加される電圧の大きさを注意深く選択することによ
って、トランジスタ７１，７２゜７３がオフ状態となる
場合に高供給電圧Ｖはトランジスタ７１，７２．７３の
各々を横切って実質的に均等に分割され、一方トランジ
スタフ４，７５．７６がオフ状態とされる場合には電圧
■はこれらのトランジスタ７４．７５．７６の各々を横
切って実質的に均等に分割される。従って、この様な構
成とすることにより、トランジスタ７１゜７２．７３，
７４，７５．７６がブレークダウンすることを防止する
ことが可能となる。
へ印加される電圧の大きさを注意深く選択することによ
って、トランジスタ７１，７２゜７３がオフ状態となる
場合に高供給電圧Ｖはトランジスタ７１，７２．７３の
各々を横切って実質的に均等に分割され、一方トランジ
スタフ４，７５．７６がオフ状態とされる場合には電圧
■はこれらのトランジスタ７４．７５．７６の各々を横
切って実質的に均等に分割される。従って、この様な構
成とすることにより、トランジスタ７１゜７２．７３，
７４，７５．７６がブレークダウンすることを防止する
ことが可能となる。
本発明に基づいて構成された出力バッファの別の実施例
に関し第５図を参照して説明する。第５図の回路の出力
バッファ１００は第３図の出力バッファ１７１と同一で
ある。しかしながら、第５図の出力バッファ１００は電
圧レベル変換回路１０１によって駆動される。レベル変
換回路１０１はブシュプル出力段１００と同様な構成を
有するものであるが、レベル変換回路１０１のトランジ
スタは大電流を処理可能なものとする必要がなく従って
一層小型な構成とする事が可能であり、こ３１− のことは半導体基板表面上に於ける貴重な面積を節約す
ることを可能とし、且つ電力消費を減少する事に寄与す
る。更に、Ｐチャンネルトランジスタ１０２のゲートは
バイアス電圧Ｖｅへ接続されており、このバイアス電圧
は、Ｎチャンネルトランジスタ１０３のゲートへ印加さ
れるシングルエンド型制御電圧ＣＮが論理１である場合
にレベル変換回路１０１のトランジスタを介して流れる
電流を確立し、従ってレベル変換回路１０１のトランジ
スタを導通状態とさせる。シングルエンド型制御電圧Ｃ
Ｎは論理０か論理１かの状態を有し、一方ダプルエンド
型制御電圧ＯＮ及びＣＮはある与えられた時間に於いて
論理Ｏと論理１の状態か論理１と論理Ｏの状態を与える
ものである。
に関し第５図を参照して説明する。第５図の回路の出力
バッファ１００は第３図の出力バッファ１７１と同一で
ある。しかしながら、第５図の出力バッファ１００は電
圧レベル変換回路１０１によって駆動される。レベル変
換回路１０１はブシュプル出力段１００と同様な構成を
有するものであるが、レベル変換回路１０１のトランジ
スタは大電流を処理可能なものとする必要がなく従って
一層小型な構成とする事が可能であり、こ３１− のことは半導体基板表面上に於ける貴重な面積を節約す
ることを可能とし、且つ電力消費を減少する事に寄与す
る。更に、Ｐチャンネルトランジスタ１０２のゲートは
バイアス電圧Ｖｅへ接続されており、このバイアス電圧
は、Ｎチャンネルトランジスタ１０３のゲートへ印加さ
れるシングルエンド型制御電圧ＣＮが論理１である場合
にレベル変換回路１０１のトランジスタを介して流れる
電流を確立し、従ってレベル変換回路１０１のトランジ
スタを導通状態とさせる。シングルエンド型制御電圧Ｃ
Ｎは論理０か論理１かの状態を有し、一方ダプルエンド
型制御電圧ＯＮ及びＣＮはある与えられた時間に於いて
論理Ｏと論理１の状態か論理１と論理Ｏの状態を与える
ものである。
出力バッファ１００のＰチャンネルトランジスタ１０４
はレベル変換回路１０１の出力ノード１０６上で得られ
る信号によって駆動され、Ｎチャンネルトランジスタ１
０３はシングルエンド型制御電圧ＯＮによって制御され
る。従って、レベル変換回路１０１を使用する事によっ
て、高置圧出３２− 力回路１００はシングルエンド型制御信号ＣＮによって
ＣＭＯＳブシュプル出力バッフ１として駆動される。一
方、Ｐ型トランジスタ１０４のゲートをノード１０７又
は１０８の何れかによって駆動することも可能であるが
、この場合には、ノード１０６へ接続される場合と比較
して、制御信号ＣＮが論理Ｏである場合にトランシタ１
０４はノード１０７又は１０８から一層圧のゲート電圧
を受けることとなる。従って、トランジスタ１０４のゲ
ートがノード１０７又は１０８の何れかに接続される場
合には、トランジスタ１０４のゲートがノード１０６に
よって駆動される場合（即ち、ノード１０６が論理０で
あると言うことは接地に対応する）の構造と比較してト
ランジスタ１０４の制御ゲートが論理Ｏである場合（即
ち、トランジスタ１０２，１０２ａ 、１０２ｂがオフ
でトランジスタ１０３．１０３ａ 、１０３ｂがオンの
状態）に対応する一層圧の電圧状態に於いて一層大きな
電流を流すようにトランジスタ１０４を構成せねばなら
ない。しかしながら、トランジスタ１０４の制御ゲート
へ高電圧■が印加されると（即ち、トランジスタ１０３
．１０３ａ、１０３ｂがオフテトランジスタ１０２，１
０２ａ 、１０２ｂがオン）トランジスタ１０４はそれ
でも尚オフする。何故ならば、この様な状態に於いて、
ノード１０６．１０７．１０８は全て電圧Ｖであり、電
圧Ｖに接続されているトランジスタ１０４のソースはト
ランジスタ１０４のゲートよりも高い電位状態となるこ
とがないからである。
はレベル変換回路１０１の出力ノード１０６上で得られ
る信号によって駆動され、Ｎチャンネルトランジスタ１
０３はシングルエンド型制御電圧ＯＮによって制御され
る。従って、レベル変換回路１０１を使用する事によっ
て、高置圧出３２− 力回路１００はシングルエンド型制御信号ＣＮによって
ＣＭＯＳブシュプル出力バッフ１として駆動される。一
方、Ｐ型トランジスタ１０４のゲートをノード１０７又
は１０８の何れかによって駆動することも可能であるが
、この場合には、ノード１０６へ接続される場合と比較
して、制御信号ＣＮが論理Ｏである場合にトランシタ１
０４はノード１０７又は１０８から一層圧のゲート電圧
を受けることとなる。従って、トランジスタ１０４のゲ
ートがノード１０７又は１０８の何れかに接続される場
合には、トランジスタ１０４のゲートがノード１０６に
よって駆動される場合（即ち、ノード１０６が論理０で
あると言うことは接地に対応する）の構造と比較してト
ランジスタ１０４の制御ゲートが論理Ｏである場合（即
ち、トランジスタ１０２，１０２ａ 、１０２ｂがオフ
でトランジスタ１０３．１０３ａ 、１０３ｂがオンの
状態）に対応する一層圧の電圧状態に於いて一層大きな
電流を流すようにトランジスタ１０４を構成せねばなら
ない。しかしながら、トランジスタ１０４の制御ゲート
へ高電圧■が印加されると（即ち、トランジスタ１０３
．１０３ａ、１０３ｂがオフテトランジスタ１０２，１
０２ａ 、１０２ｂがオン）トランジスタ１０４はそれ
でも尚オフする。何故ならば、この様な状態に於いて、
ノード１０６．１０７．１０８は全て電圧Ｖであり、電
圧Ｖに接続されているトランジスタ１０４のソースはト
ランジスタ１０４のゲートよりも高い電位状態となるこ
とがないからである。
本発明に基づいて構成された高電圧ブシュプル出力バッ
ファの別の実施例を第６図に示しである。
ファの別の実施例を第６図に示しである。
第６図に示したシングルエンド型電圧変換回路１０１は
、第５図のシングルエンド型電圧変換回路１０１と同一
の動作を行なう。第６図に示した高電圧ブシュプル出力
段１０３のＮチャンネルトランジスタ１１０，１１１．
１１２は第５図の高電圧ブシュプル出力段１００のＮチ
ャンネルトランジスタ１１０，１１１．１１２と同様に
動作する。
、第５図のシングルエンド型電圧変換回路１０１と同一
の動作を行なう。第６図に示した高電圧ブシュプル出力
段１０３のＮチャンネルトランジスタ１１０，１１１．
１１２は第５図の高電圧ブシュプル出力段１００のＮチ
ャンネルトランジスタ１１０，１１１．１１２と同様に
動作する。
しかしながら、第６図の構成に於いては、電圧変換回路
１０１のノード１０６はＮＰＮトランジスタ１２０のベ
ースを駆動する。ＮＰＮＩ−ランジスタ１２０のエミッ
タから得られる出力信号は、そのエミッタが出力端子１
３０へ接続されているＮＰＮｔ−ランジスタ１２１のベ
ースを駆動する。従って、ＮＰＮトランジスタ１２０及
び１２１がオンされると、これらのトランジスタは、Ｎ
チャンネルトランジスタ１１０，１１１．１１２がオフ
した侭の状態に於いて、高電圧Ｖから出力端子１３０へ
電流を供給する。同様に、Ｎチャンネルトランジスタ１
１０，１１１．１１２がオンする場合には、ＮＰＮトラ
ンジスタ１２０．１２１がオフしており、これらのＮチ
ャンネルトランジスタ１１０．１１１．１１２は出力端
子１３０から接地へ電流をシンクさせる。トランジスタ
１２０及び１２１の夫々のベース及びエミッタ間には抵
抗１２２及び１２３が夫々接続されており、ベースがフ
ローティング状態とされる場合（即ち、トランジスタ１
０３がオフされる場合）に発生する可能性のあるＮＰＮ
トランジスタのエミッタとコレクタとの間の電流パンチ
スルーを防止する機能を３５− 有している。重要な事であるが、ＮＰＮトランジスタ１
２０及び１２１は、ＣＭＯＳデバイスを製造するプロセ
スに於いて容易に構成することが可能であり、従って本
発明のこの実施例を実施する上で何等付加的な工程を必
要とすることがない。
１０１のノード１０６はＮＰＮトランジスタ１２０のベ
ースを駆動する。ＮＰＮＩ−ランジスタ１２０のエミッ
タから得られる出力信号は、そのエミッタが出力端子１
３０へ接続されているＮＰＮｔ−ランジスタ１２１のベ
ースを駆動する。従って、ＮＰＮトランジスタ１２０及
び１２１がオンされると、これらのトランジスタは、Ｎ
チャンネルトランジスタ１１０，１１１．１１２がオフ
した侭の状態に於いて、高電圧Ｖから出力端子１３０へ
電流を供給する。同様に、Ｎチャンネルトランジスタ１
１０，１１１．１１２がオンする場合には、ＮＰＮトラ
ンジスタ１２０．１２１がオフしており、これらのＮチ
ャンネルトランジスタ１１０．１１１．１１２は出力端
子１３０から接地へ電流をシンクさせる。トランジスタ
１２０及び１２１の夫々のベース及びエミッタ間には抵
抗１２２及び１２３が夫々接続されており、ベースがフ
ローティング状態とされる場合（即ち、トランジスタ１
０３がオフされる場合）に発生する可能性のあるＮＰＮ
トランジスタのエミッタとコレクタとの間の電流パンチ
スルーを防止する機能を３５− 有している。重要な事であるが、ＮＰＮトランジスタ１
２０及び１２１は、ＣＭＯＳデバイスを製造するプロセ
スに於いて容易に構成することが可能であり、従って本
発明のこの実施例を実施する上で何等付加的な工程を必
要とすることがない。
更に、本発明に基づいて構成される集積回路装置は極め
て高い動作電圧（典型的には、６０ボルト以上）で動作
する事が必要とされるので、相互配線を形成する場合に
それが２個の隣接する拡散領域上のフィールド酸化膜上
に形成されて相互配線が寄生電界効果トランジスタのゲ
ートとして機能することがないように配慮しこの様な寄
生トランジスタが形成されない事を確保することが重要
である。本発明の別の特徴によれば、同一の導電型を有
する隣接する拡散領域の間に配設して反対導電型を有す
るガードリングが設けられているのでこの様な寄生トラ
ンジスタが形成されることを排除しており、従って本発
明に於いてはこの様なガードリングを設けることによっ
て同一の導電型を有する拡散領域間に於いて電荷キャリ
アが導通３６− されるという状態を排除する事を可能としている。
て高い動作電圧（典型的には、６０ボルト以上）で動作
する事が必要とされるので、相互配線を形成する場合に
それが２個の隣接する拡散領域上のフィールド酸化膜上
に形成されて相互配線が寄生電界効果トランジスタのゲ
ートとして機能することがないように配慮しこの様な寄
生トランジスタが形成されない事を確保することが重要
である。本発明の別の特徴によれば、同一の導電型を有
する隣接する拡散領域の間に配設して反対導電型を有す
るガードリングが設けられているのでこの様な寄生トラ
ンジスタが形成されることを排除しており、従って本発
明に於いてはこの様なガードリングを設けることによっ
て同一の導電型を有する拡散領域間に於いて電荷キャリ
アが導通３６− されるという状態を排除する事を可能としている。
本発明の更に別の特徴によれば、ＭＯＳトランジスタの
パンチスルー効果（即ち、トランジスタがオフ状態とさ
れた場合にトランジスタのソース領域とドレイン領域と
の間に電荷キャリアが導通される効果）が発生すること
の無いような構成とされている。このことは、例えば、
ソース領域とドレイン領域との間にパンチスルーが発生
する事のないような充分な長さのチャンネルを使用する
事によって達成する事が可能である。
パンチスルー効果（即ち、トランジスタがオフ状態とさ
れた場合にトランジスタのソース領域とドレイン領域と
の間に電荷キャリアが導通される効果）が発生すること
の無いような構成とされている。このことは、例えば、
ソース領域とドレイン領域との間にパンチスルーが発生
する事のないような充分な長さのチャンネルを使用する
事によって達成する事が可能である。
以上、本発明の具体的構成について詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることは勿論である。
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることは勿論である。
第１ａ図は従来のＰチャンネルＭＯ８ｔ−ランジスタを
示した断面図、第１ｂ図はオープンドレイン型出力バッ
ファ形態で使用したＰチャンネルＭＯＳトランジスタを
示した概略図、第２ａ図は従来の出力ブシュプルバッフ
ァの概略図、第２ｂ図は第２ａ図のＣＭＯ８ｌｉ造を示
した断面図、第３図は本発明の１実施例に基づいて構成
された高電圧ＣＭＯＳブシュプル出力バッファを示した
概略図、第４図は第３図に示した回路中に使用した高電
圧Ｐチャンネルトランジスタの断面図、第５図は本発明
に基づいて構成されたシングルエンド型ＭＯ８電圧変換
回路によって駆動される高電圧ＣＭＯＳブシュプル出力
バッファを示した概略図、第６図は本発明に基づいて構
成されたシングルエンド型ＣＭＯ８ｉＮ圧変換回路によ
って駆動されるＭＯＳ・バイポーラ結合型高置圧出り回
路を示した概略図である。 （符号の説明） ７１、７２．７３： Ｐチャンネルトランジスタ７４
、７５．７６： Ｎチャンネルトランジスタ７７：
出力端子 ８０： 正電圧端子 ７０１： Ｎ型基板 ７０２： Ｐ−ウェル ７０３： Ｐ＋ドレイン領域 ７０４： Ｐ＋ソース領域 ７０５： ゲート酸化膜 ７０６： 制御ゲート 特許出願人 アメリカン マイクロシステムズ。 インコーホレイテッド ３９− Ｓ −４〇−
示した断面図、第１ｂ図はオープンドレイン型出力バッ
ファ形態で使用したＰチャンネルＭＯＳトランジスタを
示した概略図、第２ａ図は従来の出力ブシュプルバッフ
ァの概略図、第２ｂ図は第２ａ図のＣＭＯ８ｌｉ造を示
した断面図、第３図は本発明の１実施例に基づいて構成
された高電圧ＣＭＯＳブシュプル出力バッファを示した
概略図、第４図は第３図に示した回路中に使用した高電
圧Ｐチャンネルトランジスタの断面図、第５図は本発明
に基づいて構成されたシングルエンド型ＭＯ８電圧変換
回路によって駆動される高電圧ＣＭＯＳブシュプル出力
バッファを示した概略図、第６図は本発明に基づいて構
成されたシングルエンド型ＣＭＯ８ｉＮ圧変換回路によ
って駆動されるＭＯＳ・バイポーラ結合型高置圧出り回
路を示した概略図である。 （符号の説明） ７１、７２．７３： Ｐチャンネルトランジスタ７４
、７５．７６： Ｎチャンネルトランジスタ７７：
出力端子 ８０： 正電圧端子 ７０１： Ｎ型基板 ７０２： Ｐ−ウェル ７０３： Ｐ＋ドレイン領域 ７０４： Ｐ＋ソース領域 ７０５： ゲート酸化膜 ７０６： 制御ゲート 特許出願人 アメリカン マイクロシステムズ。 インコーホレイテッド ３９− Ｓ −４〇−
Claims (1)
- 【特許請求の範囲】 １、入力ノードと出力ノードとを具備したＣＭＯＳブシ
ュプル出力バッファに於いて、前記出力バッファがｊ複
数個（ｊは２以上の整数）のＰチャンネルＭＯＳトラン
ジスタを有しており、前記ｊ複数個のＰチャンネルＭＯ
８トランジスタの各々は制御ゲートを有しており、１番
目のＰチャンネルＭＯＳトランジスタのソースは正電圧
Ｖの電圧源へ接続されており、１番目（ｉは１乃至ｊ−
１の範囲の整数）のＰチャンネルＭＯＳトランジスタの
ドレインはｉ＋１番目のＰチャンネルＭＯＳトランジス
タのソースへ接続されており、且つ１番目のＰチャンネ
ルＭＯＳトランジスタのドレインは前記出力ノードへ接
続されており、又前記出力バッファはに複数個（ｋは２
以上の整数）のＮチャンネルＭＯＳトランジスタを有し
ており、前記ｋｌ数個のＮチャンネルＭＯＳトランジス
タの各々は制御ゲートとソースとドレインとを有してお
り、１番目のＮチャンネルＭＯＳトランジスタのソース
は基準電位へ接続されており、１番目（１は１乃至にの
範囲の整数）のＮチャンネルＭＯＳトランジスタは１千
１番目のＮチャンネルトランジスタのソースへ接続され
ており、且つ前記に番目のＮチャンネルＭＯＳトランジ
スタのドレインは前記出力ノードへ接続されており、前
記ＮチャンネルＭＯＳトランジスタのｊ−１個のトラン
ジスタのゲートと前記ＰチャンネルＭＯＳトランジスタ
のに一１個のトランジスタのゲートヘー組の電圧を印加
させて前記ＮチャンネルＭＯＳトランジスタがオフされ
る場合に夫々のトランジスタに於いてブレークダウン電
圧を超えた電圧が発生することを防止し且つ残りのＮチ
ャンネルＭＯＳトランジスタ及びＰチャンネルＭＯ８ｌ
−ランジスタが制御信号を受取って前記出力バッフ７の
状態を制御することを特徴とする出力バッファ。 ２、上記第１項に於いて、前記出力バッファが第１状態
を有しており、その第１状態に於いては前記Ｎチャンネ
ルＭＯＳトランジスタの各々がオフで前記Ｐチャンネル
ＭＯＳトランジスタの各々がオンであって前記電圧源の
正電圧が前記出力ノードへ印加され、且つ前記出力バッ
ファは第２状態を有しており、その第２状態に於いて前
記ＮチャンネルＭＯＳトランジスタの各々がオンであり
且つ前記ＰチャンネルＭＯ８トランジスタの各々がオフ
であって前記出力ノードが前記基準電位へ接続されるこ
とを特徴とする出力バッファ。 ３、上記第２項に於いて、前記第１状態にある場合に、
前記１番目のＰチャンネルＭＯＳトランジスタがそのゲ
ート上に前記１番目のＰチャンネルＭＯＳトランジスタ
をオンさせるのに充分な第１制紳電圧を受取り且つ前記
１番目のＮチャンネルＭＯＳトランジスタがそのゲート
上に於いて前記１番目のＮチャンネルトランジスタをオ
フさせるのに充分な第２制御電圧を受取り、一方前記第
２状態に於いては、前記１′番目のＰチャンネルＭＯＳ
トランジスタがそのゲート上に於いて前記１番目のＰチ
ャンネルＭＯＳトランジスタをオフさせるのに充分な第
３制御電圧を受取り且つ前記１番目のＮチャンネルＭＯ
Ｓトランジスタがそのゲート上に於いて前記１番目のＮ
チャンネルＭＯＳトランジスタをオンさせるのに充分な
第４制御電圧を受取ることを特徴とする出力バッフ？。 ４、上記第１項に於いて、前記出力バッファが第１状態
を有しており、その第１状態に於いて前記Ｎチャンネル
ＭＯＳトランジスタの各々がオフされると共に前記Ｐチ
ャンネルトランジスタの各々がオンされて前記電圧源の
正電圧が前記出力ノードへ印加され、且つ前記出力バッ
ファが第２状態を有しており、その第２状態に於いて前
記ＮチャンネルＭＯＳトランジスタの各々がオンされる
と共に前記ＰチャンネルＭＯＳトランジスタの各々がオ
フされて前記出力ノードが前記基準電位へ接続されるこ
とを特徴とする出力バッファ。 ５、上記第２項に於いて、前記１番目のＰチャンネルＭ
ＯＳトランジスタはそのゲート上に於いて前記１番目の
ＰチャンネルＭＯＳトランジスタをオンさせるのに充分
なバイアス電圧を受取り３− 前記第１状態にある場合に前記１番目のＮチャンネルＭ
ＯＳトランジスタはそのゲート上に於いて前記１番目の
ＮチャンネルＭＯＳトランジスタをオフさせるのに充分
な第２制御電圧を受取り、前記第２状態にある場合に前
記１番目のＮチャンネルＭＯＳトランジスタはそのゲー
ト上に於いて前記１番目のＮチャンネルＭＯＳトランジ
スタをオフさせるのに充分な第４制肺電圧を受取ること
を特徴とする出力バッファ。 ６、上記第３項又は第５項に於いて、ｎ番目（ｎは２乃
至にの範囲の整数）のＮチャンネルＭＯＳトランジスタ
のゲートへ実質的に（Ｖ（ｎ−１）、／ｋ）ど等しい値
の電圧を印加し、一方１番目（ｌは２乃至ｊの範囲の整
数）のＰチャンネルＭＯＳトランジスタのゲートへ実質
的に（Ｖ （ｍ−１））ｊと等しい値の電圧を印加させ
ることを特徴とする出力バッファ。 ７、上記第６項に於いて、前記各ＰチャンネルＭＯＳト
ランジスタのＮ型バルクシリコンが前記正電圧へ接続さ
れていることを特徴とする出力４− バッファ。 ８、上記第６項に於いて、前記各ＮチャンネルＭＯＳト
ランジスタのＰ型バルクシリコンがそのソースへ接続さ
れていることを特徴とする出力バッファ。 ９、上記第６項に於いて、前記各ＰチャンネルＭＯＳト
ランジスタのＮ型バルクシリコンがそのソースへ接続さ
れていることを特徴とする出力バッファ。 １０、上記第６項に於いて、前記Ｐチャンネルトランジ
スタの少くとも１個のトランジスタがＮ−型バルクシリ
コンの領域と、Ｐ＋型ソース領域と、Ｐ＋型ドレイン領
域と、前記Ｐ＋型ドレイン領域を取巻くＰ−型領域とを
有することを特徴とする出力バッファ。 １１、上記第６項に於いて、前記Ｐチャンネルトランジ
スタの少くとも１個のトランジスタが、Ｎ−型バルクシ
リコンの領域と、Ｐ＋型ソース領域と、Ｐ＋型ドレイン
領域と、前記Ｐ＋型ソース領域を取巻くＰ−型領域とを
有することを特徴とする出力バッファ。 １２．上記第６項に於いて、前記Ｎチャンネルトランジ
スタの少くとも１個のトランジスタが、Ｐ−型バルクシ
リコンの領域と、Ｎ十型ソース領域と、Ｎ十型トレイン
領域と、前記Ｎ生型ドレイン領域を取巻くＮ−型領域と
を有することを特徴とする出力バッファ。 １３、上記第６項に於いて、前記Ｎチャンネルトランジ
スタの少くとも１個のトランジスタが、Ｐ−型バルクシ
リコンの領域と、Ｎ十型ソース領域と、Ｎ生型ドレイン
領域と、前記Ｎ十型ソース領域を取巻くＮ−型領域とを
有することを特徴とする出力バッファ。 １４、入力ノードと出力ノードとを具備したブシュプル
出力バッファに於いて、前記出カバソファがｊ複数個（
Ｊは２以上の整数）のバイポーラＮＰＮトランジスタを
有しており、前記ｊ複数個のバイポーラＮＰＮトランジ
支夕の各々がベースを有しており、前記バイポーラＮＰ
Ｎトランジスタの各々のコレクタは正電圧Ｖの電圧源へ
接続されており、１番目（１は１乃至ｊ−１の範囲の整
数）のバイポーラＮＰＮトランジスタのエミッタは１＋
１番目のバイポーラＮＰＮｔ−ランジスタのベースへ接
続されており、且つ１番目のバイポーラＮＰＮトランジ
スタのエミッタは前記出力ノードへ接続されており、又
前記出力バッファはに複数個（ｋは２以上の整数）のＮ
チャンネルＭＯＳトランジスタを有しており、前記Ｎチ
ャンネルＭＯＳトランジスタの各々は制御ゲートとソー
スとドレインとを有しており、１番目のＮチャンネルＭ
ＯＳトランジスタのソースは基準電位へ接続されており
、１番目（１は１乃至にの範囲の整数）のＮチャンネル
ＭＯＳトランジスタのドレインは１千１番目のＮチャン
ネルＭＯＳトランジスタのソースへ接続されており、且
つ前記に番目のＮチャンネルＭＯＳトランジスタのドレ
インは前記出力ノードへ接続されており、前記各Ｎチャ
ンネルＭＯ８ｔ−ランジスタがオフされる場合にその上
にブレークダウン電圧を超える電圧が発生することを防
止する為に前記ＮチャンネルＭＯＳトラレジ７− スタのｊ−１個のトランジスタのゲートへ一組の電圧が
印加され残りのＮチャンネルＭＯＳトランジスタと前記
１番目のバイポーラＮＰＮトランジスタは夫々のゲート
及びベース上に制御信号を受取って前記出力バッファの
状態を制御することを特徴とする出力バッファ。 １５、上記第１４項に於いて、前記出力バッフ７は第１
状態を有しており、その第１状態に於いて前記Ｎチャン
ネルＭＯ８）−ランジスタの各々がオフであると共に前
記バイポーラＮＰＮｔ−ランジスタの各々がオンであっ
て前記電圧源の正電圧が前記出力ノードへ印加され、一
方前記出力バッファは第２状態を有しており、その第２
状態に於いて前記ＮチャンネルＭＯＳトランジスタの各
々がオンであると共に前記バイポーラＮＰＮトランジス
タの各々がオフであって前記出力ノードが前記基準電位
へ接続されることを特徴とする出力バッファ。 １６、上記第１５項に於いて、前記第１状態にある場合
に、前記１番目のバイポーラＮＰＮトラ８− ンジスタがそのベース上に於いて前記１番目のバイポー
ラＮＰＮトランジスタをオンさせるのに充分な第１制御
電圧を受取り且つ前記１番目のＮチャンネルＭＯＳトラ
ンジスタがそのゲート上に於いて前記１番目のＮチャン
ネルＭＯＳトランジスタをオフするのに充分な第２制御
電圧を受取り、一方前記第２状態にある場合には、前記
１番目のバイポーラＮＰＮトランジスタがそのベース上
に前記１番目のバイポーラＮＰＮトランジスタをオフす
るのに充分な第３制御電圧を受取ると共に前記１番目の
ＮチャンネルＭＯＳトランジスタがそのゲート上に於い
て前記１番目のＮチャンネルＭＯＳトランジスタをオン
させるのに充分な第４制御電圧を受取ることを特徴とす
る出力バッフ７゜１７、上記第１６項に於いて、ｎ番目
（ｎは２乃至にの範囲の整数）のＮチャンネルＭＯＳト
ランジスタのゲートへ実質的に（Ｖ（ｎ−１））／にと
等しい値の電圧が印加されることを特徴とする出力バッ
ファ。 １８、上記第１７項に於いて、前記出力バッフアが更に
ｊ複数個の抵抗を有しており、前記Ｊ複数個の抵抗の各
々が前記ｊ複数個のバイポーラＮＰＮトランジスタの関
連した１個のトランジスタのベースとエミッタとの間に
接続されていることを特徴とする出力バッファ。 １９、上記第１４項に於いて、前記各ＮチャンネルＭＯ
ＳトランジスタのＰ型バルクシリコンがそのソースへ接
続されていることを特徴とする出力バッファ。 ２０、上記第１７項に於いて、前記ＮチャンネルＭＯＳ
トランジスタの少くとも１個のトランジスタが、Ｐ−型
バルクシリコンの領域と、Ｎ生型ソース領域と、Ｎ＋型
型トレイ領領域、前記Ｎ十型ドレイン領域を取巻くＮ−
型領域とを有することを特徴とする出力バッファ。 ２１、上記第１７項に於いて、前記ＮチャンネルＭＯＳ
トランジスタの少くとも１個のトランジスタが、Ｐ−型
バルクシリコンの領域と、Ｎ生型ソース領域と、Ｎ十型
ドレイン領域と、前記Ｎ生型ソース領域を取巻くＮ−型
領域とを有することを特徴とする出力バッフ７゜
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/376,903 US4490629A (en) | 1982-05-10 | 1982-05-10 | High voltage circuits in low voltage CMOS process |
| US376903 | 1982-05-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58202563A true JPS58202563A (ja) | 1983-11-25 |
| JPH0697684B2 JPH0697684B2 (ja) | 1994-11-30 |
Family
ID=23486974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58078381A Expired - Lifetime JPH0697684B2 (ja) | 1982-05-10 | 1983-05-06 | プッシュプル出力バッファ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4490629A (ja) |
| EP (1) | EP0094143B1 (ja) |
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