JPH0846144A - 集積回路チップ - Google Patents
集積回路チップInfo
- Publication number
- JPH0846144A JPH0846144A JP7113816A JP11381695A JPH0846144A JP H0846144 A JPH0846144 A JP H0846144A JP 7113816 A JP7113816 A JP 7113816A JP 11381695 A JP11381695 A JP 11381695A JP H0846144 A JPH0846144 A JP H0846144A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit chip
- channel transistor
- mos transistors
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Abstract
(57)【要約】
【目的】 集積回路チップの製造コストを低くし、この
集積回路チップ中の過電圧スイッチの性能も高める。 【構成】 直列に接続されているＭＯＳＦＥＴ２０、２
２、２４を含む過電圧スイッチが集積回路チップに形成
されており、他の部分から電気的に分離されている槽５
０、５２、５４中にＭＯＳＦＥＴ２０、２２、２４が配
置されている。このため、ＭＯＳＦＥＴ２０、２２、２
４が電圧源から分離されており、基板４０と電圧源との
間に補助のダイオード等を具備していなくても、ＭＯＳ
ＦＥＴ２０、２２、２４が過電圧状態の電圧源に付随し
て絶縁破壊されることはない。
集積回路チップ中の過電圧スイッチの性能も高める。 【構成】 直列に接続されているＭＯＳＦＥＴ２０、２
２、２４を含む過電圧スイッチが集積回路チップに形成
されており、他の部分から電気的に分離されている槽５
０、５２、５４中にＭＯＳＦＥＴ２０、２２、２４が配
置されている。このため、ＭＯＳＦＥＴ２０、２２、２
４が電圧源から分離されており、基板４０と電圧源との
間に補助のダイオード等を具備していなくても、ＭＯＳ
ＦＥＴ２０、２２、２４が過電圧状態の電圧源に付随し
て絶縁破壊されることはない。
Description
【０００１】
【産業上の利用分野】本発明は、いくつかの入力端子の
うちの何れか一つを単一の出力端子に接続するためにマ
ルチプレクサで使用されている様な半導体スイッチを有
する集積回路（ＩＣ）チップに関するものであり、特
に、所謂漏電保護装置付きの過電圧スイッチに関するも
のである。
うちの何れか一つを単一の出力端子に接続するためにマ
ルチプレクサで使用されている様な半導体スイッチを有
する集積回路（ＩＣ）チップに関するものであり、特
に、所謂漏電保護装置付きの過電圧スイッチに関するも
のである。
【０００２】
【従来の技術】漏電保護装置付きの過電圧スイッチが、
しばらくの間、商業的に供給されてきた。この様なスイ
ッチは、典型的には、スイッチの入力端子（時には出力
端子）に過度の電圧が印加された場合に自動的に開く様
に配置されており、これによって、そのスイッチが接続
されている装置に過電圧が到達してこの過電圧がその装
置に損傷を与えるのを防止している。
しばらくの間、商業的に供給されてきた。この様なスイ
ッチは、典型的には、スイッチの入力端子（時には出力
端子）に過度の電圧が印加された場合に自動的に開く様
に配置されており、これによって、そのスイッチが接続
されている装置に過電圧が到達してこの過電圧がその装
置に損傷を与えるのを防止している。
【０００３】一般に、この様なスイッチは、いくつかの
直列接続されたＭＯＳＦＥＴを含んでいる。例えば、こ
れらのＭＯＳＦＥＴは、１個のＮチャネルＭＯＳＦＥＴ
と、１個のＰチャネルＭＯＳＦＥＴと、もう１個のＮチ
ャネルＭＯＳＦＥＴとを、この順序で含んでいる。
直列接続されたＭＯＳＦＥＴを含んでいる。例えば、こ
れらのＭＯＳＦＥＴは、１個のＮチャネルＭＯＳＦＥＴ
と、１個のＰチャネルＭＯＳＦＥＴと、もう１個のＮチ
ャネルＭＯＳＦＥＴとを、この順序で含んでいる。
【０００４】
【発明が解決しようとする課題】これらの利用可能な先
行技術の装置は合理的に都合よく機能するが、これらに
はいくつかの不都合がある。そのうちの一つは、今まで
に使用されてきた回路では、一部の電圧源への逆電流に
よって引き起こされる様な問題を防止するために、ダイ
オードを含む補助素子及び追加のＭＯＳＦＥＴが必要で
あるということである。
行技術の装置は合理的に都合よく機能するが、これらに
はいくつかの不都合がある。そのうちの一つは、今まで
に使用されてきた回路では、一部の電圧源への逆電流に
よって引き起こされる様な問題を防止するために、ダイ
オードを含む補助素子及び追加のＭＯＳＦＥＴが必要で
あるということである。
【０００５】これらの補助素子は余分のダイ領域を必要
とするので、製造コストが増大する。また、これらの補
助素子は、ある点でスイッチの性能を低下させる。先行
技術にはこれらの不都合及び更に他の不都合が存在して
いるので、先行技術の設計に伴うこれらの問題を回避す
るかまたは最小にするために、改良されたスイッチの設
計を提供することが望まれていた。
とするので、製造コストが増大する。また、これらの補
助素子は、ある点でスイッチの性能を低下させる。先行
技術にはこれらの不都合及び更に他の不都合が存在して
いるので、先行技術の設計に伴うこれらの問題を回避す
るかまたは最小にするために、改良されたスイッチの設
計を提供することが望まれていた。
【０００６】
【課題を解決するための手段】本発明による集積回路チ
ップでは、直列に接続されている複数のＭＯＳＦＥＴを
含む過電圧スイッチが集積回路チップに形成されてお
り、各ＭＯＳＦＥＴは集積回路チップの他の総ての部分
から電気的に分離されていて各ＭＯＳＦＥＴに対応して
いる槽中に配置されている。
ップでは、直列に接続されている複数のＭＯＳＦＥＴを
含む過電圧スイッチが集積回路チップに形成されてお
り、各ＭＯＳＦＥＴは集積回路チップの他の総ての部分
から電気的に分離されていて各ＭＯＳＦＥＴに対応して
いる槽中に配置されている。
【０００７】
【作用】このため、複数のＭＯＳＦＥＴが互いに分離さ
れると共に、各々の槽が供給電圧とは無関係で各ＭＯＳ
ＦＥＴはチップの電圧源からも分離されている。従っ
て、基板と電圧源との間に補助のダイオードやそれに関
連するＭＯＳ回路を具備していなくても、過電圧スイッ
チ中のＭＯＳＦＥＴが過電圧状態の電圧源に付随して絶
縁破壊されることはない。
れると共に、各々の槽が供給電圧とは無関係で各ＭＯＳ
ＦＥＴはチップの電圧源からも分離されている。従っ
て、基板と電圧源との間に補助のダイオードやそれに関
連するＭＯＳ回路を具備していなくても、過電圧スイッ
チ中のＭＯＳＦＥＴが過電圧状態の電圧源に付随して絶
縁破壊されることはない。
【０００８】
【実施例】図４には、集積回路チップの一部を形成して
おり商業的に利用可能なタイプのマルチプレクサ１０が
ブロック図形式で示されている。この装置は８個の入力
端子Ｓ１−Ｓ８を含んでおり、入力端子Ｓ１−Ｓ８の各
々は対応するスイッチ１２Ａ−１２Ｈの一方の端子に接
続されている。スイッチ１２Ａ−１２Ｈの他方の端子
は、総て一緒に単一の出力端子Ｄに接続されている。
おり商業的に利用可能なタイプのマルチプレクサ１０が
ブロック図形式で示されている。この装置は８個の入力
端子Ｓ１−Ｓ８を含んでおり、入力端子Ｓ１−Ｓ８の各
々は対応するスイッチ１２Ａ−１２Ｈの一方の端子に接
続されている。スイッチ１２Ａ−１２Ｈの他方の端子
は、総て一緒に単一の出力端子Ｄに接続されている。
【０００９】スイッチ１２Ａ−１２Ｈは、チップ（図示
せず）内における一般的な論理回路によって、導通また
は非導通（つまり、閉じられるかまたは開かれるか）に
される。この論理回路は、ピンＡ０、Ａ１、Ａ２に印加
されるディジタルコード信号に応答する。イネーブル端
子ＥＮが設けられており、図示されていない端子を介し
て電圧源がチップに接続されている。ディジタルコード
信号で決められた通りに、一時には１個のスイッチしか
導通しない。
せず）内における一般的な論理回路によって、導通また
は非導通（つまり、閉じられるかまたは開かれるか）に
される。この論理回路は、ピンＡ０、Ａ１、Ａ２に印加
されるディジタルコード信号に応答する。イネーブル端
子ＥＮが設けられており、図示されていない端子を介し
て電圧源がチップに接続されている。ディジタルコード
信号で決められた通りに、一時には１個のスイッチしか
導通しない。
【００１０】図１は、スイッチ１２Ａ−１２Ｈのうちの
一つの簡略化された回路図である。このスイッチは、直
列接続された３個のＭＯＳＦＥＴ２０、２２、２４を含
んでいる。第１及び第３のＭＯＳＦＥＴはＮチャネルＭ
ＯＳＦＥＴ２０、２４であり、中央のＭＯＳＦＥＴはＰ
チャネルＭＯＳＦＥＴ２２である。スイッチの入力端子
Ｓは、第１のＮチャネルＭＯＳＦＥＴ２０のソース電極
に接続されている。
一つの簡略化された回路図である。このスイッチは、直
列接続された３個のＭＯＳＦＥＴ２０、２２、２４を含
んでいる。第１及び第３のＭＯＳＦＥＴはＮチャネルＭ
ＯＳＦＥＴ２０、２４であり、中央のＭＯＳＦＥＴはＰ
チャネルＭＯＳＦＥＴ２２である。スイッチの入力端子
Ｓは、第１のＮチャネルＭＯＳＦＥＴ２０のソース電極
に接続されている。
【００１１】ＮチャネルＭＯＳＦＥＴ２０のドレイン電
極は、このＮチャネルＭＯＳＦＥＴ２０のバックゲート
（つまり「バルク」）と、次のＰチャネルＭＯＳＦＥＴ
２２のソース電極とに接続されている。ＰチャネルＭＯ
ＳＦＥＴ２２のバックゲートは浮遊しており、このＰチ
ャネルＭＯＳＦＥＴ２２のドレイン電極は第３のＮチャ
ネルＭＯＳＦＥＴ２４のソース電極及びバックゲートに
接続されている。第３のＮチャネルＭＯＳＦＥＴ２４の
ドレイン電極が、今度はスイッチの出力端子Ｄに接続さ
れている。
極は、このＮチャネルＭＯＳＦＥＴ２０のバックゲート
（つまり「バルク」）と、次のＰチャネルＭＯＳＦＥＴ
２２のソース電極とに接続されている。ＰチャネルＭＯ
ＳＦＥＴ２２のバックゲートは浮遊しており、このＰチ
ャネルＭＯＳＦＥＴ２２のドレイン電極は第３のＮチャ
ネルＭＯＳＦＥＴ２４のソース電極及びバックゲートに
接続されている。第３のＮチャネルＭＯＳＦＥＴ２４の
ドレイン電極が、今度はスイッチの出力端子Ｄに接続さ
れている。
【００１２】ＮチャネルＭＯＳＦＥＴ２０、２４のゲー
ト電極３０、３４は、互いに接続されており且つ制御端
子Ｎに接続されている。ＰチャネルＭＯＳＦＥＴ２２の
ゲート電極３２は、第２の制御端子Ｐに接続されてい
る。制御端子Ｎ、Ｐへの制御信号は、印加されたディジ
タルコード信号に応答するチップ中の論理回路によって
決定される。従って、事実上、論理回路の信号が、マル
チプレクサ１０中のスイッチ１２Ａ−１２Ｈのうちで導
通させるべき一つを選択する。
ト電極３０、３４は、互いに接続されており且つ制御端
子Ｎに接続されている。ＰチャネルＭＯＳＦＥＴ２２の
ゲート電極３２は、第２の制御端子Ｐに接続されてい
る。制御端子Ｎ、Ｐへの制御信号は、印加されたディジ
タルコード信号に応答するチップ中の論理回路によって
決定される。従って、事実上、論理回路の信号が、マル
チプレクサ１０中のスイッチ１２Ａ−１２Ｈのうちで導
通させるべき一つを選択する。
【００１３】本実施例では、制御端子Ｎ、Ｐへの制御信
号は、チップの電圧源から得られる＋１５ボルトか−１
５ボルトかの何れかである。そして、これらの制御信号
は、一方が＋１５ボルトである場合は他方が−１５ボル
トであるという様に、相補的である。制御端子Ｎへの制
御信号が＋１５ボルトである場合に、ＮチャネルＭＯＳ
ＦＥＴ２０、２４が導通する。
号は、チップの電圧源から得られる＋１５ボルトか−１
５ボルトかの何れかである。そして、これらの制御信号
は、一方が＋１５ボルトである場合は他方が−１５ボル
トであるという様に、相補的である。制御端子Ｎへの制
御信号が＋１５ボルトである場合に、ＮチャネルＭＯＳ
ＦＥＴ２０、２４が導通する。
【００１４】その時、制御端子Ｐは−１５ボルトであ
り、ＰチャネルＭＯＳＦＥＴ２２のゲート電極３２にお
けるこの電圧がＰチャネルＭＯＳＦＥＴ２２を導通させ
る。この結果、３個のＭＯＳＦＥＴ２０、２２、２４の
総てが導通し、そのスイッチが「閉じられ」て、入力信
号が入力端子Ｓから出力端子Ｄへ伝達され得るというこ
とになる。
り、ＰチャネルＭＯＳＦＥＴ２２のゲート電極３２にお
けるこの電圧がＰチャネルＭＯＳＦＥＴ２２を導通させ
る。この結果、３個のＭＯＳＦＥＴ２０、２２、２４の
総てが導通し、そのスイッチが「閉じられ」て、入力信
号が入力端子Ｓから出力端子Ｄへ伝達され得るというこ
とになる。
【００１５】スイッチが「閉じられ」ると、そのスイッ
チの抵抗ＲONは、ゼロにはならないが、（例えば１００
オーム程度と）非常に低くなる。この結果、出力端子Ｄ
に接続されているＡ／Ｄコンバータの様な装置へそのス
イッチを介して非常に少ない損失で、信号が容易に伝達
され得る。
チの抵抗ＲONは、ゼロにはならないが、（例えば１００
オーム程度と）非常に低くなる。この結果、出力端子Ｄ
に接続されているＡ／Ｄコンバータの様な装置へそのス
イッチを介して非常に少ない損失で、信号が容易に伝達
され得る。
【００１６】制御端子Ｐが＋１５ボルトで制御端子Ｎが
−１５ボルトの場合は、３個のＭＯＳＦＥＴ２０、２
２、２４の総てが非導通になって、そのスイッチが開か
れる。その結果、スイッチの入力端子Ｓから出力端子Ｄ
までの抵抗が極端に高く（典型的にはメグオームに）な
り、そのスイッチを介して信号が伝達されるのを事実上
阻止する。
−１５ボルトの場合は、３個のＭＯＳＦＥＴ２０、２
２、２４の総てが非導通になって、そのスイッチが開か
れる。その結果、スイッチの入力端子Ｓから出力端子Ｄ
までの抵抗が極端に高く（典型的にはメグオームに）な
り、そのスイッチを介して信号が伝達されるのを事実上
阻止する。
【００１７】図２、３には、被覆層としての酸化物（二
酸化シリコン）４２を有しているシリコン基板４０を含
むチップが示されている。酸化物４２上には別のシリコ
ン層４４が形成されており、このシリコン層４４には酸
化物４２に達する垂直なトレンチ４６がエッチングによ
って設けられている。トレンチ４６は酸化物で埋められ
ており、これによって、各々にＭＯＳＦＥＴ２０、２
２、２４の夫々一つが形成されており電気的に分離され
ている槽５０、５２、５４が区切られている。
酸化シリコン）４２を有しているシリコン基板４０を含
むチップが示されている。酸化物４２上には別のシリコ
ン層４４が形成されており、このシリコン層４４には酸
化物４２に達する垂直なトレンチ４６がエッチングによ
って設けられている。トレンチ４６は酸化物で埋められ
ており、これによって、各々にＭＯＳＦＥＴ２０、２
２、２４の夫々一つが形成されており電気的に分離され
ている槽５０、５２、５４が区切られている。
【００１８】この様な分離用のトレンチ４６は、例え
ば、１９９４年２月４日にＫ．Ｙａｌｌｕｐ等によって
出願されて本願の譲受け人に譲渡された米国特許願第０
８／１９２，１６２号に記載されている様な工程によっ
て形成することができる。
ば、１９９４年２月４日にＫ．Ｙａｌｌｕｐ等によって
出願されて本願の譲受け人に譲渡された米国特許願第０
８／１９２，１６２号に記載されている様な工程によっ
て形成することができる。
【００１９】図２、３は、３個のＭＯＳＦＥＴ２０、２
２、２４のソース電極、ドレイン電極及びゲート電極を
示している。槽５０、５２、５４は、これらのＭＯＳＦ
ＥＴ２０、２２、２４のバックゲートとして作用する。
図２、３は、３個のＭＯＳＦＥＴ２０、２２、２４を直
列に接続している導電性の相互結線６０も示している。
また、相互結線６０は、ＭＯＳＦＥＴ２０のドレイン電
極をそのバックゲートに接続しており、ＭＯＳＦＥＴ２
４のソース電極をそのバックゲートに接続している。
２、２４のソース電極、ドレイン電極及びゲート電極を
示している。槽５０、５２、５４は、これらのＭＯＳＦ
ＥＴ２０、２２、２４のバックゲートとして作用する。
図２、３は、３個のＭＯＳＦＥＴ２０、２２、２４を直
列に接続している導電性の相互結線６０も示している。
また、相互結線６０は、ＭＯＳＦＥＴ２０のドレイン電
極をそのバックゲートに接続しており、ＭＯＳＦＥＴ２
４のソース電極をそのバックゲートに接続している。
【００２０】ＮチャネルＭＯＳＦＥＴ２０、２４のバッ
クゲートへの接続のために、外側の槽５０、５４にＰ+
拡散層が設けられている。中央のＰチャネルＭＯＳＦＥ
Ｔ２２のバックゲートは、回路の何れの部分にも未接続
のままであり、従って、浮遊している。
クゲートへの接続のために、外側の槽５０、５４にＰ+
拡散層が設けられている。中央のＰチャネルＭＯＳＦＥ
Ｔ２２のバックゲートは、回路の何れの部分にも未接続
のままであり、従って、浮遊している。
【００２１】動作中に、図１のスイッチが閉じられ且つ
ゲート電極３０の電圧（＋１５ボルト）に達する大きさ
の過電圧が入力端子Ｓに印加されると、最初のＭＯＳＦ
ＥＴ２０が非導通にされてこのＭＯＳＦＥＴ２０を介す
る導通を阻止する。つまり、スイッチが開き、それによ
って、出力端子Ｄやこの出力端子Ｄに接続されている何
れの装置にもその過電圧が到達するのを阻止する。
ゲート電極３０の電圧（＋１５ボルト）に達する大きさ
の過電圧が入力端子Ｓに印加されると、最初のＭＯＳＦ
ＥＴ２０が非導通にされてこのＭＯＳＦＥＴ２０を介す
る導通を阻止する。つまり、スイッチが開き、それによ
って、出力端子Ｄやこの出力端子Ｄに接続されている何
れの装置にもその過電圧が到達するのを阻止する。
【００２２】スイッチの構造が対称的であるので、＋１
５ボルトに達する過電圧が出力端子Ｄに印加されると、
この過電圧がもう一方のＮチャネルＭＯＳＦＥＴ２４を
非導通にし、これによって、スイッチを開いて、入力端
子Ｓに接続されている何れの装置にもその過電圧が到達
するの阻止することが分かる。
５ボルトに達する過電圧が出力端子Ｄに印加されると、
この過電圧がもう一方のＮチャネルＭＯＳＦＥＴ２４を
非導通にし、これによって、スイッチを開いて、入力端
子Ｓに接続されている何れの装置にもその過電圧が到達
するの阻止することが分かる。
【００２３】もし、スイッチが閉じられていて且つＰチ
ャネルＭＯＳＦＥＴ２２のゲート電極３２の電圧（−１
５ボルト）に達する大きさの負の過電圧が入力端子Ｓに
印加されると、ＰチャネルＭＯＳＦＥＴ２２が非導通に
されてこのスイッチを介する導通を阻止する。つまり、
このスイッチが開く。スイッチの出力端子Ｄに負の過電
圧が印加されても、同様の結果になる。ＰチャネルＭＯ
ＳＦＥＴ２２が能力を喪失すれば、スイッチも回路を開
く。
ャネルＭＯＳＦＥＴ２２のゲート電極３２の電圧（−１
５ボルト）に達する大きさの負の過電圧が入力端子Ｓに
印加されると、ＰチャネルＭＯＳＦＥＴ２２が非導通に
されてこのスイッチを介する導通を阻止する。つまり、
このスイッチが開く。スイッチの出力端子Ｄに負の過電
圧が印加されても、同様の結果になる。ＰチャネルＭＯ
ＳＦＥＴ２２が能力を喪失すれば、スイッチも回路を開
く。
【００２４】ＮチャネルＭＯＳＦＥＴ２０、２４のバッ
クゲートがＰチャネルＭＯＳＦＥＴ２２の夫々ソース電
極及びドレイン電極に接続されているので、Ｎチャネル
ＭＯＳＦＥＴ２０、２４のどちらかが「スナップバッ
ク」するのを阻止している。逆バイアス下でコレクタ／
ベース接合がなだれ降伏し、且つこのなだれ降伏の結果
としてＰ型バックゲートの抵抗を通って流れる電流がＮ
チャネルＭＯＳＦＥＴ２０、２４に内在している横方向
寄生ＮＰＮバイポーラトランジスタを導通させるのに十
分な電圧を発生させた場合に、上述のスナップバックが
生じる。
クゲートがＰチャネルＭＯＳＦＥＴ２２の夫々ソース電
極及びドレイン電極に接続されているので、Ｎチャネル
ＭＯＳＦＥＴ２０、２４のどちらかが「スナップバッ
ク」するのを阻止している。逆バイアス下でコレクタ／
ベース接合がなだれ降伏し、且つこのなだれ降伏の結果
としてＰ型バックゲートの抵抗を通って流れる電流がＮ
チャネルＭＯＳＦＥＴ２０、２４に内在している横方向
寄生ＮＰＮバイポーラトランジスタを導通させるのに十
分な電圧を発生させた場合に、上述のスナップバックが
生じる。
【００２５】既述の様に、ＰチャネルＭＯＳＦＥＴ２２
のバックゲートは浮遊のままである。ＭＯＳＦＥＴ２
０、２２、２４のこの様な配置によって、総てのバック
ゲートが電圧源から独立しており、ＭＯＳＦＥＴ２０、
２２、２４が過電圧状態の電圧源に付随して絶縁破壊さ
れることはない。この配置は、電圧源に対する分離用の
ダイオード及びＭＯＳＦＥＴを不要にし、そのために、
ダイ領域の省略を含む付随的な利点をも有している。
のバックゲートは浮遊のままである。ＭＯＳＦＥＴ２
０、２２、２４のこの様な配置によって、総てのバック
ゲートが電圧源から独立しており、ＭＯＳＦＥＴ２０、
２２、２４が過電圧状態の電圧源に付随して絶縁破壊さ
れることはない。この配置は、電圧源に対する分離用の
ダイオード及びＭＯＳＦＥＴを不要にし、そのために、
ダイ領域の省略を含む付随的な利点をも有している。
【００２６】直列に接続されているＭＯＳＦＥＴ２０、
２２、２４の数は、スイッチのソース−ドレイン間の絶
縁破壊を決定し、各ＭＯＳＦＥＴ２０、２２、２４の絶
縁破壊は、ウェハの製造工程及び装置の配置によって決
定される。
２２、２４の数は、スイッチのソース−ドレイン間の絶
縁破壊を決定し、各ＭＯＳＦＥＴ２０、２２、２４の絶
縁破壊は、ウェハの製造工程及び装置の配置によって決
定される。
【００２７】絶縁破壊の電圧レベルは、ソース−ドレイ
ン間の絶縁破壊（つまり、装置の数）か、または、製造
過程中に得られた酸化物の絶縁破壊電圧によって決定さ
れるソース−電圧源間の絶縁破壊かのどちらによって決
定される。従って、製造過程中に得られた酸化物の絶縁
破壊電圧に限界を有している直列の装置の数によって、
保護のレベルを設定することができる。
ン間の絶縁破壊（つまり、装置の数）か、または、製造
過程中に得られた酸化物の絶縁破壊電圧によって決定さ
れるソース−電圧源間の絶縁破壊かのどちらによって決
定される。従って、製造過程中に得られた酸化物の絶縁
破壊電圧に限界を有している直列の装置の数によって、
保護のレベルを設定することができる。
【００２８】ＮチャネルＭＯＳＦＥＴ２０、２４のバッ
クゲートは負の電圧源に結線されていないので、閾値電
圧についてのバックゲート効果が低減されており、その
結果、ＮチャネルＭＯＳＦＥＴ２０、２４の導通時の抵
抗が低減されて、スイッチの全体的な導通時の抵抗ＲON
を低くしている。
クゲートは負の電圧源に結線されていないので、閾値電
圧についてのバックゲート効果が低減されており、その
結果、ＮチャネルＭＯＳＦＥＴ２０、２４の導通時の抵
抗が低減されて、スイッチの全体的な導通時の抵抗ＲON
を低くしている。
【００２９】槽５０、５２、５４の電気的な分離は、ラ
ッチアップに対する耐性を与えると共に、非導通チャネ
ルを分離する（つまり、非選択スイッチを提供する）。
その結果、マルチプレクサ１０のスイッチ１２Ａ−１２
Ｈを互いに近接させて配置させることができ、ダイ領域
を顕著に削減することができる。
ッチアップに対する耐性を与えると共に、非導通チャネ
ルを分離する（つまり、非選択スイッチを提供する）。
その結果、マルチプレクサ１０のスイッチ１２Ａ−１２
Ｈを互いに近接させて配置させることができ、ダイ領域
を顕著に削減することができる。
【００３０】シリコン基板４０と電圧源との間における
ダイオードの様ないかなる装置も不要であるので、駆動
能力が高く、その部分が動作する速度を向上させてい
る。バックゲートの接続によるＮチャネルＭＯＳＦＥＴ
２０、２４の閾値電圧の低減と、シリコン基板４０と電
圧源との間におけるダイオードを不要にしたこととの組
み合わせによって、スイッチ１２Ａ−１２Ｈが動作する
信号の範囲が拡大している。
ダイオードの様ないかなる装置も不要であるので、駆動
能力が高く、その部分が動作する速度を向上させてい
る。バックゲートの接続によるＮチャネルＭＯＳＦＥＴ
２０、２４の閾値電圧の低減と、シリコン基板４０と電
圧源との間におけるダイオードを不要にしたこととの組
み合わせによって、スイッチ１２Ａ−１２Ｈが動作する
信号の範囲が拡大している。
【００３１】このスイッチは個々のスイッチとしてやマ
ルチプレクサ１０中における様に一群のスイッチ１２Ａ
−１２Ｈ中で使用することができ、ダイ領域を顕著に削
減することができる。
ルチプレクサ１０中における様に一群のスイッチ１２Ａ
−１２Ｈ中で使用することができ、ダイ領域を顕著に削
減することができる。
【００３２】以上、本発明の好ましい実施例を詳細に説
明してきたが、この実施例は本発明を説明するためのも
のであり、特許の付与を請求されている本発明を更に実
施するうちに当業者によって多くの変更が可能であるこ
とが明白であるので、この実施例が本発明の範囲を必然
的に限定していると解釈してはならない。
明してきたが、この実施例は本発明を説明するためのも
のであり、特許の付与を請求されている本発明を更に実
施するうちに当業者によって多くの変更が可能であるこ
とが明白であるので、この実施例が本発明の範囲を必然
的に限定していると解釈してはならない。
【００３３】
【発明の効果】本発明による集積回路チップでは、基板
と電圧源との間に補助のダイオードやそれに関連するＭ
ＯＳ回路を具備していなくても、過電圧スイッチ中のＭ
ＯＳＦＥＴが過電圧状態の電圧源に付随して絶縁破壊さ
れることはないので、製造コストが低く、過電圧スイッ
チの性能も高い。
と電圧源との間に補助のダイオードやそれに関連するＭ
ＯＳ回路を具備していなくても、過電圧スイッチ中のＭ
ＯＳＦＥＴが過電圧状態の電圧源に付随して絶縁破壊さ
れることはないので、製造コストが低く、過電圧スイッ
チの性能も高い。
【図１】本発明によるスイッチの回路図である。
【図２】本発明の特徴を示している集積回路チップセグ
メント（縮尺に一致していない）の断面図である。
メント（縮尺に一致していない）の断面図である。
【図３】図２に示されている集積回路チップセグメント
の平面図である。
の平面図である。
【図４】公知のマルチプレクサのブロック図である。
１２Ａ〜１２Ｈ スイッチ ２０、２２、２４ ＭＯＳＦＥＴ ４２ 酸化物 ４６ トレンチ ５０、５２、５４ 槽
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・キル アイルランド国リムリク・ラヒーン・イン ダストリアル・エステイト・アナログ・デ バイセズ・ビー・ヴィー気付
Claims (11)
- 【請求項１】 入力端子及び出力端子を有するスイッチ
が形成されており、このスイッチが接続される装置に過
電圧状態が損傷を与える可能性がある用途で使用される
集積回路チップにおいて、 前記入力端子と前記出力端子との間で直列に接続されて
いる複数のＭＯＳトランジスタが形成されている半導体
材料と、 少なくとも１個のＮチャネルトランジスタと少なくとも
１個のＰチャネルトランジスタとを含んでいる前記ＭＯ
Ｓトランジスタと、 制御端子手段と、 前記ＭＯＳトランジスタを非導通及び導通にしてこれら
のＭＯＳトランジスタを通る回路を開閉するために、前
記制御端子手段に印加される制御信号に応答する手段
と、 前記入力端子に印加された電圧が所定の過電圧レベルに
到達する時に前記ＭＯＳトランジスタの少なくとも一つ
を非導通にするために、前記ＭＯＳトランジスタが導通
状態であり且つ前記入力端子に過電圧が印加された時に
動作可能な手段と、 各々が前記ＭＯＳトランジスタの少なくとも対応する一
つのためのものである複数の分離槽を設定するために前
記集積回路チップの一部を形成している分離手段とを具
備する集積回路チップ。 - 【請求項２】 前記ＭＯＳトランジスタの少なくとも一
つを非導通にするために、前記出力端子に印加される所
定の過電圧に応答する手段を含んでいる請求項１記載の
集積回路チップ。 - 【請求項３】 前記集積回路チップに対する供給電圧に
対して予め固定された関係を前記所定の過電圧が有して
いる請求項１記載の集積回路チップ。 - 【請求項４】 前記入力端子から前記出力端子へ向かう
場合でも逆の場合でも前記ＭＯＳトランジスタの順序及
び配置が同じである様に、前記ＭＯＳトランジスタが対
称に配置されている請求項１記載の集積回路チップ。 - 【請求項５】 前記ＭＯＳトランジスタの総てに対して
分離槽が夫々形成されている請求項１記載の集積回路チ
ップ。 - 【請求項６】 前記集積回路チップが、基板と、酸化物
層と、前記酸化物層から離間している上面を有する半導
体材料層とがこの順序になっている多層構造であり、 前記上面から前記酸化物層に達するトレンチが前記半導
体材料層に形成されており、 前記トレンチが酸化物で埋められており且つ夫々の前記
ＭＯＳトランジスタの前記分離槽を形成するために機能
している請求項１記載の集積回路チップ。 - 【請求項７】 前記ＭＯＳトランジスタがソース電極、
ドレイン電極及びバックゲートを有しており、 前記ＭＯＳトランジスタの少なくともいくつかに、その
ＭＯＳトランジスタの前記バックゲートを前記ソース電
極または前記ドレイン電極に接続する手段が設けられて
いる請求項１記載の集積回路チップ。 - 【請求項８】 前記Ｎチャネルトランジスタの前記バッ
クゲートと、このＮチャネルトランジスタと直列になっ
ている隣接の前記Ｐチャネルトランジスタの前記ソース
電極及び前記ドレイン電極のうちの一方との間の結線
を、前記Ｎチャネルトランジスタが有している請求項７
記載の集積回路チップ。 - 【請求項９】 前記Ｎチャネルトランジスタと前記Ｐチ
ャネルトランジスタとが交互に配置されており、 ２個の前記Ｎチャネルトランジスタがそれらの間の前記
Ｐチャネルトランジスタの夫々前記ソース電極及び前記
ドレイン電極に接続されている請求項８記載の集積回路
チップ。 - 【請求項１０】 前記Ｎチャネルトランジスタの前記バ
ックゲートと前記Ｐチャネルトランジスタの夫々前記ソ
ース電極及び前記ドレイン電極との間の結線が前記Ｎチ
ャネルトランジスタの各々に設けられている請求項９記
載の集積回路チップ。 - 【請求項１１】 前記Ｐチャネルトランジスタがバック
ゲートを有しており、このバックゲートが浮遊している
請求項１記載の集積回路チップ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US227,727 | 1994-04-14 | ||
| US08/227,727 US5389811A (en) | 1994-04-14 | 1994-04-14 | Fault-protected overvoltage switch employing isolated transistor tubs |
| US08/301,256 US5446303A (en) | 1994-04-14 | 1994-09-06 | Fault-protected overvoltage switch with expanded signal range |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846144A true JPH0846144A (ja) | 1996-02-16 |
| JP2821667B2 JP2821667B2 (ja) | 1998-11-05 |
Family
ID=23162607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7113816A Expired - Lifetime JP2821667B2 (ja) | 1994-04-14 | 1995-04-14 | 集積回路チップ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5389811A (ja) |
| JP (1) | JP2821667B2 (ja) |
| WO (1) | WO1996008038A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578370A (en) * | 1990-02-02 | 1996-11-26 | Don & Low (Holdings) Limited | Molecularly interspersed thermoplastic composite mat |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2965840B2 (ja) * | 1993-12-02 | 1999-10-18 | 株式会社東芝 | トランジスタ回路 |
| US5389811A (en) * | 1994-04-14 | 1995-02-14 | Analog Devices, Incorporated | Fault-protected overvoltage switch employing isolated transistor tubs |
| JPH0837284A (ja) * | 1994-07-21 | 1996-02-06 | Nippondenso Co Ltd | 半導体集積回路装置 |
| US5635745A (en) * | 1994-09-08 | 1997-06-03 | National Semiconductor Corporation | Analog multiplexer cell for mixed digital and analog signal inputs |
| TW289153B (ja) * | 1994-09-26 | 1996-10-21 | Ibm | |
| US5856690A (en) * | 1994-10-07 | 1999-01-05 | Iowa State University Research Foundation | Dielectric for amorphous silicon transistors |
| JP3406949B2 (ja) * | 1995-01-31 | 2003-05-19 | キヤノン株式会社 | 半導体集積回路装置 |
| US5629544A (en) * | 1995-04-25 | 1997-05-13 | International Business Machines Corporation | Semiconductor diode with silicide films and trench isolation |
| JPH08316426A (ja) * | 1995-05-16 | 1996-11-29 | Nittetsu Semiconductor Kk | Ｍｏｓ型半導体装置およびその製造方法 |
| JP2751891B2 (ja) * | 1995-09-29 | 1998-05-18 | 日本電気株式会社 | 半導体集積回路 |
| JPH1074843A (ja) * | 1996-06-28 | 1998-03-17 | Toshiba Corp | 多電源集積回路および多電源集積回路システム |
| US5977600A (en) * | 1998-01-05 | 1999-11-02 | Advanced Micro Devices, Inc. | Formation of shortage protection region |
| US7384854B2 (en) | 2002-03-08 | 2008-06-10 | International Business Machines Corporation | Method of forming low capacitance ESD robust diodes |
| US7326994B2 (en) * | 2005-10-12 | 2008-02-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Logic compatible non-volatile memory cell |
| US7663916B2 (en) | 2007-04-16 | 2010-02-16 | Taiwan Semicondcutor Manufacturing Company, Ltd. | Logic compatible arrays and operations |
| US7968926B2 (en) | 2007-12-19 | 2011-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Logic non-volatile memory cell with improved data retention ability |
| CN102142412B (zh) * | 2010-02-02 | 2013-06-19 | 旺宏电子股份有限公司 | 一种包含环绕井的具有静电放电容忍的输入/输出垫电路 |
| FR2974959B1 (fr) * | 2011-05-03 | 2014-02-21 | Thales Sa | Dispositif d'interfacage a gain en tension et/ou impedance d'entree programmable comprenant un interrupteur analogique comportant des transistors a effet de champ de type n et p connectes en serie |
| US8766365B2 (en) * | 2012-02-21 | 2014-07-01 | Micron Technology, Inc. | Circuit-protection devices |
| JP5594546B2 (ja) | 2012-03-02 | 2014-09-24 | 横河電機株式会社 | 入力保護回路 |
| US10163893B1 (en) | 2017-08-28 | 2018-12-25 | Micron Technologies, Inc. | Apparatus containing circuit-protection devices |
| US10431577B2 (en) | 2017-12-29 | 2019-10-01 | Micron Technology, Inc. | Methods of forming circuit-protection devices |
| US10763846B1 (en) | 2019-08-23 | 2020-09-01 | Nxp Usa, Inc. | High voltage tolerant analog switch |
| US11855451B2 (en) | 2020-09-25 | 2023-12-26 | Analog Devices International Unlimited Company | Bootstrapped line-protector CMOS switch |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3947727A (en) * | 1974-12-10 | 1976-03-30 | Rca Corporation | Protection circuit for insulated-gate field-effect transistors |
| JPS57130468A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Insulating gate protecting semiconductor device |
| JPS6251260A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | 半導体装置 |
| JPH0715945B2 (ja) * | 1985-12-28 | 1995-02-22 | 株式会社東芝 | 半導体装置 |
| US4739437A (en) * | 1986-10-22 | 1988-04-19 | Siemens-Pacesetter, Inc. | Pacemaker output switch protection |
| US5162888A (en) * | 1989-05-12 | 1992-11-10 | Western Digital Corporation | High DC breakdown voltage field effect transistor and integrated circuit |
| JP2755686B2 (ja) * | 1989-05-29 | 1998-05-20 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の保護回路 |
| US5389811A (en) * | 1994-04-14 | 1995-02-14 | Analog Devices, Incorporated | Fault-protected overvoltage switch employing isolated transistor tubs |
-
1994
- 1994-04-14 US US08/227,727 patent/US5389811A/en not_active Expired - Lifetime
- 1994-09-06 US US08/301,256 patent/US5446303A/en not_active Expired - Lifetime
-
1995
- 1995-04-14 JP JP7113816A patent/JP2821667B2/ja not_active Expired - Lifetime
- 1995-08-14 WO PCT/US1995/010322 patent/WO1996008038A1/en active Application Filing
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578370A (en) * | 1990-02-02 | 1996-11-26 | Don & Low (Holdings) Limited | Molecularly interspersed thermoplastic composite mat |
Also Published As
| Publication number | Publication date |
|---|---|
| US5446303A (en) | 1995-08-29 |
| WO1996008038A1 (en) | 1996-03-14 |
| US5389811A (en) | 1995-02-14 |
| JP2821667B2 (ja) | 1998-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2821667B2 (ja) | 集積回路チップ | |
| US5767562A (en) | Dielectrically isolated power IC | |
| EP0280236B1 (en) | Method of manufacturing an insulated-gate semicustom integrated circuit | |
| US6521952B1 (en) | Method of forming a silicon controlled rectifier devices in SOI CMOS process for on-chip ESD protection | |
| US5173755A (en) | Capacitively induced electrostatic discharge protection circuit | |
| US5610426A (en) | Semiconductor integrated circuit device having excellent dual polarity overvoltage protection characteristics | |
| KR100202635B1 (ko) | 리서프 이디모스 트랜지스터와 이를 이용한 고전압 아날로그의 멀티플렉서회로 | |
| JP3069043B2 (ja) | パワートランジスタの駆動方法及び回路、並びに該回路を含む集積回路 | |
| KR101006827B1 (ko) | 저 전압 ｎｍｏｓ－기반 정전기 방전 클램프 | |
| US5376816A (en) | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors | |
| US6140682A (en) | Self protected stacked NMOS with non-silicided region to protect mixed-voltage I/O pad from ESD damage | |
| JPH09503109A (ja) | スイッチング可能なボディ領域−ソース間の接続機構を備えた電界効果トランジスタ | |
| US20010025963A1 (en) | Semiconductor device and the process of manufacturing the semiconductor device | |
| CA2125052C (en) | Integrated device having mos transistors which enable positive and negative voltages swings | |
| US5639680A (en) | Method of making analog multiplexer cell for mixed digital and analog signal inputs | |
| US6878996B2 (en) | MOS power transistor | |
| US5036215A (en) | Pass gate multiplexer receiver circuit | |
| US5128823A (en) | Power semiconductor apparatus | |
| JP2886495B2 (ja) | Ｍｏｓゲートドライバ回路 | |
| KR100325190B1 (ko) | 반도체집적회로 | |
| US5686754A (en) | Polysilicon field ring structure for power IC | |
| US5504361A (en) | Polarity-reversal protection for integrated electronic circuits in CMOS technology | |
| US5650745A (en) | MOSFET IC with on-chip protection against oxide damage caused by plasma-induced electrical charges | |
| US5083179A (en) | CMOS semiconductor integrated circuit device | |
| JPH1065018A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080904 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090904 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100904 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110904 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 15 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |