JP2886495B2 - Ｍｏｓゲートドライバ回路 - Google Patents
Ｍｏｓゲートドライバ回路Info
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- JP2886495B2 JP2886495B2 JP8039492A JP3949296A JP2886495B2 JP 2886495 B2 JP2886495 B2 JP 2886495B2 JP 8039492 A JP8039492 A JP 8039492A JP 3949296 A JP3949296 A JP 3949296A JP 2886495 B2 JP2886495 B2 JP 2886495B2
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- voltage side
- fault
- high voltage
- latch
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/18—Modifications for indicating state of switch
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳゲートド
ライバ回路に関し、より詳しくは過電流の検知、遮断及
び報知出力を有する高電圧（ハイ）側スイッチング回路
のための新規なＭＯＳゲートドライバ回路に関する。
ライバ回路に関し、より詳しくは過電流の検知、遮断及
び報知出力を有する高電圧（ハイ）側スイッチング回路
のための新規なＭＯＳゲートドライバ回路に関する。
【０００２】
【発明の背景】モノリシックチップに共に集積されるＭ
ＯＳゲートドライバ回路は高電圧側（ハイサイド）パワ
ーＭＯＳゲートデバイスのゲートをトリガすることがで
きる出力信号を与えるためのものであることが知られて
いる。典型的なＭＯＳゲートドライバは、本発明の譲受
人であるインターナショナル・レクチファイヤー・コー
ポレイションにより製造及び販売されているＩＲ２１１
０である。かかるデバイスはまた同時係属中の１９９５
年３月３日に出願された特願平７−０４４４３８号、及
び１９９５年７月１１日に出願された特願平７−１７４
７４４号に記載されている。
ＯＳゲートドライバ回路は高電圧側（ハイサイド）パワ
ーＭＯＳゲートデバイスのゲートをトリガすることがで
きる出力信号を与えるためのものであることが知られて
いる。典型的なＭＯＳゲートドライバは、本発明の譲受
人であるインターナショナル・レクチファイヤー・コー
ポレイションにより製造及び販売されているＩＲ２１１
０である。かかるデバイスはまた同時係属中の１９９５
年３月３日に出願された特願平７−０４４４３８号、及
び１９９５年７月１１日に出願された特願平７−１７４
７４４号に記載されている。
【０００３】かかるデバイスはまた、障害又は予め定め
られた過電流(以下、これらを時々障害状態もしくは障
害電流という。)が主パワーデバイスを流れると、高電
圧側デバイスをターンオフさせるとともに障害が存在す
ることを示す出力信号を出力する手段を有している。上
記主パワーデバイスを遮断するための遅延時間は、上記
ドライバの高電圧側及び低電圧側のラッチ回路に固有の
遅延時間を含んでいる。従って、モノリシックチップボ
ディに全ての低電圧側（アースに対して低い電圧）の回
路を有しており、チップ表面の浮遊ウエルに高電圧側の
回路を有している。かかる構成は同時係属中の特願平７
−０４４４３８号に開示されている。したがって、障害
もしくは過電流が発生すると、高電圧側の回路の検知信
号は回路の低電圧側のフィルタ及びラッチ回路のセット
及びリセットラッチへの入力をそれぞれ制御する２つの
ＰＭＯＳデバイスを通して下方へレベルシフトされる。
このラッチはそれから回路の低電圧側の制御ロジック回
路への障害入力を発生させるとともに、障害状態の報知
を行う。上記制御ロジックはそのとき、高電圧側へレベ
ルシフトされるとともにＭＯＳ制御パワーデバイスに対
して出力信号を除去する高電圧側フィルタ及びラッチへ
レベルシフトされるオフ信号を発生させる。
られた過電流(以下、これらを時々障害状態もしくは障
害電流という。)が主パワーデバイスを流れると、高電
圧側デバイスをターンオフさせるとともに障害が存在す
ることを示す出力信号を出力する手段を有している。上
記主パワーデバイスを遮断するための遅延時間は、上記
ドライバの高電圧側及び低電圧側のラッチ回路に固有の
遅延時間を含んでいる。従って、モノリシックチップボ
ディに全ての低電圧側（アースに対して低い電圧）の回
路を有しており、チップ表面の浮遊ウエルに高電圧側の
回路を有している。かかる構成は同時係属中の特願平７
−０４４４３８号に開示されている。したがって、障害
もしくは過電流が発生すると、高電圧側の回路の検知信
号は回路の低電圧側のフィルタ及びラッチ回路のセット
及びリセットラッチへの入力をそれぞれ制御する２つの
ＰＭＯＳデバイスを通して下方へレベルシフトされる。
このラッチはそれから回路の低電圧側の制御ロジック回
路への障害入力を発生させるとともに、障害状態の報知
を行う。上記制御ロジックはそのとき、高電圧側へレベ
ルシフトされるとともにＭＯＳ制御パワーデバイスに対
して出力信号を除去する高電圧側フィルタ及びラッチへ
レベルシフトされるオフ信号を発生させる。
【０００４】この回路は、高電圧側と低電圧側の両ラッ
チにおけるフィルタの遅延時間を上記パワーＭＯＳゲー
トデバイスをターンオフさせるのに必要な最小の時間に
導入する。
チにおけるフィルタの遅延時間を上記パワーＭＯＳゲー
トデバイスをターンオフさせるのに必要な最小の時間に
導入する。
【０００５】
【発明の概要】本発明によれば、従来技術の低電圧側障
害ラッチ回路が高電圧側に移動される。上記ラッチ出力
はそのとき単一のＰＭＯＳデバイスにより障害表示装置
に対して下方にレベルシフトされる。高電圧側パワーＭ
ＯＳデバイスへの出力端子を有するドライバに接続され
たもとの高電圧側ラッチと低電圧側に接続された障害ラ
ッチの両方は、上記回路への入力信号により障害発生の
後にリセットされる。従って、低電圧側にて、障害状態
が発生したことを表示する多数の下方へのＰＭＯＳレベ
ルシフトデバイスはもはや不要である。
害ラッチ回路が高電圧側に移動される。上記ラッチ出力
はそのとき単一のＰＭＯＳデバイスにより障害表示装置
に対して下方にレベルシフトされる。高電圧側パワーＭ
ＯＳデバイスへの出力端子を有するドライバに接続され
たもとの高電圧側ラッチと低電圧側に接続された障害ラ
ッチの両方は、上記回路への入力信号により障害発生の
後にリセットされる。従って、低電圧側にて、障害状態
が発生したことを表示する多数の下方へのＰＭＯＳレベ
ルシフトデバイスはもはや不要である。
【０００６】従って、本発明は従来技術に係るデバイス
に比較していくつかの固有の利点を有している。第１の
利点は、単一の下方へのＰＭＯＳレベルシフトデバイス
を必要とするだけであり、多数の下方へのレベルシフト
デバイスが使用されるときに必要とされる付加の支援回
路を省略できるので、回路が簡単化されることである。
いま一つの利点は、上記障害が作用しはじめるスピード
が削減されるということである。このことは、出力を上
記パワーＭＯＳデバイスと切断する以前の低電圧側フィ
ルタ及びラッチの動作を待つことがもはや不要であり、
その理由は以前のデバイスが高電圧側にあり、かつその
出力は高電圧側へ上方へレベルシフトされる通常の入力
信号をまた受信するゲートを通して出力ドライバへ出力
されるからである、という事実により促進される。
に比較していくつかの固有の利点を有している。第１の
利点は、単一の下方へのＰＭＯＳレベルシフトデバイス
を必要とするだけであり、多数の下方へのレベルシフト
デバイスが使用されるときに必要とされる付加の支援回
路を省略できるので、回路が簡単化されることである。
いま一つの利点は、上記障害が作用しはじめるスピード
が削減されるということである。このことは、出力を上
記パワーＭＯＳデバイスと切断する以前の低電圧側フィ
ルタ及びラッチの動作を待つことがもはや不要であり、
その理由は以前のデバイスが高電圧側にあり、かつその
出力は高電圧側へ上方へレベルシフトされる通常の入力
信号をまた受信するゲートを通して出力ドライバへ出力
されるからである、という事実により促進される。
【０００７】
【発明の実施の形態】本発明の他の特徴及び利点は、添
付の図面を参照して説明する以下の説明から明らかとな
ろう。図１には、従来技術のデバイスのブロック図が示
されており、特に、本発明の譲受人であるインターナシ
ョナル・レクチファイヤー・コーポレイションにより製
造及び販売されているＭＯＳゲートドライバＩＲ２１２
５に採用されているタイプのもののブロック図が示され
ており、該ドライバは上記した出願中の特願平７−０４
４４３８号に記載されており、その開示内容を本願の参
照文献として挙げる。
付の図面を参照して説明する以下の説明から明らかとな
ろう。図１には、従来技術のデバイスのブロック図が示
されており、特に、本発明の譲受人であるインターナシ
ョナル・レクチファイヤー・コーポレイションにより製
造及び販売されているＭＯＳゲートドライバＩＲ２１２
５に採用されているタイプのもののブロック図が示され
ており、該ドライバは上記した出願中の特願平７−０４
４４３８号に記載されており、その開示内容を本願の参
照文献として挙げる。
【０００８】図１の回路は端子もしくはピン出力端子を
有する単一のシリコンチップに集積されたモノリシック
回路として実施されており、入力信号ピン「ＩＮ」、エ
ラー信号ピン「ＥＲＲ」、電源供給端子ＶB、パワーＭＯ
ＳＦＥＴ、ＩＧＢＴもしくはＭＯＳゲートサイリスタの
ような高電圧側ＭＯＳゲート半導体デバイスのゲートに
接続される高電圧側出力端子「ＯＵＴ」、制御されてい
るＭＯＳゲートデバイスの電流に関連する信号を受信す
る電流検知入力「Ｃｓ」、及び「Ｖｓ」端子を有してい
る。また、図示されているデバイスのアースに接続され
るアースピンを備えている。
有する単一のシリコンチップに集積されたモノリシック
回路として実施されており、入力信号ピン「ＩＮ」、エ
ラー信号ピン「ＥＲＲ」、電源供給端子ＶB、パワーＭＯ
ＳＦＥＴ、ＩＧＢＴもしくはＭＯＳゲートサイリスタの
ような高電圧側ＭＯＳゲート半導体デバイスのゲートに
接続される高電圧側出力端子「ＯＵＴ」、制御されてい
るＭＯＳゲートデバイスの電流に関連する信号を受信す
る電流検知入力「Ｃｓ」、及び「Ｖｓ」端子を有してい
る。また、図示されているデバイスのアースに接続され
るアースピンを備えている。
【０００９】「ＥＲＲ」ピンの信号は所望の障害表示装置
もしくは障害応答装置に接続することができる。
もしくは障害応答装置に接続することができる。
【００１０】入力ピン「ＩＮ」は周知のロジック回路１０
に接続されており、該ロジック回路１０は定電圧ロジッ
ク入力を受信するとともにパルス発生器１２,フィルタ
及びラッチ回路１３への関連する出力を発生する。上記
パルス発生器１２はＮＭＯＳトランジスタＱ1及びＱ2に
接続されており、これらＮＭＯＳトランジスタＱ1及び
Ｑ2はそれぞれ抵抗１４及び１５に直列に接続されてお
り、制御ロジック回路１０及びパルス発生器１２からの
信号を上方へレベルシフトして上記高電圧ラッチ１６を
セットもしくはリセットさせ、ドライバ回路１７を介し
て端子「ＯＵＴ」にてＭＯＳゲートデバイスをオンもし
くはオフさせるように作用する。
に接続されており、該ロジック回路１０は定電圧ロジッ
ク入力を受信するとともにパルス発生器１２,フィルタ
及びラッチ回路１３への関連する出力を発生する。上記
パルス発生器１２はＮＭＯＳトランジスタＱ1及びＱ2に
接続されており、これらＮＭＯＳトランジスタＱ1及び
Ｑ2はそれぞれ抵抗１４及び１５に直列に接続されてお
り、制御ロジック回路１０及びパルス発生器１２からの
信号を上方へレベルシフトして上記高電圧ラッチ１６を
セットもしくはリセットさせ、ドライバ回路１７を介し
て端子「ＯＵＴ」にてＭＯＳゲートデバイスをオンもし
くはオフさせるように作用する。
【００１１】制御ロジック回路１０へ出力状態信号を供
給するための「報知」回路は、端子「Ｃｓ」における電
流検知信号を「Ｖｓ」の参照値と比較するコンパレータ
２０からなっている。「Ｃｓ」への電流検知入力が与え
られた値を越えると出力がコンパレータ２０から供給さ
れ、ブランキング遅延回路２１及びパルス発生器２２へ
信号を印加する。パルス発生器２２の出力はＰＭＯＳデ
バイスＱ3及びＱ4により下方にレベルシフトされ、これ
らＰＭＯＳデバイスＱ3及びＱ4はそれぞれ抵抗２３及び
２４と直列に接続され、フィルタ及びラッチ回路１３を
介して制御ロジック回路１０へ出力状態を報知する。
給するための「報知」回路は、端子「Ｃｓ」における電
流検知信号を「Ｖｓ」の参照値と比較するコンパレータ
２０からなっている。「Ｃｓ」への電流検知入力が与え
られた値を越えると出力がコンパレータ２０から供給さ
れ、ブランキング遅延回路２１及びパルス発生器２２へ
信号を印加する。パルス発生器２２の出力はＰＭＯＳデ
バイスＱ3及びＱ4により下方にレベルシフトされ、これ
らＰＭＯＳデバイスＱ3及びＱ4はそれぞれ抵抗２３及び
２４と直列に接続され、フィルタ及びラッチ回路１３を
介して制御ロジック回路１０へ出力状態を報知する。
【００１２】図１の回路は、過負荷や障害電流等によっ
て端子「ＯＵＴ」の出力により駆動される高電圧側スイ
ッチを流れる電流が与えられた値を越えると、セット信
号は低電圧側ラッチ１３に対し下方にレベルシフトされ
るように動作する。逆に、高電圧側スイッチの電流が予
め定められたレベルの下の点に戻ると、リセット信号は
上記下側ラッチ１３に対し下方にレベルシフトされる。
て端子「ＯＵＴ」の出力により駆動される高電圧側スイ
ッチを流れる電流が与えられた値を越えると、セット信
号は低電圧側ラッチ１３に対し下方にレベルシフトされ
るように動作する。逆に、高電圧側スイッチの電流が予
め定められたレベルの下の点に戻ると、リセット信号は
上記下側ラッチ１３に対し下方にレベルシフトされる。
【００１３】低電圧側ラッチ１３の出力は今度は制御ロ
ジック１０に入力する。制御ロジック回路１０はそれか
ら低電圧側ラッチ１３の出力とともに「ＩＮ」ピンに印
加される信号に応じて出力パワー回路の状態を決定す
る。上記出力を遮断する図１の回路に対して、過電流状
態が存在すると、パルス発生器２２の状態信号を下方に
レベルシフトすることが要求され、上記パルス発生器１
２は今度はラッチ１６へのリセット信号を上側へレベル
シフトさせて端子「ＯＵＴ」及び高電圧側のスイッチの
信号を遮断する。上記遮断の事実は「ＥＲＲ」ピンの表
示器等に報知される。
ジック１０に入力する。制御ロジック回路１０はそれか
ら低電圧側ラッチ１３の出力とともに「ＩＮ」ピンに印
加される信号に応じて出力パワー回路の状態を決定す
る。上記出力を遮断する図１の回路に対して、過電流状
態が存在すると、パルス発生器２２の状態信号を下方に
レベルシフトすることが要求され、上記パルス発生器１
２は今度はラッチ１６へのリセット信号を上側へレベル
シフトさせて端子「ＯＵＴ」及び高電圧側のスイッチの
信号を遮断する。上記遮断の事実は「ＥＲＲ」ピンの表
示器等に報知される。
【００１４】このように、上記出力を遮断すべきかすべ
きでないかまたいつ遮断するかを決定する回路１２及び
１３は、上記回路の低電圧側に含まれている。同時係属
中の特願平７−０４４４３８号からも分るように、低電
圧側のモノリシック回路はチップの非浮遊部分にあり、
高電圧側回路は上記メインチップの浮遊ウエル内に含ま
れている。
きでないかまたいつ遮断するかを決定する回路１２及び
１３は、上記回路の低電圧側に含まれている。同時係属
中の特願平７−０４４４３８号からも分るように、低電
圧側のモノリシック回路はチップの非浮遊部分にあり、
高電圧側回路は上記メインチップの浮遊ウエル内に含ま
れている。
【００１５】このことは制御の柔軟性を与えるが、それ
はまた最小遮断時間を、少なくとも回路１３のレベルシ
フト降下フィルタの遅延時間プラス回路１６のレベルシ
フト上昇フィルタの遅延時間に制限する。コンパレータ
２０による遅延と上記制御ロジックとラッチを通しての
伝搬による遅延がまた付加され、さらに最小遮断時間の
遅延時間を増加させる。
はまた最小遮断時間を、少なくとも回路１３のレベルシ
フト降下フィルタの遅延時間プラス回路１６のレベルシ
フト上昇フィルタの遅延時間に制限する。コンパレータ
２０による遅延と上記制御ロジックとラッチを通しての
伝搬による遅延がまた付加され、さらに最小遮断時間の
遅延時間を増加させる。
【００１６】本発明によれば、高電圧側出力を遮断する
かしないか及びいつ遮断するかを決定するために使用さ
れるロジックは高電圧側に伝送され、モノリシックチッ
プでは高電圧側浮遊ウエルに伝送される。これは、図１
の回路におけるように、下方とそれから逆に上方の両方
へレベルシフトされなければならない信号の遅延を回避
する。
かしないか及びいつ遮断するかを決定するために使用さ
れるロジックは高電圧側に伝送され、モノリシックチッ
プでは高電圧側浮遊ウエルに伝送される。これは、図１
の回路におけるように、下方とそれから逆に上方の両方
へレベルシフトされなければならない信号の遅延を回避
する。
【００１７】さらに、本発明の新規な回路により、たっ
た一つのＰＭＯＳレベルシフトトランジスタのみを必要
とするだけである。これはハイサイドのスイッチ状態が
回路の低電圧側に切り替えられる唯一のタイミングが過
電流もしくは障害状態があるときであるからである。し
たがって、唯一の信号が低電圧側にラッチをセットする
ために必要である。第２ＰＭＯＳデバイス、例えば図１
のＱ1は、「ＩＮ」ピンが交替する各タイミングにそれ
がリセットされるので、上記低電圧側ラッチ１３をリセ
ットするためには不要である。同様に、本発明に係る回
路の高電圧側の各ラッチは、「ＩＮ」ピンの交替によっ
てリセットされる。
た一つのＰＭＯＳレベルシフトトランジスタのみを必要
とするだけである。これはハイサイドのスイッチ状態が
回路の低電圧側に切り替えられる唯一のタイミングが過
電流もしくは障害状態があるときであるからである。し
たがって、唯一の信号が低電圧側にラッチをセットする
ために必要である。第２ＰＭＯＳデバイス、例えば図１
のＱ1は、「ＩＮ」ピンが交替する各タイミングにそれ
がリセットされるので、上記低電圧側ラッチ１３をリセ
ットするためには不要である。同様に、本発明に係る回
路の高電圧側の各ラッチは、「ＩＮ」ピンの交替によっ
てリセットされる。
【００１８】図２は本発明に係る回路のブロックダイヤ
グラムであり、全ての回路部分は図１に対応する部分に
は同じ符号もしくは名称が付されている。
グラムであり、全ての回路部分は図１に対応する部分に
は同じ符号もしくは名称が付されている。
【００１９】図２において、制御ロジック回路３０(そ
れは、この場合、シュミットトリガ)は、フィルタ及び
ラッチ回路１６を介してレベルシフトされるとともに結
合される制御信号パルス発生器１２をさらに構成してい
る。しかしながら、回路１６は今度はドライバ１７に接
続されるゲート３１の一つの入力に接続されている。
れは、この場合、シュミットトリガ)は、フィルタ及び
ラッチ回路１６を介してレベルシフトされるとともに結
合される制御信号パルス発生器１２をさらに構成してい
る。しかしながら、回路１６は今度はドライバ１７に接
続されるゲート３１の一つの入力に接続されている。
【００２０】本発明によれば、図１のフィルタ及びラッ
チ１３は回路の高電圧側に移され、ブランキング遅延回
路２１の出力に結合されたセット端子「Ｓ」を有すると
ともに、Ｒ−Ｓラッチ１６のＱピンに結合されたリセッ
ト端子「Ｒ」を有するＲ−Ｓラッチ３２として実施され
る。ゲート３１への他の入力はＲ−Ｓラッチ３２のＱピ
ンに接続されている。したがって、もし障害状態もしく
は過電流状態がラッチ３２をセットする出力回路に存在
すると、ドライバ１７はオフする。
チ１３は回路の高電圧側に移され、ブランキング遅延回
路２１の出力に結合されたセット端子「Ｓ」を有すると
ともに、Ｒ−Ｓラッチ１６のＱピンに結合されたリセッ
ト端子「Ｒ」を有するＲ−Ｓラッチ３２として実施され
る。ゲート３１への他の入力はＲ−Ｓラッチ３２のＱピ
ンに接続されている。したがって、もし障害状態もしく
は過電流状態がラッチ３２をセットする出力回路に存在
すると、ドライバ１７はオフする。
【００２１】ラッチ３２のＱピンがまたＰＭＯＳトラン
ジスタＱ3を下方にレベルシフトさせるためにパルス発
生器２２に接続される。この回路は過電流もしくは障害
状態に応答してＲ−Ｓラッチ３３のセットピン「Ｓ」を動
作させ、ラッチ３３の端子Ｑおよびフォールトピン「Ｆ
ＬＴ」に出力信号を生じる。
ジスタＱ3を下方にレベルシフトさせるためにパルス発
生器２２に接続される。この回路は過電流もしくは障害
状態に応答してＲ−Ｓラッチ３３のセットピン「Ｓ」を動
作させ、ラッチ３３の端子Ｑおよびフォールトピン「Ｆ
ＬＴ」に出力信号を生じる。
【００２２】ラッチ１６,３２及び３３は全て入力ピン
「ＩＮ」の交替により全てリセットされる。さらに、フ
ォールトラッチ３２は回路の高電圧側にあり、かつ、チ
ップの高電圧側の浮遊ウエル内にあり、それにより、上
記回路の低電圧側におけるラッチに以前必要とされたタ
ーンオフ遅延時間が削減される。ＰＭＯＳトランジスタ
Ｑ4の削減により回路はまた簡単化される。
「ＩＮ」の交替により全てリセットされる。さらに、フ
ォールトラッチ３２は回路の高電圧側にあり、かつ、チ
ップの高電圧側の浮遊ウエル内にあり、それにより、上
記回路の低電圧側におけるラッチに以前必要とされたタ
ーンオフ遅延時間が削減される。ＰＭＯＳトランジスタ
Ｑ4の削減により回路はまた簡単化される。
【００２３】図３はどのようにして図２の回路部分が集
積回路に集積することができるかを示している。同じチ
ップに図２の回路を集積すると、高電圧回路と低電圧回
路が互いに横方向にアイソレートされる。図３はかかる
チップの断面の一部、特に、図２の回路１１のＶBとＶs
との間に結合された回路を示している。図３において、
シリコンチップ１２０はその上に成長させたＮ（−）シ
リコンのエピタキシャル層１２２を有するＰ（−）基板
からなる。上記Ｎ（−）領域１２２はＰ＋シンカ１３
０,１３１及び１３２により高電圧及び低電圧領域に分
離される。従ってシンカ１３１及び１３２は、エピタキ
シャル層１２２内に、低電圧領域１４１から分離され
た、高電圧デバイス領域１４０を構成している。領域１
４０及び１４１は所望の幾何学的構成とすることができ
る。その上、所望のアイソレーション技術も領域１４０
と１４１との間で使用することができる。
積回路に集積することができるかを示している。同じチ
ップに図２の回路を集積すると、高電圧回路と低電圧回
路が互いに横方向にアイソレートされる。図３はかかる
チップの断面の一部、特に、図２の回路１１のＶBとＶs
との間に結合された回路を示している。図３において、
シリコンチップ１２０はその上に成長させたＮ（−）シ
リコンのエピタキシャル層１２２を有するＰ（−）基板
からなる。上記Ｎ（−）領域１２２はＰ＋シンカ１３
０,１３１及び１３２により高電圧及び低電圧領域に分
離される。従ってシンカ１３１及び１３２は、エピタキ
シャル層１２２内に、低電圧領域１４１から分離され
た、高電圧デバイス領域１４０を構成している。領域１
４０及び１４１は所望の幾何学的構成とすることができ
る。その上、所望のアイソレーション技術も領域１４０
と１４１との間で使用することができる。
【００２４】典型的に、図２の駆動回路１７はＰチャン
ネル及びＮチャンネルＭＯＳＦＥＴを有している。これ
は同時係属中の上記特願平７−０４４４３８号明細書に
詳細に記載されており、該明細書は本願の参照文献とさ
れている。Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴ
を含んでいてもよい、高電圧回路のための低電圧制御回
路がまた、上記参照文献に記載されており、また当業者
にも周知である。
ネル及びＮチャンネルＭＯＳＦＥＴを有している。これ
は同時係属中の上記特願平７−０４４４３８号明細書に
詳細に記載されており、該明細書は本願の参照文献とさ
れている。Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴ
を含んでいてもよい、高電圧回路のための低電圧制御回
路がまた、上記参照文献に記載されており、また当業者
にも周知である。
【００２５】これらのＭＯＳＦＥＴの高電圧回路は、図
３に高電圧領域１４０内に形成されているとして示され
ている。層１２２内に拡散されているＰ＋導電領域１６
２及び１６３は、図２のドライバ１７のＰチャンネルＭ
ＯＳＦＥＴのソース及びドレインのいずれかを表してい
る。上記Ｐ型領域１６４はＰ型ウエル領域を形成するた
めに層１２２内に拡散されている。Ｐ型領域１６４に拡
散されているＮ＋接触領域１６０及び１６１は、図２の
ドライバ１７のＮチャンネルＭＯＳＦＥＴのソース及び
ドレインのいずれかを表している。
３に高電圧領域１４０内に形成されているとして示され
ている。層１２２内に拡散されているＰ＋導電領域１６
２及び１６３は、図２のドライバ１７のＰチャンネルＭ
ＯＳＦＥＴのソース及びドレインのいずれかを表してい
る。上記Ｐ型領域１６４はＰ型ウエル領域を形成するた
めに層１２２内に拡散されている。Ｐ型領域１６４に拡
散されているＮ＋接触領域１６０及び１６１は、図２の
ドライバ１７のＮチャンネルＭＯＳＦＥＴのソース及び
ドレインのいずれかを表している。
【００２６】低電圧制御回路のＭＯＳＦＥＴは、図３の
領域１４１内に形成されているとして図面に示されてい
る。Ｎ＋領域１２５は、領域１４１に拡散されるととも
に低電圧源Ｖccに接続される電極を受ける。低電圧制御
領域１２４はまた高電圧領域１４０の拡散領域１６０な
いし１６４と同じ、図示しない、拡散領域を含んでい
る。しかしながら、低電圧制御領域１２４の全てのＮ＋
及びＰ＋拡散領域はＶccと零ボルトとの間にある電極を
受けており、これらは低電圧制御回路のソース及びドレ
インを表わしている。
領域１４１内に形成されているとして図面に示されてい
る。Ｎ＋領域１２５は、領域１４１に拡散されるととも
に低電圧源Ｖccに接続される電極を受ける。低電圧制御
領域１２４はまた高電圧領域１４０の拡散領域１６０な
いし１６４と同じ、図示しない、拡散領域を含んでい
る。しかしながら、低電圧制御領域１２４の全てのＮ＋
及びＰ＋拡散領域はＶccと零ボルトとの間にある電極を
受けており、これらは低電圧制御回路のソース及びドレ
インを表わしている。
【００２７】Ｎ＋接触領域１２６及び１２７は層１２２
内に拡散されるとともにＶBとＶsとの間の電位にある金
属電極を受ける。Ｐ＋シンカ１３０,１３１及び１３２
は零もしくはアース電位にある電極を受ける。Ｐ（−）
リサーフ（ｒｅｓｕｒｆ）１５０及び１５１は、低電圧
領域１４１から絶縁するために高電圧領域１４０を囲繞
していてもよい。
内に拡散されるとともにＶBとＶsとの間の電位にある金
属電極を受ける。Ｐ＋シンカ１３０,１３１及び１３２
は零もしくはアース電位にある電極を受ける。Ｐ（−）
リサーフ（ｒｅｓｕｒｆ）１５０及び１５１は、低電圧
領域１４１から絶縁するために高電圧領域１４０を囲繞
していてもよい。
【００２８】通常、シリコン表面内の全てのデバイス
は、例えば、約１.５マイクロメータの厚みを有する低
い温度のシリコン酸化（ｓｉｌｏｘ）層１８０等の誘電
体により被覆されている。全ての表面電極への接続は上
記誘電体を通して行われるとともに、図示しない適当な
外部ピンへ取り出される。
は、例えば、約１.５マイクロメータの厚みを有する低
い温度のシリコン酸化（ｓｉｌｏｘ）層１８０等の誘電
体により被覆されている。全ての表面電極への接続は上
記誘電体を通して行われるとともに、図示しない適当な
外部ピンへ取り出される。
【００２９】図３のデバイスはまた通常、図３に図式的
に示されている完成品のチップの上面を覆うとともに接
触するプラスチック外装１８１に収容されている。外装
に使用されるプラスチックは、商品名ニット（Ｎｉｔｔ
ｏ）ＭＰ−１５０ＳＧ,ニット（Ｎｉｔｔｏ）ＭＰ−１
８０及びハイソル（Ｈｙｓｏｌ）ＭＧ１５−Ｆで販売さ
れているもののような適当な絶縁材料であってもよい。
に示されている完成品のチップの上面を覆うとともに接
触するプラスチック外装１８１に収容されている。外装
に使用されるプラスチックは、商品名ニット（Ｎｉｔｔ
ｏ）ＭＰ−１５０ＳＧ,ニット（Ｎｉｔｔｏ）ＭＰ−１
８０及びハイソル（Ｈｙｓｏｌ）ＭＧ１５−Ｆで販売さ
れているもののような適当な絶縁材料であってもよい。
【００３０】本発明は特定の実施の形態に関して説明し
たが、多くの他の変形や改変及び他の使用法が当業者に
明らかになるであろう。したがって、本発明はここでの
特定の開示によって限定されるものではなく、添付の特
許請求の範囲により規定される。
たが、多くの他の変形や改変及び他の使用法が当業者に
明らかになるであろう。したがって、本発明はここでの
特定の開示によって限定されるものではなく、添付の特
許請求の範囲により規定される。
【図１】 過電流検知,遮断及び報知を行なう従来の高
電圧側ＭＯＳゲートデバイスドライバのブロック図を示
す。
電圧側ＭＯＳゲートデバイスドライバのブロック図を示
す。
【図２】 図１と同様のブロック図であり、本発明の新
規な回路を示している。
規な回路を示している。
【図３】 シリコンチップに集積されたときの本発明の
回路の一部断面図である。
回路の一部断面図である。
１０ 制御ロジック回路 １１ 高電圧側回路 １２ パルス発生器 １３ フィルタ及びラッチ回路 １４ 抵抗 １５ 抵抗 １６ フィルタ及びラッチ回路 １７ ドライバ回路 ２０ コンパレータ回路 ２１ ブランキング遅延回路 ２２ パルス発生器 ２３ 抵抗 ２４ 抵抗 ３０ 制御ロジック回路 ３１ ゲート ３２ Ｒ−Ｓラッチ ３３ ラッチ １２０ シリコンチップ １２１ Ｐ（−）基板 １２２ エピタキシャル層 １２４ 低電圧制御領域 １２５ Ｎ＋領域 １２６ Ｎ＋接触領域 １２７ Ｎ＋接触領域 １３０ Ｐ＋シンカ １３１ Ｐ＋シンカ １３２ Ｐ＋シンカ １４０ 高電圧領域 １４１ 低電圧領域 １５０ Ｐ（−）リサーフ １５１ Ｐ（−）リサーフ １６０ Ｎ＋接触領域 １６１ Ｎ＋接触領域 １６２ Ｐ＋導電領域 １６３ Ｐ＋導電領域 １８０ シリコン酸化層 １８１ プラスチック外装 ＩＮ 入力信号ピン ＦＬＴ フォールトピン ＥＲＲ エラー信号ピン ＯＵＴ 高電圧側出力端子 Ｑ1〜Ｑ4 ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タルボット・エム・ホーク アメリカ合衆国90232カリフォルニア州 カルバー・シティ、ビントン・アベニュ ー4249番 (56)参考文献 特開 平８−37092（ＪＰ，Ａ) 特開 昭63−174422（ＪＰ，Ａ) 特開 昭63−285022（ＪＰ，Ａ) 特開 平８−65143（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/687
Claims (1)
- 【請求項１】 低電圧側入力回路から動作可能で障害状
態に応答する削減された最小ターンオフ時間を有する高
電圧側のＭＯＳゲートドライバ回路において、 上記低電圧側入力回路からの入力信号を受信し、上記高
電圧側パワーＭＯＳゲートデバイスのオン及びオフに関
連する制御ロジック信号回路と、 上記制御ロジック信号制御回路からの信号を上記回路の
低電圧側から上記ドライバ回路の高電圧側へレベルシフ
トするためのレベルシフト回路と、 上記回路の高電圧側であり上方への上記レベルシフト回
路の高電圧側に結合された第１フィルタ及びラッチ回路
と、 上記入力信号に応答して上記高電圧側パワーＭＯＳゲー
トデバイスをオン及びオフさせるために上記第１フィル
タ及びラッチ回路の出力を出力端子に結合する第１結合
回路と、 上記パワーＭＯＳゲートデバイスの電流をモニタすると
ともに予め定められた障害電流状態の存在で出力信号を
発生するための障害電流モニタ回路と、 上記ドライバ回路の高電圧側に接続されてなる第２フォ
ールトラッチ回路と、 上記障害電流モニタ回路による出力信号の発生に応答し
て上記高電圧側パワーＭＯＳゲートデバイスをオフさせ
るために上記フォールトラッチ回路の出力を上記出力端
子へ接続するための第２結合手段と、 上記障害電流モニタ回路からの出力信号に応答して出力
信号を発生するための上記ドライバ回路の低電圧側の障
害報知回路と、 上記フォールトラッチ手段と上記障害報知回路との間に
結合され、上記フォールトラッチ手段の出力を上記障害
報知回路の入力までシフトダウンするレベルシフトダウ
ン回路と、 を含むことを特徴とするＭＯＳゲートドライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US394702 | 1995-02-27 | ||
| US08/394,702 US5543994A (en) | 1995-02-27 | 1995-02-27 | MOSFET driver with fault reporting outputs |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330929A JPH08330929A (ja) | 1996-12-13 |
| JP2886495B2 true JP2886495B2 (ja) | 1999-04-26 |
Family
ID=23560066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8039492A Expired - Lifetime JP2886495B2 (ja) | 1995-02-27 | 1996-02-27 | Ｍｏｓゲートドライバ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5543994A (ja) |
| JP (1) | JP2886495B2 (ja) |
| DE (1) | DE19605593C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014208249A1 (ja) | 2013-06-25 | 2014-12-31 | 富士電機株式会社 | 信号伝達回路 |
| US9525414B2 (en) | 2013-06-14 | 2016-12-20 | Fuji Electric Co., Ltd. | Gate drive circuit providing constant driving current |
| US9729135B2 (en) | 2014-09-24 | 2017-08-08 | Rohm Co., Ltd. | Gate driver |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001128464A (ja) | 1999-10-26 | 2001-05-11 | Fuji Electric Co Ltd | 電力変換装置 |
| US6518791B2 (en) | 2000-03-21 | 2003-02-11 | Kabushiki Kaisha Toshiba | Gate driver for driving a switching element, and a power converter in which the gate driver and an output element are integrated in one-chip |
| US6934139B2 (en) * | 2000-05-01 | 2005-08-23 | Fuji Electric Device Technology Co., Ltd. | Intelligent power module |
| JP4710112B2 (ja) * | 2000-08-10 | 2011-06-29 | 富士電機システムズ株式会社 | 半導体装置 |
| NZ526617A (en) * | 2000-11-28 | 2004-09-24 | Wyeth Corp | Expression analysis of KIAA nucleic acids and polypeptides useful in the diagnosis and treatment of prostate cancer |
| DE102005023653B3 (de) * | 2005-05-23 | 2006-05-04 | Semikron Elektronik Gmbh & Co. Kg | Schaltungsanordnung mit Fehlerrückmeldung zur Ansteuerung von Leistungshalbleiterschaltern und zugehöriges Verfahren |
| DE102005023652B3 (de) * | 2005-05-23 | 2006-08-03 | Semikron Elektronik Gmbh & Co. Kg | Schaltungsanordnung mit Fehlererkennung zur Ansteuerung von Leistungshalbleiterschaltern und zugehöriges Verfahren |
| US10821591B2 (en) | 2012-11-13 | 2020-11-03 | Milwaukee Electric Tool Corporation | High-power cordless, hand-held power tool including a brushless direct current motor |
| CN106464249B (zh) * | 2014-11-06 | 2020-03-03 | 富士电机株式会社 | 半导体元件的驱动装置 |
| DE112019000111T5 (de) | 2018-04-03 | 2020-09-24 | Fuji Electric Co., Ltd. | Treiberschaltung, treiberverfahren und halbleitersystem |
| CN115765693B (zh) * | 2023-01-10 | 2023-05-30 | 广东汇芯半导体有限公司 | 一种保护时长控制电路及芯片 |
| EP4429110A1 (en) * | 2023-03-06 | 2024-09-11 | Infineon Technologies Austria AG | High voltage semiconductor device with data transmission from a high voltage domain to a low voltage domain |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893211A (en) * | 1985-04-01 | 1990-01-09 | Motorola, Inc. | Method and circuit for providing adjustable control of short circuit current through a semiconductor device |
| GB2207315B (en) * | 1987-06-08 | 1991-08-07 | Philips Electronic Associated | High voltage semiconductor with integrated low voltage circuitry |
| US5164659A (en) * | 1991-08-29 | 1992-11-17 | Warren Schultz | Switching circuit |
| US5545955A (en) * | 1994-03-04 | 1996-08-13 | International Rectifier Corporation | MOS gate driver for ballast circuits |
| US5514981A (en) * | 1994-07-12 | 1996-05-07 | International Rectifier Corporation | Reset dominant level-shift circuit for noise immunity |
-
1995
- 1995-02-27 US US08/394,702 patent/US5543994A/en not_active Expired - Lifetime
-
1996
- 1996-02-15 DE DE19605593A patent/DE19605593C2/de not_active Revoked
- 1996-02-27 JP JP8039492A patent/JP2886495B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9525414B2 (en) | 2013-06-14 | 2016-12-20 | Fuji Electric Co., Ltd. | Gate drive circuit providing constant driving current |
| WO2014208249A1 (ja) | 2013-06-25 | 2014-12-31 | 富士電機株式会社 | 信号伝達回路 |
| US9685859B2 (en) | 2013-06-25 | 2017-06-20 | Fuji Electric Co., Ltd. | Signal transmission circuit |
| US10050525B2 (en) | 2013-06-25 | 2018-08-14 | Fuji Electric Co., Ltd. | Signal transmission circuit |
| US9729135B2 (en) | 2014-09-24 | 2017-08-08 | Rohm Co., Ltd. | Gate driver |
Also Published As
| Publication number | Publication date |
|---|---|
| US5543994A (en) | 1996-08-06 |
| DE19605593A1 (de) | 1996-08-29 |
| DE19605593C2 (de) | 2002-04-18 |
| JPH08330929A (ja) | 1996-12-13 |
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