CN115765693B

CN115765693B - 一种保护时长控制电路及芯片

Info

Publication number: CN115765693B
Application number: CN202310029740.7A
Authority: CN
Inventors: 冯宇翔; 左安超
Original assignee: Guangdong Huixin Semiconductor Co Ltd
Current assignee: Guangdong Huixin Semiconductor Co Ltd
Priority date: 2023-01-10
Filing date: 2023-01-10
Publication date: 2023-05-30
Anticipated expiration: 2043-01-10
Also published as: CN115765693A

Abstract

本发明提供了一种保护时长控制电路及芯片，包括：依次连接的施密特电路、滤波电路、电平转换电路、时长控制电路以及故障逻辑控制电路；施密特电路的输入端连接ITRIP，时长控制电路的输入端连接供电电压；时长控制电路包括与供电电压依次连接的第一控制单元、第二控制单元和第三控制单元，第三控制单元的第一端连接电平转换电路的输出端，第三控制单元的第二端连接第二控制单元的输出端，第三控制单元的第三端连接故障逻辑控制电路；使得过流保护触发阈值不变，但触发时间由温度和内置电容容量决定，温度高时，触发过流保护的时间更长，提高IC触发故障保护可靠性。本发明触发过流保护时间长，可靠性好。

Description

一种保护时长控制电路及芯片

技术领域

本发明涉及芯片技术领域，尤其涉及一种保护时长控制电路及芯片。

背景技术

高压集成电路，即HVIC，是一种把MCU信号转换成驱动IGBT信号的集成电路产品。HVIC把PMOS管、NMOS管、三极管、二极管、稳压管、电阻、电容集成在一起，形成斯密特、低压LEVELSHIFT、高压LEVELSHIFT、脉冲发生电路、延时电路、滤波电路、过电流保护电路和过热保护电路、欠压保护电路、自举电路等电路。HVIC一方面接收MCU的控制信号，驱动后续IGBT或MOS工作，另一方面将系统的状态检测信号送回MCU，是IPM（Intelligent Power Module）内部的关键芯片。

现有的HVIC应用时，过流检测脚ITRIP，当收到外界干扰时，容易把ITRIP信号容易受到干扰，导致可触发ITRIP逻辑控制电路信号脉宽过窄，无法被外界MCU检测到故障逻辑信号，使得过流保护触发阈值变化过大，可靠性低。

发明内容

针对以上相关技术的不足，本发明提出一种过流保护触发阈值不变，但触发时间由温度决定，温度高时，触发过流保护的时间更长的保护时长控制电路及芯片。

为了解决上述技术问题，本发明实施例提供了一种保护时长控制电路，包括：依次连接的施密特电路、滤波电路、电平转换电路、时长控制电路以及故障逻辑控制电路；所述施密特电路的输入端连接ITRIP，所述时长控制电路的输入端连接供电电压；

所述时长控制电路包括与所述供电电压依次连接的第一控制单元、第二控制单元和第三控制单元，所述第三控制单元的第一端连接所述电平转换电路的输出端，所述第三控制单元的第二端连接所述第二控制单元的输出端，所述第三控制单元的第三端连接所述故障逻辑控制电路。

优选的，所述第一控制单元包括PMOS管、第一电阻、第二电阻、第一三极管、第二三极管以及第三电阻；所述PMOS管的漏极连接所述供电电压，所述PMOS管的源极分别连接所述第一电阻的第一端和所述第二电阻的第一端，所述PMOS管的栅极连接所述PMOS管的源极；所述第一电阻的第二端连接所述第一三极管的集电极，所述第二电阻的第二端连接所述第二三极管的集电极，所述第一三极管的基极和所述第二三极管的基极连接，所述第二三极管的发射极连接所述第三电阻的第一端，所述第三电阻的第二端和所述第一三极管的发射极连接并接地；所述第二三极管的发射极还连接至所述第二控制单元。

优选的，所述第二控制单元包括第一电容、第四电阻、第五电阻、NMOS管以及电压比较器；所述第一电容的第一端连接所述第三电阻的第一端，所述第一电容的第二端连接所述第三电阻的第二端，所述NMOS管的漏极连接所述第一电容的第一端，所述NMOS管的源极连接所述第一电容的第二端，所述NMOS管的栅极连接所述第三控制单元的第三端，所述第四电阻的第一端连接所述供电电压，所述第四电阻的第二端与所述第五电阻的第一端连接，所述第五电阻的第二端连接所述第一电容的第二端，所述电压比较器的第一端连接所述第一电容的第一端，所述电压比较器的第二端连接至所述第四电阻和所述第五电阻之间，所述电压比较器的第三端连接至所述第三控制单元的第二端。

优选的，所述第三控制单元为锁存器，所述锁存器的S端作为所述第三控制单元的第一端连接至所述供电电压，所述锁存器的R端作为所述第三控制单元的第二端连接至所述电压比较器的第三端，所述锁存器的Q端作为所述第三控制单元的第三端分别连接至所述NMOS管的栅极和所述故障逻辑控制电路。

第二方面，本发明实施例还提供一种芯片，包括如上述的保护时长控制电路。

优选的，所述芯片还包括欠压检测电路、脉冲电路、延迟电路以及NMOS器件，所述欠压检测电路连接所述故障逻辑控制电路的输入端，所述脉冲电路和所述延迟电路并联，所述故障逻辑控制电路的输出端输出使能信号至所述脉冲电路，所述故障逻辑控制电路的输出端输出逆变信号至所述NMOS器件的栅极，所述NMOS器件的源极接地，所述NMOS器件的漏极连接FAULT端。

与相关技术相比，本发明通过将施密特电路、滤波电路、电平转换电路、时长控制电路以及故障逻辑控制电路依次连接；所述施密特电路的输入端连接ITRIP，所述时长控制电路的输入端连接供电电压；所述时长控制电路包括与所述供电电压依次连接的第一控制单元、第二控制单元和第三控制单元，所述第三控制单元的第一端连接所述电平转换电路的输出端，所述第三控制单元的第二端连接所述第二控制单元的输出端，所述第三控制单元的第三端连接所述故障逻辑控制电路。这样使得过流保护触发阈值不变，但触发时间由温度和内置电容容量决定，温度高时，触发过流保护的时间更长，提高IC触发故障保护可靠性。

附图说明

下面结合附图详细说明本发明。通过结合以下附图所作的详细描述，本发明的上述或其他方面的内容将变得更清楚和更容易理解。附图中：

图1为本发明保护时长控制电路的电路图；

图2为本发明保护时长控制电路的锁存器工作时序图；

图3为本发明芯片的内部电路图。

图中，1、施密特电路，2、滤波电路，3、电平转换电路，4、时长控制电路，41、第一控制单元，42、第二控制单元，43、第三控制单元，5、故障逻辑控制电路，6、欠压检测电路，7、脉冲电路，8、延迟电路，9、NMOS器件，10、第一MOS管，11、第二MOS管，12、多个电阻，13、第三MOS管，14、第四MOS管，15、两个电阻。

具体实施方式

下面结合附图详细说明本发明的具体实施方式。

在此记载的具体实施方式/实施例为本发明的特定的具体实施方式，用于说明本发明的构思，均是解释性和示例性的，不应解释为对本发明实施方式及本发明范围的限制。除在此记载的实施例外，本领域技术人员还能够基于本申请权利要求书和说明书所公开的内容采用显而易见的其它技术方案，这些技术方案包括采用对在此记载的实施例的做出任何显而易见的替换和修改的技术方案，都在本发明的保护范围之内。

实施例一

如图1-图2所示，本发明提供一种保护时长控制电路，包括：依次连接的施密特电路1、滤波电路2、电平转换电路3、时长控制电路4以及故障逻辑控制电路5；所述施密特电路1的输入端连接ITRIP，所述时长控制电路4的输入端连接供电电压VCC。所述时长控制电路4包括与所述供电电压VCC依次连接的第一控制单元41、第二控制单元42和第三控制单元43，所述第三控制单元43的第一端连接所述电平转换电路3的输出端，所述第三控制单元43的第二端连接所述第二控制单元42的输出端，所述第三控制单元43的第三端连接所述故障逻辑控制电路5。

具体的，通过施密特电路1连接ITRIP端，主要用于矫正和检测ITRIP电压，当ITRIP电压达到触发施密特电路1的触发值，施密特输出一方波，再经过滤波电路2对电路杂讯进行滤除，再经过电平转换电路3进行电平转换，再次进行波形矫正。

故障逻辑控制电路5接收到ITRIP信号， Enable输出高电平信号和FAULT_G高电平信号,Enable高电平信号控制每个通道的开关，当Enable为高电平时，上下桥驱动信号无论处于高低电平，均被锁止，对应的信号输出端均输出为低电平信号。同时，FAULT_G高电平信号驱动NMOS器件开通，经FAULT输出低电平信号，外部MCU检测到FAULT低电平信号，同时触发故障保护，每个通道的驱动信号均被置为低电平，进行故障保护。

通过第一控制单元41连接ITRIP端，第一控制单元41将ITRIP信号输出到第二控制单元42上，通过第二控制单元42进行处理后输出至第三控制单元43的第二端。通过第三控制单元43的第一端检测到有低电平时，即触发第三控制单元43的第三端输出高电平，当第三控制单元43的第一端回到高电平时，处于锁存状态，第三控制单元43的第三端状态不变，仍输出高电平，当检测到第三控制单元43的第二端为低电平时，第三控制单元43的第三端输出低电平，完成一个脉冲信号输出；通过故障逻辑控制电路5将脉冲信号进行输出。

具体的，该TRIP保护时长控制电路4设计，采用CADENCE的VIRTUOSO进行版图设计和MMSIM进行DRC和LVS查错；把ITRIP保护时长控制电路4集成到HVIC内部，进行HVIC完整电路的电路功能仿真和MMSIM进行DRC和LVS查错；ITRIP保护时长控制电路4版图集成到HVIC版图中，版图电路连接按电路原理图进行连接。这样使得过流保护触发阈值不变，但触发时间由温度和内置电容容量决定，温度高时，触发过流保护的时间更长，提高IC触发故障保护可靠性。

在本实施例中，所述第一控制单元41包括PMOS管Q3、第一电阻R1、第二电阻R2、第一三极管Q4、第二三极管Q5以及第三电阻R3；所述PMOS管Q3的漏极连接所述供电电压VCC，所述PMOS管Q3的源极分别连接所述第一电阻R1的第一端和所述第二电阻R2的第一端，所述PMOS管Q3的栅极连接所述PMOS管Q3的源极；所述第一电阻R1的第二端连接所述第一三极管Q4的集电极，所述第二电阻R2的第二端连接所述第二三极管Q5的集电极，所述第一三极管Q4的基极和所述第二三极管Q5的基极连接，所述第二三极管Q5的发射极连接所述第三电阻R3的第一端，所述第三电阻R3的第二端和所述第一三极管Q4的发射极连接并接地；所述第二三极管Q5的发射极还连接至所述第二控制单元42。由于第一电阻R1、第二电阻R2、第三电阻R3、第一三极管Q4和第二三极管Q5构成带隙基准作为PTAT电流源，流过R3的电流Iout为PTAT电流。A点的电压随着温度变化，Iout电流变大，A点电压值变大。通过PMOS管Q3的漏极将供电电压VCC输出到第一电阻R1和第二电阻R2上，通过第一电阻R1和第二电阻R2进行分别输出到第一三极管Q4和第二三极管Q5，第一三极管Q4的发射极接地，第二三极管Q5的发射极分别连接第三电阻R3和第二控制单元42的输出端，方便将A点的电压值输出至第二控制单元42上，通过第二控制单元42输出低电平至第三控制单元43的第二端，通过第三控制单元43的第三端输出脉冲信号至故障逻辑控制电路5，实现控制的效果。

在本实施例中，所述第二控制单元42包括第一电容C1、第四电阻R4、第五电阻R5、NMOS管Q6以及电压比较器Q2；所述第一电容C1的第一端连接所述第三电阻R3的第一端，所述第一电容C1的第二端连接所述第三电阻R3的第二端，所述NMOS管Q6的漏极连接所述第一电容C1的第一端，所述NMOS管Q6的源极连接所述第一电容C1的第二端，所述NMOS管Q6的栅极连接所述第三控制单元43的第三端，所述第四电阻R4的第一端连接所述供电电压VCC，所述第四电阻R4的第二端与所述第五电阻R5的第一端连接，所述第五电阻R5的第二端连接所述第一电容C1的第二端，所述电压比较器Q2的第一端连接所述第一电容C1的第一端，所述电压比较器Q2的第二端连接至所述第四电阻R4和所述第五电阻R5之间，所述电压比较器Q2的第三端连接至所述第三控制单元43的第二端。

在本实施例中，所述第三控制单元43为锁存器Q1，所述锁存器Q1的S端作为所述第三控制单元43的第一端连接至所述供电电压VCC，所述锁存器Q1的R端作为所述第三控制单元43的第二端连接至所述电压比较器Q2的第三端，所述锁存器Q1的Q端作为所述第三控制单元43的第三端分别连接至所述NMOS管Q6的栅极和所述故障逻辑控制电路5。

具体的，通过第一控制单元41输出高电平电压，使得A点电压值变压，即第一电容C1 两端电压值会变大。当ITRIP（跳变电流）检测到高电平，锁存器Q1输入低电平，锁存器Q1的Q端输出高电平，NMOS管Q6导通，将第一电容C1电压逐渐拉低，当电压比较器Q2的B点电压降低至小于C点电压时，电压比较器Q2的C端输出低电平，锁存器Q1的Q端输出电平，锁存器Q1的Q端完成一个高电平脉冲信号输出。高电平的脉宽宽度，由第一电容C1大小，以及PTAT电流源A点电压的大小决定，即当芯片温度越高，A点电压越高，第一电容C1电压越高，当NMOS管Q6导通时，第一电容C1放电时间越长，即锁存器Q1的Q输出高电平脉宽越宽，触发保护时间越长。当锁存器Q1的S端检测到有低电平时，即触发Q输出高电平，当S端回到高电平时，处于锁存状态，Q状态不变，仍输出高电平，当检测到R为低电平时，Q输出低电平，完成一个脉冲信号输出至故障逻辑控制电路。这样使得过流保护触发阈值不变，但触发时间由温度和内置电容容量决定，温度高时，触发过流保护的时间更长，提高IC触发故障保护可靠性。

实施例二

如图1-图3所示，本发明实施例还提供一种芯片，包括如上述实施例一的保护时长控制电路。

在本实施例中，所述芯片还包括欠压检测电路6、脉冲电路7、延迟电路8以及NMOS器件9，所述欠压检测电路6连接所述故障逻辑控制电路的输入端，所述脉冲电路7和所述延迟电路8并联，所述故障逻辑控制电路的输出端输出使能信号至所述脉冲电路7，所述故障逻辑控制电路的输出端输出逆变信号至所述NMOS器件9的栅极，所述NMOS器件9的源极接地，所述NMOS器件9的漏极连接FAULT端。

本实施例中，脉冲电路7包括脉冲GEN、第一LDMOS管、第二LDMOS管、滤波器、UV检测滤波器、第一MOS管10、第二MOS管11和多个电阻12，第一MOS管10的源极和第二MOS管11的漏极连接，第一MOS管10的栅极和第二MOS的栅极连接后并分别与滤波器和UC检测滤波器连接，第一MOS管10的漏极连接VB1，第二MOS的源极连接VS1。所述第一LDMOS管的源极和第二LDMOS管的源极连接并接地，第一LDMOS管的栅极和第二LDMOS管的栅极连接至脉冲GEN，第一LDMOS管的漏极和第二LDMOS管的漏极连接后并连接至VB1。多个电阻12分别与第一LDMOS管、第二LDMOS管串联。

本实施例中，延迟电路8包括第三MOS管13、两个电阻15和第四MOS管14，第三MOS管13的漏极连接VCC，第三MOS管13的源极依次连接两个电阻15、第四MOS管14的漏极，第四MOS管14的源极连接NU，第三MOS管13的栅极和第四MOS管14的栅极连接后并连接至故障逻辑控制电路的输出端。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何纂改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims

1.一种保护时长控制电路，其特征在于，包括：依次连接的施密特电路、滤波电路、电平转换电路、时长控制电路以及故障逻辑控制电路；所述施密特电路的输入端连接ITRIP，所述时长控制电路的输入端连接供电电压；

所述时长控制电路包括与所述供电电压依次连接的第一控制单元、第二控制单元和第三控制单元，所述第三控制单元的第一端连接所述电平转换电路的输出端，所述第三控制单元的第二端连接所述第二控制单元的输出端，所述第三控制单元的第三端连接所述故障逻辑控制电路；

所述第一控制单元包括PMOS管、第一电阻、第二电阻、第一三极管、第二三极管以及第三电阻；所述PMOS管的漏极连接所述供电电压，所述PMOS管的源极分别连接所述第一电阻的第一端和所述第二电阻的第一端，所述PMOS管的栅极连接所述PMOS管的源极；所述第一电阻的第二端连接所述第一三极管的集电极，所述第二电阻的第二端连接所述第二三极管的集电极，所述第一三极管的基极和所述第二三极管的基极连接，所述第二三极管的发射极连接所述第三电阻的第一端，所述第三电阻的第二端和所述第一三极管的发射极连接并接地；所述第二三极管的发射极还连接至所述第二控制单元；

所述第二控制单元包括第一电容、第四电阻、第五电阻、NMOS管以及电压比较器；所述第一电容的第一端连接所述第三电阻的第一端，所述第一电容的第二端连接所述第三电阻的第二端，所述NMOS管的漏极连接所述第一电容的第一端，所述NMOS管的源极连接所述第一电容的第二端，所述NMOS管的栅极连接所述第三控制单元的第三端，所述第四电阻的第一端连接所述供电电压，所述第四电阻的第二端与所述第五电阻的第一端连接，所述第五电阻的第二端连接所述第一电容的第二端，所述电压比较器的第一端连接所述第一电容的第一端，所述电压比较器的第二端连接至所述第四电阻和所述第五电阻之间，所述电压比较器的第三端连接至所述第三控制单元的第二端；

所述第三控制单元为锁存器，所述锁存器的S端作为所述第三控制单元的第一端连接至所述供电电压，所述锁存器的R端作为所述第三控制单元的第二端连接至所述电压比较器的第三端，所述锁存器的Q端作为所述第三控制单元的第三端分别连接至所述NMOS管的栅极和所述故障逻辑控制电路。

2.一种芯片，其特征在于，包括如权利要求1所述的保护时长控制电路。

3.如权利要求2所述的芯片，其特征在于，所述芯片还包括欠压检测电路、脉冲电路、延迟电路以及NMOS器件，所述欠压检测电路连接所述故障逻辑控制电路的输入端，所述脉冲电路和所述延迟电路并联，所述故障逻辑控制电路的输出端输出使能信号至所述脉冲电路，所述故障逻辑控制电路的输出端输出逆变信号至所述NMOS器件的栅极，所述NMOS器件的源极接地，所述NMOS器件的漏极连接FAULT端。