JP2017055214A - レベルシフト回路 - Google Patents

Abstract

【課題】回路素子数を減らして回路面積を小さくし、回路規模を縮小させることができるレベルシフト回路を提供する。
【解決手段】レベルシフト回路１０はレベルシフト部１２及びバッファ部１４を備え、レベルシフト部１２はトランジスタ３０及び抵抗３２を含んで構成されている。トランジスタ３０の一方の第１主電極には第１電源電圧が入力され、制御電極には第１電源電圧よりも低電圧の第２電源電圧が入力される。トランジスタ３０の他方の第２主電極には第１電源電圧がレベルシフトされた定電流が出力される。抵抗３２の一端は第２主電極に接続され、抵抗３２の他端は第２電源電圧よりも低電圧の第３電源電圧に接続されている。第２主電極と抵抗３２の一端との間には、抵抗３２により定電流から変換された中間電圧が出力される。
【選択図】図１

Description

本発明は、レベルシフト回路に関する。

特許文献１には、車載バッテリから供給される高電圧をエンジンコントロールユニット（ECU）等において使用可能な低電圧に変換するレベルシフト回路が開示されている。このレベルシフト回路は、レベルシフト部と、クランプ部と、バッファ部とを含んで構成されている。レベルシフト部では、高電圧の入力信号が入力されるとレベルシフトされた中間信号が出力される。クランプ部は、中間信号の振幅を制限し、バッファ部の高電圧に対する耐性を高めている。バッファ部は低電圧により駆動され、バッファ部では中間信号に基づく出力信号が出力される。

ところで、上記レベルシフト回路では、レベルシフト部が差動増幅回路とカレントミラー回路とを組合わせて構築されている。詳しく説明すると、差動増幅回路は、定電流源と、２個のｐｎｐバイポーラトランジスタと、入力信号端子とｐｎｐバイポーラトランジスタのベース電極との間に挿入された抵抗と、を含んで構成されている。一方、カレントミラー回路は、差動増幅回路の定電流源とは別の定電流源と、２個のｎＭＯＳトランジスタと、を含んで構成されている。加えて、クランプ部は１個のｎｐｎバイポーラトランジスタにより構成されている。このため、レベルシフト部は合計７個の回路素子が含まれ、クランプ部を含めるとバッファ部の前段に合計８個の回路素子が含まれているので、レベルシフト回路の回路面積が増大し、回路規模の縮小化の点において、改善の余地があった。

特許第５４６５５４８号公報

本発明は、上記事実を考慮し、回路素子数を減らして回路面積を小さくし、回路規模を縮小させることができるレベルシフト回路を提供することにある。

請求項１に記載された発明に係るレベルシフト回路は、第１電源電圧が一方の第１主電極に入力され、第１電源電圧よりも低電圧の第２電源電圧が制御電極に印加されて他方の第２主電極に定電流が出力されるトランジスタと、第２主電極に一端が接続され、かつ、第２電源電圧よりも低電圧の第３電源電圧に他端が接続され、第２主電極と一端との間において定電流を中間電圧に変換する抵抗と、を有するレベルシフト部と、第２電源電圧により駆動され、中間電圧に基づく出力電圧が出力されるバッファ部と、を備えている。

請求項１に係るレベルシフト回路は、レベルシフト部と、バッファ部とを含んで構成される。レベルシフト部はトランジスタ及び抵抗を有する。レベルシフト部では、第１電源電圧が入力されると、中間電圧が出力される。バッファ部は第１電源電圧よりも低電圧の第２電源電圧により駆動され、バッファ部ではレベルシフト部から出力される中間電圧に基づく出力電圧が出力される。

ここで、レベルシフト部のトランジスタでは、一方の主電極に第１電源電圧が入力され、第２電源電圧が制御電極に印加されるので、他方の主電極に定電流が出力される。一方、レベルシフト部の抵抗の一端が第２主電極に接続され、抵抗の他端が第２電源電圧よりも低電圧の第３電源電圧に接続される。このため、第２主電極と抵抗の一端との間には、トランジスタから出力される定電流が抵抗によりレベルシフトされた中間電圧に変換される。すなわち、レベルシフト部はトランジスタ及び抵抗の２個の回路素子により構築されるので、回路素子数を減らすことができる。

請求項２に記載された発明に係るレベルシフト回路では、請求項１に係るレベルシフト回路において、トランジスタは、高耐圧構造を有する絶縁ゲート電界効果トランジスタにより構成されている。

請求項２に係るレベルシフト回路によれば、トランジスタが高耐圧構造を有する絶縁ゲート電界効果トランジスタにより構成されているので、高電圧に対するトランジスタの耐圧を向上させることができる。加えて、トランジスタの第２主電極からレベルシフトされた定電流が出力され、定電流は抵抗により中間電圧に変換されるので、例えば静電気破壊に至る電圧はバッファ部に入力されない。このため、バッファ部の前段にクランプ部が必要無くなるので、更に回路素子数を減らすことができる。

請求項３に記載された発明に係るレベルシフト回路は、請求項１又は請求項２に係るレベルシフト回路において、トランジスタは、第１主電極に入力される第１電源電圧の増加に対して第１主電極から第２主電極に流れる電流が一定となる飽和特性を利用して、第２主電極に定電流を出力する構成とされている。

請求項３に係るレベルシフト回路では、トランジスタの飽和特性を利用して第１電源電圧からレベルシフトされた定電流を生成しているので、簡易な構成により回路素子数を減らすことができる。

請求項１に記載された発明に係るレベルシフト回路は、回路素子数を減らして回路面積を小さくし、回路規模を縮小させることができるという優れた効果を有する。

請求項２に記載された発明に係るレベルシフト回路は、高電圧に対する耐性を向上させることができると共に、更に回路素子数を減らして回路面積を小さくし、回路規模を縮小させることができるという優れた効果を有する。

請求項３に記載された発明に係るレベルシフト回路は、簡易な構成により回路素子数を減らして回路面積を小さくし、回路規模を縮小させることができるという優れた効果を有する。

本発明の一実施の形態に係るレベルシフト回路の回路図である。 図１に示されるレベルシフト回路のレベルシフト部の縦断面構造を示す断面図である。 図１に示されるレベルシフト回路のバッファ部の縦断面構造を示す図４に対応する断面図である。 図１及び図２に示されるレベルシフト部を構築するトランジスタの入力電圧とドレイン電流との関係を示す図である。 図１及び図２に示されるレベルシフト部を構築するトランジスタ及びレベルシフト回路の入力電圧と出力電圧との関係を示す図である。

以下、図１〜図５を用いて、本発明の一実施の形態に係るレベルシフト回路について説明する。

（レベルシフト回路の回路構成）
図１に示されるように、本実施の形態に係るレベルシフト回路１０は、車載バッテリから供給される高電圧の第１電源電圧をレベルシフトし、エンジンコントロールユニットにおいて使用可能な低電圧の第２電源電圧（Ｖｃｃ）に変換する。レベルシフト回路１０は、レベルシフト部１２と、バッファ部１４とを含んで構成されている。ここで、第１電源電圧は例えば８Ｖ〜１６Ｖ、第２電源電圧は例えば３．３Ｖ〜５．０Ｖである。

レベルシフト部１２は、トランジスタ３０と、抵抗３２とを含んで構成されている。縦断面構造については後に説明するが、トランジスタ３０には高耐圧構造を有する絶縁ゲート電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor）が使用されている。詳しく説明すると、本実施の形態では、トランジスタ３０として、垂直方向拡散構造を有する金属／酸化膜／半導体型電界効果トランジスタ（VDMOSFET：Vertical
Diffused Metal Oxide Semiconductor Filed Effect Transistor）が使用されている。

トランジスタ３０の一方の第１主電極（ここでは、ドレイン電極）は入力信号端子（ＩＮ）２０に接続され、第１主電極に入力信号端子２０から第１電源電圧が入力される。トランジスタ３０の制御電極としてのゲート電極は電源端子（Ｖｃｃ）２２に接続され、ゲート電極には電源端子２２から第２電源電圧が供給される。トランジスタ３０の他方の第２主電極（ここでは、ソース電極）には第１電源電圧からレベルシフトされた定電流が出力される。

抵抗３２の一端はトランジスタ３０の第２主電極に接続されている。この接続箇所は、便宜上、ノード端子２６として説明する。抵抗３２の他端は接地端子（Ｖｓｓ）２４に接続され、接地端子２４から第２電源電圧よりも低電圧の第３電源電圧が抵抗３２の他端に供給される。第３電源電圧は例えば０Ｖである。抵抗３２は、その一端側、つまり第２主電極と抵抗３２の一端との間のノード端子２６において、第２主電極に出力された定電流を中間電圧に変換する。

バッファ部１４は、本実施の形態では、電気的に直列に接続された２段のインバータ３４及びインバータ４０を含んで構成されている。インバータ３４は、第１導電型としてのｐチャネルトランジスタ３６及び第２導電型としてのｎチャネルトランジスタ３８により構成されている。詳しく説明すると、トランジスタ３６、トランジスタ３８は、いずれも、絶縁ゲート電界効果トランジスタにより構成されている。トランジスタ３６では、一方の主電極（例えばソース電極）が電源端子２２に接続され、他方の主電極（例えばドレイン電極）が出力信号端子３４Ｏに接続されている。トランジスタ３６のゲート電極は入力信号端子３４Ｉに接続され、入力信号端子３４Ｉはノード端子２６に接続されている。トランジスタ３８では、一方の主電極（例えばソース電極）が接地端子２４に接続され、他方の主電極（例えばドレイン電極）が出力信号端子３４Ｏに接続されている。トランジスタ３８のゲート電極は入力信号端子３４Ｉに接続されている。なお、レベルシフト回路１０は、インバータ３４の出力信号端子３４Ｏに接続された出力信号端子（ＯＵＴＢ）２８を備えている。

インバータ４０は、インバータ３４と同一構成とされ、ｐチャネルトランジスタ４２及びｎチャネルトランジスタ４４により構成されている。トランジスタ４２では、一方の主電極が電源端子２２に接続され、他方の主電極が出力信号端子４０Ｏに接続されている。出力信号端子４０Ｏはレベルシフト回路１０の出力信号端子（ＯＵＴ）２８に接続されている。トランジスタ４２のゲート電極は入力信号端子４０Ｉに接続され、入力信号端子４０Ｉはインバータ３４の出力信号端子３４Ｏに接続されている。トランジスタ４４では、一方の主電極が接地端子２４に接続され、他方の主電極が出力信号端子４０Ｏに接続されている。トランジスタ４４のゲート電極は入力信号端子４０Ｉに接続されている。

（レベルシフト回路のデバイス構成）
本実施の形態に係るレベルシフト回路１０は、半導体集積回路（半導体装置）として構成されている。図２及び図３に示されるように、レベルシフト回路１０は、半導体基板５０をベースとして形成されている。本実施の形態において、半導体基板５０として、ｎ型シリコン単結晶基板が使用されている。

レベルシフト部１２のトランジスタ３０は、図２の左側に示されるように、素子分離領域５４により周囲が囲まれた領域内に形成されている。本実施の形態では、トランジスタ３０は、VDMOSFETにより構成されている。詳しく説明すると、トランジスタ３０は、第１主電極と、チャネル形成領域と、第２主電極と、ゲート絶縁膜７０と、ゲート電極７２とを含んで構成されている。第１主電極は、半導体基板５０と、半導体基板５０の主面上に成長され、かつ、半導体基板５０よりも不純物密度が低いｎ型エピタキシャル層５２の主面部に形成されたｎ型ウエル領域５６とを含んで構成されている。ｎ型ウエル領域５６の不純物密度は、半導体基板５０の不純物密度よりも低い設定とされている。チャネル形成領域は、ゲート電極７２の端部において、ｎ型ウエル領域５６の主面部に形成されたｐ型半導体領域６０と、このｐ型半導体領域６０に接続され、かつ、ｐ型半導体領域６０よりも不純物密度が高いｐ型半導体領域６２とを含んで構成されている。第２主電極は、ｐ型半導体領域６０の主面部に形成され、ｎ型ウエル領域５６よりも不純物密度が高いｎ型半導体領域６４を含んで構成されている。ゲート絶縁膜７０はｎ型ウエル領域５６の主面上に形成され、ゲート絶縁膜７０上にゲート電極７２が形成されている。また、ｐ型半導体領域６２及びｎ型半導体領域６４上には電極７４が接続されている。

レベルシフト部１２の抵抗３２は、図２の右側に示されるように、素子分離領域５４により周囲が囲まれた領域内において、ｎ型ウエル領域５６の主面部に形成されたｐ型半導体領域６６を含んで構成されている。ｐ型半導体領域６６の不純物密度は、ここでは、図３に示されるｐ型ウエル領域５８の不純物密度よりも高い設定とされている。なお、抵抗値を高く設定する場合には、抵抗３２は不純物密度が低いｐ型ウエル領域５８等により形成してもよい。ｐ型半導体領域６６の主面上の一端、他端のそれぞれには電極７４が接続されている。

一方、バッファ部１４のインバータ４０を構築するトランジスタ４２は、図３の左側に示されるように、素子分離領域５４により周囲が囲まれた領域内において、ｎ型ウエル領域５６の主面部に形成されている。トランジスタ４２は、チャネル形成領域としてのｎ型ウエル領域５６と、第１主電極及び第２主電極としての一対のｐ型半導体領域６６と、ゲート絶縁膜７０と、ゲート電極７２とを含んで構成されている。ｐ型半導体領域６６の主面上には電極７４が接続されている。トランジスタ４４は、図３の右側に示されるように、素子分離領域５４により周囲が囲まれた領域内において、ｐ型ウエル領域５８の主面部に形成されている。トランジスタ４４は、チャネル形成領域としてのｐ型ウエル領域５８と、第１主電極及び第２主電極としての一対のｎ型半導体領域６４と、ゲート絶縁膜７０と、ゲート電極７２とを含んで構成されている。ｎ型半導体領域６４の主面上には電極７４が接続されている。

なお、バッファ部１４のインバータ３４を構築するトランジスタ３６はトランジスタ４２と同一構造により構成され、トランジスタ３８はトランジスタ４４と同一構造により構成されている。

（本実施の形態の作用及び効果）
本実施の形態に係るレベルシフト回路１０は、図１に示されるように、レベルシフト部１２と、バッファ部１４とを含んで構成される。レベルシフト部１２はトランジスタ３０及び抵抗３２を有する。レベルシフト部１２では、図示省略の車載バッテリから第１電源電圧が入力信号端子２０から入力されると、ノード端子２６に中間電圧が出力される。バッファ部１４は第１電源電圧よりも低電圧の第２電源電圧（Ｖｃｃ）により駆動される。バッファ部１４では、レベルシフト部１２のノード端子２６から出力される中間電圧に基づく出力電圧が出力信号端子（ＯＵＴ又はＯＵＴＢ）２８から出力される。

ここで、レベルシフト部１２のトランジスタ３０では、図１及び図２に示されるように、第１主電極としての半導体基板５０に第１電源電圧が入力され、第２電源電圧がゲート電極７２に印加される。図４に、トランジスタ３０における入力電圧とドレイン電流との関係が示されている。横軸は入力信号端子２０に入力される第１電源電圧（Ｖ）、縦軸はトランジスタ３０のドレイン電流（μＡ）である。図４に示されるように、トランジスタ３０のゲート電極７２には一定低電圧の第２電源電圧、例えば５Ｖが印加されるので、第１電源電圧が０Ｖ〜４Ｖ未満の範囲内では、第１電源電圧の上昇に比例してドレイン電流（ＤＩ）が上昇する。第１電源電圧が４Ｖを超えて図４に示される１６Ｖまでの範囲内では、第１電源電圧が上昇してもドレイン電流が一定電流となる飽和特性が生じる。このため、トランジスタ３０の第２主電極には定電流が出力される。

一方、レベルシフト部１２の抵抗３２の一端はトランジスタ３０の第２主電極に接続され、抵抗３２の他端は第３電源電圧としての接地端子２４に接続される。第３電源電圧はここでは０Ｖである。このため、ノード端子２６において、トランジスタ３０から出力された定電流が抵抗３２により中間電圧に変換される。

図５に、ノード端子２６及び出力信号端子（ＯＵＴ）２８における入力電圧と出力電圧との関係が示されている。横軸は入力信号端子２０に入力される第１電源電圧（Ｖ）、縦軸はノード端子２６及び出力信号端子２８に出力された出力電圧（Ｖ）である。前述の図４に示されるように、第１電源電圧が０Ｖ〜４Ｖ未満の範囲内では、第１電源電圧の上昇に比例してドレイン電流が上昇する。このため、図５に示されるように、第１電源電圧が０Ｖ〜４Ｖ未満の範囲内では、第１電源電圧の上昇に比例してノード端子２６の出力電圧（ＭＶ）が上昇する。ところが、第１電源電圧が４Ｖを超えて図５に示される１６Ｖまでの範囲内では、第１電源電圧が上昇してもノード端子２６に出力される出力電圧（ＭＶ）は４Ｖ未満の一定電圧となる。このノード端子２６に出力される出力電圧は、第１電源電圧がレベルシフトされた中間電圧となる。

このため、バッファ部１４のインバータ３４の入力信号端子３４Ｉには４Ｖ未満の一定電圧の中間電圧が入力される。ここで、トランジスタ３６及びトランジスタ３８の閾値電圧が例えば２．６Ｖに設定されているので、４Ｖ未満の中間電圧がインバータ３４の入力信号端子３４Ｉに入力されると、トランジスタ３６はオフ動作になり、トランジスタ３８はオン動作になる。従って、インバータ３４の出力信号端子３４Ｏに接続されたレベルシフト回路１０の出力信号端子（ＯＵＴＢ）２８には、接地端子２４の第３電源電圧がトランジスタ３８を介して出力される。

一方、バッファ部１４のインバータ４０の入力信号端子４０Ｉにも、接地端子２４の第３電源電圧がトランジスタ３８を介して入力される。トランジスタ４２及びトランジスタ４４の閾値電圧はトランジスタ３６及びトランジスタ３８の閾値電圧と同一に設定されている。このため、トランジスタ４２はオン動作になり、トランジスタ４４はオフ動作になる。従って、インバータ４０の出力信号端子４０Ｏに接続されたレベルシフト回路１０の出力信号端子（ＯＵＴ）２８には、第２電源端子２２の第２電源電圧がトランジスタ４２を介して出力される。

このように構成されるレベルシフト回路１０では、レベルシフト部１２がトランジスタ３０及び抵抗３２の２個の回路素子により構築されるので、回路素子数を大幅に減らすことができる。従って、レベルシフト回路１０において、回路面積を小さくして、回路規模を縮小させることができる。

また、本実施の形態に係るレベルシフト回路１０では、図２に示されるように、レベルシフト部１２のトランジスタ３０が高耐圧構造を有する絶縁ゲート電界効果トランジスタにより構成されている。このため、高電圧に対するトランジスタ３０の耐圧を向上させることができる。本実施の形態では、トランジスタ３０は例えば４０Ｖ以上の耐圧に設定されている。

加えて、本実施の形態に係るレベルシフト回路１０では、トランジスタ３０の第２主電極からレベルシフトされた定電流が出力され、抵抗３２により中間電圧に変換される。本実施の形態において、中間電圧は例えば４Ｖ未満に設定され、静電気破壊に至る電圧はバッファ部１４に入力されない。このため、バッファ部１４の前段にクランプ部（例えばｎｐｎバイポーラトランジスタ）が必要無くなるので、更に回路素子数を減らすことができる。従って、本実施の形態に係るレベルシフト回路１０によれば、高電圧に対する耐圧を向上させることができると共に、更に回路素子数を減らして回路面積を小さくし、回路規模を縮小させることができる。

さらに、本実施の形態に係るレベルシフト回路１０では、レベルシフト部１２のトランジスタ３０の飽和特性を利用して第１電源電圧からレベルシフトされた定電流を生成しているので、簡易な構成により回路素子数を減らすことができる。従って、本実施の形態に係るレベルシフト回路１０によれば、簡易な構成により回路素子数を減らして回路面積を小さくし、回路規模を縮小させることができる。

［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において変形可能である。例えば、本発明は、レベルシフト回路のレベルシフト部において、横方向拡散構造を有するLDMOSFET（Lateral Diffused MOSFET）をトランジスタとして使用可能である。また、トランジスタとして、バイポーラトランジスタが使用可能である。さらに、上記バッファ部の回路構成は前述の実施の形態に限定されない。

１０ レベルシフト回路
１２レベルシフト部
１４ バッファ部
２０ 信号入力端子
２６ ノード端子
２８ 信号出力端子
３０、３６、３８、４２、４４ トランジスタ
３２ 抵抗
３４、４０ インバータ

Claims (3)

1. 第１電源電圧が一方の第１主電極に入力され、前記第１電源電圧よりも低電圧の第２電源電圧が制御電極に印加されて他方の第２主電極に定電流が出力されるトランジスタと、
   前記第２主電極に一端が接続され、かつ、前記第２電源電圧よりも低電圧の第３電源電圧に他端が接続され、前記第２主電極と前記一端との間において前記定電流を中間電圧に変換する抵抗と、
   を有するレベルシフト部と、
   前記第２電源電圧により駆動され、前記中間電圧に基づく出力電圧が出力されるバッファ部と、
   を備えたレベルシフト回路。
2. 前記トランジスタは、高耐圧構造を有する絶縁ゲート電界効果トランジスタにより構成されている請求項１に記載のレベルシフト回路。
3. 前記トランジスタは、前記第１主電極に入力される前記第１電源電圧の増加に対して当該第１主電極から前記第２主電極に流れる電流が一定となる飽和領域を利用して、前記第２主電極に定電流を出力する構成とされている請求項１又は請求項２に記載のレベルシフト回路。

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