JP2020030179A - 電流検出回路 - Google Patents

Abstract

【課題】一つの実施形態は、電流センス比の精度を高めることができる電流検出回路を提供することを目的とする。【解決手段】一つの実施形態によれば、電流検出回路は、第１の主電極と、第２の主電極と、第１の制御電極を備え、前記第１の制御電極に印加される制御信号によってオン／オフが制御される縦型構造の出力トランジスタを有する。前記第１の主電極に接続される第３の主電極と、前記第１の制御電極に接続される第２の制御電極と、第４の主電極を有する縦型構造の検出トランジスタを有する。前記第１の主電極と前記第２の主電極との間に接続され、前記第１の主電極と前記第２の主電極との間の電圧を所定の比で分圧した分圧電圧を出力する分圧回路を有する。前記分圧電圧を前記第４の主電極に供給する電圧供給回路を有する。【選択図】図１

Description

本実施形態は、電流検出回路に関する。

従来、Ｎチャンネル型のＭＯＳトランジスタを用いて出力トランジスタの出力電流をセンスする電流検出回路が開示されている。しかし、ハイサイドにＮチャネル型の出力トランジスタを用いる場合には、出力トランジスタのオン／オフを制御するスイッチング信号を供給する為のチャージポンプを必要とする。チャージポンプは高電圧のスイッチング信号を発生する為、高い電磁妨害（ＥＭＩ）対策が要求される。また、ハイサイドに縦型構造を有するマルチソースのＰチャネル型のＭＯＳトランジスタを用いる試みがされている。この場合、出力トランジスタのソースは電源端子にそのまま接続される為、出力トランジスタのソースと電源端子の間に生じる電圧降下は微小である。この為、出力電流に応答する増幅器を、出力電流を検出する検出トランジスタのソース側に設けた場合には、そのオフセット電圧が出力電流を検出する電流センス比に大きく影響し、電流センス比の精度を低下させる原因となる。

特許第５６６６６９４号公報

一つの実施形態は、電流センス比の精度を高めることができる電流検出回路を提供することを目的とする。

一つの実施形態によれば、電流検出回路は、第１の主電極と、第２の主電極と、第１の制御電極を備え、前記第１の制御電極に印加される制御信号によってオン／オフが制御される縦型構造の出力トランジスタを有する。前記第１の主電極に接続される第３の主電極と、前記第１の制御電極に接続される第２の制御電極と、第４の主電極を有する縦型構造の検出トランジスタを有する。前記第１の主電極と前記第２の主電極との間に接続され、前記第１の主電極と前記第２の主電極との間の電圧を所定の比で分圧した分圧電圧を出力する分圧回路を有する。前記分圧電圧を前記第４の主電極に供給する電圧供給回路を有する。

第１の実施形態の電流検出回路を示す図である。 縦型構造のＭＯＳトランジスタの例を示す図である。 第２の実施形態の電流検出回路を示す図である。 第３の実施形態の電流検出回路を示す図である。 第４の実施形態の電流検出回路を示す図である。 縦型構造のＩＧＢＴの例を示す図である。

以下に添付図面を参照して、実施形態にかかる電流検出回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の電流検出回路を示す図である。本実施形態の電流検出回路は、スイッチング素子２０を有する。スイッチング素子２０は、縦型構造のＰチャネル型の出力トランジスタ２２と検出トランジスタ２１を有し、マルチソースの縦型構造のＭＯＳトランジスタ（以下、単にトランジスタと呼ぶ場合がある）を構成する。出力トランジスタ２２と検出トランジスタ２１は、共通のドレイン２３０を介して、出力端子１２に接続される。出力端子１２には、負荷１００が接続される。

尚、ここで言う縦型構造とは、主電極であるソースとドレインが半導体基板（図示せず）の表面側と裏面側に夫々形成され、ソースとドレインとの間で、縦方向に電流が流れる構造を意味する。縦型構造とすることで、ソースとドレインとの間の距離が長くなり、高耐圧の構造とすることができる。

出力トランジスタ２２のソース２２０は、抵抗４１を介して電源端子１１に接続される。抵抗４１は、ソース２２０を電源端子１１に接続する配線（図示せず）等の寄生抵抗を等価的に示す。

検出トランジスタ２１のソース２１０はトランジスタ５１のドレインに接続され、トランジスタ５１のソースは電源端子１１に接続される。

本実施形態の電流検出回路は、分圧回路３０を有する。分圧回路３０は、出力トランジスタ２２と並列に、直列接続された抵抗３１と３２を有する。抵抗３１と３２の接続点３３は、分圧回路３０の出力端となり、分圧比に応じた出力電圧Ｖ１を出力する。抵抗３１と３２の値は、出力トランジスタ２２のオン抵抗に対して、十分高い値に設定する。これにより、抵抗４１から分圧回路３０に流れ込む電流は無視できる。

電源端子１１に印加される電圧をＶＢ、抵抗４１の値をＲｐ、出力トランジスタ２２に流れるドレイン電流をＩｏｕｔ、出力トランジスタ２２のオン抵抗をＲｍ、分圧回路３０の分圧比をＤとすると、分圧回路３０の接続点３３の電圧Ｖ１は、次の式（１）で示される。尚、分圧比Ｄは、抵抗３１と抵抗３２の抵抗値の比により設定することができる。
Ｖ１＝ＶＢ−｛Ｒｐ×Ｉｏｕｔ＋Ｒｍ×Ｉｏｕｔ／Ｄ×（Ｄ−１）｝
＝ＶＢ−｛Ｒｐ＋Ｒｍ／Ｄ×（Ｄ−１）｝×Ｉｏｕｔ・・・（１）
また、電源端子１１の電圧ＶＢは、次の式（２）で示すことができる。
ＶＢ＝Ｖｏｕｔ＋Ｉｏｕｔ×（Ｒｐ＋Ｒｍ） ・・・ （２）

接続点３３は、増幅器５０の反転入力端に接続される。すなわち、接続点３３の電圧Ｖ１が、増幅器５０の反転入力端に供給される。増幅器５０の非反転入力端には、検出トランジスタ２１のソース２１０が接続される。増幅器５０の出力は、トランジスタ５１のゲートに供給される。

増幅器５０と、トランジスタ５１は電圧供給回路を構成する。増幅器５０の入力端間はイマジナリショートとなり、増幅器５０とトランジスタ５１は、検出トランジスタ２１のソース電圧Ｖ２と接続点３３の電圧Ｖ１が等しくなる様に動作する。

出力トランジスタ２２のソース・ドレイン間電圧を分圧回路３０によって分圧して検出トランジスタ２１のソースに供給する。出力トランジスタ２２と検出トランジスタ２１のソース・ドレイン間電圧が等しい場合には、出力トランジスタ２２と検出トランジスタ２１は、そのオン抵抗の比でドレイン電流を出力する。一方、出力トランジスタ２２と検出トランジスタ２１のソース・ドレイン間の電圧が異なる場合には、出力トランジスタ２２と検出トランジスタ２１は、その異なるソース・ドレイン間電圧の比と、オン抵抗の比に応じてドレイン電流を出力する。従って、出力トランジスタ２２と検出トランジスタ２１のオン抵抗の比、及びソース・ドレイン間に印加する電圧よって電流比を設定することができ、結果として電流センス比を設定することができる。

分圧した電圧Ｖ１を検出トランジスタ２１のソースに印加する為、分圧回路３０の分圧比Ｄによって出力トランジスタ２２に対する検出トランジスタ２１のドレイン電流の比、すなわち、電流センス比を設定することができる。例えば、出力トランジスタ２２と検出トランジスタ２１のオン抵抗の比が１対１００００の場合に、分圧比Ｄを２（すなわち、出力トランジスタ２２の１／２のソース電圧を、検出トランジスタ２１のソースに印加）とすると、出力トランジスタ２２に対する検出トランジスタ２１のドレイン電流の比を２００００対１に設定することができる。

増幅器５０のオフセット電圧をＶｏｆ１とすると、検出トランジスタ２１のソース電圧Ｖ２は、次の式（３）で示される。
Ｖ２＝Ｖ１＋Ｖｏｆ１ （３）
また、検出トランジスタ２１のドレイン電流Ｉｓは、次の式（４）で示すことができる。
Ｉｓ＝（Ｖ２−Ｖｏｕｔ）／Ｒｓ ・・・ （４）
Ｒｓは、検出トランジスタ２１のオン抵抗を示す。

式（１）〜式（４）から次の式（５）が求まる。
Ｉｓ＝（Ｒｍ／Ｄ×Ｉｏｕｔ−Ｖｏｆ１）／Ｒｓ・・・（５）
式（５）から、Ｉｏｕｔ／Ｉｓは、Ｒｓ×Ｄ／Ｒｍに比例した値となることがわかる。すなわち、分圧比Ｄによって、出力トランジスタ２２と検出トランジスタ２１のドレイン電流比を設定することができる。

出力トランジスタ２２と抵抗４１の直列回路、及び検出トランジスタ２１とトランジスタ５１の直列回路の両端には、夫々電圧ＶＢと出力電圧Ｖｏｕｔの差電圧が印加される為、次の式（６）の関係が成立する。
（Ｒ１＋Ｒｓ）×Ｉｓ＝（Ｒｐ＋Ｒｍ）×Ｉｏｕｔ ・・・ （６）
Ｒ１は、トランジスタ５１の抵抗値を示す。抵抗Ｒ１は、式（６）から次の式（７）で示すことができる。
Ｒ１＝（Ｒｐ＋Ｒｍ）×Ｉｏｕｔ／Ｉｓ−Ｒｓ ・・・ （７）

増幅器５０の出力は、トランジスタ５２のゲートにも供給される為、トランジスタ５１と５２のゲート・ソース間の電圧は等しい。トランジスタ５２のソースは電源端子１１に接続され、ドレインはトランジスタ６１のソースに接続される。トランジスタ６１のゲートには、増幅器６０の出力が供給される。

増幅器６０の非反転入力端には検出トランジスタ２１のソース２１０が接続され、反転入力端はトランジスタ６１のソースに接続される。増幅器６０とトランジスタ６１は、電圧供給回路を構成する。増幅器６０の入力端間はイマジナリショートになり、増幅器６０とトランジスタ６１は、電圧Ｖ２をトランジスタ５２のドレインに供給する。

トランジスタ５１と５２のゲートには増幅器５０の出力が供給され、夫々のソースは電源端子１１に接続される従って、電圧Ｖ２とトランジスタ５２のドレイン電圧Ｖ３が等しい場合には、トランジスタ５１と５２のソース・ドレイン間電圧も等しくなる為、トランジスタ５１と５２には、夫々のオン抵抗の比に応じたドレイン電流が流れる。すなわち、トランジスタ５１と５２のオン抵抗の値が１対Ｎの場合には、トランジスタ５１と５２には、Ｎ対１のドレイン電流が流れる。本実施形態においては、トランジスタ５１と５２は、同じ値のドレイン電流が流れる様に同じオン抵抗を有する寸法比に設定される。

トランジスタ５２のドレイン電流Ｉｄ５２は、次の式（８）で示すことができる。
Ｉｄ５２＝（ＶＢ−Ｖ３）／Ｒ２ ・・・ （８）
Ｒ２は、トランジスタ５２のオン抵抗を示す。ドレイン電流Ｉｄ５２は、トランジスタ６１を介して、検出電流Ｉｓｏｕｔとして検出抵抗７０に供給される。

ドレイン電流Ｉｄ５２とトランジスタ６１を流れる検出電流Ｉｓｏｕｔが等しいとすると、検出電流Ｉｓｏｕｔは、次の式（９）で示すことができる。
Ｉｄ５２＝Ｉｓｏｕｔ＝（ＶＢ−Ｖ３）／Ｒ２ ・・・ （９）

増幅器６０のオフセット電圧をＶｏｆ２とすると、検出電流Ｉｓｏｕｔは、次の式（１０）で示される。
Ｉｓｏｕｔ＝｛ＶＢ−（Ｖ２＋Ｖｏｆ２）｝／Ｒ２ ・・・ （１０）

式（１）、式（３）及び式（１０）から次の式（１１）を示すことができる。
Ｉｓｏｕｔ＝｛ＶＢ−（Ｖ１＋Ｖｏｆ１＋Ｖｏｆ２）｝／Ｒ２
＝｛ＶＢ−（ＶＢ−｛ Ｒｐ＋Ｒｍ／Ｄ×（Ｄ−１）｝×Ｉｏｕｔ）＋Ｖｏｆ１＋Ｖｏｆ２｝／Ｒ２
＝（Ｒｐ＋Ｒｍ／Ｄ×（Ｄ−１））×Ｉｏｕｔ−Ｖｏｆ１−Ｖｏｆ２）／Ｒ２ ・・・ （１１）
検出電流ＩｓｏｕｔにＲｍ／Ｄ×（Ｄ−１）｝×Ｉｏｕｔの項を含めることができる為、増幅器５０、６０のオフセットの影響を抑制することができ、電流センス比（Ｉｏｕｔ／Ｉｓｏｕｔ）の精度を高めることができる。

更に、Ｒ１とＲ２の抵抗の値が等しいとすると、次の式（１２）が得られる。
Ｉｓｏｕｔ＝（Ｒｐ＋Ｒｍ／Ｄ×（Ｄ−１））×Ｉｏｕｔ−Ｖｏｆ１−Ｖｏｆ２）／｛（Ｒｐ＋Ｒｍ）×Ｉｏｕｔ／Ｉｓ−Ｒｓ｝ ・・・・ （１２）
検出出力電流Ｉｓｏｕｔは、分圧比Ｄによって調整することができる。すなわち、分圧比Ｄにより、電流センス比（Ｉｏｕｔ／Ｉｓｏｕｔ）を容易に調整することができる。

検出抵抗７０に生じた電圧降下の情報が、信号線１０２を介して制御回路１０に供給される。制御回路１０は、出力トランジスタ２２と検出トランジスタ２１のオン／オフを制御する駆動信号を、信号線１０１を介して出力トランジスタ２２と検出トランジスタ２１のゲート２１１に供給する。

Ｒｐ＝１ｍΩ、Ｒｍ＝９ｍΩ、Ｒｓ＝９０Ω、Ｉｏｕｔ＝１Ａ、Ｖｏｆ１＝−１ｍＶ、Ｖｏｆ２＝−１ｍＶでＤ＝２とすると、式（４）からＩｓ＝０．０３９ｍＡが得られる。また、式（１２）からＩｓｏｕｔ＝０．０４５ｍＡが得られる。従って、電流センス比は、Ｉｏｕｔ／Ｉｓｏｕｔ＝２２２２２となる。従って、分圧比Ｄを２に設定した電流センス比２００００に対して、１１％の誤差に抑制することができる。

本実施形態によれば、ハイサイドの出力トランジスタ２２と検出トランジスタ２１はＰＭＯＳトランジスタで構成される為、そのオン／オフを制御する高電圧のスイッチング信号を供給する為のチャージポンプを設ける必要が無い。従って、高い電磁妨害（ＥＭＩ）対策が要求される場合にも本実施形態の電流検出回路を用いることができる。

また、分圧比Ｄの設定により、電流センス比（Ｉｏｕｔ／Ｉｓｏｕｔ）を容易に設定することができる。これにより、回路設計の自由度を広げることができる。更に、増幅器５０、６０のオフセット電圧の影響を抑制することができる為、電流センス比の精度を高めることができる。

図２は、スイッチング素子２０として用いられる縦型構造のＭＯＳトランジスタの一例を示す図である。既述した実施形態に対応する構成には同じ符号を付し、重複した記載は必要な場合にのみ行う。以下同様である。図２は、検出トランジスタ２１と出力トランジスタ２２を備えるスイッチング素子２０の断面構造を模式的に示す。

スイッチング素子２０は、Ｐ型の半導体基板２００を有する。半導体基板２００上に、Ｐ型のエピタキシャル層２０１、２０２を有する。エピタキシャル層２０１には、Ｎ型の拡散領域２１３、２１５が形成される。拡散領域２１３、２１５には、Ｐ型の拡散領域２１４、２１６が形成される。

拡散領域２１３〜２１６を貫通して形成される領域２１７を有する。領域２１７と夫々の拡散領域２１３〜２１６の間は、酸化膜２１８によって分離される。領域２１７は、例えば、不純物がドープされた多結晶シリコン層によって構成される。尚、Ｎ型の拡散領域２１３、２１５とＰ型の拡散領域２１４、２１６は、領域２１７を連続して取り囲む一体の領域として形成される。

拡散領域２１４、２１６をソース領域、エピタキシャル層２０１と半導体基板２００をドレイン領域、領域２１７をゲートとするＰチャネル型の検出トランジスタ２１が構成される。

拡散領域２１３は配線２１０２を介してソース２１０に接続される。拡散領域２１４は、配線２１０１、２１０３を介してソース２１０に接続される。領域２１７は、配線２１１２を介してゲート２１１に接続される。

分離領域２５０によって分離されたエピタキシャル層２０２には、Ｎ型の拡散領域２２３、２２５が形成される。拡散領域２２３、２２５には、Ｐ型の拡散領域２２４、２２６が形成される。

拡散領域２２３〜２２６を貫通する領域２２７を有する。領域２２７と夫々の拡散領域２２３〜２２６の間は、酸化膜２２８によって分離される。領域２２７は、例えば、不純物がドープされた多結晶シリコン層によって構成される。尚、Ｎ型の拡散領域２２３、２２５とＰ型の拡散領域２２４、２２６は、領域２２７を連続して取り囲む一体の領域として形成される。

拡散領域２２４、２２６をソース領域、エピタキシャル層２０２と半導体基板２００をドレイン領域、領域２２７をゲートとするＰチャネル型のトランジスタが構成される。

拡散領域２２５は配線２２０１を介してソース２２０に接続される。拡散領域２２６は、配線２２０１を介してソース２２０に接続される。領域２２７は、配線２１１１を介してゲート２１１に接続される。

エピタキシャル層２０２には、更に、Ｎ型の拡散領域２３３、２３５が形成される。拡散領域２３３、２３５には、Ｐ型の拡散領域２３４、２３６が形成される。

拡散領域２３３〜２３６を貫通する領域２３７を有する。領域２３７と夫々の拡散領域２３３〜２３６の間は、酸化膜２３８によって分離される。領域２３７は、例えば、不純物がドープされた多結晶シリコン層によって構成される。尚、Ｎ型の拡散領域２３３、２３５とＰ型の拡散領域２３４、２３６は、領域２３７を連続して取り囲む一体の領域として形成される。

拡散領域２３４、２３６をソース領域、エピタキシャル層２０２と半導体基板２００をドレイン領域、領域２３７をゲートとするＰチャネル型のトランジスタが構成される。エピタキシャル層２０２に形成された２個のトランジスタにより、出力トランジスタ２２が構成されている。

拡散領域２３５は配線２２０１を介してソース２２０に接続される。拡散領域２３６は、配線２２０１を介してソース２２０に接続される。領域２３７は、配線２１１１を介してゲート２１１に接続される。

便宜的に、図２では、エピタキシャル層２０１に１個のＭＯＳトランジスタが形成され、エピタキシャル層２０２に並列に接続された２個のＭＯＳトランジスタが形成された構成を示す。並列接続されるＭＯＳトランジスタの個数を調整することにより、オン抵抗の値を調整することができる。これにより、出力トランジスタ２２と検出トランジスタ２１に流れるドレイン電流の比を調整して、電流センス比を調整することができる。

図２の構成においては、ゲート２１１に印加される電圧によって夫々のトランジスタのソース・ドレイン間にチャンネルが形成された場合に、上部表面側（ソース側）から下部側（ドレイン側）に、縦方向のドレイン電流が流れる。また、ソースが半導体基板の表面側に２個設けられている。この為、縦型構造を有するマルチソースのＭＯＳトランジスタと呼ばれる場合がある。

（第２の実施形態）
図３は、第２の実施形態の電流検出回路を示す図である。本実施形態の電流検出回路は、出力端子１２と接地端子１３との間に、出力トランジスタ２４を有する。すなわち、ローサイドの出力トランジスタ２４を備える。出力トランジスタ２４とドレインを共通にする検出トランジスタ２３を有する。出力トランジスタ２４と検出トランジスタ２３は、縦型構造のＮチャンネル型のＭＯＳトランジスタで構成される。図２に示す構成例において、Ｐ型領域とＮ型領域の導電型を入れ替えることにより、Ｎチャネル型のＭＯＳトランジスタを構成することができる。

出力トランジスタ２４と並列に接続される分圧回路３０を有する。分圧回路３０は、抵抗３１と抵抗３２の値によって設定された分圧比Ｄに応じた電圧Ｖ１を接続点３３から出力し、増幅器５０の反転入力端に供給する。増幅器５０の非反転入力端は検出トランジスタ２３のソース２３１に接続される。制御回路１０は、オン／オフを制御する駆動信号を、信号線１０１を介して出力トランジスタ２４と検出トランジスタ２３のゲート２１２に供給する。

増幅器５０とＮＭＯＳトランジスタ５３は、検出トランジスタ２３のソース電圧を電圧Ｖ１に等しくなるように動作する。従って、出力トランジスタ２４と検出トランジスタ２３のドレイン電流の比を、出力トランジスタ２４と検出トランジスタ２３のオン抵抗の比と夫々のソース・ドレイン間の電圧の比によって設定する構成とすることができる。

増幅器６０とＮＭＯＳトランジスタ６２が構成する電圧フォロワ回路は、増幅器６０の入力端間はイマジナリショートになり、検出トランジスタ２３のソース電圧Ｖ２をＮＭＯＳトランジスタ５４のドレインの接続点１４に供給し、ＮＭＯＳトランジスタ５４に流れる電流を出力する。他の構成及び制御は、図１と同様であるので説明を省略する。ローサイドの出力トランジスタ２４を備えた構成においても、電流センス比の精度を高めることができる。また、分圧回路３０の分圧比Ｄにより、電流センス比を容易に調整することができる。

（第３の実施形態）
図４は、第３の実施形態の電流検出回路を示す図である。本実施形態の電流検出回路は、電圧Ｖ１と電圧源１２１で設定される参照電圧Ｖｒｅｆとを比較する比較回路１２０を有する。電圧Ｖ１は、出力トランジスタ２２のソース・ドレイン間電圧を分圧した電圧である。比較回路１２０は、電圧Ｖ１が参照電圧Ｖｒｅｆより高くなるとＨレベルの出力信号を出力し、電圧Ｖ１が参照電圧Ｖｒｅｆより低い場合にはＬレベルの出力信号を出力する。

参照電圧Ｖｒｅｆは、出力トランジスタ２２の線形領域と飽和領域の動作領域の境界の電圧に設定する。出力トランジスタ２２のソース・ドレイン電圧ＶＤＳ、ソース・ゲート間電圧ＶＧＳ、しきい値ＶＴＨとすると、ＶＧＳ−ＶＴＨ＝ＶＤＳの関係となる。出力トランジスタ２２が完全にオン状態となる時の電圧ＶＤＳを分圧比Ｄで分圧した電圧を参照電圧Ｖｒｅｆとして設定する。

本実施形態の電流検出回路は、分圧回路３０の接続点３３に非反転入力端が接続される増幅器９０を有する。増幅器９０の反転入力端は検出トランジスタ２１のソースに接続される。

増幅器９０の出力は、ＮＭＯＳトランジスタ９１、９２のゲートに接続される。トランジスタ９１、９２のソースは接地端子１３に接続される。トランジスタ９２のドレインは、検出トランジスタ２１のソースに接続される。トランジスタ９２のドレインを検出トランジスタ２１のソースに帰還させる電圧フォロワの構成は、ソース電圧Ｖ２を電圧Ｖ１に等しくするように動作する。

トランジスタ９１、９２のゲートには、ＮＭＯＳトランジスタ９３のドレインが接続される。トランジスタ９３のソースは接地端子１３に接続され、ゲートには比較回路１２０の出力が供給される。比較回路１２０の出力によってトランジスタ９３のオン／オフは制御される。すなわち、比較回路１２０からＨレベルの出力が供給される時にトランジスタ９３はオンとなり、トランジスタ９１、９２のゲートを接地させる。

トランジスタ９２のゲートが接地されるとトランジスタ９２はオフとなる為、増幅器９０とトランジスタ９２による電圧フォロワ回路はオフとなる。すなわち、電圧Ｖ２を電圧Ｖ１に等しくする動作が停止する。すなわち、出力トランジスタ２２のソース・ドレイン電圧を分圧した電圧Ｖ１が所定のしきい値電圧より高くなった場合には、検出トランジスタ２１のソース電圧Ｖ２を電圧Ｖ１に等しくする動作を停止させる。

トランジスタ９１のドレインは、接続点１４に接続される。接続点１４と電源端子１１との間には可変抵抗回路８１が接続される。可変抵抗回路８１は、抵抗８２と８３を有する。Ｐチャネル型のＭＯＳトランジスタ８５は、ドレインが抵抗８２と８３の接続点８４に接続され、ソースが電源端子１１に接続される。

トランジスタ８５のゲートには、比較回路１２０の出力が供給される。トランジスタ８５のオン／オフが比較回路１２０の出力によって制御される。すなわち、比較回路１２０がＬレベルの信号を出力する時には、トランジスタ８５がオンとなり、可変抵抗回路８１の抵抗８２を短絡させる。従って、可変抵抗回路８１の抵抗値は、抵抗８３の値となる。

比較回路１２０は、電圧Ｖ１が参照電圧Ｖｒｅｆより低い場合にＬレベルの出力信号を出力する。従って、電圧Ｖ１が参照電圧Ｖｒｅｆより低い場合に、可変抵抗回路８１の抵抗値が、直列接続された抵抗８２と抵抗８３の値から抵抗８３の値に切換えられる。

接続点１４には、トランジスタ６１のソースが接続される。トランジスタ６１のゲートには、増幅器６０の出力が供給される。増幅器６０の反転入力端は接続点１４に接続され、非反転入力端は検出トランジスタ２１のソースに接続される。増幅器６０とトランジスタ６１は電圧フォロワ回路を構成し、接続点１４の電圧Ｖ３を電圧Ｖ２に等しくする様に動作する。増幅器６０とトランジスタ６１が構成する電圧フォロワ回路は、可変抵抗回路８１に流れる電流を出力する。

トランジスタ６１のドレインは検出抵抗７０の一端に接続され、検出抵抗７０の他端は接地端子１３に接続される。検出抵抗７０に生じた電圧降下の情報が、信号線１０２を介して制御回路１０に供給される。

（出力トランジスタ２２のソース・ドレイン間の電圧が小さい時の動作）
本実施形態の電流検出回路において、出力トランジスタ２２のソース・ドレイン電圧が小さい時の動作は以下となる。ここで言う、出力トランジスタ２２のソース・ドレイン電圧が小さい時とは、電圧Ｖ１が参照電圧Ｖｒｅｆより低い場合である。すなわち、出力トランジスタ２２の電圧ＶＧＳが大きく、出力トランジスタ２２が線形領域で動作している場合である。

電圧Ｖ１は、次の式（１３）で示される。
Ｖ１＝ＶＢ−（Ｒｐ×Ｉｏｕｔ＋Ｒｍ×Ｉｏｕｔ／Ｄ×（１−Ｄ））
＝ＶＢ−（Ｒｐ＋Ｒｍ／Ｄ×（１−Ｄ））×Ｉｏｕｔ ・・・ （１３）

電圧Ｖ１が参照電圧Ｖｒｅｆより低い為、比較回路１２０はＬレベルの信号を出力する。この為、トランジスタ９３のゲートにはＬレベルの信号が供給され、増幅器９０とトランジスタ９２の電圧フォロワ回路の動作により、検出トランジスタ２１のソース電圧Ｖ２は電圧Ｖ１に等しくなる。

電源端子１１の電圧ＶＢは、次の式（１４）で示される。
ＶＢ＝Ｖｏｕｔ＋Ｉｏｕｔ×（Ｒｐ＋Ｒｍ） ・・・ （１４）
検出トランジスタ２１のドレイン電流Ｉｓは、次の式（１５）で示される。
Ｉｓ＝（Ｖ２−Ｖｏｕｔ）／Ｒｓ ・・・ （１５）

電圧Ｖ１が電圧Ｖ２に等しい関係から、式（１５）に式（１３）、式（１４）を代入すると、次の式（１６）が得られる。
Ｉｓ＝（Ｖ２−Ｖｏｕｔ）／Ｒｓ
＝（Ｖ１−Ｖｏｕｔ）／Ｒｓ
＝｛ＶＢ−（Ｒｐ＋Ｒｍ／Ｄ×（１−Ｄ））×Ｉｏｕｔ−Ｖｏｕｔ｝／Ｒｓ
＝｛Ｖｏｕｔ＋Ｉｏｕｔ×（Ｒｐ＋Ｒｍ）−（Ｒｐ＋Ｒｍ／Ｄ×（Ｄ−１））×Ｉｏｕｔ−Ｖｏｕｔ｝／Ｒｓ
＝（Ｒｍ／Ｄ×Ｉｏｕｔ）／Ｒｓ
＝Ｒｍ／Ｒｓ／Ｄ×Ｉｏｕｔ ・・・ （１６）

増幅器６０とトランジスタ６１が構成する電圧フォロワ回路の動作によって、接続点１４の電圧Ｖ３は、検出トランジスタ２１のソース電圧Ｖ２に等しくなる。従って、負荷抵抗８０の両端間に印加される電圧と、可変抵抗回路８１の両端間に印加される電圧は等しくなる。

供給されるＬベルの信号によってトランジスタ８５はオンとなる。これにより、トランジスタ８５のオン抵抗を無視すると可変抵抗回路８１の抵抗値は抵抗８３の値となる。

負荷抵抗８０と抵抗８３を同じ抵抗値とすると、負荷抵抗８０の両端間に印加される電圧はドレイン電流Ｉｓによって生じた電圧降下である為、抵抗８３に流れる検出出力電流Ｉｓｏｕｔはドレイン電流Ｉｓと等しくなる。

従って、式（１６）より、次の関係式（１７）が得られる。
Ｉｓｏｕｔ＝Ｒｍ／Ｒｓ／Ｄ×Ｉｏｕｔ
＝ＲＡＴＩＯ×Ｉｏｕｔ （１７）
すなわち、所望の抵抗比ＲＡＴＩＯ（＝Ｒｍ／Ｒｓ／Ｄ）で検出出力電流Ｉｓｏｕｔを得ることができる。

（ソース・ドレイン間電圧ＶＤＳが大きい時の動作）
出力トランジスタ２２の電圧ＶＤＳが大きい時の動作は以下となる。尚、ここで言う出力トランジスタ２２のソース・ドレイン間電圧が大きい時とは、電圧Ｖ１が参照電圧Ｖｒｅｆより高い場合である。すなわち、出力トランジスタ２２の電圧ＶＧＳが小さく出力トランジスタ２２のしきい値Ｖｔｈに近い値で、飽和領域から線形領域へ遷移する動作領域である。

電圧Ｖ１は、次の式（１８）で示される。
Ｖ１＝ＶＢ−（Ｒｐ×Ｉｏｕｔ＋Ｒｍ×Ｉｏｕｔ／Ｄ×（１−Ｄ））
＝ＶＢ−（Ｒｐ＋Ｒｍ／Ｄ×（１−Ｄ））×Ｉｏｕｔ ・・・ （１８）

電圧Ｖ１が参照電圧Ｖｒｅｆより高い為、比較回路１２０はＨレベルの信号を出力し、トランジスタ９３をオンさせる。これにより、トランジスタ９２のゲートは接地され、増幅器９０とトランジスタ９２で構成される電圧フォロワ回路がオフとなる。従って、ソース電圧Ｖ２と電圧ＶＢは夫々、式（１９）、式（２０）で示される。
Ｖ２＝ＶＢ−Ｒ１×Ｉｓ ・・・ （１９）
ＶＢ＝Ｖ２＋Ｒ１×Ｉｓ
＝Ｖｏｕｔ＋Ｉｏｕｔ×（Ｒｐ＋Ｒｍ） ・・・ （２０）

検出トランジスタ２１のドレイン電流Ｉｓは、次の式（２１）で示される。
Ｉｓ＝（ＶＢ−Ｖｏｕｔ）／（Ｒ１＋Ｒｓ）
＝｛Ｖｏｕｔ＋Ｉｏｕｔ×（Ｒｐ＋Ｒｍ）−Ｖｏｕｔ｝／（Ｒ１＋Ｒｓ）
＝（Ｒｐ＋Ｒｍ）／（Ｒ１＋Ｒｓ）×Ｉｏｕｔ ・・・ （２１）

増幅器６０とトランジスタ６１で構成される電圧フォロワ回路の動作により、ソース電圧Ｖ２と電圧Ｖ３は等しくなる。

比較回路１２０がＨレベルの信号を出力する為、トランジスタ８５はオフとなる。従って、可変抵抗回路８１の抵抗値は、抵抗８２と８３の合計値となる。従って、トランジスタ６１を流れる検出出力電流Ｉｓｏｕｔは、次の式（２２）で示される。
Ｉｓｏｕｔ＝（ＶＢ−Ｖ３）／（Ｒ２＋Ｒ３） ・・・ （２２）

式（１９）、式（２０）を式（２２）に代入することで、次の式（２３）を得る。
Ｉｓｏｕｔ＝｛Ｖ２＋Ｒ１×Ｉｓ−Ｖ２｝／（Ｒ２＋Ｒ３）
＝（Ｒ１×Ｉｓ）／（Ｒ２＋Ｒ３） ・・・ （２３）
Ｒ２は抵抗８２の抵抗値、Ｒ３は抵抗８３の抵抗値を示す。

抵抗値Ｒ１、Ｒ２、Ｒ３が等しいとすると、式（２２）、式（２３）から次の式（２４）を得る。
Ｉｓｏｕｔ＝Ｉｓ／２
＝（Ｒｐ＋Ｒｍ）／（Ｒ１＋Ｒｓ）×Ｉｏｕｔ／２ ・・・ （２４）
また、Ｒｐ＜＜Ｒｍ、Ｒ１＜＜Ｒｓとすると、次の式（２５）が得られる。
Ｉｓｏｕｔ≒Ｒｍ／Ｒｓ×Ｉｏｕｔ／２ ・・・ （２５）

すなわち、出力トランジスタ２２と検出トランジスタ２１のオン抵抗比で設定したセンス比に応じた検出出力電流Ｉｓｏｕｔを得ることができる。従って、Ｒｍ／Ｒｓを１／１００００とした場合には、Ｉｏｕｔに対し所望のセンス比の１／２００００で検出出力電流Ｉｓｏｕｔを出力させることができる。

Ｒｐ＝１ｍΩ、Ｒｍ＝１Ω、Ｒｓ＝１０ｋΩ、Ｒ１＝５０Ω、Ｉｏｕｔ＝１Ａ、Ｄ＝２とすると、Ｉｓ＝０．０４９８ｍＡとなる。従って、電流センス比（Ｉｏｕｔ／Ｉｓ９は２００７９となり、設定した電流センス比２００００に対して３．９％の誤差に抑えることができる。従って、出力トランジスタ２２の電圧ＶＤＳが大きく（ＶＧＳがしきい値Ｖｔｈ付近）、電圧Ｖ１を検出トランジスタ２１のソースに供給出来ない場合でも、電流センス比の精度を高めることができる。

出力トランジスタ２２のソース・ドレイン電圧が大きい時に、電圧Ｖ１を検出トランジスタ２１のソースに供給した場合には、出力トランジスタ２２と検出トランジスタ２１とのソース電圧の差が大きくなる。一方、出力トランジスタ２２と検出トランジスタ２１のゲートは共通接続されている為、出力トランジスタ２２と検出トランジスタ２１のゲート・ソース間電圧が大きく相違する状態となる。従って、出力トランジスタ２２と検出トランジスタ２１のオン抵抗が大きく変動し、出力トランジスタ２２と検出トランジスタ２１のオン抵抗の比で設定した電流センス比が大きく変動する。

本実施形態においては、出力トランジスタ２２のソース・ドレイン間電圧が所定の参照電圧Ｖｒｅｆより高い場合には、ソース電圧Ｖ２を電圧Ｖ１に等しくする動作を行う増幅器９０とトランジスタ９２で構成される電圧フォロワ回路の動作を停止させる。これにより、出力トランジスタ２２と検出トランジスタ２１のオン抵抗比のバラツキを抑制し、電流センス比の精度を高めることができる。

（第３の実施形態）
図５は、第４の実施形態の電流検出回路を示す図である。本実施形態の電流検出回路は、出力端子１２と接地端子１３との間に、出力トランジスタ２４を有する。すなわち、ローサイドの出力トランジスタ２４を備える。また、出力トランジスタ２４とドレインを共通にする検出トランジスタ２３を有する。検出トランジスタ２３のソースには負荷抵抗４２が接続される。出力トランジスタ２４と検出トランジスタ２３は、縦型構造のＮチャネル型のＭＯＳトランジスタで構成される。図２に示す構成例において、Ｐ型領域とＮ型領域を入れ替えることによりＮＭＯＳトランジスタを構成することができる。

出力トランジスタ２４のソース・ドレイン間に接続される分圧回路３０を有する。分圧回路３０は、抵抗３１と抵抗３２の抵抗値の設定によって設定された分圧比Ｄに応じた電圧Ｖ１を出力し、増幅器９０の非反転入力端に供給する。

増幅器９０とトランジスタ９５は、検出トランジスタ２３のソース電圧Ｖ２を電圧Ｖ１に等しくなるように動作する。従って、出力トランジスタ２４と検出トランジスタ２３とのドレイン電流の比を、検出トランジスタ２３と出力トランジスタ２４のオン抵抗の比とソース・ドレイン間の電圧の比によって設定する構成となる。

電圧Ｖ１と電源１２４によって設定された参照電圧Ｖｒｅｆとを比較する比較回路１２３を有する。電圧Ｖ１が参照電圧Ｖｒｅｆより高くなると比較回路１２３はＬレベルの信号を出力し、トランジスタ９６のゲートに供給する。これによりトランジスタ９６はオンとなり、トランジスタ９４と９５のゲートに電源端子１１の電圧ＶＢが印加される。この為、トランジスタ９４、９５はオフとなり、増幅器９０とトランジスタ９５で構成される電圧フォロワ回路はオフになる。

すなわち、電圧Ｖ１が参照電圧Ｖｒｅｆより高くなった場合には、ソース電圧Ｖ２を電圧Ｖ１に等しくする動作を停止させる。これにより、出力トランジスタ２４と検出トランジスタ２３のゲート・ソース間の電圧が大きく相違する事態を回避して、電流センス比（Ｉｏｕｔ／Ｉｓｏｕｔ）の精度を高めることができる。

可変抵抗回路８１のＮＭＯＳトランジスタ８９は、比較回路１２３の出力によりオン／オフが制御される。すなわち、比較回路１２３がＨレベルの信号を出力する時には、トランジスタ８９がオンとなり、可変抵抗回路８１の抵抗８２を短絡させる。この時、可変抵抗回路８１の抵抗値は抵抗８３の値となる。増幅器６０とＮＭＯＳトランジスタ６２が構成する電圧フォロワ回路は、可変抵抗回路８１に流れる電流を出力する。

他の構成及び制御は、図４と同様であるので説明を省略する。ローサイドの出力トランジスタ２４を備えた構成においても、電流センス比の精度を高めることができる。また、分圧回路３０の分圧比Ｄにより、電流センス比を容易に調整することができる。

図６は、既述した実施形態においてスイッチング素子２０として用いることができる縦型構造のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の断面構造を模式的に示す。尚、ＩＧＢＴのエミッタ、ゲート、及びコレクタは夫々、ＭＯＳトランジスタのソース、ゲート、及びドレインに対応する為、既述した実施形態のソース２１０、２２０は、ＩＧＢＴのエミッタに、ゲート２１１はＩＧＢＴのゲートに、ドレイン２３０はＩＧＢＴのコレクタに対応させて同一の符号を用いている。ＩＧＢＴで構成されるスイッチング素子２０は、Ｎ型の半導体基板３００を有する。半導体基板３００は、コレクタ領域を構成する。半導体基板３００には、ＭＯＳトランジスタのドレインに対応するコレクタ２３０が形成される。

半導体基板３００上に、Ｐ型のエピタキシャル層３０１、３０２を有する。エピタキシャル層３０１には、Ｎ型の拡散領域３１３、３１５が形成される。拡散領域３１３、３１５には、Ｐ型の拡散領域３１４、３１６が形成される。拡散領域３１３、３１５上には、絶縁膜（図示せず）を介してゲート３１７が設けられる。尚、拡散領域３１３、３１５と拡散領域３１４、３１６は、それぞれ連続する一体の領域として形成される。

拡散領域３１４、３１６、拡散領域３１３、３１５、エピタキシャル層３０１と半導体基板３００を有する領域２１Ａにより検出トランジスタ２１が構成される。拡散領域３１４、３１６がエミッタ領域、半導体基板３００がコレクタ領域、ゲート３１７を有するＰチャネル型のＩＧＢＴが構成される。

拡散領域３１３、３１４は、配線２３０１を夫々介してエミッタ２１０に接続される。エミッタ２１０はＭＯＳトランジスタのソースに対応する為、便宜的に同じ符号２１０で示す。ゲート３１７は、配線２３１１を介してゲート２１１に接続される。

分離領域２５１によって分離されたエピタキシャル層３０２には、Ｎ型の拡散領域３２３、３２５が形成される。拡散領域３２３、３２５には、Ｐ型の拡散領域３２４、３２６が形成される。拡散領域３２３、３２５上には、絶縁膜（図示せず）を介してゲート３２７が設けられる。尚、拡散領域３２３、３２５と拡散領域３２４、３２６は、それぞれ連続する一体の領域として形成される。

更に、エピタキシャル層３０２には、Ｎ型の拡散領域３３３、３３５が形成される。拡散領域３３３、３３５には、Ｐ型の拡散領域３３４、３３６が形成される。拡散領域３３３、３３５上には、絶縁膜（図示せず）を介してゲート３３７が設けられる。尚、拡散領域３３３、３３５と拡散領域３３４、３３６は、それぞれ連続する一体の領域として形成される。

Ｐ型の拡散領域３２４、３２６、３３４、３３６、Ｎ型の拡散領域３２３、３２５、３３３、３３５、Ｐ型のエピタキシャル層３０２とＮ型の半導体基板３００を有する領域２２Ａにより出力トランジスタ２２が構成される。拡散領域３２４、３２６、３３４、３３６がエミッタ領域、半導体基板３００がコレクタ領域、ゲート３２７、３３７を有するＰチャネル型のＩＧＢＴが構成される。

拡散領域３２５、３２６、３３５、３３６は、配線２３１４を夫々介してエミッタ２２０に接続される。ゲート３２７、３３７は、配線２３１１を介してゲート２１１に接続される。

便宜的に、エピタキシャル層３０１には、一つのＩＧＢＴが形成され、エピタキシャル層３０２には、並列に接続された２個のＩＧＢＴの構成を示す。並列接続されるＩＧＢＴの個数を調整することによりオン抵抗の値を調整することができる。すなわち、電流センス比を調整することができる。

図６のＩＧＢＴの構成においては、ゲート２１１に印加される電圧によって夫々ソース・ドレイン間にチャンネルが形成された場合に、上部表面側から下部側（半導体基板３００側）に、縦方向の電流が流れる。この為、コレクタ２３０が半導体基板３００の下部側に設けられ、エミッタ２１０が上面側に設けられる構造は、縦型構造のスイッチング素子を構成する。図２のマルチソースのＭＯＳトランジスタに対応して、マルチエミッタを有する構造となる。ＩＧＢＴのゲート・エミッタ間電圧がＭＯＳトランジスタのゲート・ソース間電圧に相当し、エミッタ・ドレイン間電圧がソース・ドレイン間電圧に相当する。

尚、スイッチング素子としては、シリコンに代えてＳｉＣ（シリコンカーバイド）を材料とするＳｉＣＭＯＳトランジスタを用いることができる。ＳｉＣＭＯＳトランジスタは、動作時の損失が小さく、絶縁破壊電圧が高い特徴を備える。また、半導体の材料としてＧａＮを用いるＧａＮのＭＯＳトランジスタを用いて構成しても良い。

また、ハイサイド側、及びローサイド側の両方に出力トランジスタ２２、２４と検出トランジスタ２１、２３を設け、既述した実施形態の構成で検出出力電流Ｉｓｏｕｔを検出する構成としてもよい。ハイサイド側の出力トランジスタ２２及び、ローサイド側の出力トランジスタ２４のドレイン電流Ｉｏｕｔを検出することで、例えば、出力端子１２が電源端子１１に接触した状態となる天絡、あるいは、出力端子１２が接地された状態になる地絡により過電流状態となった場合に、制御回路１０から出力トランジスタ２２、２４へのスイッチング信号の供給を停止して出力トランジスタ２２、２４を破壊から回避することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 制御回路、１１ 電源端子、１２ 出力端子、１３ 接地端子、２０ スイッチング素子、３０ 分圧回路。

Claims (5)

1. 第１の主電極と、第２の主電極と、第１の制御電極を備え、前記第１の制御電極に印加される制御信号によってオン／オフが制御される縦型構造の出力トランジスタと、
   前記第１の主電極に接続される第３の主電極と、前記第１の制御電極に接続される第２の制御電極と、第４の主電極を有する縦型構造の検出トランジスタと、
   前記第１の主電極と前記第２の主電極との間に接続され、前記第１の主電極と前記第２の主電極との間の電圧を所定の比で分圧した分圧電圧を出力する分圧回路と、
   前記分圧電圧を前記第４の主電極に供給する電圧供給回路と
   を具備することを特徴とする電流検出回路。
2. 前記出力トランジスタは、負荷に接続される前記第１の主電極であるドレイン電極と、電源端子に接続される前記第２の主電極であるソース電極と、前記制御信号が供給される前記第１の制御電極であるゲート電極を有するＰチャネル型の縦型構造のＭＯＳトランジスタであることを特徴とする請求項１に記載の電流検出回路。
3. 前記出力トランジスタは、接地端子に接続される前記第２の主電極であるソース電極と、負荷に接続される前記第１の主電極であるドレイン電極と、前記制御信号が供給される前記第１の制御電極であるゲート電極を有するＮチャネル型の縦型構造のＭＯＳトランジスタであることを特徴とする請求項１に記載の電流検出回路。
4. 前記分圧電圧と所定の参照電圧との比較結果に応じて前記電圧供給回路の動作をオン／オフさせる比較回路を備えることを特徴とする請求項１から３のいずれか一項に記載の電流検出回路。
5. 前記第４の主電極に接続される負荷抵抗の両端間の電圧がその両端間に印加され、前記比較回路の出力に応答して抵抗値が切換えられる可変抵抗回路と、
   前記可変抵抗回路に流れる電流を出力する出力回路と
   を具備することを特徴とする請求項４に記載の電流検出回路。

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