JP2013251869A

JP2013251869A - 入力バッファ回路及び半導体装置

Info

Publication number: JP2013251869A
Application number: JP2012127316A
Authority: JP
Inventors: Junko Nakamoto; 淳子中本; Hideki Ishida; 秀樹石田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-06-04
Filing date: 2012-06-04
Publication date: 2013-12-12
Also published as: US20130321060A1

Abstract

【課題】電位レベルの大きい入力信号を受ける耐圧の低いトランジスタが破壊されてしまうことを抑制する。
【解決手段】
入力信号をゲートで受けるトランジスタ１１は、ドレインまたはソースがバックゲートに接続されている。電圧変更部１６は、トランジスタ１１のゲートと、ドレインまたはソース間の電位差が、トランジスタ１１の耐圧電圧以下になるように、ドレインまたはソースに印加される電圧を、入力信号の電位レベルの変化に応じて変更する。
【選択図】図１

Description

本発明は、入力バッファ回路及び半導体装置に関する。

ＬＳＩ（Large Scale Integrated circuit）などの半導体装置の微細化にともない、トランジスタの耐圧が低下している。そのため、半導体装置には、１．８Ｖ、１Ｖなどと低い電源電圧が用いられるようになっている。

ところが、半導体装置に入力される電圧は、依然高いままである。たとえば、チップ間の伝送におけるインターフェースでの電位レベルは３．３Ｖであったり、５Ｖであったりすることが多い。

なお、入力端子と内部回路との間に、入力信号の電位レベルを下げるため、比較的耐圧の高いｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）を接続し、内部回路を保護する入力バッファ回路が提案されている。

特開平１１−２５１８９８号公報特開２００６−２７９５６９号公報

トランジスタの耐圧が低下するなか、従来の入力バッファ回路では、大きな電位レベルの入力信号を受けることが難しくなってきている。電源電圧と、入力信号の電位レベルとの電位差が大きいと、入力信号を受ける耐圧の低いトランジスタが破壊されてしまう問題があるからである。

発明の一観点によれば、入力信号を第１のゲートで受け、第１のドレインまたは第１のソースが第１のバックゲートに接続された第１のトランジスタと、前記第１のゲートと前記第１のドレインまたは前記第１のソース間の電位差が、前記第１のトランジスタの耐圧電圧以下になるように、前記第１のドレインまたは前記第１のソースに印加される電圧を、前記入力信号の電位レベルの変化に応じて変更する電圧変更部と、を有する入力バッファ回路が提供される。

また、発明の一観点によれば、内部回路と、前記内部回路に対して外部から入力される入力信号を第１のゲートで受け、ドレインまたはソースがバックゲートに接続されたトランジスタと、前記ゲートと前記ドレインまたは前記ソース間の電位差が、前記トランジスタの耐圧電圧以下になるように、前記ドレインまたは前記ソースに印加される電圧を、前記入力信号の電位レベルの変化に応じて変更する電圧変更部と、を有する入力バッファ回路と、を有する半導体装置が提供される。

開示の入力バッファ回路及び半導体装置によれば、トランジスタが破壊されることを抑制できる。

第１の実施の形態の入力バッファ回路の一例を示す図である。第２の実施の形態の入力バッファ回路の一例を示す図である。入力バッファ回路の入力信号とノードｎ１，ｎ２の電圧波形の一例を示す図である。入力バッファ回路の入力信号とノードｎ３の電圧波形の一例を示す図である。半導体装置の一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の入力バッファ回路の一例を示す図である。

入力バッファ回路１０は、トランジスタ１１，１２，１３、インバータ回路１４，１５、電圧変更部１６を有している。
図１に示されている入力バッファ回路１０の例では、トランジスタ１１〜１３は、ｎチャネル型ＭＯＳＦＥＴである。

トランジスタ１１は、入力端子ＩＮに接続されており、電位差ΔＶｉｎで変化する入力信号をゲートで受ける。トランジスタ１１のドレインは電圧変更部１６に接続されており、バックゲートはトランジスタ１１のソースに接続されている。

トランジスタ１２のドレインは、トランジスタ１１のソースに接続されており、トランジスタ１２のソースは、自身のバックゲート及び、トランジスタ１３のドレインに接続されている。トランジスタ１３のソース及びバックゲートは、基準電源線ＧＮＤに接続されている。

トランジスタ１２のソースとトランジスタ１３のドレイン間のノードが、後段の回路（図１の例では、インバータ回路１４）に接続されている。
また、トランジスタ１２のゲートにはゲート電圧として、たとえば、電源電圧ＶＤＤ２が印加される。トランジスタ１３のゲートにはゲート電圧として、バイアス電圧ＢＩＡＳが印加される。これらのゲート電圧により、トランジスタ１２，１３はオン状態となる。

電源電圧ＶＤＤ２とバイアス電圧ＢＩＡＳは、トランジスタ１２，１３の耐圧電圧以下の電圧である。
インバータ回路１４，１５は、それぞれ、ｐチャネル型ＭＯＳＦＥＴであるトランジスタ１４ａ，１５ａと、ｎチャネル型ＭＯＳＦＥＴであるトランジスタ１４ｂ，１５ｂを有しており、ＣＭＯＳ（Complementary MOS）構造となっている。インバータ回路１４，１５は電源電圧ＶＤＤ１で駆動される。図１の例では、後段のインバータ回路１５が出力端子ＯＵＴに接続されている。

電圧変更部１６は、図１の例では、トランジスタ１１のドレインに接続されている。そして、電圧変更部１６は、入力信号の電位レベルの変化に応じて、トランジスタ１１のドレインまたはソースに印加される電圧を、ゲートとドレインまたはソース間の電位差が、トランジスタ１１の耐圧電圧以下になるように変更する。

図１には、トランジスタ１１のドレイン電圧ＶＤと入力信号の電圧Ｖｉｎの一例の波形が示されている。横軸が時間、縦軸が電圧を示している。入力信号の電圧Ｖｉｎが０Ｖのとき、電圧変更部１６は、ドレイン電圧ＶＤとして、ゲート−ドレイン間の電位差ΔＶ１ａが、耐圧電圧以下になるような電圧ＶＤａをトランジスタ１１のドレインに印加する。

タイミングｔ１で、入力信号の電圧Ｖｉｎが、電圧Ｖｉｎｍａｘに向けて立ち上がると、トランジスタ１１がオンする。このとき、電圧変更部１６は、ドレイン電圧ＶＤを上昇させ、ゲート−ドレイン間の電位差ΔＶ１ｂが耐圧電圧を超えないようにする。なお、図示を省略しているが、入力信号の電圧Ｖｉｎが立ち上がると、トランジスタ１１がオンするので、ソース電圧もドレイン電圧ＶＤに応じた値となるので、ゲート−ソース間の電位差も耐圧電圧を超えないようにすることができる。また、トランジスタ１１のバックゲートはソースに接続されているために、ゲート−バックゲート間の電位差も耐圧電圧を超えないようにすることができる。

タイミングｔ２で、電圧Ｖｉｎが、電圧Ｖｉｎｍａｘから０Ｖに向けて立ち下がると、トランジスタ１１がオフする。このとき、電圧変更部１６は、ドレイン電圧ＶＤを電圧ＶＤａに下げ、ゲート−ドレイン間の電位差が耐圧電圧を超えないようにする。

以上のように、電圧変更部１６は、入力信号の電位レベルの変化に応じて、トランジスタ１１のドレインまたはソースに印加される電圧を、トランジスタ１１の耐圧電圧以下になるように変更する。これにより、低耐圧のトランジスタが破壊されることを抑制できる。

また、トランジスタ１２のゲート電圧を、トランジスタ１２の耐圧電圧以下となるような電圧とすることで、トランジスタ１２の破壊も防止できる。また、バイアス電圧ＢＩＡＳは、トランジスタ１３の耐圧電圧以下となるような電圧とすることで、トランジスタ１３の破壊も防止できる。

また、インバータ回路１４の入力信号の電位レベルとなるトランジスタ１２のソース電圧は、トランジスタ１２のゲート電圧（電源電圧ＶＤＤ２）以下に抑制されるため、トランジスタ１４ａ，１４ｂが破壊されることを抑制できる。これにより、インバータ回路１４の出力信号の電位差も小さくなり、インバータ回路１５及び出力端子ＯＵＴに接続された回路のトランジスタが破壊されることも抑制できる。

なお、上記の説明では、トランジスタ１１〜１３は、ｎチャネル型ＭＯＳＦＥＴであるとしたが、ｐチャネル型ＭＯＳＦＥＴであってもよい。その場合、トランジスタ１１のドレインがバックゲートに接続される。そして、電圧変更部１６は、トランジスタ１１のゲートと、ドレインまたはソース間の電位差が、耐圧電圧以下になるように、ドレインまたはソースに印加される電圧を、入力信号の電位レベルに応じて変更する。

（第２の実施の形態）
図２は、第２の実施の形態の入力バッファ回路の一例を示す図である。
図１に示した入力バッファ回路１０と同様の要素については同一符号を付している。

第２の実施の形態の入力バッファ回路５０は、３つの電源電圧ＶＤＤ１，ＶＤＤ２，ＶＤＤ３で駆動する。各電源電圧ＶＤＤ１〜ＶＤＤ３の大きさの関係は、ＶＤＤ３＞ＶＤＤ２＞ＶＤＤ１である。

入力バッファ回路５０は、トランジスタ２１，２２を備えた電圧変更部２０と、トランジスタ３１、抵抗３２を有している。
図２の電圧変更部２０の例では、トランジスタ２１は、ｎチャネル型ＭＯＳＦＥＴであり、トランジスタ２２は、ｐチャネル型ＭＯＳＦＥＴである。

トランジスタ２１のドレイン及びゲートには電源電圧ＶＤＤ３が印加され、ソースはトランジスタ１１のドレインに接続されている。また、トランジスタ２１のバックゲートは自身のソースに接続されている。

トランジスタ２２のソース及びバックゲートには電源電圧ＶＤＤ２が印加され、ドレインはトランジスタ２１のソースと、トランジスタ１１のドレインの間のノードｎ１に接続されている。また、トランジスタ２２のゲートは、トランジスタ１１のバックゲート及びソース（ノードｎ２）に接続されている。

トランジスタ３１は、ｎチャネル型ＭＯＳＦＥＴであり、ドレインには抵抗３２を介して電源電圧ＶＤＤ２が印加され、ソースとバックゲートは基準電源線ＧＮＤに接続されている。また、トランジスタ３１は、ゲートがトランジスタ１３のゲートに接続されており、バイアス電圧ＢＩＡＳによりオン状態となっている。

このような入力バッファ回路５０において、トランジスタ１１の閾値電圧をＶｔｈｎ１とすると、ノードｎ２の電圧Ｖｎ２は、以下の式で表せる。
Ｖｎ２＝Ｖｉｎ−Ｖｔｈｎ１（ただし、Ｖｎ２≦Ｖｎ１（ノードｎ１の電圧））（１）
また、トランジスタ２１の閾値電圧をＶｔｈｎ２、トランジスタ２２の閾値電圧をＶｔｈｐ１とすると、ノードｎ１の電圧Ｖｎ１は、以下の式で表せる。
ＶＤＤ２−Ｖｔｈｐ１≧Ｖｎ２のとき、Ｖｎ１＝ＶＤＤ２（２）
ＶＤＤ２−Ｖｔｈｐ１＜Ｖｎ２のとき、Ｖｎ１＝ＶＤＤ３−Ｖｔｈｎ２（３）
また、Ｖｔｈｐ≒Ｖｔｈｎ１とすると、Ｖｉｎ≦ＶＤＤ２のとき、電圧Ｖｎ１，Ｖｎ２は以下のようになる。
Ｖｎ１＝ＶＤＤ２（４）
Ｖｎ２＝Ｖｉｎ−Ｖｔｈｎ１（≦ＶＤＤ２）（５）
Ｖｉｎ＞ＶＤＤ２のとき、電圧Ｖｎ１，Ｖｎ２は以下のようになる。
Ｖｎ１＝ＶＤＤ３−Ｖｔｈｎ２（６）
Ｖｎ２＝Ｖｎ１−Ｖｔｈｎ１（７）
そのため、ＶＤＤ２−Ｖｔｈｎ１≦Ｖｎ２≦ＶＤＤ３−Ｖｔｈｎ２となる。

以下、入力バッファ回路５０の動作例を説明する。
回路内のトランジスタ１１〜１３，１４ａ，１４ｂ，１５ａ，１５ｂ，２１，２２，３１は、１．８Ｖトランジスタ（耐圧電圧が２Ｖまで）であるものとする。また、電源電圧ＶＤＤ１＝１．０Ｖ、電源電圧ＶＤＤ２＝１．８Ｖ、電源電圧ＶＤＤ３＝３．３Ｖとする。また、トランジスタ２２のサイズは、トランジスタ２１のサイズよりも十分大きいものとする。また、各トランジスタの閾値電圧は、たとえば、０．１Ｖ程度などとする。

図３、図４は、入力バッファ回路の入力信号と各ノードの電圧波形の一例を示す図である。横軸が時間、縦軸が電圧［Ｖ］を示している。
図３では、入力バッファ回路５０の入力信号の電圧Ｖｉｎとノードｎ１，ｎ２の電圧Ｖｎ１，Ｖｎ２の電圧波形が示されている。図４では、電圧Ｖｉｎとノードｎ３（トランジスタ１２のソースとトランジスタ１３のドレイン間のノード）の電圧Ｖｎ３の電圧波形が示されている。

タイミングｔ１０以前の、入力信号の電圧Ｖｉｎが０Ｖのとき、トランジスタ１１はオフ状態である。このとき、トランジスタ１２，１３がオン状態であるので、ノードｎ２の電圧Ｖｎ２が基準電源線ＧＮＤの電位（たとえば、０Ｖ）に近くなる。そのため、ｐチャネル型ＭＯＳＦＥＴであるトランジスタ２２はオン状態となる。電源電圧ＶＤＤ３が印加されることによりトランジスタ２１はオン状態を維持する。しかし、トランジスタ２１のサイズ＜＜トランジスタ２２のサイズであるため、トランジスタ２２がオンしたとき、ノードｎ１の電圧Ｖｎ１は、図３のように、ほぼ電源電圧ＶＤＤ２の大きさ（＝１．８Ｖ）になる。

そのため、トランジスタ１１のゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の電位差は２Ｖ以下であり、耐圧電圧を超えない。その他のトランジスタについても同様に耐圧電圧を超える電圧は印加されない。

タイミングｔ１０になり、入力信号の電圧Ｖｉｎが上昇すると、トランジスタ１１がオンし、ノードｎ２，ｎ３の電圧Ｖｎ２，Ｖｎ３が上昇する。式（５）で示したように、電圧Ｖｉｎが上昇すると、トランジスタ１１のソース及びバックゲートの電位（ノードｎ２の電圧Ｖｎ２）も上昇していく。そのため、トランジスタ１１には耐圧電圧を超える電圧が印加されることはなく、破壊されない。その他のトランジスタについても同様に耐圧電圧を超える電圧は印加されない。

電圧Ｖｉｎがさらに上昇し、ノードｎ２の電圧Ｖｎ２が１．８Ｖ近くなると、トランジスタ２２はオフし、代わりにトランジスタ２１のゲートに印加されている３．３Ｖの電源電圧ＶＤＤ３が有効となる。そのため、ノードｎ１の電圧Ｖｎ１は、式（６）のように表せるようになり、およそ３．１Ｖ〜３．２Ｖ程度に増加する。そのため、電圧Ｖｎ２も増加し、３．０〜３．１Ｖ程度になる。これにより、電圧Ｖｉｎが５Ｖになっても、トランジスタ１１のゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の電位差は、２Ｖ以下であり、トランジスタ１１は破壊されない。

また、電圧Ｖｎ２が３．１Ｖ〜３．２Ｖ程度となっても、トランジスタ１２のソースはバックゲートに接続されているため、ノードｎ３の電圧Ｖｎ３は、トランジスタ１２のゲートに印加されている電源電圧ＶＤＤ２（＝１．８Ｖ）を超えない。また、オン状態のトランジスタ１３による抵抗成分の影響で、ノードｎ３の電圧Ｖｎ３は、図４のように１Ｖ程度となる。このため、インバータ回路１４，１５のトランジスタ１４ａ，１４ｂ，１５ａ，１５ｂも破壊されることがない。

タイミングｔ１１で電圧Ｖｉｎが減少し始めると、電圧Ｖｎ２，Ｖｎ１も同様に減少し始める。そして電圧Ｖｎ２が１．８Ｖ近くになると、トランジスタ２２がオンし、ノードｎ１の電圧Ｖｎ１は、約１．８Ｖで固定される。電圧Ｖｎ２は、電圧Ｖｉｎと同様に０Ｖまで減少する。

このときも、トランジスタ１１のゲート−ソース間、ゲート−ドレイン間、ゲート−バックゲート間の電位差は、２Ｖ以下である。その他のトランジスタについても同様に耐圧電圧を超える電圧は印加されない。

以上のように、本実施の形態の入力バッファ回路５０では、電圧変更部２０が、入力信号の電位レベルの変化に応じて、トランジスタ１１のドレイン、ソース、バックゲートに印加される電圧を変更して、トランジスタ１１の耐圧電圧を超えないようにしている。これにより、トランジスタ１１が破壊されることを抑制できる。他のトランジスタについても、上記のような回路構成及び電圧としたことで、破壊されることを抑制できる。

（半導体装置）
上記のような入力バッファ回路は、たとえば、以下のような半導体装置に適用される。
図５は、半導体装置の一例を示す図である。

半導体装置６０は、内部回路６１と、入力バッファ回路６２、電源電圧生成部６３を有する。
入力バッファ回路６２は、図１や図２に示したような回路である。

電源電圧生成部６３は、電源電圧を生成し、入力バッファ回路６２や、内部回路６１に供給する。電源電圧生成部６３は、たとえば、前述したような３種類の電源電圧ＶＤＤ１，ＶＤＤ２，ＶＤＤ３を生成して、入力バッファ回路６２に供給する。

入力端子ＩＮから比較的高い電位差（たとえば、５Ｖ以上）で変化する入力信号が入力されると、入力バッファ回路６２は、前述したような動作により、０〜１Ｖ程度の信号にして、内部回路６１に供給する。

これにより、入力バッファ回路６２や内部回路６１で１．８Ｖトランジスタなどの低耐圧のトランジスタが用いられていても、トランジスタが破壊されることを防止できる。
以上、実施の形態に基づき、本発明の入力バッファ回路及び半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０入力バッファ回路
１１〜１３，１４ａ，１４ｂ，１５ａ，１５ｂトランジスタ
１４，１５インバータ回路
１６電圧変更部
ＧＮＤ基準電源線
ＩＮ入力端子
ＯＵＴ出力端子

Claims

入力信号を第１のゲートで受け、第１のドレインまたは第１のソースが第１のバックゲートに接続された第１のトランジスタと、
前記第１のゲートと前記第１のドレインまたは前記第１のソース間の電位差が、前記第１のトランジスタの耐圧電圧以下になるように、前記第１のドレインまたは前記第１のソースに印加される電圧を、前記入力信号の電位レベルの変化に応じて変更する電圧変更部と、
を有する入力バッファ回路。
前記第１のトランジスタは、ｎチャネル型であり、
前記第１のソースに第２のドレインが接続され、第２のバックゲートが第２のソースに接続されたｎチャネル型の第２のトランジスタと、
前記第２のソースに第３のドレインが接続され、第３のソース及び第３のバックゲートに基準電源線が接続された第３のトランジスタと、を更に有し、
前記第２のトランジスタの第２のゲート及び前記第３のトランジスタの第３のゲートには、前記第２のトランジスタ及び前記第３のトランジスタの耐圧電圧以下で、前記第２のトランジスタ及び前記第３のトランジスタをオン状態にする電圧が印加され、
前記第２のソースと前記第３のドレイン間のノードが、後段の回路部に接続されている、請求項１記載の入力バッファ回路。
前記電圧変更部は、ｎチャネル型の第４のトランジスタと、ｐチャネル型の第５のトランジスタを有し、
前記第４のトランジスタにおいて、第４のドレイン及び第４のゲートには、前記第４のトランジスタをオン状態にする第１の電圧が印加され、第４のソースは第４のバックゲート及び前記第１のドレインに接続され、
前記第５のトランジスタにおいて、第５のソース及び第５のバックゲートには、前記第１の電圧よりも小さい第２の電圧が印加され、第５のゲートは前記第１のバックゲート及び前記第１のソースに接続され、第５のドレインは前記第１のドレインに接続されている、
請求項２記載の入力バッファ回路。
前記第５のトランジスタのサイズは、前記第４のトランジスタのサイズよりも大きい、請求項３記載の入力バッファ回路。
前記第４のトランジスタと前記第５のトランジスタの両方がオンしたとき、前記第１のドレインの電位が前記第２の電圧に相当する電位に等しくなる、請求項３または４記載の入力バッファ回路。
内部回路と、
前記内部回路に対して外部から入力される入力信号を第１のゲートで受け、第１のドレインまたは第１のソースが第１のバックゲートに接続された第１のトランジスタと、前記第１のゲートと前記第１のドレインまたは前記第１のソース間の電位差が、前記第１のトランジスタの耐圧電圧以下になるように、前記第１のドレインまたは前記第１のソースに印加される電圧を、前記入力信号の電位レベルの変化に応じて変更する電圧変更部と、を有する入力バッファ回路と、
を有する半導体装置。
前記第１のトランジスタは、ｎチャネル型であり、
前記第１のソースに第２のドレインが接続され、第２のバックゲートが第２のソースに接続されたｎチャネル型の第２のトランジスタと、
前記第２のソースに第３のドレインが接続され、第３のソース及び第３のバックゲートに基準電源線が接続された第３のトランジスタと、を更に有し、
前記第２のトランジスタの第２のゲート及び前記第３のトランジスタの第３のゲートには、前記第２のトランジスタ及び前記第３のトランジスタの耐圧電圧以下で、前記第２のトランジスタ及び前記第３のトランジスタをオン状態にする電圧が印加され、
前記第２のソースと前記第３のドレイン間のノードが、後段の回路部に接続されている、請求項６記載の半導体装置。
前記電圧変更部は、ｎチャネル型の第４のトランジスタと、ｐチャネル型の第５のトランジスタを有し、
前記第４のトランジスタにおいて、第４のドレイン及び第４のゲートには、前記第４のトランジスタをオン状態にする第１の電圧が印加され、第４のソースは第４のバックゲート及び前記第１のドレインに接続され、
前記第５のトランジスタにおいて、第５のソース及び第５のバックゲートには、前記第１の電圧よりも小さい第２の電圧が印加され、第５のゲートは前記第１のバックゲート及び前記第１のソースに接続され、第５のドレインは前記第１のドレインに接続されている、
請求項７記載の半導体装置。
前記第５のトランジスタのサイズは、前記第４のトランジスタのサイズよりも大きい、請求項８記載の半導体装置。
前記第４のトランジスタと前記第５のトランジスタの両方がオンしたとき、前記第１のドレインの電位が前記第２の電圧に相当する電位に等しくなる、請求項８または９記載の半導体装置。