KR20190006111A - 타이하이 및 타이로우 회로 - Google Patents

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KR20190006111A
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Abstract

개시된 타이하이(Tie-High) 회로는, 표준 셀 라이브러리에서의 파워 레일(power rail)에 접속된 PMOS 트랜지스터 및 상기 표준 셀 라이브러리에서의 그라운드 레일(ground rail)에 접속되고 상기 PMOS 트랜지스터에 접속된 디커플링 커패시터를 포함한다. 여기서 상기 디커플링 커패시터는 소스 및 드레인 중 어느 하나가 액티브 저항을 통해 상기 그라운드 레일에 접속된 NMOS 트랜지스터를 포함한다. 개시된 타이로우(Tie-Low) 회로는, 표준 셀 라이브러리에서의 그라운드 레일에 접속된 NMOS 트랜지스터 및 상기 표준 셀 라이브러리에서의 파워 레일에 접속되고 상기 NMOS 트랜지스터에 접속된 디커플링 커패시터를 포함한다. 여기서 상기 디커플링 커패시터는 소스 및 드레인 중 어느 하나가 액티브 저항을 통해 상기 파워 레일에 접속된 PMOS 트랜지스터를 포함한다.

Description

타이하이 및 타이로우 회로{Tie-High/Tie-Low Circuit}
본 발명은 타이하이 및 타이로우 회로(Tie-High/Tie-Low Circuit)에 관한 것으로서, 더 구체적으로는 디커플링 커패시터(decoupling capacitor)로서 기능할 수 있는 타이하이 및 타이로우 회로에 관한 것이다.
일반적으로 ASIC(Application Specific Integrated Circuit) 칩을 설계할 때 먼저 칩 내부에 구현하고자 하는 회로의 논리 기능을 하드웨어 기술 언어(hardware description language)인 VHDL(VHSIC Hardware Description Language)이나 베릴로그(Verilog)로 기술하게 된다. 이 언어로 기술된 코드는 기본 논리 기능을 수행하는 표준 셀들(standard cells)의 조합으로 매핑되는, 논리 합성이라는 과정을 거치게 되는데, 논리 기능 상 표준 셀의 입력을 하이(high)나 로우(low)로 고정할 필요가 생길 수 있다. 이 경우에 표준 셀의 게이트 입력에 파워 노드(power node)나 그라운드 노드(ground node)를 메탈을 통해 직접 연결하게 되면 표준 셀의 게이트 입력이 ESD(electrostatic discharge) 신호에 취약한 형태가 되기 때문에 이를 보완하기 위해 출력 신호가 파워 전압 레벨이나 그라운드 전압 레벨을 갖도록 설계된 셀인 타이하이/타이로우(TIEHI/TIELO) 셀을 이용하여 표준 셀의 게이트 입력을 보호하는 방식을 많이 사용하고 있다. 이러한 셀들은 일반적으로 풀업/풀다운(pull-up/down) PMOS/NMOS 트랜지스터 쌍으로 이루어진 구조에 부가적인 회로를 조합한 구조로 구현되는데 이 때문에 구조가 복잡하고 크기가 커지는 단점을 가지고 있다.
본 발명의 과제는 풀업/풀다운 용의 PMOS/NMOS 트랜지스터와 MOS 커패시터를 채용한 단순한 구조의 타이하이/타이로우 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 측면에서, 타이하이(Tie-High) 회로가 제공된다. 본 타이하이 회로는, 표준 셀 라이브러리에서의 파워 레일(power rail)에 접속된 PMOS 트랜지스터 및 상기 표준 셀 라이브러리에서의 그라운드 레일(ground rail)에 접속되고 상기 PMOS 트랜지스터에 접속된 디커플링 커패시터를 포함하고, 상기 디커플링 커패시터는, 소스 및 드레인 중 어느 하나가 액티브 저항을 통해 상기 그라운드 레일에 접속된 NMOS 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 NMOS 트랜지스터의 상기 액티브 저항과 연결된 상기 소스 및 상기 드레인 중 상기 어느 하나는 상기 PMOS 트랜지스터의 게이트에 접속될 수 있다.
일 실시예에서, 상기 NMOS 트랜지스터의 게이트는 상기 PMOS 트랜지스터의 드레인에 접속되며, 상기 PMOS 트랜지스터의 상기 드레인에 상기 타이하이 회로의 출력이 제공될 수 있다.
일 실시예에서, 상기 PMOS 트랜지스터의 소스는 상기 파워 레일에 접속될 수 있다.
일 실시예에서, 상기 파워 레일에 전원 전압(VDD)이 공급되면 상기 전원 전압(VDD)이 상기 PMOS 트랜지스터의 온 저항(on resistance)과 상기 NMOS 트랜지스터의 유효 저항(effective resistance)의 비에 따라 배분되어 상기 PMOS 트랜지스터의 상기 드레인에 상기 타이하이 회로의 상기 출력이 제공될 수 있다.
다른 측면에서, 타이로우(Tie-Low) 회로가 제공된다. 본 타이로우 회로는, 표준 셀 라이브러리에서의 그라운드 레일에 접속된 NMOS 트랜지스터 및 상기 표준 셀 라이브러리에서의 파워 레일에 접속되고 상기 NMOS 트랜지스터에 접속된 디커플링 커패시터를 포함하고, 상기 디커플링 커패시터는, 소스 및 드레인 중 어느 하나가 액티브 저항을 통해 상기 파워 레일에 접속된 PMOS 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 PMOS 트랜지스터의 상기 소스 및 상기 드레인 중 상기 어느 하나는 상기 NMOS 트랜지스터의 게이트에 접속될 수 있다.
일 실시예에서, 상기 PMOS 트랜지스터의 게이트는 상기 NMOS 트랜지스터의 드레인에 접속되며, 상기 NMOS 트랜지스터의 상기 드레인에 상기 타이로우 회로의 출력이 제공될 수 있다.
일 실시예에서, 상기 NMOS 트랜지스터의 소스는 상기 그라운드 레일에 접속될 수 있다.
일 실시예에서, 상기 파워 레일에 전원 전압(VDD)이 공급되면 상기 전원 전압(VDD)이 상기 PMOS 트랜지스터의 유효 저항과 상기 NMOS 트랜지스터의 온 저항의 비에 따라 배분되어 상기 NMOS 트랜지스터의 상기 드레인에 상기 타이로우 회로의 상기 출력이 제공될 수 있다.
개시된 타이하이/타이로우 회로의 실시예들에 따르면, 구조를 단순화할 수 있고 증가된 디커플링 커패시턴스를 얻을 수 있는 기술적 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 타이하이 회로의 구조를 예시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 타이로우 회로의 구조를 예시한 도면이다.
도 3a는 ESD 신호의 파형의 일 실시예를 도시한 도면이다.
도 3b는 본 발명의 일 실시예에 따른 타이하이 회로와 NMOS 트랜지스터의 소스를 그라운드 레일에 접속하고 그 게이트와 드레인을 PMOS 트랜지스터의 게이트에 접속하여 구성한 종래 기술의 타이하이 회로에 대해 ESD 모의 실험을 수행한 결과를 도시한 도면이다.
도 4a는 ESD 신호의 파형의 다른 실시예를 도시한 도면이다.
도 4b는 본 발명의 일 실시예에 따른 타이로우 회로와 PMOS 트랜지스터의 소스를 파워 레일에 접속하고 그 게이트와 드레인을 NMOS 트랜지스터의 게이트에 접속하여 구성한 종래 기술의 타이로우 회로에 대해 ESD 모의 실험을 수행한 결과를 도시한 도면이다.
본 발명의 이점들과 특징들 그리고 이들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 단지 본 발명의 개시가 완전하도록 하며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로 본 발명을 한정하려는 의도에서 사용된 것이 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함하는 개념으로 이해되어야 한다. 또한, 본 발명의 명세서에서, '포함하다' 또는 '가지다' 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것일 뿐이고, 이러한 용어의 사용에 의해 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성이 배제되는 것은 아니다. 또한, 본 명세서에 기재된 실시예에 있어서 '모듈' 혹은 '부'는 적어도 하나의 기능이나 동작을 수행하는 기능적 부분을 의미할 수 있다.
덧붙여, 다르게 정의되지 않는 한 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 다만, 이하의 설명에서는 본 발명의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 타이하이 회로의 구조를 예시한 도면이다.
본 발명의 일 실시예에 따른 타이하이 회로(100)는 표준 셀 라이브러리에서 입력을 하이(high)로 고정할 필요가 있는 표준 셀들과 인접하여 배치될 수 있다. 도 1에 도시된 바와 같이 타이하이 회로(100)는 풀업 기능을 수행하는 PMOS 트랜지스터(M0) 및 디커플링 커패시터 역할을 하는 NMOS 트랜지스터(M1)를 포함할 수 있다. PMOS 트랜지스터(M0)의 소스는, 표준 셀 라이브러리에서 전원 전압(VDD)이 공급되는 파워 레일(power rail)에 접속되고 그 드레인은 출력 단자(Y0)에 접속될 수 있다. 도시된 실시예에서 NMOS 트랜지스터(M1)의 드레인은, 표준 셀 라이브러리에서 접지 전압(VSS)이 공급되는 그라운드 레일(ground rail)에 접속되고 그 소스는 PMOS 트랜지스터(M0)의 게이트와 접속됨과 동시에 액티브 저항(R0)을 통해 그라운드 레일에 접속될 수 있다. 다른 실시예에서 NMOS 트랜지스터(M1)의 소스는 그라운드 레일에 접속되고 그 드레인은 PMOS 트랜지스터(M0)의 게이트와 접속됨과 동시에 액티브 저항(R0)을 통해 그라운드 레일에 접속될 수 있다. NMOS 트랜지스터(M1)의 게이트는 PMOS 트랜지스터(M0)의 드레인에 접속될 수 있다.
초기 전원이 인가되지 않은 상태에서 타이하이 회로(100)의 출력(Y0)은 그라운드 전위를 가진다. 파워 레일에 전원 전압이 인가되면 타이하이 회로(100)로의 전압이 램프업되면서 PMOS 트랜지스터(M0)의 게이트와 소스 간에 전압 이격이 생기게 되고 이 전압 이격이 문턱전압(Vth)을 넘어가면서부터 PMOS 트랜지스터(M0)가 턴온되어 출력 단자(Y0)를 통해 전원 전압(VDD)과 실질적으로 동일한 크기의 출력 신호가 나오게 된다. NMOS 트랜지스터(M1)의 게이트가 PMOS 트랜지스터(M0)의 드레인, 즉 출력 단자(Y0)와 연결되어 있으므로 NMOS 트랜지스터(M1)도 턴온되어 MOS 커패시터로서 동작하게 된다. PMOS 트랜지스터(M0)의 게이트가 NMOS 트랜지스터(M1)의 소스에 연결된 액티브 저항(R0)을 통해 그라운드 레일에 연결되므로 PMOS 트랜지스터(M0)의 게이트의 입력 저항을 키울 수 있게 되고 이에 따라 PMOS 트랜지스터(M0)의 게이트를 그라운드 레일로부터 야기될 수 있는 ESD 신호로부터 보호할 수 있게 된다. 일 실시예에서 액티브 영역에 의해 제공되는 액티브 저항(R0)은 메탈(metal)의 저항에 비해 약 30 ~ 40 배의 값을 가질 수 있다. 칩 내에 다른 디커플링 커패시터가 배치되어 있을 경우 전원 전압과 그라운드 간의 커패시턴스를 증가시켜 주게 되어 전원 노드에서의 잡음 감소 효과를 높이게 된다. NMOS 트랜지스터(M1)가 MOS 커패시터로서 동작하므로 대략 수 pA 만큼의 누설 전류(leakage current)가 NMOS 트랜지스터(M1)를 통해 흐르고 따라서 전원 전압(VDD)이 PMOS 트랜지스터(M0)의 온 저항(on resistance, Ron)과 NMOS 트랜지스터(M1)의 유효 저항(effective resistance, Reff)의 비에 따라 배분되어 출력 단자(Y0)에서의 출력 신호로 제공된다. NMOS 트랜지스터(M1)의 유효 저항(Reff)이 PMOS 트랜지스터(M0)의 온 저항(Ron)에 비해 상당히 크므로 전원 전압(VDD)의 크기와 실질적으로 동일한 크기의 전압이 출력 단자(Y0)를 통해 제공된다.
도 2는 본 발명의 일 실시예에 따른 타이로우 회로의 구조를 예시한 도면이다.
본 발명의 일 실시예에 따른 타이로우 회로(200)는 표준 셀 라이브러리에서 입력을 로우(low)로 고정할 필요가 있는 표준 셀들과 인접하여 배치될 수 있다. 도 2에 도시된 바와 같이 타이로우 회로(200)는 풀다운 기능을 수행하는 NMOS 트랜지스터(M2) 및 디커플링 커패시터 역할을 하는 PMOS 트랜지스터(M3)를 포함할 수 있다. NMOS 트랜지스터(M2)의 소스는 그라운드 레일에 접속되고 그 드레인은 출력 단자(Y1)에 접속될 수 있다. 도시된 실시예에서 PMOS 트랜지스터(M3)의 드레인은 파워 레일에 접속되고 그 소스는 NMOS 트랜지스터(M2)의 게이트와 접속됨과 동시에 액티브 저항(R1)을 통해 파워 레일에 접속될 수 있다. 다른 실시예에서 PMOS 트랜지스터(M3)의 소스는 파워 레일에 접속되고 그 드레인은 NMOS 트랜지스터(M2)의 게이트와 접속됨과 동시에 액티브 저항(R1)을 통해 파워 레일에 접속될 수 있다. PMOS 트랜지스터(M3)의 게이트는 NMOS 트랜지스터(M2)의 드레인에 접속될 수 있다.
초기 전원이 인가되지 않은 상태에서 타이로우 회로(300)의 출력(Y1)은 그라운드 전위를 가진다. 파워 레일에 전원 전압(VDD)이 인가되면 타이로우 회로(200)로의 전압이 램프업되면서 NMOS 트랜지스터(M2)의 게이트와 소스 간에 전압 이격이 생기게 되고 이 전압 이격이 문턱전압(Vth)을 넘어가면서부터 NMOS 트랜지스터(M2)가 턴온되어 출력 단자(Y1)를 통해 접지 전압(VSS)과 실질적으로 동일한 크기의 출력 신호가 나오게 된다. PMOS 트랜지스터(M3)의 게이트가 NMOS 트랜지스터(M2)의 드레인, 즉 출력 단자(Y1)와 연결되어 있으므로 PMOS 트랜지스터(M3)도 턴온되어 MOS 커패시터로서 동작하게 된다. NMOS 트랜지스터(M2)의 게이트가 PMOS 트랜지스터(M3)의 소스에 연결된 액티브 저항(R1)을 통해 파워 레일에 연결되므로 NMOS 트랜지스터(M2)의 게이트의 입력 저항을 키울 수 있게 되고 이에 따라 NMOS 트랜지스터(M2)의 게이트를 ESD 신호로부터 보호할 수 있게 된다. 일 실시예에서 액티브 영역에 의해 제공되는 액티브 저항(R1)은 메탈(metal)의 저항에 비해 약 30 ~ 40 배의 값을 가질 수 있다. 칩 내에 다른 디커플링 커패시터가 배치되어 있을 경우 전원 전압(VDD)과 그라운드 간의 커패시턴스를 증가시켜 주게 되어 전원 노드에서의 잡음 감소 효과를 높이게 된다. PMOS 트랜지스터(M3)가 MOS 커패시터로서 동작하므로 대략 수 pA 만큼의 누설 전류가 PMOS 트랜지스터(M3)를 통해 흐르고 따라서 전원 전압(VDD)이 PMOS 트랜지스터(M3)의 유효 저항(Reff)과 NMOS 트랜지스터(M2)의 온 저항(Ron)의 비에 따라 배분되어 출력 단자(Y1)에서의 출력 신호로 제공된다. PMOS 트랜지스터(M3)의 유효 저항(Reff)이 NMOS 트랜지스터(M2)의 온 저항(Ron)에 비해 상당히 크므로 접지 전압(VSS)과 실질적으로 동일한 전압이 출력 단자(Y1)를 통해 제공된다.
도 3a는 ESD 신호의 파형의 일 실시예를 도시한 도면이고, 도 3b는 본 발명의 일 실시예에 따른 타이하이 회로와 NMOS 트랜지스터의 소스를 그라운드 레일에 접속하고 그 게이트와 드레인을 PMOS 트랜지스터의 게이트에 접속하여 구성한 종래 기술의 타이하이 회로에 대해 ESD 모의 실험을 수행한 결과를 도시한 도면이다.
도 3b에는 본 발명의 일 실시예에 따른 타이하이 회로(100)에 도 3a에 도시된 ESD 신호가 파워 레일을 통해 유입될 경우 PMOS 트랜지스터(M0)의 게이트로 입력되는 전압의 파형과 종래 기술의 타이하이 회로에 도 3a에 도시된 ESD 신호가 그라운드 레일을 통해 유입될 경우 PMOS 트랜지스터의 게이트로 입력되는 전압의 파형이 각각 실선 및 점선으로 도시되어 있다. 모의 실험 결과에 따르면, 도시된 바와 같이 본 발명의 일 실시예에 따른 타이하이 회로(100)의 경우 ESD 신호가 약 -1.2 A의 값을 가지는 시점에서 PMOS 트랜지스터(M0)의 게이트로 입력되는 전압은 약 -5V의 크기를 가지나 시간이 경과되면서 서서히 방전되어 약 0V의 크기에 근접하게 된다. 종래 기술에 따른 타이하이 회로의 경우 ESD 신호가 약 -1.2 A의 값을 가지는 시점에서 PMOS 트랜지스터의 게이트로 입력되는 전압은 약 -4.6V의 크기를 가지고 시간이 경과되면서 서서히 방전되어 약 -0.6V의 크기에 근접하게 된다. 두 파형을 비교해 보면 본 발명의 일 실시예에 따른 타이하이 회로(100)의 PMOS 트랜지스터(M0)의 게이트로 입력되는 전압이 종래 기술의 타이하이 회로의 PMOS 트랜지스터의 게이트로 입력되는 전압에 비해 절대치를 기준으로 약 85 퍼센트만큼 작은 크기를 가짐을 알 수 있다.
도 4a는 ESD 신호의 파형의 다른 실시예를 도시한 도면이고, 도 4b는 본 발명의 일 실시예에 따른 타이로우 회로와 PMOS 트랜지스터의 소스를 파워 레일에 접속하고 그 게이트와 드레인을 NMOS 트랜지스터의 게이트에 접속하여 구성한 종래 기술의 타이로우 회로에 대해 ESD 모의 실험을 수행한 결과를 도시한 도면이다.
도 4b에는 본 발명의 일 실시예에 따른 타이로우 회로(200)에 도 4a에 도시된 ESD 신호가 파워 레일을 통해 유입될 경우 NMOS 트랜지스터(M2)의 게이트로 입력되는 전압의 파형과 종래 기술의 타이로우 회로에 도 4a에 도시된 ESD 신호가 파워 레일을 통해 유입될 경우 NMOS 트랜지스터의 게이트로 입력되는 전압의 파형이 각각 실선 및 점선으로 도시되어 있다. 모의 실험 결과에 따르면, 도시된 바와 같이 본 발명의 일 실시예에 따른 타이로우 회로(200)의 경우 ESD 신호가 약 1.2 A의 피크 값을 가지는 시점에서 NMOS 트랜지스터(M2)의 게이트로 입력되는 전압은 약 5V의 크기를 가지나 시간이 경과되면서 서서히 방전되어 약 0V의 크기에 근접하게 된다. 종래 기술에 따른 타이로우 회로의 경우 ESD 신호가 약 1.2 A의 피크 값을 가지는 시점에서 NMOS 트랜지스터의 게이트로 입력되는 전압은 약 4.6V의 크기를 가지고 시간이 경과되면서 서서히 방전되어 약 0.6V의 크기에 근접하게 된다. 두 파형을 비교해 보면 본 발명의 일 실시예에 따른 타이로우 회로(200)의 NMOS 트랜지스터(M2)의 게이트로 입력되는 전압이 종래 기술의 타이로우 회로의 NMOS 트랜지스터의 게이트로 입력되는 전압에 비해 절대치를 기준으로 약 84 퍼센트만큼 작은 크기를 가짐을 알 수 있다.
이상의 설명에 있어서 어떤 구성 요소가 다른 구성 요소에 접속되거나 결합된다는 기재의 의미는 당해 구성 요소가 그 다른 구성 요소에 직접적으로 접속되거나 결합된다는 의미뿐만 아니라 이들이 그 사이에 개재된 하나 또는 그 이상의 타 구성 요소를 통해 접속되거나 결합될 수 있다는 의미를 포함하는 것으로 이해되어야 한다. 이외에도 구성 요소들 간의 관계를 기술하기 위한 용어들(예컨대, '상에', '상부에', '위에', '간에', '사이에' 등)도 유사한 의미로 해석되어야 한다.
본원에 개시된 실시예들에 있어서, 도시된 구성 요소들의 배치는 발명이 구현되는 환경 또는 요구 사항에 따라 달라질 수 있다. 예컨대, 일부 구성 요소가 생략되거나 몇몇 구성 요소들이 통합되어 하나로 실시될 수 있다. 또한 일부 구성 요소들의 배치 순서 및 연결이 변경될 수 있다.
이상에서는 본 발명의 다양한 실시예들에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예들에 한정되지 아니하며, 상술한 실시예들은 첨부하는 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 변형 실시될 수 있음은 물론이고, 이러한 변형 실시예들이 본 발명의 기술적 사상이나 범위와 별개로 이해되어져서는 아니 될 것이다. 따라서, 본 발명의 기술적 범위는 오직 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
100: 타이하이 회로
200: 타이로우 회로
M0, M3: PMOS 트랜지스터
M1, M2: NMOS 트랜지스터
VDD: 전원 전압
VSS: 접지 전압
R0, R1: 액티브 저항
Y0, Y1: 출력 단자
Vth: 문턱 전압
Ron: 온 저항

Claims (10)

  1. 타이하이(Tie-High) 회로로서,
    표준 셀 라이브러리에서의 파워 레일(power rail)에 접속된 PMOS 트랜지스터, 및
    상기 표준 셀 라이브러리에서의 그라운드 레일(ground rail)에 접속되고 상기 PMOS 트랜지스터에 접속된 디커플링 커패시터를 포함하고,
    상기 디커플링 커패시터는, 소스 및 드레인 중 어느 하나가 액티브 저항을 통해 상기 그라운드 레일에 접속된 NMOS 트랜지스터를 포함하는, 타이하이 회로.
  2. 제1항에 있어서,
    상기 NMOS 트랜지스터의 상기 액티브 저항과 연결된 상기 소스 및 상기 드레인 중 상기 어느 하나는 상기 PMOS 트랜지스터의 게이트에 접속되는, 타이하이 회로.
  3. 제2항에 있어서,
    상기 NMOS 트랜지스터의 게이트는 상기 PMOS 트랜지스터의 드레인에 접속되며, 상기 PMOS 트랜지스터의 상기 드레인에 상기 타이하이 회로의 출력이 제공되는, 타이하이 회로.
  4. 제3항에 있어서,
    상기 PMOS 트랜지스터의 소스는 상기 파워 레일에 접속되는, 타이하이 회로.
  5. 제4항에 있어서,
    상기 파워 레일에 전원 전압(VDD)이 공급되면 상기 전원 전압(VDD)이 상기 PMOS 트랜지스터의 온 저항(on resistance)과 상기 NMOS 트랜지스터의 유효 저항(effective resistance)의 비에 따라 배분되어 상기 PMOS 트랜지스터의 상기 드레인에 상기 타이하이 회로의 상기 출력이 제공되는, 타이하이 회로.
  6. 타이로우(Tie-Low) 회로로서,
    표준 셀 라이브러리에서의 그라운드 레일에 접속된 NMOS 트랜지스터, 및
    상기 표준 셀 라이브러리에서의 파워 레일에 접속되고 상기 NMOS 트랜지스터에 접속된 디커플링 커패시터를 포함하고,
    상기 디커플링 커패시터는, 소스 및 드레인 중 어느 하나가 액티브 저항을 통해 상기 파워 레일에 접속된 PMOS 트랜지스터를 포함하는, 타이로우 회로.
  7. 제6항에 있어서,
    상기 PMOS 트랜지스터의 상기 소스 및 상기 드레인 중 상기 어느 하나는 상기 NMOS 트랜지스터의 게이트에 접속되는, 타이로우 회로.
  8. 제7항에 있어서,
    상기 PMOS 트랜지스터의 게이트는 상기 NMOS 트랜지스터의 드레인에 접속되며, 상기 NMOS 트랜지스터의 상기 드레인에 상기 타이로우 회로의 출력이 제공되는, 타이로우 회로.
  9. 제8항에 있어서,
    상기 NMOS 트랜지스터의 소스는 상기 그라운드 레일에 접속되는, 타이로우 회로.
  10. 제9항에 있어서,
    상기 파워 레일에 전원 전압(VDD)이 공급되면 상기 전원 전압(VDD)이 상기 PMOS 트랜지스터의 유효 저항과 상기 NMOS 트랜지스터의 온 저항의 비에 따라 배분되어 상기 NMOS 트랜지스터의 상기 드레인에 상기 타이로우 회로의 상기 출력이 제공되는, 타이로우 회로.
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