JP2011233945A - デカップリング回路及び半導体集積回路 - Google Patents
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Abstract
【解決手段】本発明は、インバータ21を有する。インバータ21は、ゲート電極G1を有するi(iは1以上の整数)個のPMOSトランジスタ及びゲート電極G2を有するj(jは0以上の整数)個のPMOSトランジスタを有する。また、インバータ21は、ゲート電極G3を有するm(mは1以上の整数)個のNMOSトランジスタ及びゲート電極G2を有するn(nは0以上の整数)個のNMOSトランジスタを有する。ゲート電極G1〜G4は、インバータ21の入力端と接続される。ゲート電極G1及びG2の合計面積は、ゲート電極G3及びG4の合計面積と異なる。
【選択図】図4
Description
以下、図面を参照して本発明の実施の形態について説明する。図1は、実施の形態1にかかるデカップリング回路100の回路図である。図1に示すように、デカップリング回路100は、インバータ1及びインバータ2により構成される。インバータ1の入力端にはイネーブル信号enが入力される。インバータ1の出力端は、インバータ2の入力端と接続される。また、インバータ1及びインバータ2は、電源電圧VDDとグランド電圧GNDとの間に接続されることにより、電源供給される。
次に、実施の形態2にかかるデカップリング回路200について説明する。図4は、実施の形態2にかかるデカップリング回路200のMOSトランジスタの配置を模式的に示す構成図である。図4に示すように、デカップリング回路200は、インバータ21及びインバータ22により構成される。インバータ21及びインバータ22には、Nウェル領域Nwell及びPウェル領域Pwellが形成される。インバータ21及びインバータ22のNウェル領域Nwellの上には、ゲート電極G1及びG2が形成される。インバータ21及びインバータ22のPウェル領域Pwellの上には、ゲート電極G3及びG4が形成される。つまり、Nウェル領域Nwellの上にゲート電極G1又はG2が形成される部分は、PMOSトランジスタを構成する。Pウェル領域Pwellの上にゲート電極G3又はG4が形成される部分は、NMOSトランジスタを構成する。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、インバータを2個用いているが、いずれか一方のインバータのみを用いてデカップリング回路を構成することが可能である。さらに、3個以上のインバータを用いて、デカップリング回路を構成することも可能である。
11 n型MOSトランジスタ
12 p型MOSトランジスタ
100、200 デカップリング回路
300 デカップリング容量
C1、C2、C11〜C13、C21〜C23 ゲート容量
G1〜G4 ゲート電極
MN2、MN11〜MN13 NMOSトランジスタ
MP1、MP21〜MP23 PMOSトランジスタ
Rd1、Rd2、Rd11〜Rd13、Rd21〜Rd23 ドレイン部抵抗
Rs1、Rs2、Rs11〜Rs13、Rs21〜Rs23 ソース部抵抗
SW1、SW2 スイッチ
en イネーブル信号
enb 反転イネーブル信号
GND グランド電圧
VDD 電源電圧
Nwell Nウェル領域
Pwell Pウェル領域
Claims (29)
- 第1の電源と前記第1の電源よりも低電圧の第2の電源との間に接続されることにより電源供給される第1のインバータを備え、
前記第1のインバータは、
当該第1のインバータの出力端と前記第1の電源との間に接続されるi(iは1以上の整数)個の第1のトランジスタと、
前記第1のトランジスタと並列に接続され、前記第1のトランジスタと同じ導電型であるj(jは0以上の整数)個の第2のトランジスタと、
当該第1のインバータの前記出力端と前記第2の電源との間に接続され、前記第1のトランジスタと導電型が異なるm(mは1以上の整数)個の第3のトランジスタと、
前記第3のトランジスタと並列に接続され、前記第3のトランジスタと同じ導電型であるn(nは0以上の整数)個の第4のトランジスタと、を備え、
前記第1乃至4のトランジスタの制御端子は、前記第1のインバータの入力端と接続され、
前記第1のトランジスタ及び前記第2のトランジスタのゲート面積の合計は、前記第3のトランジスタ及び前記第4のトランジスタのゲート面積の合計と異なる、
デカップリング回路。 - 前記第1のトランジスタのゲート長は、前記第3のトランジスタのゲート長と同じであり、
前記第1のトランジスタのゲート幅は、前記第3のトランジスタのゲート幅と異なることを特徴とする、
請求項1に記載のデカップリング回路。 - 前記第1のトランジスタのゲート幅は、前記第3のトランジスタのゲート幅と同じであり、
前記第1のトランジスタのゲート長は、前記第3のトランジスタのゲート長と異なることを特徴とする、
請求項1に記載のデカップリング回路。 - 前記第1のトランジスタのゲート幅は、前記第3のトランジスタのゲート幅と同じであり、
前記第1のトランジスタのゲート長は、前記第3のトランジスタのゲート長と同じであることを特徴とする、
請求項1に記載のデカップリング回路。 - 前記第1のトランジスタの個数は、前記第3のトランジスタの個数と異なることを特徴とする、
請求項4に記載のデカップリング回路。 - 前記第1のトランジスタのゲート長は、前記第2のトランジスタのゲート長と同じであり、
前記第1のトランジスタのゲート幅は、前記第2のトランジスタのゲート幅と同じであることを特徴とする、
請求項1乃至5のいずれか一項に記載のデカップリング回路。 - 前記第1のトランジスタのゲート幅は、前記第2のトランジスタのゲート幅と同じであり、
前記第1のトランジスタのゲート長は、前記第2のトランジスタのゲート長と異なることを特徴とする、
請求項1乃至5のいずれか一項に記載のデカップリング回路。 - 前記第3のトランジスタのゲート長は、前記第4のトランジスタのゲート長と同じであり、
前記第4のトランジスタのゲート幅は、前記第4のトランジスタのゲート幅と同じであることを特徴とする、
請求項1乃至7のいずれか一項に記載のデカップリング回路。 - 前記第3のトランジスタのゲート幅は、前記第4のトランジスタのゲート幅と同じであり、
前記第3のトランジスタのゲート長は、前記第4のトランジスタのゲート長と異なることを特徴とする、
請求項1乃至7のいずれか一項に記載のデカップリング回路。 - 前記第1の電源と前記第2の電源との間に接続されることにより電源供給される第2のインバータを更に備え、
前記第2のインバータは、
当該第2のインバータの出力端と前記第1の電源との間に接続されるm個の前記第1のトランジスタと、
当該第2のインバータの前記第1のトランジスタと並列に接続されるn個の前記第2のトランジスタと、
当該第2のインバータの前記出力端と前記第2の電源との間に接続されるi個の前記第3のトランジスタと、
当該第2のインバータの前記第3のトランジスタと並列に接続されるj個の前記第4のトランジスタと、を備え、
前記第2のインバータの前記第1乃至4のトランジスタの制御端子は、前記第2のインバータの入力端と接続され、
前記第2のインバータの前記第1のトランジスタ及び前記第2のトランジスタのゲート面積の合計は、前記第2のインバータの前記第3のトランジスタ及び前記第4のトランジスタのゲート面積の合計と異なることを特徴とする、
請求項1乃至9のいずれか一項に記載のデカップリング回路。 - 前記第1のインバータの前記入力端にはイネーブル信号が入力され、
前記第2のインバータの前記入力端には、前記イネーブル信号を反転させた反転イネーブル信号が入力されることを特徴とする、
請求項10に記載のデカップリング回路。 - 前記第1のインバータの前記出力端は、前記第2のインバータの前記入力端と接続されることを特徴とする、
請求項11に記載のデカップリング回路。 - 前記第1のトランジスタ及び前記第2のトランジスタは、ソースが前記第1の電源と接続されるPMOSトランジスタであり、
前記第3のトランジスタ及び前記第4のトランジスタは、ソースが前記第2の電源と接続されるNMOSトランジスタであり、
前記第1のトランジスタのドレイン及び前記第2のトランジスタのドレインは、前記第3のトランジスタのドレイン及び前記第4のトランジスタのドレインと接続されることを特徴とする、
請求項1乃至12のいずれか一項に記載のデカップリング回路。 - 請求項1乃至13のいずれか一項に記載のデカップリング回路を備えることを特徴とする、
半導体集積回路。 - 第1の電源と前記第1の電源よりも低電圧の第2の電源との間に接続されることにより電源供給され、第1の入力信号に応じて容量値が変化する第1のインバータを備え、
前記第1のインバータは、
当該第1のインバータの出力端と前記第1の電源との間に接続されるi(iは1以上の整数)個の第1のトランジスタと、
前記第1のトランジスタと並列に接続されるj(jは0以上の整数)個の第2のトランジスタと、
当該第1のインバータの前記出力端と前記第2の電源との間に接続されるm(mは1以上の整数)個の第3のトランジスタと、
前記第3のトランジスタと並列に接続されるn(nは0以上の整数)個の第4のトランジスタと、を備え、
前記第1のトランジスタ及び前記第2のトランジスタと、前記第3のトランジスタ及び前記第4のトランジスタと、は前記第1の入力信号に応じて相補的にオン/オフし、
前記第1のトランジスタ及び前記第2のトランジスタのゲート面積の合計は、前記第3のトランジスタ及び前記第4のトランジスタのゲート面積の合計と異なる、
デカップリング回路。 - 前記第1のトランジスタのゲート長は、前記第3のトランジスタのゲート長と同じであり、
前記第1のトランジスタのゲート幅は、前記第3のトランジスタのゲート幅と異なることを特徴とする、
請求項15に記載のデカップリング回路。 - 前記第1のトランジスタのゲート幅は、前記第3のトランジスタのゲート幅と同じであり、
前記第1のトランジスタのゲート長は、前記第3のトランジスタのゲート長と異なることを特徴とする、
請求項15に記載のデカップリング回路。 - 前記第1のトランジスタのゲート幅は、前記第3のトランジスタのゲート幅と同じであり、
前記第1のトランジスタのゲート長は、前記第3のトランジスタのゲート長と同じであることを特徴とする、
請求項15に記載のデカップリング回路。 - 前記第1のトランジスタの個数は、前記第3のトランジスタの個数と異なることを特徴とする、
請求項18に記載のデカップリング回路。 - 前記第1のトランジスタのゲート長は、前記第2のトランジスタのゲート長と同じであり、
前記第1のトランジスタのゲート幅は、前記第2のトランジスタのゲート幅と同じであることを特徴とする、
請求項15乃至19のいずれか一項に記載のデカップリング回路。 - 前記第1のトランジスタのゲート幅は、前記第2のトランジスタのゲート幅と同じであり、
前記第1のトランジスタのゲート長は、前記第2のトランジスタのゲート長と異なることを特徴とする、
請求項15乃至19のいずれか一項に記載のデカップリング回路。 - 前記第3のトランジスタのゲート長は、前記第4のトランジスタのゲート長と同じであり、
前記第4のトランジスタのゲート幅は、前記第4のトランジスタのゲート幅と同じであることを特徴とする、
請求項15乃至21のいずれか一項に記載のデカップリング回路。 - 前記第3のトランジスタのゲート幅は、前記第4のトランジスタのゲート幅と同じであり、
前記第3のトランジスタのゲート長は、前記第4のトランジスタのゲート長と異なることを特徴とする、
請求項15乃至21のいずれか一項に記載のデカップリング回路。 - 前記第1の電源と前記第2の電源との間に接続されることにより電源供給され、第2の入力信号に応じて容量値が変化する第2のインバータを更に備え、
前記第2のインバータは、
当該第2のインバータの出力端と前記第1の電源との間に接続されるm個の前記第1のトランジスタと、
当該第2のインバータの前記第1のトランジスタと並列に接続されるn個の前記第2のトランジスタと、
当該第2のインバータの前記出力端と前記第2の電源との間に接続されるi個の前記第3のトランジスタと、
当該第2のインバータの前記第3のトランジスタと並列に接続されるj個の前記第4のトランジスタと、を備え、
前記第2のインバータの前記第1のトランジスタ及び前記第2のトランジスタと、前記第2のインバータの前記第3のトランジスタ及び前記第4のトランジスタと、は前記第2の入力信号に応じて相補的にオン/オフし、
前記第2のインバータの前記第1のトランジスタ及び前記第2のトランジスタのゲート面積の合計は、前記第2のインバータの前記第3のトランジスタ及び前記第4のトランジスタのゲート面積の合計と異なることを特徴とする、
請求項15乃至23のいずれか一項に記載のデカップリング回路。 - 前記第1のトランジスタの導電型は、前記第2のトランジスタの導電型と同じであり、
前記第3のトランジスタの導電型は、前記第4のトランジスタの導電型と同じであり、
前記第1のトランジスタの導電型及び前記2のトランジスタの導電型は、前記第3のトランジスタの導電型及び前記第4のトランジスタの導電型と異なることを特徴とする、
請求項24に記載のデカップリング回路。 - 前記第1の入力信号は、前記第2の入力信号の反転信号であることを特徴とする、
請求項25に記載のデカップリング回路。 - 前記第2の入力信号は、前記第1のインバータの前記出力端から出力される信号であることを特徴とする、
請求項26に記載のデカップリング回路。 - 前記第1のトランジスタ及び前記第2のトランジスタは、ソースが前記第1の電源と接続されるPMOSトランジスタであり、
前記第3のトランジスタ及び前記第4のトランジスタは、ソースが前記第2の電源と接続されるNMOSトランジスタであり、
前記第1のトランジスタのドレイン及び前記第2のトランジスタのドレインは、前記第3のトランジスタのドレイン及び前記第4のトランジスタのドレインと接続されることを特徴とする、
請求項15乃至27のいずれか一項に記載のデカップリング回路。 - 請求項15乃至28のいずれか一項に記載のデカップリング回路を備えることを特徴とする、
半導体集積回路。
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