JP2014158097A - バッファ回路およびスイッチ制御回路 - Google Patents
バッファ回路およびスイッチ制御回路 Download PDFInfo
- Publication number
- JP2014158097A JP2014158097A JP2013026944A JP2013026944A JP2014158097A JP 2014158097 A JP2014158097 A JP 2014158097A JP 2013026944 A JP2013026944 A JP 2013026944A JP 2013026944 A JP2013026944 A JP 2013026944A JP 2014158097 A JP2014158097 A JP 2014158097A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- inverter circuit
- signal
- serial
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】バッファ回路は、入力信号を反転出力する第1のインバータ回路と、第1のインバータ回路の出力信号を反転出力する第2のインバータ回路と、第1のインバータ回路の出力ノードと、第2のインバータ回路の入力ノードとの間に接続されるインピーダンス素子と、入力信号が第1の閾値電圧を超えると、第2のインバータ回路の出力ノードの電位を上昇させる動作を行う第1導電型スイッチング素子と、入力信号が第2の閾値電圧未満になると、第2のインバータ回路の出力ノードの電位を低下させる動作を行う第2導電型スイッチング素子と、を備える。
【選択図】図1
Description
前記第1のインバータ回路の出力信号を反転出力する第2のインバータ回路と、
前記第1のインバータ回路の出力ノードと、前記第2のインバータ回路の入力ノードとの間に接続されるインピーダンス素子と、
前記入力信号が第1の閾値電圧を超えると、前記第2のインバータ回路の出力ノードの電位を上昇させる動作を行う第1導電型スイッチング素子と、
前記入力信号が第2の閾値電圧未満になると、前記第2のインバータ回路の出力ノードの電位を低下させる動作を行う第2導電型スイッチング素子と、を備えることを特徴とするバッファ回路が提供される。
図1は第1の実施形態に係るスイッチ制御回路1を内蔵した半導体装置2の概略構成を示すブロック図である。図1の半導体装置2は、ワンチップ化することが可能だが、複数のチップで構成してもよいし、一部の構成部品をディスクリート部品で構成してもよい。
NMOSトランジスタのWg=16μm、PMOSトランジスタのWg=32μm
NMOSトランジスタN5のWg=32μm、PMOSトランジスタP5のWg=32μm
≦MIN[Wg(N5)/Lg(N5),Wg(P5)/Lg(P5)] …(1)
ここで、Wg(N4)はNMOSトランジスタN4のゲート幅、Lg(N4)はNMOSトランジスタN4のゲート長、Wg(N5)はNMOSトランジスタN5のゲート幅、Lg(N5)はNMOSトランジスタN5のゲート長である。
以下に説明する第2の実施形態は、第1の実施形態よりもさらに高調波ノイズを抑制するものである。
以下に説明する第3の実施形態は、直並列変換器5に入力されるクロック信号CKを差動信号にするものである。
以下に説明する第4の実施形態は、図1と同様のブロック構成を備えている。図19は第4の実施形態に係る半導体装置2内のバッファ回路4と直並列変換器5の回路図である。図19のクロック入力バッファ7の出力ノードには、ダミーインバータ回路22が接続されている。このダミーインバータ回路22の出力ノードと接地ノード(基準電圧ノード)との間には対地容量C1が配置されている。この対地容量C1の容量値と対地容量C1の配置場所を調整することにより、直並列変換器5に供給されるクロック信号CKから発生される高調波ノイズは抑制されることができる。
図1の半導体回路では、直並列変換器5用のグランドと、それ以外の回路用のグランドとが分けられることが多い。その理由は、例えば高周波スイッチ回路3に高周波信号が印加されたり、あるいは直並列変換器5がクロック信号CKに同期して動作したりするときに、接地電位レベルが大きく変動して、その影響で他の回路ブロックの接地電位レベルが変化して誤動作をするおそれがあるためである。
Claims (8)
- 入力信号を反転出力する第1のインバータ回路と、
前記第1のインバータ回路の出力信号を反転出力する第2のインバータ回路と、
前記第1のインバータ回路の出力ノードと、前記第2のインバータ回路の入力ノードとの間に接続されるインピーダンス素子と、
前記入力信号が第1の閾値電圧を超えると、前記第2のインバータ回路の出力ノードの電位を上昇させる動作を行う第1導電型スイッチング素子と、
前記入力信号が第2の閾値電圧未満になると、前記第2のインバータ回路の出力ノードの電位を低下させる動作を行う第2導電型スイッチング素子と、を備えることを特徴とするバッファ回路。 - 前記第1導電型スイッチング素子は、そのドレインに第1の基準電圧が印加され、そのソースに前記第2のインバータ回路の出力ノードが接続され、およびそのゲートに前記入力信号が入力される第1のNMOSトランジスタであり、
前記第2導電型スイッチング素子は、そのソースに前記第2のインバータ回路の出力ノードが接続され、そのドレインに前記第2の基準電圧が印加され、およびそのゲートに前記入力信号が入力される第1のPMOSトランジスタであることを特徴とする請求項1に記載のバッファ回路。 - 前記第2のインバータ回路は、前記第1の基準電圧と前記第2の基準電圧との間に直列接続される第2のPMOSトランジスタと、前記第2のNMOSトランジスタとを有し、
前記第1のPMOSトランジスタのチャネル幅をチャネル長で割った値と、前記第1のNMOSトランジスタのチャネル幅をチャネル長で割った値との小さい方の値は、前記第2のPMOSトランジスタのチャネル幅をチャネル長で割った値と、前記第2のNMOSトランジスタのチャネル幅をチャネル長で割った値との小さい方の値以上であることを特徴とする請求項2に記載のバッファ回路。 - 前記入力信号の信号パターンが配置される第1パターン層と、
前記第1パターン層の下に配置されて、前記第1パターン層上の前記入力信号の信号パターンの配置場所に沿ってグランドパターンが配置される第2パターン層と、を備えることを特徴とする請求項1乃至3のいずれかに記載のバッファ回路。 - 前記第1パターン層および前記第2パターン層に積層され、前記第1パターン層上の前記入力信号の信号パターンの配置場所の全域に重なるようにベタのグランドパターンが配置される第3パターン層を備えることを特徴とする請求項4に記載のバッファ回路。
- 前記第2のインバータ回路の出力ノードに接続され反転動作を行うダミーインバータ回路と、
前記ダミーインバータ回路の出力ノードと基準電圧ノードとの間に接続されるキャパシタ素子と、を備えることを特徴とする請求項1乃至5のいずれかに記載のバッファ回路。 - 請求項1乃至6のいずれかに記載のバッファ回路内の前記第2のインバータ回路から出力されるクロック信号に同期させて、シリアルの切替制御信号をパラレルの切替制御信号に変換する直並列変換器と、
前記直並列変換器で変換されたパラレルの切替制御信号の電圧レベルを、複数の高周波信号の切替を行う高周波スイッチ回路を切替可能な電圧レベルに変換するドライバ回路と、を備え
前記直並列変換器が形成される回路形成領域と、同じ層内で前記高周波スイッチ回路が形成される回路形成領域との間にグランドパターン領域が設けられることを特徴とするスイッチ制御回路。 - 請求項1乃至7のいずれかに記載のバッファ回路内の前記第2のインバータ回路から出力されるクロック信号に同期させて、シリアルの切替制御信号をパラレルの切替制御信号に変換する直並列変換器と、
前記直並列変換器から出力されるパラレルの切替制御信号に含まれる高調波ノイズを低減するノイズ低減回路と、
前記ノイズ低減回路の出力信号の電圧レベルを、高周波スイッチ回路にて高周波信号を切替制御するのに用いられる切替制御信号の電圧レベルに変換するドライバ回路と、を備えることを特徴とするスイッチ制御回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013026944A JP5868883B2 (ja) | 2013-02-14 | 2013-02-14 | バッファ回路およびスイッチ制御回路 |
US13/903,840 US8816740B1 (en) | 2013-02-14 | 2013-05-28 | Buffer circuit and switching controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013026944A JP5868883B2 (ja) | 2013-02-14 | 2013-02-14 | バッファ回路およびスイッチ制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014158097A true JP2014158097A (ja) | 2014-08-28 |
JP5868883B2 JP5868883B2 (ja) | 2016-02-24 |
Family
ID=51297084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013026944A Active JP5868883B2 (ja) | 2013-02-14 | 2013-02-14 | バッファ回路およびスイッチ制御回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8816740B1 (ja) |
JP (1) | JP5868883B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9385831B2 (en) * | 2013-06-05 | 2016-07-05 | Raytheon Company | Circuits and method to enable efficient generation of direct digital synthesizer based waveforms of arbitrary bandwidth |
CN106505990B (zh) * | 2015-09-08 | 2021-12-03 | 恩智浦美国有限公司 | 具有可选滞后和速度的输入缓冲器 |
CN113098446B (zh) * | 2021-03-28 | 2021-11-30 | 无锡力芯微电子股份有限公司 | 超低相位噪声时钟缓冲器 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62122417A (ja) * | 1985-11-22 | 1987-06-03 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH0750572A (ja) * | 1993-08-03 | 1995-02-21 | Sharp Corp | 半導体記憶装置の出力バッファ回路 |
JP2000183720A (ja) * | 1998-12-16 | 2000-06-30 | Texas Instr Japan Ltd | バッファ回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2898156B2 (ja) | 1992-12-17 | 1999-05-31 | 川崎製鉄株式会社 | 半導体集積回路 |
US6094086A (en) * | 1997-05-12 | 2000-07-25 | Industrial Technology Research Institute | High drive CMOS output buffer with fast and slow speed controls |
US6462597B2 (en) * | 1999-02-01 | 2002-10-08 | Altera Corporation | Trip-point adjustment and delay chain circuits |
US7420394B2 (en) * | 2006-11-17 | 2008-09-02 | Freescale Semiconductor, Inc. | Latching input buffer circuit with variable hysteresis |
US7924066B2 (en) * | 2009-03-25 | 2011-04-12 | Fairchild Semiconductor Corporation | Low speed, load independent, slew rate controlled output buffer with no DC power consumption |
JP4960414B2 (ja) * | 2009-08-31 | 2012-06-27 | 株式会社東芝 | 半導体スイッチ |
-
2013
- 2013-02-14 JP JP2013026944A patent/JP5868883B2/ja active Active
- 2013-05-28 US US13/903,840 patent/US8816740B1/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62122417A (ja) * | 1985-11-22 | 1987-06-03 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH0750572A (ja) * | 1993-08-03 | 1995-02-21 | Sharp Corp | 半導体記憶装置の出力バッファ回路 |
JP2000183720A (ja) * | 1998-12-16 | 2000-06-30 | Texas Instr Japan Ltd | バッファ回路 |
Also Published As
Publication number | Publication date |
---|---|
JP5868883B2 (ja) | 2016-02-24 |
US20140225663A1 (en) | 2014-08-14 |
US8816740B1 (en) | 2014-08-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10404234B2 (en) | Filter device with phase compensation, and electronic devices including same | |
JP4832965B2 (ja) | スイッチ回路装置、スイッチ回路装置を用いた無線回路装置及びサンプリング回路装置 | |
US7656205B2 (en) | Dual-injection locked frequency dividing circuit | |
US7285987B2 (en) | Self DC-bias high frequency logic gate, high frequency NAND gate and high frequency NOR gate | |
US9013212B2 (en) | Stress reduced cascoded CMOS output driver circuit | |
US8400205B2 (en) | Apparatus and method for linearizing field effect transistors in the OHMIC region | |
JP5731759B2 (ja) | デカップリング回路及び半導体集積回路 | |
JP5868883B2 (ja) | バッファ回路およびスイッチ制御回路 | |
KR101509313B1 (ko) | 모바일 통신 디바이스 | |
US8093928B2 (en) | Signal source devices | |
US9774310B2 (en) | Common mode noise suppressing device | |
JP6397811B2 (ja) | 半導体集積回路及び高周波アンテナスイッチ | |
US20150022257A1 (en) | Switching device and module | |
Hemati et al. | Harmonic fold back reduction at the N‐path filters | |
US8686882B2 (en) | High-frequency semiconductor switch and terminal device | |
US20100194437A1 (en) | Implementing CML Multiplexer Load Balancing | |
JP6845680B2 (ja) | アナログスイッチ回路 | |
US9935354B2 (en) | Frequency tunable balun | |
US7843276B2 (en) | Oscillator | |
JP6719228B2 (ja) | 半導体装置 | |
JP2003163606A (ja) | スイッチ半導体集積回路 | |
US9800219B2 (en) | Apparatus for performing capacitor amplification in an electronic device | |
US20060273350A1 (en) | Semiconductor integrated circuit | |
Sanabria et al. | A simple model of inter-metallic connections (vias) in CMOS resonant rotary traveling wave oscillator (RTWO) | |
JPS62193316A (ja) | 出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150615 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150703 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150901 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150925 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151119 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151208 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160106 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5868883 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |