JPS62122417A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62122417A JPS62122417A JP26275285A JP26275285A JPS62122417A JP S62122417 A JPS62122417 A JP S62122417A JP 26275285 A JP26275285 A JP 26275285A JP 26275285 A JP26275285 A JP 26275285A JP S62122417 A JPS62122417 A JP S62122417A
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- Japan
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- output
- output circuit
- cmos
- circuit
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- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分胃〕
この発明は、ＣＭＯＳＩ−ランジスタＵ路において、ス
イッチング時に電源ラインおよびＧＮＤラインに発生ず
るノイズの低減を図った半導体集積回路装置に関するも
のである。
イッチング時に電源ラインおよびＧＮＤラインに発生ず
るノイズの低減を図った半導体集積回路装置に関するも
のである。
第３図は、例えば６回路構成のＣＭＯＳ半導体装置の出
力部の等価回路図である。この図において、８ａ、８ｂ
は少なくとも２個のＭＯＳ、ＦＥＴ（電界効果形トラン
ジスタ）で構成された出力回路で、各出力回路８ａ、８
ｂは共通な電源４と接続されている。７は前記出力回路
８ａ、８ｂの出力端子に寄生する寄生容量および負荷容
量（以下出力部の寄生容量という）、１１は前記出力回
路８ａ、８ｂのＧＮＤラインのインダクタンスで、これ
ら各インダクタンス１１は共通なＧＮＤラインのインダ
クタンス１２を経てＧＮＤ５と接続されている。
力部の等価回路図である。この図において、８ａ、８ｂ
は少なくとも２個のＭＯＳ、ＦＥＴ（電界効果形トラン
ジスタ）で構成された出力回路で、各出力回路８ａ、８
ｂは共通な電源４と接続されている。７は前記出力回路
８ａ、８ｂの出力端子に寄生する寄生容量および負荷容
量（以下出力部の寄生容量という）、１１は前記出力回
路８ａ、８ｂのＧＮＤラインのインダクタンスで、これ
ら各インダクタンス１１は共通なＧＮＤラインのインダ
クタンス１２を経てＧＮＤ５と接続されている。
第４図は同一半導体基板上に作られた前記６回路構成の
ＣＭＯＳ半導体装置の一般的なパターンレイアウト図で
ある。この図で、１４は電源パッド、１５はＧＮＤパッ
ドであり、１３ａ、１３ｂは前記電源パッド１４および
ＧＮＤパッド１５と接続されたトランジスタ回路であり
、出力回路８ａ。
ＣＭＯＳ半導体装置の一般的なパターンレイアウト図で
ある。この図で、１４は電源パッド、１５はＧＮＤパッ
ドであり、１３ａ、１３ｂは前記電源パッド１４および
ＧＮＤパッド１５と接続されたトランジスタ回路であり
、出力回路８ａ。
８ｂを含むものである。
次に動作について説明する。出力回路８ａを“Ｌパ出力
に維持し、他の出力回路８ｂの入力端子を束ねて、″゛
Ｌ″′Ｌ″′出力′″出力、あるいは゛Ｈ°′出力から
゛Ｌ°′出力へとスイッチングさせる。その際、出力部
の寄生容量７の充放電が同時に行われ、インダクタンス
１１および１２等と共振が起こりノイズとなる。このノ
イズが出力口Ｆ１１１８ａの出力端子に現われる。
に維持し、他の出力回路８ｂの入力端子を束ねて、″゛
Ｌ″′Ｌ″′出力′″出力、あるいは゛Ｈ°′出力から
゛Ｌ°′出力へとスイッチングさせる。その際、出力部
の寄生容量７の充放電が同時に行われ、インダクタンス
１１および１２等と共振が起こりノイズとなる。このノ
イズが出力口Ｆ１１１８ａの出力端子に現われる。
第５図は上記ノイズ発生のメカニズムを示した等価回路
図で、１６．１７は第３図に示した出力部の容量であり
、１６は前記出力回路８ａ、８ｂおよびＧＮＤラインの
抵抗、１７は前記出力回路８ｒＬ、８ｂとＧＮＤライン
のインダクタンスである。これらの回路素子は、スイッ
チ１８を通して直列に接続されており、ＲＣＬ直列共振
回路となっている。
図で、１６．１７は第３図に示した出力部の容量であり
、１６は前記出力回路８ａ、８ｂおよびＧＮＤラインの
抵抗、１７は前記出力回路８ｒＬ、８ｂとＧＮＤライン
のインダクタンスである。これらの回路素子は、スイッ
チ１８を通して直列に接続されており、ＲＣＬ直列共振
回路となっている。
第６図はスイッチングを行っている出力回路８ｂの出力
波形９と“Ｌ １１出力に維持されている出力回路８ａ
の出力波形１０の一例である。
波形９と“Ｌ １１出力に維持されている出力回路８ａ
の出力波形１０の一例である。
〔発明が解決しようとする問題点〕
従来のＣＭＯＳ半導体装置は以上のようなメカニズムで
電源およびＧＮＤのノイズを発生するので、インダクタ
ンス１１，１２に発生する起電力を抑制しなければなら
ない。そのためには、出力電源を減らすこと、また電源
およびＧＮＤラインを太くしインピーダンスを下げるこ
と等が必要である。しかし、出力電流を減らすことはス
イッチングスピードおよびファンアウトの劣化を招き、
また電源およびＧＮＤラインを太くすることは、チップ
サイズの拡大を招く等の問題点があった。
電源およびＧＮＤのノイズを発生するので、インダクタ
ンス１１，１２に発生する起電力を抑制しなければなら
ない。そのためには、出力電源を減らすこと、また電源
およびＧＮＤラインを太くしインピーダンスを下げるこ
と等が必要である。しかし、出力電流を減らすことはス
イッチングスピードおよびファンアウトの劣化を招き、
また電源およびＧＮＤラインを太くすることは、チップ
サイズの拡大を招く等の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、出力回路のスイッチング時の電源およびＧ
ＮＤに発生するノイズを低減できる半導体集積回路装置
を得ることを目的とする。
れたもので、出力回路のスイッチング時の電源およびＧ
ＮＤに発生するノイズを低減できる半導体集積回路装置
を得ることを目的とする。
この発明に係る半導体集積回路装置は、出力回路の入力
部にＰチャネルＭＯＳトランジスタとＮチャネルＭ Ｏ
Ｓ １−ランジスタのソースとソース。
部にＰチャネルＭＯＳトランジスタとＮチャネルＭ Ｏ
Ｓ １−ランジスタのソースとソース。
およびドレインとドレインを接続したＣＭＯＳアナログ
スイッチを接続したものである。
スイッチを接続したものである。
この発明における半導体集積回路装置は、出力回路の入
力部に、ＣＭＯＳアナログスイ、チが接続されており、
このＣＭＯＳアナログスイッチのオン抵抗および出力回
路の入力部に寄生している容量との時定数によって出力
回路の入力波形をなまらずことができ、出力回路の出力
部の寄生容量の充放電時間を引き延ばし、その結果、イ
ンダクタンスに発生する起電力が抑制され、電源あるい
はＧＮＤに発生するノイズが低減される〇〔実施例〕 第１図はこの発明の一実施例を示す回路図である。第１
図において、１はＣＭＯＳ＋−ランジスクで構成されて
おり、同じ（ＣＭＯＳトランジスタで構成された出力回
路２の入力部のレベルを決定する回路である。３はＣＭ
ＯＳアナログスイッチで、ＣＭＯＳトランジスタＱ、、
Ｑ２からなり、ＣＭＯＳトランジスタ１の出力と出力回
路２の入力の間に接続され、常にオン状態となっている
ものである。また６は出力回路の入力部に寄生する寄生
容量（人力部の寄生容量）、７は出力部の寄生容量であ
る。
力部に、ＣＭＯＳアナログスイ、チが接続されており、
このＣＭＯＳアナログスイッチのオン抵抗および出力回
路の入力部に寄生している容量との時定数によって出力
回路の入力波形をなまらずことができ、出力回路の出力
部の寄生容量の充放電時間を引き延ばし、その結果、イ
ンダクタンスに発生する起電力が抑制され、電源あるい
はＧＮＤに発生するノイズが低減される〇〔実施例〕 第１図はこの発明の一実施例を示す回路図である。第１
図において、１はＣＭＯＳ＋−ランジスクで構成されて
おり、同じ（ＣＭＯＳトランジスタで構成された出力回
路２の入力部のレベルを決定する回路である。３はＣＭ
ＯＳアナログスイッチで、ＣＭＯＳトランジスタＱ、、
Ｑ２からなり、ＣＭＯＳトランジスタ１の出力と出力回
路２の入力の間に接続され、常にオン状態となっている
ものである。また６は出力回路の入力部に寄生する寄生
容量（人力部の寄生容量）、７は出力部の寄生容量であ
る。
上記のＣＭＯ８半導体装置において、出力回路２の入力
端子に接続されたＣＭＯＳアナログスイッチ３のオン抵
抗と出力回路２の入力部に寄生する寄生容量６の時定数
により、出力回路２の入力波形をなまらせることができ
る。この結果、出力回路２の出力部の寄生容量７の充放
電時間を引き延ばし、インダクタンスｌ’ｌ、１２に発
生する起電力を抑制し、ＧＮＤに発生するノイズも低減
できる。
端子に接続されたＣＭＯＳアナログスイッチ３のオン抵
抗と出力回路２の入力部に寄生する寄生容量６の時定数
により、出力回路２の入力波形をなまらせることができ
る。この結果、出力回路２の出力部の寄生容量７の充放
電時間を引き延ばし、インダクタンスｌ’ｌ、１２に発
生する起電力を抑制し、ＧＮＤに発生するノイズも低減
できる。
第２図は出力回路２の入力信号の立ち上がす遷移時間ｔ
ｒまたは立ち下がり遷移時間（１と電源またはＧＮＤに
発生するノイズの関係を示している。縦軸は電源または
ＧＮＤに発生するノイズの関係を示している。縦軸は電
源またはＧＮＤに発生するノイズをとり、測定範囲内で
最大のノイズを１としている。横軸は１ｒまたは１．を
とり、測定範囲内で最大のｔＦまたはｉｔを１としてい
る。第２図では入力信号のｔ、、ｉｔを大きくしてなま
らせると、それとともに電源またはＧＮＤに発生するノ
イズを急激に低減している。
ｒまたは立ち下がり遷移時間（１と電源またはＧＮＤに
発生するノイズの関係を示している。縦軸は電源または
ＧＮＤに発生するノイズの関係を示している。縦軸は電
源またはＧＮＤに発生するノイズをとり、測定範囲内で
最大のノイズを１としている。横軸は１ｒまたは１．を
とり、測定範囲内で最大のｔＦまたはｉｔを１としてい
る。第２図では入力信号のｔ、、ｉｔを大きくしてなま
らせると、それとともに電源またはＧＮＤに発生するノ
イズを急激に低減している。
なお、上記実施例では０Ｍ０３回路の場合について説明
したが、Ｂｉ−０Ｍ０５回路であってもよく、上記実施
例と同様の効果を奏する。
したが、Ｂｉ−０Ｍ０５回路であってもよく、上記実施
例と同様の効果を奏する。
この発明は以上説明したとおり、出力回路の入力端子に
ＣＭＯＳアナログスイッチを接続したので、このＣＭＯ
Ｓアナログスイッチのオン抵抗と出力回路の入力部に寄
生する寄生容量との時定数により、出力回路への入力波
形をなまらせることができ、このことによって出力回路
の出力部の寄生容量の充放電時間を引き延ばし、電源あ
るいはＧＮＤラインの寄生インダクタンスに発生ずる起
電力を抑制し、電源あるいはＧＮＤに発生するノイズを
低減できるものが得られる効果がある。
ＣＭＯＳアナログスイッチを接続したので、このＣＭＯ
Ｓアナログスイッチのオン抵抗と出力回路の入力部に寄
生する寄生容量との時定数により、出力回路への入力波
形をなまらせることができ、このことによって出力回路
の出力部の寄生容量の充放電時間を引き延ばし、電源あ
るいはＧＮＤラインの寄生インダクタンスに発生ずる起
電力を抑制し、電源あるいはＧＮＤに発生するノイズを
低減できるものが得られる効果がある。
第１図はこの発明の一実施例を示す回路図、第２図は入
力信号の遷移時間１．．１．と電源およびＧＮＤに発生
ずるノイズの関係を示す図、第３図、第４図は従来例を
示す回路図、第５図はＲＣＬ直列共振回路図、第６図は
スイッチング動作時の出力波形図である。 図において、１は出力回路のレベルを決定する回路、２
は出力回路、３はＣＭＯＳアナログスイッチ、４は電源
、５はＧＮＤ、８および７は入力部および出力部の寄生
容量である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図 第ム図 第５図 □ 第６図 手続補正書（自発）
力信号の遷移時間１．．１．と電源およびＧＮＤに発生
ずるノイズの関係を示す図、第３図、第４図は従来例を
示す回路図、第５図はＲＣＬ直列共振回路図、第６図は
スイッチング動作時の出力波形図である。 図において、１は出力回路のレベルを決定する回路、２
は出力回路、３はＣＭＯＳアナログスイッチ、４は電源
、５はＧＮＤ、８および７は入力部および出力部の寄生
容量である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 第３図 第ム図 第５図 □ 第６図 手続補正書（自発）
Claims (1)
- 同一半導体基板内にＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタを形成する相補型ＭＯＳ半
導体装置において、出力トランジスタの入力端子にＰチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタのソースとソース、およびドレインとドレインを接
続したアナログスイッチを接続したことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26275285A JPS62122417A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26275285A JPS62122417A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122417A true JPS62122417A (ja) | 1987-06-03 |
Family
ID=17380090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26275285A Pending JPS62122417A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122417A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180605A (ja) * | 1986-02-04 | 1987-08-07 | Nec Corp | スイツチドキヤパシタ−回路用クロツクドライバ− |
| EP0332301A2 (en) * | 1988-03-10 | 1989-09-13 | Advanced Micro Devices, Inc. | Time variant drive for use in integrated circuits |
| US8134799B1 (en) | 2004-04-06 | 2012-03-13 | Oracle America, Inc. | Gripper assembly for data storage system |
| JP2014158097A (ja) * | 2013-02-14 | 2014-08-28 | Toshiba Corp | バッファ回路およびスイッチ制御回路 |
| US9490049B2 (en) | 2012-04-23 | 2016-11-08 | Sumitomo Wiring Systems, Ltd. | Wire harness, method for manufacturing wire harness, and protective member |
-
1985
- 1985-11-22 JP JP26275285A patent/JPS62122417A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180605A (ja) * | 1986-02-04 | 1987-08-07 | Nec Corp | スイツチドキヤパシタ−回路用クロツクドライバ− |
| EP0332301A2 (en) * | 1988-03-10 | 1989-09-13 | Advanced Micro Devices, Inc. | Time variant drive for use in integrated circuits |
| US8134799B1 (en) | 2004-04-06 | 2012-03-13 | Oracle America, Inc. | Gripper assembly for data storage system |
| US9490049B2 (en) | 2012-04-23 | 2016-11-08 | Sumitomo Wiring Systems, Ltd. | Wire harness, method for manufacturing wire harness, and protective member |
| JP2014158097A (ja) * | 2013-02-14 | 2014-08-28 | Toshiba Corp | バッファ回路およびスイッチ制御回路 |
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