JP2000252430A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2000252430A JP2000252430A JP11050734A JP5073499A JP2000252430A JP 2000252430 A JP2000252430 A JP 2000252430A JP 11050734 A JP11050734 A JP 11050734A JP 5073499 A JP5073499 A JP 5073499A JP 2000252430 A JP2000252430 A JP 2000252430A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pad
- input
- integrated circuit
- parasitic capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 寄生容量に起因する入力パッドでの減衰を防
止する。 【解決手段】 Ｊ−ＦＥＴ２が入力信号に応じて駆動さ
れると、Ｊ−ＦＥＴ２に流れる電流が増減され、それに
応じたバッファ回路６の入出力信号によって寄生容量４
が充放電される。すると、寄生容量３の両極の電圧が同
位相、同一レベルで変化することになり、寄生容量３を
無視することができる。寄生容量３の影響が無くなるの
で、寄生容量３による入力信号の減衰を防止することが
できる。
止する。 【解決手段】 Ｊ−ＦＥＴ２が入力信号に応じて駆動さ
れると、Ｊ−ＦＥＴ２に流れる電流が増減され、それに
応じたバッファ回路６の入出力信号によって寄生容量４
が充放電される。すると、寄生容量３の両極の電圧が同
位相、同一レベルで変化することになり、寄生容量３を
無視することができる。寄生容量３の影響が無くなるの
で、寄生容量３による入力信号の減衰を防止することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力が高入力イン
ピーダンスに設定される半導体集積回路に関する。
ピーダンスに設定される半導体集積回路に関する。
【０００２】
【従来の技術】Ｊ−ＦＥＴは、ＢＩＰ型素子に比較して
入力インピーダンスが高く、ＭＯＳ型ＦＥＴ素子に比較
して静電破壊耐量も高いことから、コンデンサマイクロ
ホン等の特定用途などに用いられている。この他にも小
信号増幅用として低周波雑音が少ない事、高周波特性が
良い事等の特性を有している。そして、ディスクリート
型だけでなくＢＩＰ−ＩＣに集積化されたＪ−ＦＥＴが
開発されている。
入力インピーダンスが高く、ＭＯＳ型ＦＥＴ素子に比較
して静電破壊耐量も高いことから、コンデンサマイクロ
ホン等の特定用途などに用いられている。この他にも小
信号増幅用として低周波雑音が少ない事、高周波特性が
良い事等の特性を有している。そして、ディスクリート
型だけでなくＢＩＰ−ＩＣに集積化されたＪ−ＦＥＴが
開発されている。
【０００３】図３の如くＪ−ＦＥＴを集積化した集積回
路において、外部回路から集積基板上に設けられたパッ
ド１を介してＪ−ＦＥＴ２のゲートに信号が印加され
る。外部からの入力信号により、Ｊ−ＦＥＴ２のゲート
電圧が変化して、Ｊ−ＦＥＴ２に流れる電流量が変わ
る。その電流は負荷抵抗ＲＬによって電圧に変換され、
外部に伝達される。
路において、外部回路から集積基板上に設けられたパッ
ド１を介してＪ−ＦＥＴ２のゲートに信号が印加され
る。外部からの入力信号により、Ｊ−ＦＥＴ２のゲート
電圧が変化して、Ｊ−ＦＥＴ２に流れる電流量が変わ
る。その電流は負荷抵抗ＲＬによって電圧に変換され、
外部に伝達される。
【０００４】
【発明が解決しようとする課題】図３の回路を集積化す
ると、パッド１とサブストレートとの間に寄生容量が２
個発生する。つまり、図４のように示される集積化され
たパッドの断面図おいて、２つの分離領域１０１の間に
島領域１０２が形成され、島領域１０２の上にパッドと
してのメタル１０３が形成されている。このように集積
化すると、島領域１０２とメタル１０３との間にＭＯＳ
容量が発生し、島領域１０２とサブストレートとの間に
ジャンクション容量が発生する。これらの寄生容量を回
路で示すと、図３のようにパッド１とＪ−ＦＥＴ２のゲ
ートとの接続点が寄生容量３及び４を介して接地される
ことになる。パッド１に高出力インピーダンスを有する
素子、例えば小容量のコンデンサを接続した場合、寄生
容量３及び４は、コンデンサの容量に比べ非常に大きい
値になる。特に、図３の回路を特定用途で使用して、入
力パッド１の面積を大きくした場合には、寄生容量がさ
らに大きくなるので、コンデンサの容量と寄生容量との
差はさらに顕著となる。寄生容量３及び４により、Ｊ−
ＦＥＴ２のゲートに印加される入力信号がパッド１で大
きく減衰され、信号を得ることが難しかった。
ると、パッド１とサブストレートとの間に寄生容量が２
個発生する。つまり、図４のように示される集積化され
たパッドの断面図おいて、２つの分離領域１０１の間に
島領域１０２が形成され、島領域１０２の上にパッドと
してのメタル１０３が形成されている。このように集積
化すると、島領域１０２とメタル１０３との間にＭＯＳ
容量が発生し、島領域１０２とサブストレートとの間に
ジャンクション容量が発生する。これらの寄生容量を回
路で示すと、図３のようにパッド１とＪ−ＦＥＴ２のゲ
ートとの接続点が寄生容量３及び４を介して接地される
ことになる。パッド１に高出力インピーダンスを有する
素子、例えば小容量のコンデンサを接続した場合、寄生
容量３及び４は、コンデンサの容量に比べ非常に大きい
値になる。特に、図３の回路を特定用途で使用して、入
力パッド１の面積を大きくした場合には、寄生容量がさ
らに大きくなるので、コンデンサの容量と寄生容量との
差はさらに顕著となる。寄生容量３及び４により、Ｊ−
ＦＥＴ２のゲートに印加される入力信号がパッド１で大
きく減衰され、信号を得ることが難しかった。
【０００５】
【課題を解決するための手段】本発明は、外部より入力
信号が印加されるパッドを有する半導体集積回路におい
て、前記パッドに接続される入力段回路と、入力端が前
記パッドに接続されたバッファ回路とを備え、前記パッ
ドと半導体基板のサブストレートとの間に発生する寄生
容量を充放電するように、前記バッファ回路の出力端が
接続されること特徴とする。
信号が印加されるパッドを有する半導体集積回路におい
て、前記パッドに接続される入力段回路と、入力端が前
記パッドに接続されたバッファ回路とを備え、前記パッ
ドと半導体基板のサブストレートとの間に発生する寄生
容量を充放電するように、前記バッファ回路の出力端が
接続されること特徴とする。
【０００６】特に、前記入力段回路の入力インピーダン
スがハイインピーダンスに設定されていることを特徴と
する。
スがハイインピーダンスに設定されていることを特徴と
する。
【０００７】さらに、前記入力段回路は、アンプで構成
されることを特徴とする。またさらに、前記入力段回路
は、前記パッドに接続されるゲートを有し、半導体基板
上に集積化された電界効果トランジスタにより構成され
ることを特徴とする。
されることを特徴とする。またさらに、前記入力段回路
は、前記パッドに接続されるゲートを有し、半導体基板
上に集積化された電界効果トランジスタにより構成され
ることを特徴とする。
【０００８】また、外部より入力信号が印加されるパッ
ドを有する半導体集積回路において、前記パッドに接続
されるソースフォロワ回路を有し、該ソースフォロワ回
路で前記パッドと半導体基板のサブストレートとの間に
発生する寄生容量を充放電させるように構成され、かつ
前記トランジスタのソースから出力信号を得ることを特
徴とする。
ドを有する半導体集積回路において、前記パッドに接続
されるソースフォロワ回路を有し、該ソースフォロワ回
路で前記パッドと半導体基板のサブストレートとの間に
発生する寄生容量を充放電させるように構成され、かつ
前記トランジスタのソースから出力信号を得ることを特
徴とする。
【０００９】本発明によれば、バッファ回路の出力信号
またはソースフォロワ回路の出力信号によって、パッド
とサブストレートとの間に発生する寄生容量を充放電す
るで、等価的に寄生容量を無視することができる。
またはソースフォロワ回路の出力信号によって、パッド
とサブストレートとの間に発生する寄生容量を充放電す
るで、等価的に寄生容量を無視することができる。
【００１０】
【発明の実施の形態】図１は本発明の実施の形態を示す
図であり、従来例である図３と異なる点は、Ｊ−ＦＥＴ
２のソースに定電流源５を接続し、入力がＪ−ＦＥＴ２
のソースに、出力が寄生容量３及び４の接続点に接続さ
れるバッファ回路６を備える点にある。
図であり、従来例である図３と異なる点は、Ｊ−ＦＥＴ
２のソースに定電流源５を接続し、入力がＪ−ＦＥＴ２
のソースに、出力が寄生容量３及び４の接続点に接続さ
れるバッファ回路６を備える点にある。
【００１１】図１において、Ｊ−ＦＥＴ２のゲートに正
振幅の入力信号が印加されると、Ｊ−ＦＥＴ２に流れる
電流は増加する。すると、定電流源５の電流よりも増加
した分がバッファ回路６に供給される。そして、バッフ
ァ回路６の出力電流も増加することにより、寄生容量４
に電流が供給され、寄生容量４は充電される。寄生容量
４が充電されることで、寄生容量３及び４の接続点の電
圧が増加する。よって、Ｊ−ＦＥＴ２のゲート電圧が増
加すると、寄生容量３及び４の接続点電圧も増加する。
振幅の入力信号が印加されると、Ｊ−ＦＥＴ２に流れる
電流は増加する。すると、定電流源５の電流よりも増加
した分がバッファ回路６に供給される。そして、バッフ
ァ回路６の出力電流も増加することにより、寄生容量４
に電流が供給され、寄生容量４は充電される。寄生容量
４が充電されることで、寄生容量３及び４の接続点の電
圧が増加する。よって、Ｊ−ＦＥＴ２のゲート電圧が増
加すると、寄生容量３及び４の接続点電圧も増加する。
【００１２】逆に、Ｊ−ＦＥＴ２のゲートに負振幅の入
力信号が印加されると、Ｊ−ＦＥＴ２のゲートに負振幅
の入力信号が印加されると、Ｊ−ＦＥＴ２に流れる電流
が定電流源５の定電流より減少する。すると、バッファ
回路６の出力電流により、寄生容量４を放電させる。放
電により寄生容量３及び４の接続点の電圧が減少するの
で、Ｊ−ＦＥＴ２のゲート電圧の減少に応じて寄生容量
３及び４の接続点電圧も減少することになる。
力信号が印加されると、Ｊ−ＦＥＴ２のゲートに負振幅
の入力信号が印加されると、Ｊ−ＦＥＴ２に流れる電流
が定電流源５の定電流より減少する。すると、バッファ
回路６の出力電流により、寄生容量４を放電させる。放
電により寄生容量３及び４の接続点の電圧が減少するの
で、Ｊ−ＦＥＴ２のゲート電圧の減少に応じて寄生容量
３及び４の接続点電圧も減少することになる。
【００１３】バッファ回路６を設けることで、寄生容量
３の両極を同相で変化させることができる。また、バッ
ファ回路６を調整することにより、寄生容量３及び４の
充放電量を調整することで、寄生容量３及び４の接続点
の電圧変化を入力信号のレベルと同一に調整することが
可能である。寄生容量３の両極電圧を、同相及び同一レ
ベルで振幅させることができるので、寄生容量３の電荷
の変化が無くなる。よって、等価的に入力パッド１から
見える寄生容量３を無視することができる。その結果、
入力信号の減衰に係わる寄生容量は寄生容量４だけにな
り、入力信号の減衰量を低下させることができる。
３の両極を同相で変化させることができる。また、バッ
ファ回路６を調整することにより、寄生容量３及び４の
充放電量を調整することで、寄生容量３及び４の接続点
の電圧変化を入力信号のレベルと同一に調整することが
可能である。寄生容量３の両極電圧を、同相及び同一レ
ベルで振幅させることができるので、寄生容量３の電荷
の変化が無くなる。よって、等価的に入力パッド１から
見える寄生容量３を無視することができる。その結果、
入力信号の減衰に係わる寄生容量は寄生容量４だけにな
り、入力信号の減衰量を低下させることができる。
【００１４】ところで、バッファ回路６としては、Ｊ−
ＦＥＴ２と同様に高入力インピーダンスに設定される。
また、ジャンクション容量である寄生容量４の容量は絶
対値で見ると比較的小さいため、バッファ回路６の駆動
能力は大きくなくともよい。その為、バッファ回路６を
簡単な構成でよいため、素子数を少なく、集積化した場
合にはチップ面積を小さくすることができる。
ＦＥＴ２と同様に高入力インピーダンスに設定される。
また、ジャンクション容量である寄生容量４の容量は絶
対値で見ると比較的小さいため、バッファ回路６の駆動
能力は大きくなくともよい。その為、バッファ回路６を
簡単な構成でよいため、素子数を少なく、集積化した場
合にはチップ面積を小さくすることができる。
【００１５】さらに、バッファ回路６の駆動能力を大き
くする必要はないため、寄生容量４の充放電をＪ−ＦＥ
Ｔのソース電流によって行うことが可能である。いわゆ
るＪ−ＦＥＴのソースフォロワ回路によって、寄生容量
４の充放電が可能である。このようなＪ−ＦＥＴ回路に
よる充放電ができることによって、図１のＪ−ＦＥＴ２
とバッファ回路６とを兼用することができる。図２にＪ
−ＦＥＴ２とバッファ回路６とを兼用した実施形態を示
す。図２においては、Ｊ−ＦＥＴ２１のソースから出力
信号を取り、かつＪ−ＦＥＴ２１のソースフォロワ回路
で寄生容量４を充放電させる。
くする必要はないため、寄生容量４の充放電をＪ−ＦＥ
Ｔのソース電流によって行うことが可能である。いわゆ
るＪ−ＦＥＴのソースフォロワ回路によって、寄生容量
４の充放電が可能である。このようなＪ−ＦＥＴ回路に
よる充放電ができることによって、図１のＪ−ＦＥＴ２
とバッファ回路６とを兼用することができる。図２にＪ
−ＦＥＴ２とバッファ回路６とを兼用した実施形態を示
す。図２においては、Ｊ−ＦＥＴ２１のソースから出力
信号を取り、かつＪ−ＦＥＴ２１のソースフォロワ回路
で寄生容量４を充放電させる。
【００１６】尚、図１及び図２において、集積回路の入
力段回路として、Ｊ−ＦＥＴ２を用いたが、これに限ら
ない。ハイ入力インピーダンスの入力段回路や、例えば
バッファ回路を含むハイ入力インピーダンスのアンプに
も、図１や図２の回路を適用することができる。
力段回路として、Ｊ−ＦＥＴ２を用いたが、これに限ら
ない。ハイ入力インピーダンスの入力段回路や、例えば
バッファ回路を含むハイ入力インピーダンスのアンプに
も、図１や図２の回路を適用することができる。
【００１７】
【発明の効果】本発明に依れば、高入力インピーダンス
かつ低容量のパッドを形成することができ、パッドにお
ける入力信号の減衰を防止することができる。
かつ低容量のパッドを形成することができ、パッドにお
ける入力信号の減衰を防止することができる。
【図１】本発明の実施の形態を示す回路図である。
【図２】本発明の他の実施の形態を示す回路図である。
【図３】従来例を示す回路図である。
【図４】入力パッドを形成する半導体基板の断面図であ
る。
る。
１ パッド ２ Ｊ−ＦＥＴ ３、４ 寄生容量 ５ 定電流源 ６ バッファ回路
Claims (5)
- 【請求項１】 外部より入力信号が印加されるパッドを
有する半導体集積回路において、 前記パッドに接続される入力段回路と、 入力端が前記パッドに接続されたバッファ回路とを備
え、前記パッドと半導体基板のサブストレートとの間に
発生する寄生容量を充放電するように、前記バッファ回
路の出力端が接続されること特徴とする半導体集積回
路。 - 【請求項２】 前記入力段回路の入力インピーダンスが
ハイインピーダンスに設定されていることを特徴とする
請求項１記載の半導体集積回路。 - 【請求項３】 さらに、前記入力段回路は、アンプで構
成されることを特徴とする請求項２記載の半導体集積回
路。 - 【請求項４】 さらに、前記入力段回路は、前記パッド
に接続されるゲートを有し、半導体基板上に集積化され
た電界効果トランジスタにより構成されることを特徴と
する請求項２記載の半導体集積回路。 - 【請求項５】外部より入力信号が印加されるパッドを有
する半導体集積回路において、 前記パッドに接続されるソースフォロワ回路を有し、 該ソースフォロワ回路で前記パッドと半導体基板のサブ
ストレートとの間に発生する寄生容量を充放電させるよ
うに構成され、かつ前記トランジスタのソースから出力
信号を得ることを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11050734A JP2000252430A (ja) | 1999-02-26 | 1999-02-26 | 半導体集積回路 |
| US09/552,085 US6771112B1 (en) | 1999-02-26 | 2000-02-24 | Semiconductor integrated circuit having pads with less input signal attenuation |
| KR1020000009318A KR100364486B1 (ko) | 1999-02-26 | 2000-02-25 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11050734A JP2000252430A (ja) | 1999-02-26 | 1999-02-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252430A true JP2000252430A (ja) | 2000-09-14 |
Family
ID=12867089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11050734A Pending JP2000252430A (ja) | 1999-02-26 | 1999-02-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252430A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106125B1 (en) * | 2000-08-31 | 2006-09-12 | Ati International, Srl | Method and apparatus to optimize receiving signal reflection |
-
1999
- 1999-02-26 JP JP11050734A patent/JP2000252430A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106125B1 (en) * | 2000-08-31 | 2006-09-12 | Ati International, Srl | Method and apparatus to optimize receiving signal reflection |
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