JP2000216673A - 静電破壊保護回路および静電破壊保護回路付きｃｍｏｓ回路 - Google Patents
静電破壊保護回路および静電破壊保護回路付きｃｍｏｓ回路Info
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- JP2000216673A JP2000216673A JP11016658A JP1665899A JP2000216673A JP 2000216673 A JP2000216673 A JP 2000216673A JP 11016658 A JP11016658 A JP 11016658A JP 1665899 A JP1665899 A JP 1665899A JP 2000216673 A JP2000216673 A JP 2000216673A
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Abstract
(57)【要約】
【課題】 回路の動作スピードを低下することなく、リ
ンギングノイズを抑制できるＥＳＤ保護回路付きＣＭＯ
Ｓ回路を提供すること。 【解決手段】 電源とグランド間に直列に接続された第
１導電型の第１のＭＯＳトランジスタおよび第２導電型
の第２のＭＯＳトランジスタによりＣＭＯＳバッファ回
路が構成される。このバッファ回路の出力端子とグラン
ド間に第２導電型の第３のＭＯＳトランジスタが接続さ
れている。この第３のＭＯＳトランジスタの前記ソース
電極およびゲート電極間には付加抵抗が接続され、前記
ドレイン電極およびゲート電極間には付加容量が接続さ
れている。
ンギングノイズを抑制できるＥＳＤ保護回路付きＣＭＯ
Ｓ回路を提供すること。 【解決手段】 電源とグランド間に直列に接続された第
１導電型の第１のＭＯＳトランジスタおよび第２導電型
の第２のＭＯＳトランジスタによりＣＭＯＳバッファ回
路が構成される。このバッファ回路の出力端子とグラン
ド間に第２導電型の第３のＭＯＳトランジスタが接続さ
れている。この第３のＭＯＳトランジスタの前記ソース
電極およびゲート電極間には付加抵抗が接続され、前記
ドレイン電極およびゲート電極間には付加容量が接続さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ回路に関
し、特に静電破壊（ＥＳＤ）保護回路およびかかる保護
回路付きのＣＭＯＳ回路に関するものである。
し、特に静電破壊（ＥＳＤ）保護回路およびかかる保護
回路付きのＣＭＯＳ回路に関するものである。
【０００２】
【従来の技術】図１は従来のＥＳＤ保護回路付きのＣＭ
ＯＳ回路の一例を示す回路図で、電源ＶＤＤとグランド
ＧＮＤ間にＰチャンネル（ｃｈ）ＭＯＳＦＥＴトランジ
スタ（以下単にＭＯＳトランジスタという。）１とＮチ
ャンネル（ｃｈ）ＭＯＳＦＥＴトランジスタ（以下単に
ＭＯＳトランジスタという。）２とが直列に接続されて
いる。ＭＯＳトランジスタ１とＭＯＳトランジスタ２の
ゲート電極は共通に接続され、入力端子３に接続されて
いる。また、直列接続されたＭＯＳトランジスタ１とＭ
ＯＳトランジスタ２の接続点である出力端子４には出力
負荷５が接続され、出力バッファ回路が構成されてい
る。そしてこの出力バッファ回路の出力端子４とグラン
ドＧＮＤ間にはＥＳＤ保護用のＮｃｈＭＯＳＦＥＴトラ
ンジスタ（以下単にＭＯＳトランジスタという。）６が
接続されている。なお、このＭＯＳトランジスタ６のゲ
ート電極はグランドＧＮＤに接地されている。
ＯＳ回路の一例を示す回路図で、電源ＶＤＤとグランド
ＧＮＤ間にＰチャンネル（ｃｈ）ＭＯＳＦＥＴトランジ
スタ（以下単にＭＯＳトランジスタという。）１とＮチ
ャンネル（ｃｈ）ＭＯＳＦＥＴトランジスタ（以下単に
ＭＯＳトランジスタという。）２とが直列に接続されて
いる。ＭＯＳトランジスタ１とＭＯＳトランジスタ２の
ゲート電極は共通に接続され、入力端子３に接続されて
いる。また、直列接続されたＭＯＳトランジスタ１とＭ
ＯＳトランジスタ２の接続点である出力端子４には出力
負荷５が接続され、出力バッファ回路が構成されてい
る。そしてこの出力バッファ回路の出力端子４とグラン
ドＧＮＤ間にはＥＳＤ保護用のＮｃｈＭＯＳＦＥＴトラ
ンジスタ（以下単にＭＯＳトランジスタという。）６が
接続されている。なお、このＭＯＳトランジスタ６のゲ
ート電極はグランドＧＮＤに接地されている。
【０００３】
【発明が解決しようとする課題】このような従来のＥＳ
Ｄ保護回路付きのＣＭＯＳ回路においては、入力端子３
に負のパルス信号が入力されると、バッファ回路を構成
するＭＯＳトランジスタ１がＯＮし、ＭＯＳトランジス
タ２はＯＦＦとなる。このとき、ＥＳＤ保護用のＭＯＳ
トランジスタ６のドレイン電極が接続されている出力端
子４の電位が上昇するが、このとき出力負荷５のインダ
クタンス成分とトランジスタ６のキャパシタンス成分と
により、共振を生じ、いわゆるリンギングノイズを発生
する。このようなリンギングノイズはバッファ回路を構
成するＭＯＳトランジスタ１およびＭＯＳトランジスタ
２のサイズを小さくして、出力バッファ回路としての駆
動能力を抑制することによって抑制することができる。
しかしながら、バッファ回路の駆動能力を抑制すると回
路の動作スピードが低下するという問題が生ずる。した
がって、本発明の目的は、回路の動作スピードを低下す
ることなく、リンギングノイズを抑制できるＥＳＤ保護
回路付きＣＭＯＳ回路を提供することにある。
Ｄ保護回路付きのＣＭＯＳ回路においては、入力端子３
に負のパルス信号が入力されると、バッファ回路を構成
するＭＯＳトランジスタ１がＯＮし、ＭＯＳトランジス
タ２はＯＦＦとなる。このとき、ＥＳＤ保護用のＭＯＳ
トランジスタ６のドレイン電極が接続されている出力端
子４の電位が上昇するが、このとき出力負荷５のインダ
クタンス成分とトランジスタ６のキャパシタンス成分と
により、共振を生じ、いわゆるリンギングノイズを発生
する。このようなリンギングノイズはバッファ回路を構
成するＭＯＳトランジスタ１およびＭＯＳトランジスタ
２のサイズを小さくして、出力バッファ回路としての駆
動能力を抑制することによって抑制することができる。
しかしながら、バッファ回路の駆動能力を抑制すると回
路の動作スピードが低下するという問題が生ずる。した
がって、本発明の目的は、回路の動作スピードを低下す
ることなく、リンギングノイズを抑制できるＥＳＤ保護
回路付きＣＭＯＳ回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明の静電破壊保護回
路は、半導体集積回路の出力端子に接続される静電破壊
保護回路であって、前記出力端子とグランド間にソース
電極およびドレイン電極が接続されたＮチャンネルＭＯ
Ｓトランジスタと、このＮチャンネルＭＯＳトランジス
タのゲート電極および前記ソース電極間に接続された付
加抵抗と、前記ゲート電極およびドレイン電極間に接続
された付加容量とからなることを特徴とするものであ
る。
路は、半導体集積回路の出力端子に接続される静電破壊
保護回路であって、前記出力端子とグランド間にソース
電極およびドレイン電極が接続されたＮチャンネルＭＯ
Ｓトランジスタと、このＮチャンネルＭＯＳトランジス
タのゲート電極および前記ソース電極間に接続された付
加抵抗と、前記ゲート電極およびドレイン電極間に接続
された付加容量とからなることを特徴とするものであ
る。
【０００５】また、本発明の静電破壊保護回路は、半導
体集積回路の出力端子に接続される静電破壊保護回路で
あって、前記出力端子とグランド間にソース電極および
ドレイン電極が接続されたＰチャンネルＭＯＳトランジ
スタと、このＰチャンネルＭＯＳトランジスタのゲート
電極および前記ソース電極間に接続された付加抵抗と、
前記ゲート電極およびドレイン電極間に接続された付加
容量とからなることを特徴とするものである。
体集積回路の出力端子に接続される静電破壊保護回路で
あって、前記出力端子とグランド間にソース電極および
ドレイン電極が接続されたＰチャンネルＭＯＳトランジ
スタと、このＰチャンネルＭＯＳトランジスタのゲート
電極および前記ソース電極間に接続された付加抵抗と、
前記ゲート電極およびドレイン電極間に接続された付加
容量とからなることを特徴とするものである。
【０００６】さらに、本発明の静電破壊保護回路付きＣ
ＭＯＳ回路は、電源とグランド間に直列に接続された第
１導電型の第１のＭＯＳトランジスタおよび第２導電型
の第２のＭＯＳトランジスタと、これら第１のＭＯＳト
ランジスタおよび第２のＭＯＳトランジスタの接続点に
接続された出力端子と、前記出力端子と前記グランド間
にソース電極およびドレイン電極が接続された第２導電
型の第３のＭＯＳトランジスタと、この第３のＭＯＳト
ランジスタのゲート電極および前記ソース電極間に接続
された付加抵抗と、前記ゲート電極およびドレイン電極
間に接続された付加容量とからなることを特徴とするも
のである。
ＭＯＳ回路は、電源とグランド間に直列に接続された第
１導電型の第１のＭＯＳトランジスタおよび第２導電型
の第２のＭＯＳトランジスタと、これら第１のＭＯＳト
ランジスタおよび第２のＭＯＳトランジスタの接続点に
接続された出力端子と、前記出力端子と前記グランド間
にソース電極およびドレイン電極が接続された第２導電
型の第３のＭＯＳトランジスタと、この第３のＭＯＳト
ランジスタのゲート電極および前記ソース電極間に接続
された付加抵抗と、前記ゲート電極およびドレイン電極
間に接続された付加容量とからなることを特徴とするも
のである。
【０００７】さらに、本発明の静電破壊保護回路付きＣ
ＭＯＳ回路は、電源とグランド間に直列に接続された第
１導電型の第１のＭＯＳトランジスタおよび第２導電型
の第２のＭＯＳトランジスタと、これら第１のＭＯＳト
ランジスタおよび第２のＭＯＳトランジスタの接続点に
接続された出力端子と、前記出力端子と前記電源間にソ
ース電極およびドレイン電極が接続された第１導電型の
第３のＭＯＳトランジスタと、この第３のＭＯＳトラン
ジスタのゲート電極および前記ソース電極間に接続され
た付加抵抗と、前記ゲート電極およびドレイン電極間に
接続された付加容量とからなることを特徴とするもので
ある。
ＭＯＳ回路は、電源とグランド間に直列に接続された第
１導電型の第１のＭＯＳトランジスタおよび第２導電型
の第２のＭＯＳトランジスタと、これら第１のＭＯＳト
ランジスタおよび第２のＭＯＳトランジスタの接続点に
接続された出力端子と、前記出力端子と前記電源間にソ
ース電極およびドレイン電極が接続された第１導電型の
第３のＭＯＳトランジスタと、この第３のＭＯＳトラン
ジスタのゲート電極および前記ソース電極間に接続され
た付加抵抗と、前記ゲート電極およびドレイン電極間に
接続された付加容量とからなることを特徴とするもので
ある。
【０００８】
【発明の実施の形態】以下図面を用いて本発明の実施の
形態を説明する。図2は本発明のＥＳＤ保護回路付きＣ
ＭＯＳ回路の実施形態を示す回路図である。同図におい
ては、図1の回路と同一部分には同一の符号を付して説
明を省略し、以下では異なる部分を中心に説明する。図
2の回路においては、図1に示した回路図のＥＳＤ保護用
のＭＯＳランジスタ６と並列にコンデンサＣおよび抵抗
Ｒの直列回路が設けられている。すなわち、コンデンサ
Ｃの一端はバッファ回路の出力端子４に接続され他端は
一端がＧＮＤに設置された抵抗Ｒの他端に接続されてい
る。そしてこのコンデンサＣおよび抵抗Ｒの接続点７に
ＭＯＳトランジスタ６のゲート電極が接続されている。
形態を説明する。図2は本発明のＥＳＤ保護回路付きＣ
ＭＯＳ回路の実施形態を示す回路図である。同図におい
ては、図1の回路と同一部分には同一の符号を付して説
明を省略し、以下では異なる部分を中心に説明する。図
2の回路においては、図1に示した回路図のＥＳＤ保護用
のＭＯＳランジスタ６と並列にコンデンサＣおよび抵抗
Ｒの直列回路が設けられている。すなわち、コンデンサ
Ｃの一端はバッファ回路の出力端子４に接続され他端は
一端がＧＮＤに設置された抵抗Ｒの他端に接続されてい
る。そしてこのコンデンサＣおよび抵抗Ｒの接続点７に
ＭＯＳトランジスタ６のゲート電極が接続されている。
【０００９】図３は図２の一点鎖線８で囲まれた部分の
回路をより詳細に説明するための等価回路図である。図
中ｃ１、ｃ２はＭＯＳトランジスタ６のゲート電極とド
レイン電極間のおよびソース電極間の寄生容量、ｒ１は
ＭＯＳランジスタ６のゲート電極とＧＮＤ間を接続する
導体の寄生抵抗である。ＭＯＳトランジスタ６の構造
上、ｃ１、ｃ２はほぼ同じ値を取る。また、図中ｃはバ
ッファ回路の出力端子４とＭＯＳトランジスタ６のゲー
ト電極間に接続された付加容量、ｒはＭＯＳトランジス
タ６のゲート電極とＧＮＤ間を接続する導体中に形成さ
れた付加抵抗である。ここで、図２に示す容量Ｃおよび
抵抗Ｒと図３の容量および抵抗との関係は次の通りであ
る。
回路をより詳細に説明するための等価回路図である。図
中ｃ１、ｃ２はＭＯＳトランジスタ６のゲート電極とド
レイン電極間のおよびソース電極間の寄生容量、ｒ１は
ＭＯＳランジスタ６のゲート電極とＧＮＤ間を接続する
導体の寄生抵抗である。ＭＯＳトランジスタ６の構造
上、ｃ１、ｃ２はほぼ同じ値を取る。また、図中ｃはバ
ッファ回路の出力端子４とＭＯＳトランジスタ６のゲー
ト電極間に接続された付加容量、ｒはＭＯＳトランジス
タ６のゲート電極とＧＮＤ間を接続する導体中に形成さ
れた付加抵抗である。ここで、図２に示す容量Ｃおよび
抵抗Ｒと図３の容量および抵抗との関係は次の通りであ
る。
【００１０】 Ｒ＝ｒ＋ｒ１ Ｃ＝ｃ＋ｃ１ この式からも明らかなように、付加容量ｃを設けること
により、 Ｃ＞ｃ２ という関係が成立する。
により、 Ｃ＞ｃ２ という関係が成立する。
【００１１】次に、このように構成された本発明のＣＭ
ＯＳ回路の動作を説明する。図２のバッファ回路の入力
端子３に正または負のパルス信号が入力されており、バ
ッファ回路を構成するＭＯＳトランジスタ１、２のいず
れか一方がＯＮし、他方がＯＦＦの状態、すなわち定常
状態においては、バッファ回路の出力端子４はＶＤＤと
ＧＮＤのいずれかの状態にあるが、ＭＯＳトランジスタ
６はそのゲート電極が抵抗Ｒを介して接地されているた
め、ＯＦＦ状態にある。
ＯＳ回路の動作を説明する。図２のバッファ回路の入力
端子３に正または負のパルス信号が入力されており、バ
ッファ回路を構成するＭＯＳトランジスタ１、２のいず
れか一方がＯＮし、他方がＯＦＦの状態、すなわち定常
状態においては、バッファ回路の出力端子４はＶＤＤと
ＧＮＤのいずれかの状態にあるが、ＭＯＳトランジスタ
６はそのゲート電極が抵抗Ｒを介して接地されているた
め、ＯＦＦ状態にある。
【００１２】バッファ回路の入力端子３に負のパルス信
号が入力され、バッファ回路を構成するＭＯＳトランジ
スタ１がＯＮし、出力端子４の電位が上昇する過渡状態
においては、出力端子４の電位が共振により電源電圧Ｖ
ＤＤを超えて上昇しようとする。しかし、Ｃ−Ｒの直列
回路の存在により、ＭＯＳトランジスタ６が瞬間的にＯ
Ｎし、リンギングノイズを吸収する。すなわち、ＭＯＳ
トランジスタ６のドレイン電極の電位をＶａとし、ＭＯ
Ｓトランジスタ６のゲート電極の電位をＶｇとすると、
バッファ回路を構成するＭＯＳトランジスタ１がＯＮ
し、出力端子４の電位がローレベルからハイレベルに上
昇する時、キャパシタＣは電源ＶＤＤにより充電されそ
の電位はＶＤＤに向かって上昇するとともに、ＭＯＳト
ランジスタ６のゲート電極の電位Ｖｇは、ＧＮＤ電位か
ら図３の等価回路を用いて次式により与えられる電位Ｖ
ｇに向かって徐々に上昇する。
号が入力され、バッファ回路を構成するＭＯＳトランジ
スタ１がＯＮし、出力端子４の電位が上昇する過渡状態
においては、出力端子４の電位が共振により電源電圧Ｖ
ＤＤを超えて上昇しようとする。しかし、Ｃ−Ｒの直列
回路の存在により、ＭＯＳトランジスタ６が瞬間的にＯ
Ｎし、リンギングノイズを吸収する。すなわち、ＭＯＳ
トランジスタ６のドレイン電極の電位をＶａとし、ＭＯ
Ｓトランジスタ６のゲート電極の電位をＶｇとすると、
バッファ回路を構成するＭＯＳトランジスタ１がＯＮ
し、出力端子４の電位がローレベルからハイレベルに上
昇する時、キャパシタＣは電源ＶＤＤにより充電されそ
の電位はＶＤＤに向かって上昇するとともに、ＭＯＳト
ランジスタ６のゲート電極の電位Ｖｇは、ＧＮＤ電位か
ら図３の等価回路を用いて次式により与えられる電位Ｖ
ｇに向かって徐々に上昇する。
【００１３】 Ｖｇ＝（ｃ＋ｃ１）Ｖａ／（ｃ＋ｃ１＋ｃ２） ＶｇがＧＮＤ電位から上昇する途中において、ＭＯＳト
ランジスタ６のゲートスレショールド電位に到達すると
ＭＯＳトランジスタ６はＯＮ状態になる。この結果、キ
ャパシタＣに充電された電荷は抵抗Ｒを介して放電さ
れ、ＶｇはＧＮＤレベルに低下するため、ＭＯＳトラン
ジスタ６は再びＯＦＦ状態に戻る。このように、リンギ
ングノイズの吸収はキャパシタＣと抵抗Ｒの値により調
整することができる。すなわち、キャパシタＣに含まれ
る付加容量ｃは、出力負荷５に加算されるため、製品仕
様に合わせスイッチングスピードが低下しない程度に合
わせ込む必要がある。また、キャパシタＣの放電時間は
上述したように抵抗Ｒによつて決まるため、製品によっ
て決定される付加容量ｃに対し、リンギングノイズの周
波数およびノイズレベルを考慮して、抵抗Ｒに含まれる
付加抵抗ｒの最適値を決定する。
ランジスタ６のゲートスレショールド電位に到達すると
ＭＯＳトランジスタ６はＯＮ状態になる。この結果、キ
ャパシタＣに充電された電荷は抵抗Ｒを介して放電さ
れ、ＶｇはＧＮＤレベルに低下するため、ＭＯＳトラン
ジスタ６は再びＯＦＦ状態に戻る。このように、リンギ
ングノイズの吸収はキャパシタＣと抵抗Ｒの値により調
整することができる。すなわち、キャパシタＣに含まれ
る付加容量ｃは、出力負荷５に加算されるため、製品仕
様に合わせスイッチングスピードが低下しない程度に合
わせ込む必要がある。また、キャパシタＣの放電時間は
上述したように抵抗Ｒによつて決まるため、製品によっ
て決定される付加容量ｃに対し、リンギングノイズの周
波数およびノイズレベルを考慮して、抵抗Ｒに含まれる
付加抵抗ｒの最適値を決定する。
【００１４】図４は図３に示した付加容量ｃを具体的に
実現するための回路を示すもので、付加容量ｃは、ソー
ス・ドレイン電極間を短絡したＮｃｈＭＯＳトランジス
タ９のゲート電極と基板間の容量により構成される。ま
た、付加抵抗ｒはＭＯＳランジスタ６のゲート電極とＧ
ＮＤ間を接続する導体をポリシリコンにより形成し、必
要な抵抗を得る。
実現するための回路を示すもので、付加容量ｃは、ソー
ス・ドレイン電極間を短絡したＮｃｈＭＯＳトランジス
タ９のゲート電極と基板間の容量により構成される。ま
た、付加抵抗ｒはＭＯＳランジスタ６のゲート電極とＧ
ＮＤ間を接続する導体をポリシリコンにより形成し、必
要な抵抗を得る。
【００１５】図５は本発明の実施形態におけるバッファ
回路の出力端子４のリンギングノイズ特性を示すグラフ
で、縦軸は電圧、横軸は時間をあらわしている。図の曲
線ｄは従来のＣＭＯＳ回路の特性を示し、曲線ｅは本発
明のＣＭＯＳ回路の特性を示している。同図から本発明
の回路においてはＥＳＤ保護回路の機能を損なうことな
く、リンギングノイズの発生が有効に抑圧されているこ
とがわかる。
回路の出力端子４のリンギングノイズ特性を示すグラフ
で、縦軸は電圧、横軸は時間をあらわしている。図の曲
線ｄは従来のＣＭＯＳ回路の特性を示し、曲線ｅは本発
明のＣＭＯＳ回路の特性を示している。同図から本発明
の回路においてはＥＳＤ保護回路の機能を損なうことな
く、リンギングノイズの発生が有効に抑圧されているこ
とがわかる。
【００１６】図６は本発明の他の実施形態を示すＣＭＯ
Ｓ回路の回路図である。同図においても図１、２と同一
部分には同一符号を付して説明を省略し、異なる部分に
ついて説明する。この実施形態においては、バッファ回
路の出力端子４と電源ＶＤＤ間にＰｃｈＭＯＳトランジ
スタ６´とキャパシタＣ´および抵抗Ｒ´の直列回路が
接続されている。すなわち、これらの回路は出力端子４
とＧＮＤ間に接続されたＭＯＳトランジスタ６、キャパ
シタＣおよび抵抗Ｒの直列回路と対称的な構成により、
同様な動作を行う。このような構成により、バッファ回
路の出力端子４の電位レベルが、ＧＮＤからＶＤＤへあ
るいはＶＤＤからＧＮＤへと、いずれに変化した場合に
もリンギングノイズを吸収することができる。
Ｓ回路の回路図である。同図においても図１、２と同一
部分には同一符号を付して説明を省略し、異なる部分に
ついて説明する。この実施形態においては、バッファ回
路の出力端子４と電源ＶＤＤ間にＰｃｈＭＯＳトランジ
スタ６´とキャパシタＣ´および抵抗Ｒ´の直列回路が
接続されている。すなわち、これらの回路は出力端子４
とＧＮＤ間に接続されたＭＯＳトランジスタ６、キャパ
シタＣおよび抵抗Ｒの直列回路と対称的な構成により、
同様な動作を行う。このような構成により、バッファ回
路の出力端子４の電位レベルが、ＧＮＤからＶＤＤへあ
るいはＶＤＤからＧＮＤへと、いずれに変化した場合に
もリンギングノイズを吸収することができる。
【００１７】本発明は以上の実施形態に限定されるもの
ではなく、種々の変形が可能である。たとえば、図２お
よび図６に示したＣＭＯＳ回路においては、直列接続さ
れたＭＯＳトランジスタ１、２のゲート電極は相互に接
続され、共通ゲート電極に入力信号が供給されている
が、これらのゲート電極を相互に接続せずに、それぞれ
に別個の信号が供給されるような回路であっても本願発
明は適用可能である。さらに、本願発明はＭＯＳトラン
ジスタを直列接続したＣＭＯＳ回路に限らず、その他の
集積回路にも適用可能である。
ではなく、種々の変形が可能である。たとえば、図２お
よび図６に示したＣＭＯＳ回路においては、直列接続さ
れたＭＯＳトランジスタ１、２のゲート電極は相互に接
続され、共通ゲート電極に入力信号が供給されている
が、これらのゲート電極を相互に接続せずに、それぞれ
に別個の信号が供給されるような回路であっても本願発
明は適用可能である。さらに、本願発明はＭＯＳトラン
ジスタを直列接続したＣＭＯＳ回路に限らず、その他の
集積回路にも適用可能である。
【００１８】
【発明の効果】以上説明した本発明によれば、スイッチ
ングスピードを低下させることなく、出力波形のリンギ
ングノイズを吸収することができる、ＥＳＤ保護回路付
きＣＭＯＳバッファ回路が得られる。
ングスピードを低下させることなく、出力波形のリンギ
ングノイズを吸収することができる、ＥＳＤ保護回路付
きＣＭＯＳバッファ回路が得られる。
【図１】従来のＥＳＤ保護回路付きのＣＭＯＳ回路の一
例を示す回路図である。
例を示す回路図である。
【図２】本発明のＥＳＤ保護回路付きＣＭＯＳ回路の実
施形態を示す回路図である。
施形態を示す回路図である。
【図３】図２の一点鎖線８で囲まれた部分の回路をより
詳細に説明するための等価回路図である。
詳細に説明するための等価回路図である。
【図４】図３に示した付加容量ｃを具体的に実現するた
めの回路を示す回路図である。
めの回路を示す回路図である。
【図５】本発明の実施形態におけるバッファ回路の出力
端子４のリンギングノイズ特性を示すグラフである。
端子４のリンギングノイズ特性を示すグラフである。
【図６】本発明の他の実施形態を示すＣＭＯＳ回路の回
路図である。
路図である。
１ ＰチャンネルＭＯＳトランジスタ ２ ＮチャンネルＭＯＳトランジスタ ３ 入力端子 ４ 出力端子 ５ 出力負荷 ６ ＥＳＤ保護用のＮｃｈＭＯＳランジスタ Ｃ コンデンサ Ｒ 抵抗
Claims (4)
- 【請求項１】 半導体集積回路の出力端子に接続される
静電破壊保護回路であって、前記出力端子とグランド間
にソース電極およびドレイン電極が接続されたＮチャン
ネルＭＯＳトランジスタと、このＮチャンネルＭＯＳト
ランジスタのゲート電極および前記ソース電極間に接続
された付加抵抗と、前記ゲート電極およびドレイン電極
間に接続された付加容量とからなることを特徴とする静
電破壊保護回路。 - 【請求項２】 半導体集積回路の出力端子に接続される
静電破壊保護回路であって、前記出力端子とグランド間
にソース電極およびドレイン電極が接続されたＰチャン
ネルＭＯＳトランジスタと、このＰチャンネルＭＯＳト
ランジスタのゲート電極および前記ソース電極間に接続
された付加抵抗と、前記ゲート電極およびドレイン電極
間に接続された付加容量とからなることを特徴とする静
電破壊保護回路。 - 【請求項３】 電源とグランド間に直列に接続された第
１導電型の第１のＭＯＳトランジスタおよび第２導電型
の第２のＭＯＳトランジスタと、これら第１のＭＯＳト
ランジスタおよび第２のＭＯＳトランジスタの接続点に
接続された出力端子と、前記出力端子と前記グランド間
にソース電極およびドレイン電極が接続された第２導電
型の第３のＭＯＳトランジスタと、この第３のＭＯＳト
ランジスタのゲート電極および前記ソース電極間に接続
された付加抵抗と、前記ゲート電極およびドレイン電極
間に接続された付加容量とからなることを特徴とする静
電破壊保護回路付きＣＭＯＳ回路。 - 【請求項４】 電源とグランド間に直列に接続された第
１導電型の第１のＭＯＳトランジスタおよび第２導電型
の第２のＭＯＳトランジスタと、これら第１のＭＯＳト
ランジスタおよび第２のＭＯＳトランジスタの接続点に
接続された出力端子と、前記出力端子と前記電源間にソ
ース電極およびドレイン電極が接続された第１導電型の
第３のＭＯＳトランジスタと、この第３のＭＯＳトラン
ジスタのゲート電極および前記ソース電極間に接続され
た付加抵抗と、前記ゲート電極およびドレイン電極間に
接続された付加容量とからなることを特徴とする静電破
壊保護回路付きＣＭＯＳ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016658A JP2000216673A (ja) | 1999-01-26 | 1999-01-26 | 静電破壊保護回路および静電破壊保護回路付きｃｍｏｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016658A JP2000216673A (ja) | 1999-01-26 | 1999-01-26 | 静電破壊保護回路および静電破壊保護回路付きｃｍｏｓ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216673A true JP2000216673A (ja) | 2000-08-04 |
Family
ID=11922454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11016658A Pending JP2000216673A (ja) | 1999-01-26 | 1999-01-26 | 静電破壊保護回路および静電破壊保護回路付きｃｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216673A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762918B2 (en) | 2002-05-20 | 2004-07-13 | International Business Machines Corporation | Fault free fuse network |
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2007073928A (ja) * | 2005-09-02 | 2007-03-22 | Renei Kagi Kofun Yugenkoshi | プログラマブルデバイスのための静電気放電（ｅｓｄ）保護装置 |
| JP2009055078A (ja) * | 2007-08-23 | 2009-03-12 | Sanken Electric Co Ltd | 負荷駆動回路 |
| CN101043201B (zh) * | 2006-03-22 | 2010-09-01 | 雅马哈株式会社 | 半导体集成电路 |
| US7982522B2 (en) | 2006-03-22 | 2011-07-19 | Yamaha Corporation | Semiconductor integrated circuit for realizing an amplifier having ringing reduction circuitry |
| JP2012146899A (ja) * | 2011-01-14 | 2012-08-02 | Sanyo Semiconductor Co Ltd | 半導体装置 |
-
1999
- 1999-01-26 JP JP11016658A patent/JP2000216673A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762918B2 (en) | 2002-05-20 | 2004-07-13 | International Business Machines Corporation | Fault free fuse network |
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2007073928A (ja) * | 2005-09-02 | 2007-03-22 | Renei Kagi Kofun Yugenkoshi | プログラマブルデバイスのための静電気放電（ｅｓｄ）保護装置 |
| CN101043201B (zh) * | 2006-03-22 | 2010-09-01 | 雅马哈株式会社 | 半导体集成电路 |
| US7982522B2 (en) | 2006-03-22 | 2011-07-19 | Yamaha Corporation | Semiconductor integrated circuit for realizing an amplifier having ringing reduction circuitry |
| JP2009055078A (ja) * | 2007-08-23 | 2009-03-12 | Sanken Electric Co Ltd | 負荷駆動回路 |
| JP2012146899A (ja) * | 2011-01-14 | 2012-08-02 | Sanyo Semiconductor Co Ltd | 半導体装置 |
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