JPH0160969B2 - - Google Patents
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- JPH0160969B2 JPH0160969B2 JP13651182A JP13651182A JPH0160969B2 JP H0160969 B2 JPH0160969 B2 JP H0160969B2 JP 13651182 A JP13651182 A JP 13651182A JP 13651182 A JP13651182 A JP 13651182A JP H0160969 B2 JPH0160969 B2 JP H0160969B2
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- Japan
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- gate
- constant current
- transmission gate
- circuit
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- 230000005540 biological transmission Effects 0.000 claims description 26
- 230000005669 field effect Effects 0.000 claims description 8
- 238000007599 discharging Methods 0.000 claims description 3
- 238000010277 constant-current charging Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 238000007600 charging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
(イ) 技術分野
本発明は、絶縁ゲート電界効果トランジスタを
用いて、アナログ信号の伝送を制御するアナログ
スイツチ回路に関する。
用いて、アナログ信号の伝送を制御するアナログ
スイツチ回路に関する。
(ロ) 背景分野
一般に、アナログスイツチ回路は、第１図に示
すように、第１及び第２の電極が各々共通接続さ
れた逆導電型の２個のトランジスタ１及び２より
構成される伝送ゲート３を有しており、各々の供
通電極が入力端子４及び出力端子５に接続されて
いる。そして、伝送ゲート３を構成する２個のト
ランジスタ１及び２の各ゲートには、第３図イに
示すような、急峻に変化する制御信号Vc及びそ
の反転信号が印加され、伝送ゲート３のオンオフ
制御が行なわれる。しかしながら、通常、アナロ
グ信号を伝送する伝送ゲートは、インピ−ダンス
を低くするため、伝送ゲートを構成するトランジ
スタのサイズが一般のトランジスタに比べ大き
く、ゲート絶縁膜も薄い。このため、ゲート・ソ
ース容量及びゲート・ドレイン容量も大きくな
り、従来の如く、ゲートに急峻に変化する制御信
号が印加されると、その立ち上がり又は立ち下が
りの微分波形がノイズとして出力信号に現われて
しまうという欠点があつた。
すように、第１及び第２の電極が各々共通接続さ
れた逆導電型の２個のトランジスタ１及び２より
構成される伝送ゲート３を有しており、各々の供
通電極が入力端子４及び出力端子５に接続されて
いる。そして、伝送ゲート３を構成する２個のト
ランジスタ１及び２の各ゲートには、第３図イに
示すような、急峻に変化する制御信号Vc及びそ
の反転信号が印加され、伝送ゲート３のオンオフ
制御が行なわれる。しかしながら、通常、アナロ
グ信号を伝送する伝送ゲートは、インピ−ダンス
を低くするため、伝送ゲートを構成するトランジ
スタのサイズが一般のトランジスタに比べ大き
く、ゲート絶縁膜も薄い。このため、ゲート・ソ
ース容量及びゲート・ドレイン容量も大きくな
り、従来の如く、ゲートに急峻に変化する制御信
号が印加されると、その立ち上がり又は立ち下が
りの微分波形がノイズとして出力信号に現われて
しまうという欠点があつた。
ところが、フアンクシヨン切換スイツチのよう
なソースの切換にアナログスイツチ回路を用いる
場合は、切換時に音声ミユーテイングがかけられ
るため、上述の如き、切換時のノイズはあまり問
題とならなかつた。しかしながら、最近、脚光を
浴びてきた所謂電子ボリユームにおいては、第２
図に示すように、音声信号を入力とする音量調節
用の信号減衰器にアナログスイツチ回路が使用さ
れるため、音声ミユーテイングをかけることがで
きず、従つて、切換時のノイズが出力信号に大き
な影響を与え問題となつていた。
なソースの切換にアナログスイツチ回路を用いる
場合は、切換時に音声ミユーテイングがかけられ
るため、上述の如き、切換時のノイズはあまり問
題とならなかつた。しかしながら、最近、脚光を
浴びてきた所謂電子ボリユームにおいては、第２
図に示すように、音声信号を入力とする音量調節
用の信号減衰器にアナログスイツチ回路が使用さ
れるため、音声ミユーテイングをかけることがで
きず、従つて、切換時のノイズが出力信号に大き
な影響を与え問題となつていた。
(ハ) 発明の目的
本発明は、アナログスイツチの伝送ゲートを構
成するトランジスタのゲートと基板との間に比較
的大きなゲート容量が存在することに注目し、こ
のゲート容量を定電流で充放電させることによ
り、切換時のノイズの発生を防止し、入力アナロ
グ信号を歪なく出力端子に伝送する新規なアナロ
グスイツチ回路を提供するものである。
成するトランジスタのゲートと基板との間に比較
的大きなゲート容量が存在することに注目し、こ
のゲート容量を定電流で充放電させることによ
り、切換時のノイズの発生を防止し、入力アナロ
グ信号を歪なく出力端子に伝送する新規なアナロ
グスイツチ回路を提供するものである。
(ニ) 実施例
第４図は、MOS電界効果トランジスタを用い
て構成した本発明によるアナログスイツチ回路の
実施例を示す回路図であり、伝送ゲート６は第１
図に示す従来例と同様、第１及び第２の電極が
各々共通接続され、この共通電極が各々入力端子
７及び出力端子８に接続されたＮ型MOS電界効
果トランジスタ９（以下、NMOSTと呼ぶ）と
Ｐ型MOS電界効果トランジスタ１０（以下、
PMOSTと呼ぶ）とより構成されており、
NMOST９のＰ型基板（Ｐウエル領域）は一方
の電源端子Vssに、そして、PMOST１０のＮ型
基板は他方の電源端子VDDに接続されている。こ
こで、一般に、伝送ゲート６においては、
PMOST１０とNMOST９のゲート容量、即ち、
PMOST１０のゲートとＮ型基板との間のゲート
容量CGPとNMOST９のゲートとＰ型基板との間
のゲート容量CGNの容量比は略２：１であり、本
実施例でも２：１であるとする。
て構成した本発明によるアナログスイツチ回路の
実施例を示す回路図であり、伝送ゲート６は第１
図に示す従来例と同様、第１及び第２の電極が
各々共通接続され、この共通電極が各々入力端子
７及び出力端子８に接続されたＮ型MOS電界効
果トランジスタ９（以下、NMOSTと呼ぶ）と
Ｐ型MOS電界効果トランジスタ１０（以下、
PMOSTと呼ぶ）とより構成されており、
NMOST９のＰ型基板（Ｐウエル領域）は一方
の電源端子Vssに、そして、PMOST１０のＮ型
基板は他方の電源端子VDDに接続されている。こ
こで、一般に、伝送ゲート６においては、
PMOST１０とNMOST９のゲート容量、即ち、
PMOST１０のゲートとＮ型基板との間のゲート
容量CGPとNMOST９のゲートとＰ型基板との間
のゲート容量CGNの容量比は略２：１であり、本
実施例でも２：１であるとする。
又、第４図において、１７及び２４は、ゲート
とドレインが接続されたPMOST１２にNMOST
１３が直列接続されたバイアス回路１１から所定
バイアスがゲートに印加され、ソースが電源端子
VDDに接続された定電流回路として動作する定電
流PMOST、１８及び２５は、ゲートとドレイン
が接続されたNMOST１５にPMOST１６が直列
接続されたバイアス回路１４から所定バイアスが
ゲートに印加され、ソースが電源端子Vssに接続
された定電流回路として動作する定電流
NMOSTであり、定電流PMOST１７及び定電流
NMOST２５の定電流値は、定電流PMOST２４
及び定電流NMOST１８の定電流値I0の略２分の
１即ちI0／２に設定されている。そして、伝送ゲ
ート６を構成するPMOST１０のゲートは、
PMOST１９及びNMOST２１の導電路を介して
各々定電流PMOST２４及び定電流NMOST１８
のドレインに接続されており、NMOST９のゲ
ートは、PMOST２０及びNMOST２２の導電路
を介して各々定電流PMOST１７及び定電流
NMOST２５のドレインに接続されている。こ
のPMOST１９及びNMOST２１のゲートには制
御信号Vcが共通に印加され、PMOST２０及び
NMOST２２のゲートにはインバータ２３によ
り反転された制御信号Vcが共通に印加されてい
る。
とドレインが接続されたPMOST１２にNMOST
１３が直列接続されたバイアス回路１１から所定
バイアスがゲートに印加され、ソースが電源端子
VDDに接続された定電流回路として動作する定電
流PMOST、１８及び２５は、ゲートとドレイン
が接続されたNMOST１５にPMOST１６が直列
接続されたバイアス回路１４から所定バイアスが
ゲートに印加され、ソースが電源端子Vssに接続
された定電流回路として動作する定電流
NMOSTであり、定電流PMOST１７及び定電流
NMOST２５の定電流値は、定電流PMOST２４
及び定電流NMOST１８の定電流値I0の略２分の
１即ちI0／２に設定されている。そして、伝送ゲ
ート６を構成するPMOST１０のゲートは、
PMOST１９及びNMOST２１の導電路を介して
各々定電流PMOST２４及び定電流NMOST１８
のドレインに接続されており、NMOST９のゲ
ートは、PMOST２０及びNMOST２２の導電路
を介して各々定電流PMOST１７及び定電流
NMOST２５のドレインに接続されている。こ
のPMOST１９及びNMOST２１のゲートには制
御信号Vcが共通に印加され、PMOST２０及び
NMOST２２のゲートにはインバータ２３によ
り反転された制御信号Vcが共通に印加されてい
る。
そこで、制御信号Vcを「Ｈ」レベルにすると、
PMOST１９及びNMOST２２がオフし
NMOST２１及びPMOST２０がオンするので、
伝送ゲートを構成するPMOST１０のゲートは
NMOST２１を介して定電流NMOST１８のド
レインに接続され、NMOST９のゲートは
PMOST２０を介して定電流PMOST１７のドレ
インに接続される。しかも、PMOST１０のＮ型
基板及びNMOST９のＰ型基板は、各々、電源
端子VDD及びVssに接続されているので、
PMOST１０のゲートとＮ型基板とのゲート容量
CGP及びNMOST９のゲートとＰ型基板との間の
ゲート容量CGNは、各々定電流I0及びI0／２で充
電され、各ゲートの電位VGP及びVGNは、第３図
ロに示すように、ほぼ一定の傾きの直線に沿つて
徐々に下降及び上昇する。そして、ゲート電位
VGPがスレシヨルド電圧VPより低下し、ゲート電
位VGNがスレシヨルド電圧VNより高くなると、
PMOST１０及びNMOST９がオンし、伝送ゲー
トがオンして、入力アナログ信号Viが出力端子
８に伝送される。
PMOST１９及びNMOST２２がオフし
NMOST２１及びPMOST２０がオンするので、
伝送ゲートを構成するPMOST１０のゲートは
NMOST２１を介して定電流NMOST１８のド
レインに接続され、NMOST９のゲートは
PMOST２０を介して定電流PMOST１７のドレ
インに接続される。しかも、PMOST１０のＮ型
基板及びNMOST９のＰ型基板は、各々、電源
端子VDD及びVssに接続されているので、
PMOST１０のゲートとＮ型基板とのゲート容量
CGP及びNMOST９のゲートとＰ型基板との間の
ゲート容量CGNは、各々定電流I0及びI0／２で充
電され、各ゲートの電位VGP及びVGNは、第３図
ロに示すように、ほぼ一定の傾きの直線に沿つて
徐々に下降及び上昇する。そして、ゲート電位
VGPがスレシヨルド電圧VPより低下し、ゲート電
位VGNがスレシヨルド電圧VNより高くなると、
PMOST１０及びNMOST９がオンし、伝送ゲー
トがオンして、入力アナログ信号Viが出力端子
８に伝送される。
又、制御信号VCを「Ｌ」レベルにすれば、
PMOST１９及びNMOST２２がオンし、
NMOST２１及びPMOST２０がオフするので、
PMOST１０のゲートはPMOST１９を介して定
電流PMOST２４のドレインに接続され、
NMOST９のゲートはNMOST２２を介して定
電流NMOST２５のドレインに接続される。こ
のため、PMOST１０とＮ型基板との間のゲート
容量CGP及びNMOST９とＰ型基板との間のゲー
ト容量CGNの電荷は各々定電流I0及びI0／２で放
電され、各ゲートの電位VGP及びVGNは、やはり
第３図ロに示すように、ほぼ一定の傾きの直線に
沿つて徐々に上昇及び下降する。そして、ゲート
電位VGPがスレシヨルド電圧VPより高くなり、ゲ
ート電位VGNがスレシヨルド電圧VNより低下する
と、PMOST１０及びNMOST９がオフし、伝送
ゲートがオフし、入力アナログ信号Viが出力端
子８に伝送されなくなる。
PMOST１９及びNMOST２２がオンし、
NMOST２１及びPMOST２０がオフするので、
PMOST１０のゲートはPMOST１９を介して定
電流PMOST２４のドレインに接続され、
NMOST９のゲートはNMOST２２を介して定
電流NMOST２５のドレインに接続される。こ
のため、PMOST１０とＮ型基板との間のゲート
容量CGP及びNMOST９とＰ型基板との間のゲー
ト容量CGNの電荷は各々定電流I0及びI0／２で放
電され、各ゲートの電位VGP及びVGNは、やはり
第３図ロに示すように、ほぼ一定の傾きの直線に
沿つて徐々に上昇及び下降する。そして、ゲート
電位VGPがスレシヨルド電圧VPより高くなり、ゲ
ート電位VGNがスレシヨルド電圧VNより低下する
と、PMOST１０及びNMOST９がオフし、伝送
ゲートがオフし、入力アナログ信号Viが出力端
子８に伝送されなくなる。
このように、伝送ゲート６を構成するトランジ
スタ９及び１０のゲート容量を定電流充放電して
伝送ゲート６のオンオフ制御を行なうので、ゲー
トに急峻な信号が印加されることなく、ゲート電
位はほぼ一定の傾きの直線に沿つて上昇及び下降
することとなり、伝送ゲートのオンオフ切換時の
ノイズの発生が防止される。
スタ９及び１０のゲート容量を定電流充放電して
伝送ゲート６のオンオフ制御を行なうので、ゲー
トに急峻な信号が印加されることなく、ゲート電
位はほぼ一定の傾きの直線に沿つて上昇及び下降
することとなり、伝送ゲートのオンオフ切換時の
ノイズの発生が防止される。
第４図の実施例においては、伝送ゲート６のゲ
ート容量CGPとCGNが異なるため、異なる定電流回
路で充電及び放電を行なうようにしたが、伝送ゲ
ート６を構成するPMOST１０とNMOST９がオ
ンオフするタイミングが若干ずれても実際上あま
り問題とならないので、定電流PMOST１７及び
２４を共通にし、且つ、定電流NMOST１８及
び２５を共通にしてもほぼ同様の動作を行なわせ
ることができる。
ート容量CGPとCGNが異なるため、異なる定電流回
路で充電及び放電を行なうようにしたが、伝送ゲ
ート６を構成するPMOST１０とNMOST９がオ
ンオフするタイミングが若干ずれても実際上あま
り問題とならないので、定電流PMOST１７及び
２４を共通にし、且つ、定電流NMOST１８及
び２５を共通にしてもほぼ同様の動作を行なわせ
ることができる。
尚、ゲート容量は基板の電圧にほとんど依存し
ないので、Ｎ型基板及びＰ型基板が電源端子VDD
やVSSに接続されていないようなアナログスイツ
チ回路にも本発明は適用可能である。
ないので、Ｎ型基板及びＰ型基板が電源端子VDD
やVSSに接続されていないようなアナログスイツ
チ回路にも本発明は適用可能である。
(ホ) 効果
本発明によるアナログスイツチ回路は、伝送ゲ
ートを構成するトランジスタのゲート容量を、定
電流充電及び定電流放電することにより伝送ゲー
トのオンオフ制御を行なつているので、ゲート電
位を一定の傾きの直線に沿つて、徐々に上昇及び
下降させることができ、従つて、ゲートに急峻な
電圧が印加されることに伴うノイズの発生を確実
に防止でき、アナログ信号を歪なく伝送すること
ができる。
ートを構成するトランジスタのゲート容量を、定
電流充電及び定電流放電することにより伝送ゲー
トのオンオフ制御を行なつているので、ゲート電
位を一定の傾きの直線に沿つて、徐々に上昇及び
下降させることができ、従つて、ゲートに急峻な
電圧が印加されることに伴うノイズの発生を確実
に防止でき、アナログ信号を歪なく伝送すること
ができる。
又、本発明は、絶縁ゲート電界効果トランジス
タを用いれば容易に設定しやすい定電流を使用し
ているので、回路設計が簡単となり、さらに、定
電流回路及び切換スイツチは、コンデンサを使用
することなくトランジスタのみで構成できるの
で、IC化する際、面積の増大を極力抑えること
が可能となる。
タを用いれば容易に設定しやすい定電流を使用し
ているので、回路設計が簡単となり、さらに、定
電流回路及び切換スイツチは、コンデンサを使用
することなくトランジスタのみで構成できるの
で、IC化する際、面積の増大を極力抑えること
が可能となる。
第１図は従来のアナログスイツチ回路を示す回
路図、第２図はアナログスイツチ回路を用いた信
号減衰器を示す回路図、第３図イは制御信号VC
を示す波形図、第３図ロは伝送ゲートを構成する
トランジスタの各々のゲート電位VGP及びVGNを
示す波形図、第４図は本発明によるアナログスイ
ツチ回路の実施例を示す回路図である。 主な図番の説明、３，６……伝送ゲート、４，
７……入力端子、５，８……出力端子、９……伝
送ゲートを構成するNMOST、１０……伝送ゲ
ートを構成するPMOST、１３，１５，２１，２
２……NMOST、１２，１６，１９，２０……
PMOST、１１，１４……バイアス回路、１７，
２４……定電流PMOST、１８，２５……定電流
NMOST、２３……インバータ。
路図、第２図はアナログスイツチ回路を用いた信
号減衰器を示す回路図、第３図イは制御信号VC
を示す波形図、第３図ロは伝送ゲートを構成する
トランジスタの各々のゲート電位VGP及びVGNを
示す波形図、第４図は本発明によるアナログスイ
ツチ回路の実施例を示す回路図である。 主な図番の説明、３，６……伝送ゲート、４，
７……入力端子、５，８……出力端子、９……伝
送ゲートを構成するNMOST、１０……伝送ゲ
ートを構成するPMOST、１３，１５，２１，２
２……NMOST、１２，１６，１９，２０……
PMOST、１１，１４……バイアス回路、１７，
２４……定電流PMOST、１８，２５……定電流
NMOST、２３……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２の電極が各々共通接続されたＰ
型及びＮ型の絶縁ゲート電界効果トランジスタよ
り構成される伝送ゲートを備え、該伝送ゲートを
介してアナログ信号を伝送するアナログスイツチ
回路において、第１の電源端子に接続された第１
及び第２の定電流回路と、第２の電源端子に接続
された第３及び第４の定電流回路と、前記Ｐ型電
界効果トランジスタのゲートを制御信号に応じて
前記第１及び第３の定電流回路に切換接続する第
１の切換スイツチと、前記Ｎ型電界効果トランジ
スタのゲートを制御信号に応じて前記第４及び第
２の定電流回路に切換接続する第２の切換スイツ
チとを有し、前記Ｐ型及びＮ型の電界効果トラン
ジスタの各ゲート容量を前記制御信号に応じて定
電流充電及び定電流放電させることにより、前記
伝送ゲートのオンオフを制御するようにしたこと
を特徴とするアナログスイツチ回路。 ２ 特許請求の範囲第１項において、前記第１及
び第２の定電流回路を共通とし、且つ、前記第３
及び第４の定電流回路を共通としたことを特徴と
するアナログスイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13651182A JPS5927621A (ja) | 1982-08-04 | 1982-08-04 | アナログスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13651182A JPS5927621A (ja) | 1982-08-04 | 1982-08-04 | アナログスイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5927621A JPS5927621A (ja) | 1984-02-14 |
| JPH0160969B2 true JPH0160969B2 (ja) | 1989-12-26 |
Family
ID=15176875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13651182A Granted JPS5927621A (ja) | 1982-08-04 | 1982-08-04 | アナログスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927621A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101641U (ja) * | 1987-12-28 | 1989-07-07 |
-
1982
- 1982-08-04 JP JP13651182A patent/JPS5927621A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5927621A (ja) | 1984-02-14 |
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