JPH0645547A - 入出力インターフェース回路 - Google Patents
入出力インターフェース回路Info
- Publication number
- JPH0645547A JPH0645547A JP4195764A JP19576492A JPH0645547A JP H0645547 A JPH0645547 A JP H0645547A JP 4195764 A JP4195764 A JP 4195764A JP 19576492 A JP19576492 A JP 19576492A JP H0645547 A JPH0645547 A JP H0645547A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- type mos
- conductivity
- input
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ディジタルＣＭＯＳ集積回路においてディジタ
ル信号出力端子に接続される寄生負荷容量の充放電に要
する電力を節約し、また、出力端子が高周波で外部配線
を駆動することで生じる不要輻射を減少させる。 【構成】ディジタル信号入力インターフェース回路の入
力部１１、出力部１２をそれぞれ、コンパレータ回路、
ソースフォロワ回路で構成する。これにより、入出力信
号振幅を電源振幅より小さくし、出力端子における寄生
容量の駆動電力を抑え、不要輻射の発生を減少させる。
ル信号出力端子に接続される寄生負荷容量の充放電に要
する電力を節約し、また、出力端子が高周波で外部配線
を駆動することで生じる不要輻射を減少させる。 【構成】ディジタル信号入力インターフェース回路の入
力部１１、出力部１２をそれぞれ、コンパレータ回路、
ソースフォロワ回路で構成する。これにより、入出力信
号振幅を電源振幅より小さくし、出力端子における寄生
容量の駆動電力を抑え、不要輻射の発生を減少させる。
Description
【０００１】
【産業上の利用分野】本発明は、入出力インターフェー
ス回路に関し、特に、ディジタルＣＭＯＳ集積回路のデ
ィジタル信号入出力インターフェース回路に関する。
ス回路に関し、特に、ディジタルＣＭＯＳ集積回路のデ
ィジタル信号入出力インターフェース回路に関する。
【０００２】
【従来の技術】ディジタルＣＭＯＳ集積回路における従
来のディジタル信号入出力インターフェース回路を図６
に示す。
来のディジタル信号入出力インターフェース回路を図６
に示す。
【０００３】図６に示される入力部６１および出力部６
２はＰチャンネル型ＭＯＳトランジスタ（以下Ｐ−ｃｈ
トランジスタと略称する）ＭPiおよびＭPo、ならびにＮ
チャンネル型ＭＯＳトランジスタ（以下Ｎ−chトランジ
スタと略称する）ＭNiおよびＭNoとからそれぞれ構成さ
れたＣＭＯＳインバータ回路である。
２はＰチャンネル型ＭＯＳトランジスタ（以下Ｐ−ｃｈ
トランジスタと略称する）ＭPiおよびＭPo、ならびにＮ
チャンネル型ＭＯＳトランジスタ（以下Ｎ−chトランジ
スタと略称する）ＭNiおよびＭNoとからそれぞれ構成さ
れたＣＭＯＳインバータ回路である。
【０００４】これらインバータ回路の入力しきい値Ｖ
Tin は、相互コンダクタンスｇｍの調整により、ＶTin
＝ＶTN〜（ＶDD−ＶTP）の範囲、具体的にはおよそ１ボ
ルトの範囲で設定され得る。
Tin は、相互コンダクタンスｇｍの調整により、ＶTin
＝ＶTN〜（ＶDD−ＶTP）の範囲、具体的にはおよそ１ボ
ルトの範囲で設定され得る。
【０００５】また、出力信号の振幅は出力インバータ回
路の電源端子、つまり、Ｐ−ｃｈおよびＮ−ｃｈトラン
ジスタのそれぞれのソース端子に与えられる電圧で決ま
り、集積回路内部の電源振幅と出力信号振幅とは同じに
されることが多い。
路の電源端子、つまり、Ｐ−ｃｈおよびＮ−ｃｈトラン
ジスタのそれぞれのソース端子に与えられる電圧で決ま
り、集積回路内部の電源振幅と出力信号振幅とは同じに
されることが多い。
【０００６】上述した従来のディジタル信号入力インタ
ーフェース回路における入出力信号振幅は、通常５ボル
ト程度、近年の低電源電圧化により３ボルト前後が一般
的な値である。
ーフェース回路における入出力信号振幅は、通常５ボル
ト程度、近年の低電源電圧化により３ボルト前後が一般
的な値である。
【０００７】さらに、システムの大規模化、画像データ
など処理情報の増加、カメラ一体型ＶＴＲ等製品の軽薄
短小化等にともない、集積回路の多端子化、高速化、低
消費電力化が進められている。
など処理情報の増加、カメラ一体型ＶＴＲ等製品の軽薄
短小化等にともない、集積回路の多端子化、高速化、低
消費電力化が進められている。
【０００８】
【発明が解決しようとする課題】しかしながら、実装状
態での集積回路の出力端子には、１０ｐＦ程度の寄生負
荷容量が接続される。ここで全出力端子を３〜５ボルト
振幅で高周波数のスイングをさせると、容量の充放電電
流だけで無視できない電力を消費してしまう。例えば、
出力端子数５０、信号振幅５ボルト、出力信号周波数一
律１４ＭＨｚとすると、Ｐ＝５０×（５×１０×１０
-12 ×５×１４×１０6 ）＝０．１７５（Ｗ）となる。
態での集積回路の出力端子には、１０ｐＦ程度の寄生負
荷容量が接続される。ここで全出力端子を３〜５ボルト
振幅で高周波数のスイングをさせると、容量の充放電電
流だけで無視できない電力を消費してしまう。例えば、
出力端子数５０、信号振幅５ボルト、出力信号周波数一
律１４ＭＨｚとすると、Ｐ＝５０×（５×１０×１０
-12 ×５×１４×１０6 ）＝０．１７５（Ｗ）となる。
【０００９】また、半導体製造プロセスの一例として出
力トランジスタのゲート幅Ｗおよびゲート長ＬとしてＷ
／Ｌ＝２００程度のとき、出力端子は数十オーム程度の
低インピーダンスであり、これが電源電圧と等しく比較
的大振幅で、かつ、高周波で外部配線を駆動することか
ら生じる不要輻射により、周囲にノイズを誘導し易くな
ってきているという問題がある。低電源電圧化にともな
うノイズマーシンの不足と合わせると、問題は一層明ら
かとなる。
力トランジスタのゲート幅Ｗおよびゲート長ＬとしてＷ
／Ｌ＝２００程度のとき、出力端子は数十オーム程度の
低インピーダンスであり、これが電源電圧と等しく比較
的大振幅で、かつ、高周波で外部配線を駆動することか
ら生じる不要輻射により、周囲にノイズを誘導し易くな
ってきているという問題がある。低電源電圧化にともな
うノイズマーシンの不足と合わせると、問題は一層明ら
かとなる。
【００１０】
【課題を解決するための手段】本発明の入出力インター
フェース回路は、ディジタルＣＭＯＳ集積回路のディジ
タル信号の入出力インターフェース回路において、入力
部は第１の振幅変換回路で構成され、出力部は第２の振
副変換回路で構成される。
フェース回路は、ディジタルＣＭＯＳ集積回路のディジ
タル信号の入出力インターフェース回路において、入力
部は第１の振幅変換回路で構成され、出力部は第２の振
副変換回路で構成される。
【００１１】また、前記第１の振幅変換回路は、第１の
入力に集積回路の入力端子が接続され、第２の入力に第
１の基準電圧が与えられた第１のコンパレータと、前記
第１のコンパレータの出力を入力とする第１のＣＭＯＳ
インバータ回路とで構成されてもよい。
入力に集積回路の入力端子が接続され、第２の入力に第
１の基準電圧が与えられた第１のコンパレータと、前記
第１のコンパレータの出力を入力とする第１のＣＭＯＳ
インバータ回路とで構成されてもよい。
【００１２】また、さらに、前記第１のコンパレータ
は、ソースを第１の電源に接続しゲートを第２の基準電
圧に接続して定電流回路を形成する第１および第３の逆
導電型ＭＯＳトランジスタと、前記第１の逆導電型ＭＯ
Ｓトランジスタのドレインにソースを接続しドレインを
第２の電源に接続しゲートを入力端子に接続して第１の
ソースフォロワ回路となる第２の逆導電型ＭＯＳトラン
ジスタと、前記第３の逆導電型ＭＯＳトランジスタのド
レインにソースを接続しゲートを前記第１のソースフォ
ロワ回路の出力に接続する第４の逆導電型ＭＯＳトラン
ジスタとで構成された第１の差動対と、ソースを前記第
２の電源に接続しゲートおよびドレインを接続しさらに
前記第４の逆導電型ＭＯＳトランジスタのドレインに接
続する第６の一導電型ＭＯＳトランジスタとソースを前
記第２の電源に接続する第１１の一導電型ＭＯＳトラン
ジスタとで構成される第１のカレントミラー回路と、ソ
ースを前記第２の電源に接続しゲートとドレインを接続
しさらに前記第５の逆導電型ＭＯＳトランジスタのドレ
インに接続する第７の一導電型ＭＯＳトランジスタの、
ソースを前記第２の電源に接続する第９の一導電型トラ
ンジスタとで構成される第２のカレントミラー回路と、
ソースを前記第１の電源に接続しゲートとドレインを接
続しさらに前記第９の一導電型ＭＯＳトランジスタのド
レインに接続する第８の逆導電型ＭＯＳトランジスタと
ソースを前記第１の電源に接続しドレインを前記第１１
の一導電型ＭＯＳトランジスタのドレインに接続する第
１０の逆導電型ＭＯＳトランジスタとで構成される第３
のカレントミラー回路とを備えてもよい。
は、ソースを第１の電源に接続しゲートを第２の基準電
圧に接続して定電流回路を形成する第１および第３の逆
導電型ＭＯＳトランジスタと、前記第１の逆導電型ＭＯ
Ｓトランジスタのドレインにソースを接続しドレインを
第２の電源に接続しゲートを入力端子に接続して第１の
ソースフォロワ回路となる第２の逆導電型ＭＯＳトラン
ジスタと、前記第３の逆導電型ＭＯＳトランジスタのド
レインにソースを接続しゲートを前記第１のソースフォ
ロワ回路の出力に接続する第４の逆導電型ＭＯＳトラン
ジスタとで構成された第１の差動対と、ソースを前記第
２の電源に接続しゲートおよびドレインを接続しさらに
前記第４の逆導電型ＭＯＳトランジスタのドレインに接
続する第６の一導電型ＭＯＳトランジスタとソースを前
記第２の電源に接続する第１１の一導電型ＭＯＳトラン
ジスタとで構成される第１のカレントミラー回路と、ソ
ースを前記第２の電源に接続しゲートとドレインを接続
しさらに前記第５の逆導電型ＭＯＳトランジスタのドレ
インに接続する第７の一導電型ＭＯＳトランジスタの、
ソースを前記第２の電源に接続する第９の一導電型トラ
ンジスタとで構成される第２のカレントミラー回路と、
ソースを前記第１の電源に接続しゲートとドレインを接
続しさらに前記第９の一導電型ＭＯＳトランジスタのド
レインに接続する第８の逆導電型ＭＯＳトランジスタと
ソースを前記第１の電源に接続しドレインを前記第１１
の一導電型ＭＯＳトランジスタのドレインに接続する第
１０の逆導電型ＭＯＳトランジスタとで構成される第３
のカレントミラー回路とを備えてもよい。
【００１３】またさらに、前記第２の振幅変換回路は、
ドレインを前記第１の電源に接続する第１の一導電型Ｍ
ＯＳトランジスタから成る第２のソースフォロワ回路
と、ドレインが前記第１の一導電型ＭＯＳトランジスタ
のソースに接続しソースを前記第２の電源に接続する第
２の一導電型ＭＯＳトランジスタと、前記第１の一導電
型ＭＯＳトランジスタのゲートに入力信号を伝達する第
１のバッファおよび前記第２の一導電型ＭＯＳトランジ
スタのゲートに入力信号を第１のバッファとは逆極性で
伝達する第２のバッファとから構成されてもよい。さら
に、前記第２の振幅変換回路は、ドレインを前記第１の
電源に接続する前記第１の一導電型ＭＯＳトランジスタ
から成る前記第２のソースフォロワ回路と、ドレインを
前記第１一導電型ＭＯＳトランジスタのソースに接続し
ソースを前記第２の電源に接続する前記第２の一導電型
トランジスタと、ドレインを前記第１の一導電型ＭＯＳ
トランジスタのゲートに接続しソースを前記第２の電源
に接続する第３および第４の一導電型ＭＯＳトランジス
タならびに第６の逆導電型ＭＯＳトランジスタとから成
る第１のトランスファ・ゲートと、前記第４の一導電型
ＭＯＳトランジスタのゲートに入力信号を伝達する第１
のバッファと、前記第２および第３の一導電型ＭＯＳト
ランジスタのゲートのそれぞれに入力信号を前記第１の
バッファとは逆極性で伝達する第２のバッファとを備
え、前記第１のトランファ・ゲートの一方の信号端子に
は第４の基準電圧が与えられて構成されてもよい。
ドレインを前記第１の電源に接続する第１の一導電型Ｍ
ＯＳトランジスタから成る第２のソースフォロワ回路
と、ドレインが前記第１の一導電型ＭＯＳトランジスタ
のソースに接続しソースを前記第２の電源に接続する第
２の一導電型ＭＯＳトランジスタと、前記第１の一導電
型ＭＯＳトランジスタのゲートに入力信号を伝達する第
１のバッファおよび前記第２の一導電型ＭＯＳトランジ
スタのゲートに入力信号を第１のバッファとは逆極性で
伝達する第２のバッファとから構成されてもよい。さら
に、前記第２の振幅変換回路は、ドレインを前記第１の
電源に接続する前記第１の一導電型ＭＯＳトランジスタ
から成る前記第２のソースフォロワ回路と、ドレインを
前記第１一導電型ＭＯＳトランジスタのソースに接続し
ソースを前記第２の電源に接続する前記第２の一導電型
トランジスタと、ドレインを前記第１の一導電型ＭＯＳ
トランジスタのゲートに接続しソースを前記第２の電源
に接続する第３および第４の一導電型ＭＯＳトランジス
タならびに第６の逆導電型ＭＯＳトランジスタとから成
る第１のトランスファ・ゲートと、前記第４の一導電型
ＭＯＳトランジスタのゲートに入力信号を伝達する第１
のバッファと、前記第２および第３の一導電型ＭＯＳト
ランジスタのゲートのそれぞれに入力信号を前記第１の
バッファとは逆極性で伝達する第２のバッファとを備
え、前記第１のトランファ・ゲートの一方の信号端子に
は第４の基準電圧が与えられて構成されてもよい。
【００１４】またさらに、前記一導電型ＭＯＳトランジ
スタはＮチャンネル型ＭＯＳトランジスタで、前記逆導
電型ＭＯＳトランジスタはＰチャンネル型ＭＯＳトラン
ジスタでそれぞれ構成され、前記第２の電源は接地電位
に接続される構成でもよい。さらに、前記一導電型ＭＯ
ＳトランジスタはＰチャンネル型ＭＯＳトランジスタで
前記逆導電型ＭＯＳトランジスタはＮチャンネル型ＭＯ
Ｓトランジスタでそれぞれ構成され、前記第１の電源は
接地電位に接続される構成でもよい。
スタはＮチャンネル型ＭＯＳトランジスタで、前記逆導
電型ＭＯＳトランジスタはＰチャンネル型ＭＯＳトラン
ジスタでそれぞれ構成され、前記第２の電源は接地電位
に接続される構成でもよい。さらに、前記一導電型ＭＯ
ＳトランジスタはＰチャンネル型ＭＯＳトランジスタで
前記逆導電型ＭＯＳトランジスタはＮチャンネル型ＭＯ
Ｓトランジスタでそれぞれ構成され、前記第１の電源は
接地電位に接続される構成でもよい。
【００１５】
【実施例】次に、本発明について、図面を参照して説明
する。図１は本発明の第１の実施例の入出力インターフ
ェース回路を示すブロック図である。図２は入力部を、
図３は入力部の具体的な回路を、図４は出力部をそれぞ
れ示している。
する。図１は本発明の第１の実施例の入出力インターフ
ェース回路を示すブロック図である。図２は入力部を、
図３は入力部の具体的な回路を、図４は出力部をそれぞ
れ示している。
【００１６】図２に示す入力部１１は、入力２２の一方
に集積回路の入力端子ＩＮが接続され、もう一方には入
力しきい値電圧Ｖ1 が接続されたコンパレータＣＰｉ
と、その出力２４を入力とするＣＭＯＳインバータ回路
２１とで構成されている。動作電源は全て内部回路と同
じＶDD1 である。
に集積回路の入力端子ＩＮが接続され、もう一方には入
力しきい値電圧Ｖ1 が接続されたコンパレータＣＰｉ
と、その出力２４を入力とするＣＭＯＳインバータ回路
２１とで構成されている。動作電源は全て内部回路と同
じＶDD1 である。
【００１７】この実施例では、入力端子ＩＮに加えられ
た電圧波形がしきい値電圧Ｖ1 より高い場合コンパレー
タＣＰｉ出力２４はハイとなり、低い場合にはロウとな
る。これがインバータ回路２１によってバッファされ、
入力端子ＩＮとは逆極性で出力される。しかしコンパレ
ータＣＰｉの入力２４および２３を入れ換えて正極性と
しても何等問題はない。
た電圧波形がしきい値電圧Ｖ1 より高い場合コンパレー
タＣＰｉ出力２４はハイとなり、低い場合にはロウとな
る。これがインバータ回路２１によってバッファされ、
入力端子ＩＮとは逆極性で出力される。しかしコンパレ
ータＣＰｉの入力２４および２３を入れ換えて正極性と
しても何等問題はない。
【００１８】図３は図２に示すコンパレータＣＰｉの具
体的な回路例である。
体的な回路例である。
【００１９】Ｐ−chトランジスタＭ1 およびＭ3 はゲー
トに基準電圧Ｖ2 が与えられて定電流回路を形成する。
トランジスタＭ1 の電流出力であるドレインにはソース
フォロワ回路となるトランジスタＭ2 のソースが接続さ
れ、トランジスタＭ2 のゲート３１には集積回路の入力
端子ＩＮが接続される。もう一方の定電流出力であるト
ランジスタＭ3 のドレインには、トランジスタＭ4 およ
びＭ5 からなる差動対の共通ソースが接続される。トラ
ンジスタＭ4 およびＭ5 のそれぞれのドレインは、Ｎ-c
h トランジスタＭ6 およびＭ11、ならびにＭ7 およびＭ
9 とで構成されるカレントミラー回路の入力であるトラ
ンジスタＭ6 およびＭ7 のゲートならびにドレインの短
終点にそれぞれ接続され、Ｍ4 およびＭ5 のゲートはそ
れぞれトランジスタＭ2 のソースとトランジスタＭ1 の
ドレインとの接点ならびに基準電圧Ｖ3 に接続される。
トランジスタＭ9 のドレインはＰ-ch トランジスタＭ8
およびＭ10とで構成されるカレントミラー回路の入力で
あるトランジスタＭ8 のゲートおよびドレインの短終点
に接続され、その出力となるトランジスタＭ10のドレイ
ンはトランジスタＭ11のドレインと突き合わせに接続さ
れ、コンパレータ回路ＣＰｉの出力となる。
トに基準電圧Ｖ2 が与えられて定電流回路を形成する。
トランジスタＭ1 の電流出力であるドレインにはソース
フォロワ回路となるトランジスタＭ2 のソースが接続さ
れ、トランジスタＭ2 のゲート３１には集積回路の入力
端子ＩＮが接続される。もう一方の定電流出力であるト
ランジスタＭ3 のドレインには、トランジスタＭ4 およ
びＭ5 からなる差動対の共通ソースが接続される。トラ
ンジスタＭ4 およびＭ5 のそれぞれのドレインは、Ｎ-c
h トランジスタＭ6 およびＭ11、ならびにＭ7 およびＭ
9 とで構成されるカレントミラー回路の入力であるトラ
ンジスタＭ6 およびＭ7 のゲートならびにドレインの短
終点にそれぞれ接続され、Ｍ4 およびＭ5 のゲートはそ
れぞれトランジスタＭ2 のソースとトランジスタＭ1 の
ドレインとの接点ならびに基準電圧Ｖ3 に接続される。
トランジスタＭ9 のドレインはＰ-ch トランジスタＭ8
およびＭ10とで構成されるカレントミラー回路の入力で
あるトランジスタＭ8 のゲートおよびドレインの短終点
に接続され、その出力となるトランジスタＭ10のドレイ
ンはトランジスタＭ11のドレインと突き合わせに接続さ
れ、コンパレータ回路ＣＰｉの出力となる。
【００２０】次に、本発明の第１の実施例の入出力回路
の出力部について説明する。
の出力部について説明する。
【００２１】図４に示す出力部１２は、Ｎ-ch トランジ
スタＭN1によるソースフォロワと、ドレインがトランジ
スタＭN1のソースに接続され、ソースが接地されたトラ
ンジスタＭN2と、トランジスタＭN1のゲートに入力信号
を正極性で伝達するバッファ１と、トランジスタＭN2の
ゲートに入力信号を逆極性で伝達するインバータ２とか
ら構成されている。動作電源は全て内部回路と同じＶ
DD1 である。
スタＭN1によるソースフォロワと、ドレインがトランジ
スタＭN1のソースに接続され、ソースが接地されたトラ
ンジスタＭN2と、トランジスタＭN1のゲートに入力信号
を正極性で伝達するバッファ１と、トランジスタＭN2の
ゲートに入力信号を逆極性で伝達するインバータ２とか
ら構成されている。動作電源は全て内部回路と同じＶ
DD1 である。
【００２２】次に、本発明の第１の実施例の入出力回路
の出力部の動作について説明する。
の出力部の動作について説明する。
【００２３】入力信号がハイの時、トランジスタＭN2が
オフし、トランジスタＭN1のゲートはハイになり、直流
的な負荷がない場合ＶDD1 からＶTNだけ低い電位が出力
端子ＯＵＴに現れる。入力信号がロウの時、トランジス
タＭN1がオフし、トランジスタＭN2がオンする。直流的
な負荷がない場合には出力は接地電位に等しくなる。つ
まり、内部信号のレベルが０〜ＶDDであるのに対し、出
力レベルは０〜（ＶDD−ＶTN）となりＶTNだけ振幅が小
さくなる。
オフし、トランジスタＭN1のゲートはハイになり、直流
的な負荷がない場合ＶDD1 からＶTNだけ低い電位が出力
端子ＯＵＴに現れる。入力信号がロウの時、トランジス
タＭN1がオフし、トランジスタＭN2がオンする。直流的
な負荷がない場合には出力は接地電位に等しくなる。つ
まり、内部信号のレベルが０〜ＶDDであるのに対し、出
力レベルは０〜（ＶDD−ＶTN）となりＶTNだけ振幅が小
さくなる。
【００２４】今、ディジタルＣＭＯＳ集積回路におい
て、何らかの目的で、内部信号振幅に対して入出力信号
振幅のみを小さくしようとする場合を考える。
て、何らかの目的で、内部信号振幅に対して入出力信号
振幅のみを小さくしようとする場合を考える。
【００２５】入力信号のしきい値として望まれる電圧が
１ボルト〜（ＶDD−１）ボルトの範囲内に無い場合、例
えば、入力信号のレベルが０〜１ボルトであったとき、
直流レベルシフトが必要になる。
１ボルト〜（ＶDD−１）ボルトの範囲内に無い場合、例
えば、入力信号のレベルが０〜１ボルトであったとき、
直流レベルシフトが必要になる。
【００２６】駆動クロックのように帯域がある周波数以
上に限られた信号の場合、容量で直流をカットして直流
レベルシフトができる。しかし、通常のディジタル・デ
ータのように信号帯域が直流から高域まで広帯域に及ぶ
場合、容量カットによる直流レベルシフトは、特定のタ
イミングでクランプ処理を施すなりして直流伝達をしな
い限り不可能である。
上に限られた信号の場合、容量で直流をカットして直流
レベルシフトができる。しかし、通常のディジタル・デ
ータのように信号帯域が直流から高域まで広帯域に及ぶ
場合、容量カットによる直流レベルシフトは、特定のタ
イミングでクランプ処理を施すなりして直流伝達をしな
い限り不可能である。
【００２７】よって、直流直結式のレベルシフト回路が
求められるが、温度特性、製造ばらつきに対してマージ
ンが小さいので、それらの影響を相殺し、安定動作をす
る回路構成として、コンパレータによる振幅変換回路が
有効である。
求められるが、温度特性、製造ばらつきに対してマージ
ンが小さいので、それらの影響を相殺し、安定動作をす
る回路構成として、コンパレータによる振幅変換回路が
有効である。
【００２８】また、出力レベルを０〜１ボルトとすると
き、ＣＭＯＳインバータ構成では１ボルト電源が新たに
必要である。
き、ＣＭＯＳインバータ構成では１ボルト電源が新たに
必要である。
【００２９】しかしながら、上記のＭＯＳアナログ技術
を応用したソースフォロワ構成の出力部によれば、電源
を追加せずとも所期の目的を達成できる。
を応用したソースフォロワ構成の出力部によれば、電源
を追加せずとも所期の目的を達成できる。
【００３０】次に、本発明の第２の実施例の入出力イン
ターフェース回路について説明する。
ターフェース回路について説明する。
【００３１】図２は本発明の第２の実施例の入出力イン
ターフェース回路の出力部である。
ターフェース回路の出力部である。
【００３２】本例に示す出力部は、Ｎ-ch トランジスタ
ＭN1によるソースフォロワと、ドレインがトランジスタ
ＭN1のソースに接続され、ソースが接地されたトランジ
スタＭN2と、それぞれがゲートとドレインを短絡され、
電源ＶDD1 と接地との間に直列接続されタトランジスタ
ＭN4、ＭN5およびＭN6による基準電圧発生部と、トラン
ジスタＭN4およびＭN5の接点とトランジスタＭN1のゲー
トとを接続するＮ-chトランジスタＭN7およびＰ-ch ト
ランジスタＭP1から成るトランスファ・ゲートと、ドレ
インをトランジスタＭN1のゲートに接続されソースを接
地されたトランジスタＭN3とトランジスタＭN7のゲート
に入力信号を正極性で伝達するバッファ１と、トランジ
スタＭN2、ＭN3およびＭP1のゲートに入力信号を逆極性
で伝達するインバータ２とから構成されている。動作電
源は全て内部と同じＶDD1 である。
ＭN1によるソースフォロワと、ドレインがトランジスタ
ＭN1のソースに接続され、ソースが接地されたトランジ
スタＭN2と、それぞれがゲートとドレインを短絡され、
電源ＶDD1 と接地との間に直列接続されタトランジスタ
ＭN4、ＭN5およびＭN6による基準電圧発生部と、トラン
ジスタＭN4およびＭN5の接点とトランジスタＭN1のゲー
トとを接続するＮ-chトランジスタＭN7およびＰ-ch ト
ランジスタＭP1から成るトランスファ・ゲートと、ドレ
インをトランジスタＭN1のゲートに接続されソースを接
地されたトランジスタＭN3とトランジスタＭN7のゲート
に入力信号を正極性で伝達するバッファ１と、トランジ
スタＭN2、ＭN3およびＭP1のゲートに入力信号を逆極性
で伝達するインバータ２とから構成されている。動作電
源は全て内部と同じＶDD1 である。
【００３３】この実施例によると、入力信号がハイの
時、トランスファ・ゲートがオンし、トランジスタＭN2
およびＭN3が共にオフする。よって、トランジスタＭN1
のゲートには基準電圧発生部によって決まる電圧Ｖ4 が
伝達される。出力端子ＯＵＴにはＶ4 からＶTNだけ下が
った電圧が出力される。ここでＶDD1 ＝３ボルトとし、
ＶTNが１ボルト程度であるならば、出力電圧は１ボルト
前後となる。また、入力信号がロウの時は、トランスフ
ァ・ゲートがオフし、トランジスタＭN2およびＭN3が共
にオンする。これにより、トランジスタＭN1もオフし、
出力は接地電位に等しくなる。つまり、内部信号振幅が
電源電圧と同じ３ボルトであっても、出力信号振幅は１
ボルト程度まで小さくなる。つまり、内部信号振幅が電
源電圧と同じ３ボルトであっても、出力信号振幅は１ボ
ルト程度まで小さくなる。
時、トランスファ・ゲートがオンし、トランジスタＭN2
およびＭN3が共にオフする。よって、トランジスタＭN1
のゲートには基準電圧発生部によって決まる電圧Ｖ4 が
伝達される。出力端子ＯＵＴにはＶ4 からＶTNだけ下が
った電圧が出力される。ここでＶDD1 ＝３ボルトとし、
ＶTNが１ボルト程度であるならば、出力電圧は１ボルト
前後となる。また、入力信号がロウの時は、トランスフ
ァ・ゲートがオフし、トランジスタＭN2およびＭN3が共
にオンする。これにより、トランジスタＭN1もオフし、
出力は接地電位に等しくなる。つまり、内部信号振幅が
電源電圧と同じ３ボルトであっても、出力信号振幅は１
ボルト程度まで小さくなる。つまり、内部信号振幅が電
源電圧と同じ３ボルトであっても、出力信号振幅は１ボ
ルト程度まで小さくなる。
【００３４】この実施例の構成において、電源電圧Ｖ
DD1 ＝３ボルトとし、実施例１の入力部の入力しきい値
電圧Ｖ1 を約０．５ボルトとした場合とを組み合わせる
と、入出力信号振幅は１ボルト前後で安定動作する。
DD1 ＝３ボルトとし、実施例１の入力部の入力しきい値
電圧Ｖ1 を約０．５ボルトとした場合とを組み合わせる
と、入出力信号振幅は１ボルト前後で安定動作する。
【００３５】また、基準電圧Ｖ2 、Ｖ3 及びＶ4 の発生
部を工夫してその多様々の場合について応用が可能であ
ることはいうまでもない。
部を工夫してその多様々の場合について応用が可能であ
ることはいうまでもない。
【００３６】前述の実施例１との比較では、実施例１で
は電源振幅を決めると出力信号振幅も決まってしまう
が、本例では基準電圧Ｖ4 の設定により、より低い入力
しきい値、より小さな入出力信号振幅を比較的容易に実
現できる点が異なる。
は電源振幅を決めると出力信号振幅も決まってしまう
が、本例では基準電圧Ｖ4 の設定により、より低い入力
しきい値、より小さな入出力信号振幅を比較的容易に実
現できる点が異なる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
ディジタル信号入力インターフェース回路を、振幅変換
回路で構成し、入出力信号振幅を電源振幅より小さくし
たことにより、出力端子に接続される寄生負荷容量の充
放電に要する電力を減少でき、また、出力端子が高周波
で外部配線を駆動することで生じる不要輻射が減少し、
周囲の回路にノイズを誘導しにくくなるという効果があ
る。
ディジタル信号入力インターフェース回路を、振幅変換
回路で構成し、入出力信号振幅を電源振幅より小さくし
たことにより、出力端子に接続される寄生負荷容量の充
放電に要する電力を減少でき、また、出力端子が高周波
で外部配線を駆動することで生じる不要輻射が減少し、
周囲の回路にノイズを誘導しにくくなるという効果があ
る。
【図１】本発明の第１の実施例の入出力インターフェー
ス回路の構成図である。
ス回路の構成図である。
【図２】本発明の第１の実施例の入出力インターフェー
ス回路の入力部のブロック図である。
ス回路の入力部のブロック図である。
【図３】図２に示すコンパレータの回路図である。
【図４】本発明の第１の実施例の入出力インターフェー
ス回路の出力部のブロック図である。
ス回路の出力部のブロック図である。
【図５】本発明の第２の実施例の入出力インターフェー
ス回路の出力部の回路図である。
ス回路の出力部の回路図である。
【図６】従来の入出力インターフェース回路の構成を示
すブロック図である。
すブロック図である。
１ バッファ ２，２１ インバータ １１，６１ 入力部 １２，６２ 出力部 １３，６３ 内部回路 ２２，２３ コンパレータ入力 ２４ コンパレータ出力 ２５ インバータ出力 ３１ ゲート ＣＰｉ コンパレータ ＭPi，ＭPo，ＭNi，ＭNo，ＭN1〜ＭN7，ＭP1，Ｍ1 〜Ｍ
11 トランジスタ ＩＮ 信号入力端子 ＯＵＴ 信号出力端子 Ｖ1 、Ｖ2 、Ｖ3 、Ｖ4 基準電圧 ＶDD, ＶDD1 電源 ＶTN Ｎ-ch トランジスタのしきい値 ＶTP Ｐ-ch トランジスタのしきい値
11 トランジスタ ＩＮ 信号入力端子 ＯＵＴ 信号出力端子 Ｖ1 、Ｖ2 、Ｖ3 、Ｖ4 基準電圧 ＶDD, ＶDD1 電源 ＶTN Ｎ-ch トランジスタのしきい値 ＶTP Ｐ-ch トランジスタのしきい値
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ 8941−5Ｊ １０１ Ｋ
Claims (7)
- 【請求項１】 ディジタルＣＭＯＳ集積回路のディジタ
ル信号の入出力インターフェース回路において、入力部
は第１の振幅変換回路で構成され、出力部は第２の振幅
変換回路で構成されることを特徴とする入出力インター
フェース回路。 - 【請求項２】 前記第１の振幅変換回路は、第１の入力
に前記ＣＭＯＳ集積回路の入力端子が接続され、第２の
入力に第１の基準電圧が与えられた第１のコンパレータ
と、前記第１のコンパレータの出力を入力とする第１の
ＣＭＯＳインバータ回路とで構成されることを特徴とす
る請求項１記載の入出力インターフェース回路。 - 【請求項３】 前記第１のコンパレータは、ソースを第
１の電源に接続しゲートを第２の基準電圧に接続して定
電流回路を形成する第１および第３の逆導電型ＭＯＳト
ラジスタと、前記第１の逆導電型ＭＯＳトランジスタの
ドレインにソースを接続しドレインを第２の電源に接続
しゲートを入力端子に接続して第１のソースフォロワ回
路となる第２の逆導電型ＭＯＳトランジスタと、前記第
３の逆導電型ＭＯＳトランジスタのドレインにソースを
接続しゲートを前記第１のソースフォロワ回路の出力に
接続する第４の逆導電型ＭＯＳトランジスタとで構成さ
れた第１の差動対と、ソースを前記第２の電源に接続し
ゲートおよびドレインを接続しさらに前記第４の逆導電
型ＭＯＳトランジスタのドレインに接続する第６の一導
電型ＭＯＳトランジスタとソースを前記第２の電源に接
続する第１１の一導電型ＭＯＳトランジスタとで構成さ
れる第１のカレントミラー回路と、ソースを前記第２の
電源に接続しゲートとドレインを接続しさらに前記第５
の逆導電型ＭＯＳトランジスタのドレインに接続する第
７の一導電型ＭＯＳトランジスタのソースを前記第２の
電源に接続する第９の一導電型トランジスタとで構成さ
れる第２のカレントミラー回路と、ソースを前記第１の
電源に接続しゲートとドレインを接続しさらに前記第９
の一導電型ＭＯＳトランジスタのドレインに接続する第
８の逆導電型ＭＯＳトランジスタとソースを前記第１の
電源に接続しドレインを第１１の一導電型ＭＯＳトラン
ジスタのドレインに接続する第１０の逆導電型ＭＯＳト
ランジスタとで構成される第３のカレントミラー回路と
を備えることを特徴とする請求項１または２記載の入出
力インターフェース回路。 - 【請求項４】 前記第２の振幅変換回路は、ドレインを
前記第１の電源に接続する第１の一導電型ＭＯＳトラン
ジスタから成る第２のソースフォロワ回路と、ドレイン
を前記第１の一導電型ＭＯＳトランジスタのソースに接
続しソースを前記第２の電源に接続する第２の一導電型
ＭＯＳトランジスタと、前記第１の一導電型ＭＯＳトラ
ンジスタのゲートに入力信号を伝達する第１のバッファ
および前記第２の一導電型ＭＯＳトランジスタのゲート
に入力信号を前記第１のバッファとは逆極性で伝達する
第２のバッファとから構成されていることを特徴とする
請求項１，２または３記載の入出力インターフェース回
路。 - 【請求項５】 前記第２の振幅変換回路は、ドレインを
前記第１の電源に接続する前記第１の一導電型ＭＯＳト
ランジスタから成る前記第２のソースフォロワ回路と、
ドレインを前記第１の一導電型ＭＯＳトランジスタのソ
ースに接続しソースを前記第２の電源に接続する前記第
２の一導電型トランジスタと、ドレインを前記第１の一
導電型ＭＯＳトランジスタのゲートに接続しソースを前
記第２の電源に接続する第３および第４の一導電型ＭＯ
Ｓのトランジスタならびに第６の逆導電型ＭＯＳトラン
ジスタとから成る第１のトランスファ・ゲートと、前記
第４の一導電型ＭＯＳトランジスタのゲートに入力信号
を伝達する第１のバッファと、前記第２および３の一導
電型ＭＯＳトランジスタならびに前記第６の逆導電型Ｍ
ＯＳのトランジスタのゲートのそれぞれに入力信号を前
記第１のバッファとは逆極性で伝達する第２のバッファ
とを備え、前記第１のトランスファ・ゲートの一方の信
号端子は前記第１のトランジスタのゲートに接続され、
もう一方の信号端子には第４の基準電圧が与えられるこ
とを特徴とする請求項１，２または３記載の入出力イン
ターフェース回路。 - 【請求項６】 前記一導電型ＭＯＳトランジスタはＮチ
ャンネル型ＭＯＳトランジスタで、前記逆導電型ＭＯＳ
トランジスタはＰチャンネル型ＭＯＳトランジスタでそ
れぞれ構成され、前記第２の電源は接地電位に接続され
ることを特徴とする請求項１，２，３，４または５記載
の入出力インターフェース回路。 - 【請求項７】 前記一導電型ＭＯＳトランジスタはＰチ
ャンネル型ＭＯＳトランジスタで前記逆導電型ＭＯＳト
ランジスタはＮチャンネル型ＭＯＳトランシスタでそれ
ぞれ構成され、前記第１の電源は接地電位に接続される
ことを特徴とする請求項１，２，３，４または５記載の
入出力インターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195764A JPH0645547A (ja) | 1992-07-23 | 1992-07-23 | 入出力インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195764A JPH0645547A (ja) | 1992-07-23 | 1992-07-23 | 入出力インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645547A true JPH0645547A (ja) | 1994-02-18 |
Family
ID=16346575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195764A Withdrawn JPH0645547A (ja) | 1992-07-23 | 1992-07-23 | 入出力インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645547A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7388405B2 (en) | 2005-10-20 | 2008-06-17 | Matsushita Electric Industrial Co., Ltd. | Signal transmission circuit |
| JP2009111722A (ja) * | 2007-10-30 | 2009-05-21 | Panasonic Corp | 発振制御装置及び発振器 |
| JP2012109940A (ja) * | 2010-10-28 | 2012-06-07 | Sumitomo Electric Ind Ltd | 駆動回路、及び、光送信装置 |
-
1992
- 1992-07-23 JP JP4195764A patent/JPH0645547A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7388405B2 (en) | 2005-10-20 | 2008-06-17 | Matsushita Electric Industrial Co., Ltd. | Signal transmission circuit |
| JP2009111722A (ja) * | 2007-10-30 | 2009-05-21 | Panasonic Corp | 発振制御装置及び発振器 |
| JP2012109940A (ja) * | 2010-10-28 | 2012-06-07 | Sumitomo Electric Ind Ltd | 駆動回路、及び、光送信装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0675601B1 (en) | Circuit for enhancing logic transitions appearing on a line | |
| US20020050868A1 (en) | Function generator with adjustable oscillating frequency | |
| US6794905B2 (en) | CMOS inverter | |
| US4578601A (en) | High speed TTL clock input buffer circuit which minimizes power and provides CMOS level translation | |
| JP2000183724A (ja) | 電圧レベルトランスファ― | |
| US4609836A (en) | CMOS transmission circuit | |
| JP3045071B2 (ja) | 差動信号生成回路 | |
| US6781434B2 (en) | Low charge-dump transistor switch | |
| US6518790B2 (en) | Semiconductor integrated circuit having circuit for transmitting input signal | |
| JPH0645547A (ja) | 入出力インターフェース回路 | |
| JPH06296130A (ja) | データ出力回路 | |
| KR20030072527A (ko) | 직류-직류 컨버터의 발진기 | |
| US6566916B1 (en) | Chopper type comparator | |
| US6853240B2 (en) | Master clock input circuit | |
| JP3456849B2 (ja) | 信号伝送回路、信号受信回路及び送受信回路、信号伝送方法、信号受信方法及び信号送受信方法、並びに半導体集積回路及びその制御方法 | |
| JPH06152374A (ja) | 出力回路 | |
| CN218041366U (zh) | 一种容性负载电路的启动电路 | |
| WO2021117416A1 (ja) | レベルシフタ回路 | |
| JPH0234022A (ja) | パルス出力回路 | |
| JPS62122417A (ja) | 半導体集積回路装置 | |
| US7064598B2 (en) | Radio frequency CMOS buffer circuit and method | |
| JP2765330B2 (ja) | 出力回路 | |
| JP3626980B2 (ja) | 反転増幅回路 | |
| JP2947042B2 (ja) | 低位相差差動バッファ | |
| JPS61214817A (ja) | Ｃｍｏｓ集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |