以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
(実施の形態1)
<ディジタルフィルタの基本構成>
先ず、実施の形態1に係わる半導体装置に内蔵されるディジタルフィルタの基本構成を説明する。このディジタルフィルタを内蔵する半導体装置は、後で詳しく説明するので、ここでは詳しく説明しない。
図1は、実施の形態1に係わるディジタルフィルタの基本構成を示す図であり、図1(A)は、ディジタルフィルタの構成を示すブロック図であり、図1(B)は、図1(A)に示すディジタルフィルタの等価回路図である。また、図1(C)は、図1(A)に示したディジタルフィルタの伝達関数を示す図である。
図1(A)において、1000は信号線路(信号伝送路)を示している。図1(A)では、信号線路1000は、1対の端部を有しているものとして説明する。同図において、SNOは信号線路1000の一方の端部を示し、SNIは信号線路1000の他方の端部を示している。また、図1(A)において、1001は送信バッファ回路(第2回路)、1002はディジタルフィルタ、1003は受信バッファ回路(第1回路)を示している。
後で詳しく説明するが、実施の形態1に係わる半導体装置は、プリント基板と、このプリント基板に搭載された複数のインターポーザと、それぞれのインターポーザに搭載された半導体チップとを備えている。プリント基板に搭載された複数の半導体チップを備えているため、この半導体装置は、電子装置(所謂SIP、MCMを含む)と見なすこともできる。しかしながら、本明細書においては、特に明示する必要がなければ、プリント基板、インターポーザおよび半導体チップを含む装置も、半導体装置と称する。同様に、本明細書においては、インターポーザとインターポーザに搭載された半導体チップを備える装置も、特に明示する必要がなければ、半導体装置と称する。さらに、半導体チップも、特に明示する必要がなければ、本明細書においては、半導体装置と称する。
後で詳しく説明するが、図1(A)に示した受信バッファ回路1003は、第1インターポーザに搭載された第1半導体チップに形成されており、送信バッファ回路1001は、第1インターポーザとは異なる第2インターポーザに搭載された第2半導体チップに形成されている。この第1インターポーザおよび第2インターポーザは、同一のプリント基板に搭載されている。図1(A)に示した信号線路1000は、第2半導体チップに形成された送信バッファ回路1001と第1半導体チップに形成された受信バッファ回路1003との間を電気的に接続する信号配線を表している。この信号配線は、例えばプリント基板に形成された信号配線(配線パターン)を含んでいる。
ディジタルフィルタ1002は、1対の端部DN1、DN2を備えた遅延素子DLNを有している。遅延素子DLNは、所定の長さを有する遅延配線(信号配線)によって構成されており、この信号配線の1対の端部が、遅延素子DLNの1対の端部DN1、DN2に相当している。遅延素子DLNの一方の端部DN2は、ノードWRNにおいて、信号線路1000の端部SNOとワイヤードオア接続されている。すなわち、ノードWRNにおいて、遅延素子DLNの一方の端部DN2と信号配線1000の端部SNOは、電気的に接続されている。ノードWRNは、受信バッファ回路1003の入力端子(入力ノード)に電気的に接続されている。また、遅延素子DLNの他方の端部DN1は、所定の電圧Vsに電気的に接続されている。図1(A)では、所定の電圧Vsは、回路の接地電圧である。
送信バッファ回路1001は、送信すべきシリアル信号を受け、信号線路1000の一方の端部SNIへ供給する。供給されたシリアル信号は、信号線路1000を伝達して、信号線路1000の端部SNOへ到達する。信号線路1000の端部SNOに到達した信号は、ワイヤードオア接続の部分(ノードWRN)において、受信バッファ回路1003とディジタルフィルタ1002に分配される。この分配の率が、図1では、信号の分配率bとして示されている。信号線路1000の端部SNOにおける信号のうち、分配率bの信号が、入力信号FWとして、遅延素子DLNの一方の端部DN2へ入力(供給)されることになる。このとき、残りの信号、すなわち1−bの信号が、受信バッファ回路1003の入力端子へ供給される。
ディジタルフィルタ1002における遅延素子DLNの他方の端部DN1は、所定の電圧Vs(回路の接地電圧)に接続されているため、遅延素子DLNの一方の端部DN2に比べて、遅延素子DLNの他方の端部DN1のインピーダンスは、小さくなる。そのため、遅延素子DLNの一方の端部DN2に入力された入力信号FWは、他方の端部DN1側において反射し、破線で示す反射信号が、出力信号RWとして、遅延素子DLNの一方の端部DN2から、ワイヤードオア接続の部分(ノードWRN)へ出力される。遅延素子DLNは、損失を有しているため、端部DN2から出力される出力信号RWは、端部DN2に入力した入力信号FWに対して減衰している。また、入力信号FWに対して、出力信号RWは、遅延している。ノードWRNにおいてワイヤードオア接続される遅延素子DLNの端部DN2は、信号の入力と出力とが行われる端部であるため、入出力端部あるいは入出力端子と見なすことができる。
図1(B)は、図1(A)に示した遅延素子DLNの等価回路図である。ここでは、遅延素子DLNは、分布定数回路によって表されている。特に制限されないが、複数の分布定数回路のそれぞれは、π型分布定数回路で表されており、π型分布定数回路は、インダクタンスL、抵抗R、キャパシタンスCおよびコンダクタンスGによって構成されている。遅延素子DLNの等価回路は、端部DN2と端部DN1との間に、複数のインダクタンスLと複数の抵抗Rが、直列的に接続され、信号線路DLNと所定の電圧Vs(回路の接地電圧)との間に、複数のコンダクタンスGとキャパシタンスCとが並列的に接続されているよう表されている。
図1(B)に示した等価回路において、インダクタンスL、抵抗RおよびキャパシタンスC等の影響により、先に述べたように、遅延素子DLNは損失を有しており、出力信号RWは、入力信号FWに対して減衰する。ここで、信号の減衰係数(信号減衰係数)を、β/2とすると、遅延素子DLNにおいて、端部DN2に入力した入力信号が、端部DN2から出力されるまでの信号減衰率(往復の信号減衰率)は、e−βとなる。信号の往復を考えているため、往復の減衰係数はβ/2×2=βとなる。一方、遅延素子DLNにおいて、信号が往復するのに要する遅延時間(往復遅延時間)は、データ幅区間UTと係数mとの比UT/mによって決定される。ここで、係数mは、整数1、2、3、・・・である。図1では、遅延素子DLN内を往復する信号は、入力信号FWと、出力信号(反射波)RWとして、描かれている。
遅延素子DLNの端部DN2から出力される出力信号RWは、ワイヤードオア接続により、ノードWRNにおいて、信号線路1000からの信号と合成される。この合成において、出力信号RWは、反射波であるため、信号線路1000からの信号の絶対値を減少するように働く。遅延素子DLNにおける信号の往復遅延時間が、1データ幅区間UTの整数分の1とされているため、遅延素子DLNからの1つあるいは複数の反射波によって、信号線路1000からの信号の絶対値が、減少されるように調整されることになる。もし、往復遅延時間が、1データ幅区間UTの整数分の1でない場合には、ノードWRNにおいて、遅延素子DLNからの反射波が、信号線路1000からの信号に対して、絶対値を増加させるように働くことが考えられ、信号線路1000からの信号が劣化することが考えられる。
また、遅延素子DLNの端部DN1は、フローテイング状態にすると、端部DN1におけるインピーダンスが、端部DN2におけるインピーダンスよりも高くなり、遅延素子DLNの端部DN2から出力される出力信号RWは、進行波となってしまう。その結果、ノードWRNにおいては、信号線路1000からの信号に、進行波が合成され、受信バッファ回路1003の入力端子に供給される信号は、劣化した信号となってしまうことが考えられる。そのため、この実施の形態1において、遅延素子DLNの端部DN1は、所定の電圧Vsに接続されている。
往復信号遅延UT/mの時間は、遅延素子DLNの長さ、すなわち端部DN1、DN2間の距離、遅延素子DLNを構成する遅延配線の幅、厚み、材料等によって、1データ幅区間UTの整数分の1となるように定める。
図1(C)は、遅延素子DLNの伝達関数を示す図である。図1(C)において、式(1)は、遅延素子DLNの伝達関数H(z)を、Z変換表記で表わした式である。式(1)において、sは、ラプラス係数を示している。上記したように、bは信号の分配率を示し、UTは、1データ幅区間を示し、mは、整数を示している。
<ディジタルフィルタの動作>
次に、図1に示したディジタルフィルタ1002の動作を説明する。図2(A)〜(C)は、ディジタルフィルタ1002の動作を示す波形図であり、それぞれの横軸は時間を示し、それぞれの縦軸は電圧を示している。図2(A)は、送信バッファ回路1001(図1)から信号線路1000(図1)の端部SNIへ供給される送信波形2104を示している。また、図2(B)および図2(C)は、ワイヤードオア接続された部分(ノードWRN)における信号の波形を示している。ここで、図2(B)は、ノードWRNにおけるワイヤードオア接続により実現される信号線路1000からのフィルタ入力波形2105と遅延素子DLNからの出力信号RWの波形の合成を示している。図2(C)は、図2(B)における合成により形成されたフィルタ出力波形2106を示している。ノードWRNにおける信号は、受信バッファ回路1003の入力端子に供給されるため、図2(C)は、受信バッファ回路1003の入力信号あるいは受信信号の波形を示していると見なすことができる。
送信バッファ回路1001には、所定の伝送速度に従ったシリアル信号が供給され、供給されたシリアル信号に対応した送信信号を、信号線路1000の端部SNIへ供給する。ここでは、説明を容易にするために、送信バッファ回路1001から、電圧がインパルス状に変化する送信波形2104が、信号線路1000の端部SNIに入力されるものとして説明する。
信号線路1000の端部SNIに入力された送信波形2104は、信号線路1000の端部SNOに伝達されるが、信号線路1000が損失を有しているため、信号線路1000の端部SNOには、送信波形2104に対して劣化した波形が、フィルタ入力波形2105として発生する。送信波形2104はインパルス状に変化するため、送信線路1000から出力されるフィルタ入力波形2105は、図2(B)に示すように、急峻に電圧が立ち上がったあと、徐々に電圧が低下する形状を有する。信号線路1000からの出力信号(フィルタ入力波形2105)は、ノードWRNにおいて、その一部が、遅延素子DLNの端部DN2に入力される。入力された出力信号(フィルタ入力波形2105)の一部は、図1で説明したように、遅延素子DLNにおいて、往復遅延時間後に、減衰した反射波として、ノードWNRへ出力される。
すなわち、往復遅延時間後に、遅延素子DLNからの出力信号RWが、ワイヤードオア接続の部分に伝達される。このときの波形は、反射波であるため、出力信号(フィルタ入力波形2105)に対して位相が反転した波形となっており、その値は、出力信号(フィルタ入力波形2105)を減衰した値となっている。ワイヤードオア接続の部分、すなわちノードWNRにおいて、出力信号(フィルタ入力波形2105)と遅延素子DLNからの出力信号RW(反射波の波形)が、合成される。図2(B)では、遅延素子DLNにおける1回目の往復で形成された出力信号RWが、符号(1)で示されている。この往復は、無限回数発生するが、図2(B)では、例として、2回目から6回目までの往復で形成された出力信号RWが、符号(2)〜符号(6)で示されている。なお、遅延素子DLNを往復する度に、減衰が発生するため、往復で形成される出力信号RWの値は、順次小さくなる。
ワイヤードオア接続の部分、すなわちノードWNRは、受信バッファ回路1003の入力端子の近傍に設けることが望ましい。これは、ノードWNRと受信バッファ回路1003の入力端子との間にもインピーダンスが存在する。ノードWNRと受信バッファ回路1003の入力端子との間が離れていると、このインピーダンスが大きくなり、このインピーダンスの値を考慮することが望ましくなるためである。また、遅延素子DLNの単位長さ当たりの抵抗RまたはコンダクタンスGは、信号線路1000の単位長さ当たりの抵抗またはコンダクタンスよりも大きくされている。
ノードWRNにおけるフィルタ入力2105と出力信号RWの波形(例えば符号(1)〜符号(6)の波形)の合成は、ワイヤードオア接続によって行われるため、波形の重ね合わせが行われることになる。その結果、受信バッファ回路1003の入力端子に供給されるフィルタ出力波形2106は、図2(C)に示すように、送信波形2104に相似した形状を有するようになる。すなわち、波形の復元(整形)が行われることになる。
遅延素子DLNの動作を、より簡潔に述べると、次のようになる。すなわち、信号線路1000から送られてきたフィルタ入力信号(フィルタ入力波形2105)は、その一部が,遅延素子DLNの端部DN2に入力されるが,出口がないため端部DN2(入力端子)に戻ってくる。このとき遅延素子DLNの単位長さあたりの抵抗もしくはコンダクタンスを、信号線路1000のそれより大きくし,遅延素子DLNの端部DN1を、回路の接地電圧等の所定の電圧Vsに固定する。これにより、図2(B)の符号(1)で示すような位相(所定の電圧Vsを基準とした極性)が反転し、減衰した信号が、ワイヤードオア接続の部分(ノードWRN)まで反射して戻ってくる。ワイヤードオア接続の部分(ノードWRN)と、遅延素子DLNの端部DN1との間で、インピーダンスが異なるため、一度信号線路1000から遅延素子DLNに入力された信号は、遅延素子DLNにおいて反射を繰り返し,符号(2)〜符号(6)等で示す減衰された出力信号RWがワイヤードオア接続の部分に帰ってきて、フィルタ入力波形2105と合成される。
信号線路1000を通ってきたフィルタ入力波形2105は、もとのインパルス状の波形(矩形波)から鈍って図2(B)に示すように、尾を引いた形となっているが、遅延素子DLNにより作り出された出力信号RWの波形群(符号(1)〜(6)等で示された波形)と合成されることにより、尾の部分が消えて元の矩形波に近い信号波形が復元されることになる。
図2(B)において、UTは、先に説明したのと同様に、1データ幅区間を示している。また、時刻tsaは、遅延素子DLNからの出力信号RWが、ピークとなるタイミングを示している。そのため、互いに隣接した時刻tsa間の時間が、遅延素子DLNの往復遅延時間に相当すると見なすことができる。図2は、図1において説明した係数mが1の場合を示しているため、互いに隣接した時刻tsa間の時間は、1データ幅区間UTの時間と同じになっている。
図1で説明した係数mを、整数において増やすことにより、所定の時間内において、遅延素子DLNを往復する回数を増やすことが可能となる。すなわち、所定の時間内において、フィルタ入力波形2105と合成される遅延素子DLNの出力信号RWの波形の数を増やすことが可能なり、受信バッファ回路1003の入力端子に供給されるフィルタ出力波形2106を、より送信波形2104に近づけることが可能となる。係数mは、例えば4程度が望ましい。
図2で説明したように、ディジタルフィルタ回路2102で処理を行う場合、信号線路2100からのフィルタ入力波形2105を、サンプリングし、演算回路によって処理を行うことになる。この場合、図2(B)に示した時刻tsaを、フィルタ入力波形2105をサンプリングするサンプリングタイミングと見なすことができる。このように見なした場合、隣接した時刻tsa間の時間をサンプリング周期としたサンプリングによって得られたディジタル値に対して、演算回路による演算が行われることになる。
この実施の形態1においては、ディジタルフィルタは、受動素子である遅延配線によって形成された遅延素子DLNによって構成されている。そのため、信号線路1000を伝達することにより劣化が発生している信号波形を、消費電力の低減を図りながら、復元(整形)することが可能となる。また、実施の形態1に係わるディジタルフィルタは、図2(B)に示した時刻tsaをサンプリングタイミングと見なした場合、任意のサンプリング周期で、等価的に無限個の演算回路を構成していると見なすことができ、消費電力の低減を図りながら、精度良く信号波形を復元(整形)することが可能となる。
図1には示していないが、信号線路1000および遅延素子DLNのそれぞれは、所定の電圧が供給された電圧配線と平行するように配置されている。ここで、遅延素子DLNの端部DN1は、この遅延素子DLNと平行して配置されている電圧配線に接続されている。また、遅延素子DLNと、これと平行して配置されている電圧配線の単位長さ当たりの信号損失は、信号線路の単位長さ当たりの信号損失よりも大きくされている。
次に、Z変換表記による伝達関数を用いて、図1に示したディジタルフィルタ1002を説明しておく。図21(B)で示したように、ディジタルフィルタ回路2102は、能動素子により構成されている。一方、図1で示したように、実施の形態1に係わるディジタルフィルタ1002は、受動素子で構成されている。このように、受動素子で構成されたフィルタであっても、次に述べるように伝達関数ではディジタル演算が行われる。そのため、本明細書においては、受動素子によって構成されたフィルタであってもディジタルフィルタと称している。
図3は、実施の形態1に係わるディジタルフィルタを説明するための図である。先に述べたのと同様に、遅延素子DLNの往復遅延時間をUT/mとする。ここで、係数mは、1、2、3、4等の整数である。また、遅延素子DLNの往復信号減衰率を、e−βとする。
ディジタルフィルタ1002の伝達関数H(z)は、図3に示した式(2)によって表される。ここで、bは信号の分配率を示し、b0、cおよびγは、変数を示している。一方、信号線路1000の伝達関数S(z)は、図3に示した式(3)によって表される。式(3)において、h0およびaは、変数を示している。信号線路1000を伝搬する信号を劣化させる劣化要因は、表皮効果および誘電損失である。式(3)では、α1が表皮効果による損失を示し、α2が誘電損失を示している。
信号線路1000の伝達関数とディジタルフィルタ1002の伝達関数とを掛け合わせた全体の伝達関数Htotal(z)は、図3に示した式(4)によって表される。式(4)から、伝達関数Htotal(z)が、図3に示した式(5)のように、ほぼ一定の定数h0となる条件が存在する。例えば、図3に示した式(6)のように設定することにより、ほぼ一定の定数h0となる。すなわち、ディジタルフィルタ1002を用いて、信号線路1000を等化することが可能となる。
式(4)において、H(z)S(z)は、ディジタルフィルタ1002を、送信バッファ回路1001側に設けた場合を示しており、S(z)H(z)は、ディジタルフィルタ02を、受信バッファ回路1003側に設けた場合を示している。すなわち、ディジタルフィルタ1002は、受信バッファ回路1003の入力端子の近傍に接続してもよいし、送信バッファ回路1001の出力端子の近傍に接続してもよい。
図4は、ディジタルフィルタ1002を、送信バッファ回路1001の出力端子に接続した場合の構成を示すブロック図である。図4は、図1(A)と類似しており、相違点は、ディジタルフィルタ1002が、送信バッファ回路1001の出力端子に接続されていることである。すなわち、送信バッファ回路1001の出力端子と信号線路1000の端部SNIとを結ぶ信号配線の所定部が、ノードWRNとされ、このノードWRNにディジタルフィルタ1002を構成する遅延素子DLNの端部DN2が、ワイヤードオア接続されている。
この場合には、信号線路1000の端部SNOから出力される信号の波形が、送信バッファ回路1001の出力端子から出力される送信波形に相似した波形に整形されるように、ディジタルフィルタ1002からの出力信号(反射波)によって、ノードWRNにおける信号の波形が、予め変形(調整)されることになる。ディジタルフィルタ1002の動作は、図1〜図3で説明したのと同様であるため、説明は省略する。
図5は、ディジタルフィルタ回路2102とディジタルフィルタ1002とを比較した図である。図5(A)は、機能ブロックでの比較を示し、図5(B)は機能での比較を示している。
図21(B)に示したように、ディジタルフィルタ回路2102は、乗算回路MM1〜MMn、加算回路SM1、SM2および遅延回路DL1〜DLn等の機能ブロックによって構成されている。実施の形態1に係わるディジタルフィルタ1002においては、これらの機能ブロックが、物理量と遅延素子DLNの端部の物理的な接続に置き換えられている。すなわち、図5(A)に示すように、ディジタルフィルタ回路2102において、「n番目の乗算回路」は、ディジタルフィルタ1002においては、「n回往復後の遅延素子の損失」に置き換えられ、「n番目の遅延回路」は、「n回往復後の遅延素子の遅延」に置き換えられている。さらに、ディジタルフィルタ回路2102における「加算回路」は、ディジタルフィルタ1002においては、「信号線路とのワイヤードオア接続および所定の電圧接続(位相反転)」に置き換えられている。
また、ディジタルフィルタ回路2102と実施の形態1に係わるディジタルフィルタ1002とを機能比較した場合は、図5(B)のようになる。すなわち、乗算回路は、ディジタルフィルタ回路2102では、現実的には「有限個」しか設けることができない。これに対して、ディジタルフィルタ1002では、乗算回路の機能は、遅延素子の損失によって実現されるため、等価的な乗算回路を「無限個」にすることができる。同様に、遅延回路は、ディジタルフィルタ回路2102では、現実的には「有限個」しか設けることができない。これに対して、ディジタルフィルタ1002では、遅延回路の機能は、遅延素子DLNの遅延によって実現されるため、等価的な遅延回路を「無限個」にすることができる。
さらに、信号線路を伝達する信号をサンプリングするサンプリング周期は、ディジタルフィルタ回路2102では、1データ幅区間「UT」となるのに対して、ディジタルフィルタ1002では、等価的なサンプリング周期は、「任意」である。なお、等価的なサンプリング周期は、上記した往復遅延時間UT/mに相当する。ここで、等価的なサンプリング周期は、「任意」ではあるが、整数の係数mによって定まる往復遅延時間(等価的なサンプリング周期)とすることが望ましい。
なお、ディジタルフィルタ回路2102を構成する乗算回路に供給される乗算係数a1〜aN(図21)の自由度は、ディジタルフィルタ回路2102では、「任意」に定めることが可能であるが、ディジタルフィルタ1002においては、等価的な乗算係数は、遅延素子DLNの減衰によって実現されているため、「単調減少のみ」となる。しかしながら、例えば、受信バッファ回路1003において、その入力端子に供給された信号を増幅するようにすれば、任意の電圧レベルの信号を、受信バッファ回路1003から出力することが可能となる。
実施の形態1に係わるディジタルフィルタ1002においては、乗算係数が、図5(B)のように「単調減少のみ」となるため、受信バッファ回路1003等において、復元(整形)された信号の波形を増幅することが望ましい。
上記したように、実施の形態1に係わるディジタルフィルタ1002は、受動素子によって、図21に示したディジタルフィルタ回路2102と同様に、信号線路1000を等化することが可能であり、消費電力の低減を図ることが可能である。また、等価的な乗算回路は無限個であり、ディジタルフィルタの時間分解能をディジタルフィルタ回路2102の何倍にもすることが可能である。従って、大幅な消費電力削減と信号波形復号精度の向上を得ることが可能となる。
<半導体装置の全体構成>
次に、実施の形態1に係わる半導体装置の全体構成を説明する。ここで説明する半導体装置に、図1で説明したディジタルフィルタ1002が内蔵されている。図6は、実施の形態1に係わる半導体装置6000の断面を示す断面図である。ここで述べる半導体装置6000は、プリント基板PBS、プリント基板PBSに搭載された複数のパッケージ基板およびパッケージ基板に搭載された複数のインターポーザを備えている。さらに、それぞれのインターポーザには、半導体チップが搭載されている。そのため、実施の形態1に係わる半導体装置6000は、複数の半導体チップを備えた電子装置と見なすことができる。
説明を容易にするために、図6では、プリント基板PBSに搭載された複数のパッケージ基板のうち、2個のパッケージ基板PPS−1、PPS−2が示されている。さらにパッケージ基板PPS−1に搭載されたインターポーザが、符号INS−1として示され、パッケージ基板PPS−2に搭載されたインターポーザが、符号INS−2として示されている。
図6には、特に制限されないが、インターポーザINS−1(第1インターポーザ)に、複数の半導体チップMCH−1〜MCH−4(第3半導体チップ)、LCH−1(第1半導体チップ)が搭載され、インターポーザINS−2(第2インターポーザ)には、1個の半導体チップLCH−2(第2半導体チップ)が搭載された場合が示されている。勿論、それぞれのインターポーザに搭載されている半導体チップの個数等は、一例であって、これに限定されるものではない。この実施の形態1に係わる半導体装置6000においては、インターポーザINS−1に搭載された半導体チップのうち、一部の半導体チップMCH−1〜MCH−4は、立体的(3次元的)に積層され、一部の半導体チップLCH−1は、平面的(2次元的)に搭載されている。すなわち、インターポーザINS−1を上面視から見た場合、インターポーザINS−1の所定の第1領域に、半導体チップMCH−1〜MCH−4は、互いに重なって、配置されており、半導体チップLCH−1は、半導体チップMCH−1〜MCH−4が配置されている所定の第1領域とは異なる所定の第2領域に配置されている。
ここで、半導体チップMCH−1〜MCH−4のそれぞれは、例えば情報を格納するメモリ半導体チップであり、半導体チップLCH−1は、メモリ半導体チップMCH−1〜MCH−4に対して情報の送受信および制御等を行うロジック半導体チップである。このロジック半導体チップLCH−1も、インターポーザINS−1上に、立体的に積層することも可能である。例えば、メモリ半導体チップMCH−1〜MCH4を、ロジック半導体チップLCH−1上に積層するようにしてもよいが、それぞれの半導体チップが発熱するため、図6に示すように、メモリ半導体チップMCH−1〜MCH−4のみを立体的に積層し、ロジック半導体チップは、メモリ半導体チップMCH−1〜MCH−4とは異なる第2領域に搭載することが望ましい。
プリント基板PBSは、第1主面PBF1と、第1主面PBF1と対向する第2主面PBF2とを備えており、さらに、第1主面PBF1と第2主面PBF2との間に、交互に挟まれた複数の導電層と複数の絶縁層とを備えている。ここで、複数の導電層は、互いに電気的に分離されるように、その間に絶縁層を挟むように積層されている。プリント基板PBSの第1主面PBF1には、複数のボール用電極PDEが形成されている。図6では、図面が複雑になるのを避けるために、図6において、最も右側に配置されたボール用電極と、最も左側に配置されたボール用電極についてのみ、符号PDEが付されている。プリント基板PBSの第1主面PBF1に形成されたボール用電極、例えば2個のボール用電極間は、プリント基板PBS内の導電層によって形成された所定の配線パターンによって電気的に接続されている。図6では、プリント基板PBS内の導電層によって形成された配線パターンの例として、配線パターン(信号配線)PBL1、PBL2が示されている。
パッケージ基板PPS−1も、第1主面PPF1と、第1主面PPF1と対向する第2主面PPF2とを備えており、第1主面PPF1と第2主面PPF2との間に挟まれた複数の導電層と複数の絶縁層とを備えている。ここで、複数の導電層は、その間に絶縁層を挟むように積層されている。パッケージ基板PPS−1の第1主面PPF1には、複数のバンプ用電極(図示しない)が形成されており、パッケージ基板PPS−1の第2主面PPF2には、複数のボール用電極(図示しない)が形成されている。ここで、第1主面PPF1に形成されたバンプ用電極の密度は、第2主面PPF2に形成されたボール用電極の密度よりも高くされている。また、第1主面PPF1と第2主面PPF2との間に挟まれた導電層によって所望の配線パターンが形成される。形成された配線パターンにより、例えば第1主面PPF1に形成されたバンプ用電極と、第2主面PPF2に形成されたボール用電極との間が電気的に接続されている。図6では、第1主面PPF1と第2主面PPF2との間に挟まれた導電層によって形成された配線パターンの一例が示されており、一部が、配線パターン(信号配線)PPL1−1、PPL1−2として描かれている。
インターポーザINS−1も、第1主面INF1と、第1主面INF1と対向する第2主面INF2とを備えており、第1主面INF1と第2主面INF2との間に挟まれた複数の導電層と複数の絶縁層とを備えている。ここで、複数の導電層は、その間に絶縁層を挟むように積層されている。インターポーザINS−1の第1主面INF1には、複数のマイクロバンプ用電極(図示しない)が形成されており、インターポーザINS−1の第2主面INF2には、複数のバンプ用電極(図示しない)が形成されている。ここで、第1主面INF1に形成されたマイクロバンプ用電極の密度は、第2主面INF2に形成されたバンプ用電極の密度よりも高くされている。
第1主面INF1と第2主面INF2との間に挟まれた導電層によって所望の配線パターンが形成される。形成された所望の第1配線パターンにより、第1主面INF1に形成されたマイクロバンプ用電極と、第2主面INF2に形成されたバンプ用電極との間が電気的に接続されている。また、形成された所望の第2配線パターンによって、第1主面INF1に形成されたマイクロバンプ用電極間が電気的に接続されている。図6には、マイクロバンプ用電極とバンプ用電極とを電気的に接続する第1配線パターンとマイクロバンプ電極間を電気的に接続する第2配線パターンの例が示されており、第1配線パターンのうち、所定のマイクロバンプ用電極とバンプ用電極とを接続する第1配線パターンが、配線パターン(信号配線)INL1−1、INL1−2として描かれている。
メモリ半導体チップMCH−1の主面には、複数のマイクロバンプ用電極(図示しない)が形成されており、メモリ半導体チップMCH−2〜MCH−4のそれぞれは、主面に複数の電極(図示内)を有しており、メモリ半導体チップMCH2〜MCH−4のそれぞれの電極は、バンプBMPによりスルーホールTHFに電気的に接続され、スルーホールTHFを介して、メモリ半導体チップMCH−1のマイクロバンプ用電極に電気的に接続されている。これにより、メモリ半導体チップMCH−1〜MCH−4のそれぞれにおける内部の回路ブロックは、メモリ半導体チップMCH−1のマイクロバンプ用電極に電気的に接続されていることになる。
ロジック半導体チップLCH−1は、第1主面CHF1と、第1主面CHF1と対向する第2主面CHF2とを備えている。このロジック半導体チップLCH−1は、SerDes回路を備えている。SerDes回路は、複数の送信バッファ回路と複数の受信バッファ回路を備えているが、図6には1個の送信バッファ回路が、符号SCB1−1として示され、2個の受信バッファ回路が、符号RCB1−1、RCB1−2として示されている。このロジック半導体チップLCH−1の第2主面CHF2には、複数のマイクロバンプ用電極(図示しない)が形成されており、このマイクロバンプ用電極には、ロジック半導体チップLCH−1の内部の回路ブロックが電気的に接続されている。図6では、1個の送信バッファ回路SCB1−1、2個の受信バッファ回路RCB1−1、RCB1−2が、マイクロバンプ用電極に接続されている状態が描かれている。
メモリ半導体チップMCH−1とロジック半導体チップLCH−1は、メモリ半導体チップMCH−1の主面とインターポーザINS−1の第2主面CHF2が、インターポーザINS−1の第1主面INF1と対向するように、搭載されている。このとき、メモリ半導体チップMCH−2〜MCH−4は、メモリ半導体チップMCH−1上に立体的に積み上げられるように、搭載されている。
メモリ半導体チップMCH−1の主面に形成されたマイクロバンプ用電極と、ロジック半導体チップLCH−1の第2主面CHF2に形成されたマイクロバンプ用電極は、マイクロバンプMBMによって、対向するインターポーザINS−1の第1主面INF1に形成されているマイクロバンプ用電極と電気的に接続される。
また、インターポーザINS−1は、その第2主面INF2が、パッケージ基板PPS−1の第1主面PPF1と対向するように、パッケージ基板PPS−1に搭載される。このとき、パッケージ基板PPS−1の第1主面PPF1に形成されたバンプ用電極とインターポーザINS−1の第2主面INF2に形成されたバンプ用電極とが、バンプSBMによって電気的に接続される。また、パッケージ基板PPS−1は、その第2主面PPF2が、プリント基板PBSの第1主面PBF1と対向するように、プリント基板PBSに搭載される。このとき、パッケージ基板PPS−1の第2主面PPF2に形成されているボール用電極とプリント基板PBSの第1主面PBF1に形成されているボール用電極とが、ボールSBLによって電気的に接続される。
複数のマイクロバンプによって、メモリ半導体チップMCH−1〜MCH−4とロジック半導体チップLCH−1は、インターポーザINS−1における対応するマイクロバンプ用電極に接続されるが、図6では、図面が複雑になるのを避けるために、複数のマイクロバンプのうち、最も左側に描いたマイクロバンプにのみ、符号MBMが付されている。また、複数のバンプによって、インターポーザINS−1は、パッケージ基板PPS−1における対応するバンプ用電極に接続されるが、図面が複雑になるのを避けるために、複数のバンプのうち、図6において最も左側に描いたバンプにのみ、符号SBMが付されている。同様に、複数のボールによって、パッケージ基板PPS−1は、基板PBSにおける対応するボール用電極に接続されるが、図面の複雑化を避けるために、複数のボールのうち、図6において最も左側に描いたボールにのみ、符号SBLが付されている。
プリント基板PBSを、その第1主面PBF1側から見たとき、プリント基板PBSの第1領域に、上記したように、パッケージ基板PPS−1、インターポーザINS−1および半導体チップ(メモリ半導体チップMCH−1〜MCH−4およびロジック半導体チップLCH−1)の順に搭載されている。同様に、第1主面PBF1側から見たとき、プリント基板PBSの第2領域には、パッケージ基板PPS−2、インターポーザPPS−2、ロジック半導体チップLCH−2が、この順番で搭載されている。ここで、第1領域と第2領域は、第1主面PBF1側から見たとき、プリント基板PBSにおいて隔離された領域である。
パッケージ基板PPS−2は、パッケージ基板PPS−1と同様な構成を有しており、パッケージ基板PPS−2は、その第2主面PPF2が、第1主面PBF1と対向するように搭載され、パッケージ基板PPS−2の第2主面PPF2に形成されたボール用電極(図示しない)が、ボールによって、プリント基板PBSの第1主面PBF1における対応するボール用電極PDEに電気的に接続されている。また、インターポーザINS−2は、その第2主面INF2が、パッケージ基板PPS−2の第1主面PPF1と対向するように搭載され、インターポーザINS−2の第2主面INF2に形成されたバンプ用電極(図示しない)は、バンプによって、パッケージ基板PPS−2の第1主面PPF1において対応するバンプ用電極に電気的に接続されている。さらに、ロジック半導体チップLCH−2は、その第2主面CHF2が、インターポーザINS−2の第1主面INF1と対向するように搭載され、ロジック半導体チップLCH−2の第2主面に形成されたマイクロバンプ用電極は、マイクロバンプによって、インターポーザINS−2の第1主面INF1において対応するマイクロバンプ用電極に電気的に接続されている。
パッケージ基板PPS−1と同様に、パッケージ基板PPS−2は、交互に積層された複数の導電層と絶縁層を備えており、図6では、パッケージ基板PPS−2内の導電層によって形成された配線パターンの一部が、示されている。また、図6では、配線パターン(信号配線)のうちの一部に、符号PPL2−1、PPL2−2が付されている。インターポーザINS−2も、インターポーザINS−1と同様に、交互に積層された複数の導電層と絶縁層を備えており、図6では、インターポーザINS−2内の導電層によって形成された配線パターンの一部が、示されている。また、図6では、この配線パターン(信号配線)のうちの一部に、符号INL2−1、INL2−2が付されている。
ロジック半導体チップLCH−2は、SerDes回路を有しており、このSerDes回路は、複数の送信バッファ回路と複数の受信バッファ回路を有している。これらの送信バッファ回路および受信バッファ回路は、ロジック半導体チップLCH−2の第2主面CHF2に形成されたマイクロバンプに電気的に接続されている。図6では、ロジック半導体チップLCH−2のSerDes回路が備えている複数の送信バッファ回路のうちの1個の送信バッファ回路が、符号SCB2−1として示されており、複数の受信バッファ回路にうちの2個の受信バッファ回路が、符号RCB2−1、RCB2−2として示されている。
ロジック半導体チップLCH−2内のSerDes回路において、送信バッファ回路SCB2−1から、第1信号線路を通して、シリアル信号が、ロジック半導体チップLCH−1内のSerDes回路における受信バッファ回路RCB1−2に供給される。また、ロジック半導体チップLCH−1内のSerDes回路における送信バッファ回路SCB1−1から、第2信号線路を通して、シリアル信号が、ロジック半導体チップLCH−2内のSerDes回路における受信バッファ回路RCB2−2に供給される。これにより、ロジック半導体チップLCH−2とLCH−1との間で、高速なシリアル信号の送受信が可能とされている。例えば、ロジック半導体チップLCH−2から、メモリ半導体チップMCH−1〜MCH−4を高速にアクセスすることが可能となっている。
なお、ロジック半導体チップLCH−1、LCH−2のそれぞれにおける受信バッファ回路RCB1−1、RCB2−1は、例えば図示しない信号線路を介して、図示しない半導体チップに接続され、高速なシリアル信号の受信に用いられる。
送信バッファ回路SCB2−1と受信バッファ回路RCB1−2とは、インターポーザINS−1、INS−2における配線パターンINL1−1、INL2−1と、パッケージ基板PPS−1、PPS−2における配線パターンPPL1−1、PPL2−1と、プリント基板PBSにおける配線パターンPBL1とを介して電気的に接続されている。同様に、送信バッファ回路SCB1−2と受信バッファ回路RCB2−2とは、インターポーザINS−1、INS−2における配線パターンINL1−2、INL2−2と、パッケージ基板PPS−1、PPS−2における配線パターンPPL1−2、PPL2−2と、プリント基板PBSにおける配線パターンPBL2とを介して電気的に接続されている。
すなわち、送信バッファ回路SCB2−1の出力端子と受信バッファ回路RCB1−2の入力端子との間に直列接続された配線パターンINL1−1、INL2−1、PPL1−1、PPL2−1およびPBL1によって、第1信号線路が構成されることになる。また、送信バッファ回路SCB1−1の出力端子と受信バッファ回路RCB2−2の入力端子との間に直列接続された配線パターンINL1−2、INL2−2、PPL1−2、PPL2−2およびPBL2によって、第2信号線路が構成されることになる。
実施の形態1においては、インターポーザINS−1、INS−2内における配線パターン(例えば、INL1−1、INL2−1等)の配線幅は、パッケージ基板PPS−1、PPS−2内における配線パターン(例えば、PPL1−1、PPL2−1等)およびプリント基板PBS内における配線パターン(例えば、PBL1等)の配線幅よりも細い。すなわち、インターポーザINS−1、INS−2における信号密度を、パッケージ基板およびプリント基板よりも高くすることが可能である。そのため、例えばインターポーザINS−1のように、同一のインターポーザに搭載した半導体チップ間を、インターポーザ内の配線パターンによって接続することも容易となる。
また、プリント基板PBS内の配線パターンの配線幅は、パッケージ基板PPS−1、PPS−2内の配線パターンの配線幅よりも太くされている。配線パターンの配線幅に従って、配線パターンに接続される電極のサイズが変わる。そのため、プリント基板PBSの第1主面PBF1に形成されるボール用電極のサイズは、マイクロバンプによって接続されるマイクロバンプ用電極より大きくなる。この実施の形態1においては、パッケージ基板PPS−1、PPS−2の第1主面PPF1に形成されるバンプ用電極のサイズが、マイクロバンプ電極と、ボール用電極との間のサイズにされている。これにより、配線パターンの配線幅が、プリント基板PBS、パッケージ基板PPS−1、PPS−2、インターポーザINS−1,INS2の順に細くなるようにされた状態で、それぞれの電極を高密度に配置することが可能となる。
この場合、マイクロバンプMBM、バンプSBM、ボールSBLの順に、そのサイズが大きくなる。なお、マイクロバンプMBM、バンプSBMおよびボールSBLは、電極間を電気的に接続する際に変形する。そのため、ここでのサイズの比較は、電極間を接続する前の状態を意味していると理解してもよい。
実施の形態1では、メモリ半導体チップMCH−1〜MCH−4は、3次元配置であり、ロジック半導体チップLCH−1は、2次元配置である。そのため、図6に示した半導体装置6000は、所謂、2.5−D半導体装置であると理解することもできる。また、図6で説明したSerDes回路は、特に制限されないが、56Gbpsの伝送速度を有するSerDes回路である。
また、インターポーザINS−1、INS−2は、シリコンインターポーザであるが、これに限定されるものではない。例えば、インターポーザINS−1、INS−2は、ガラス基板または有機基板を用いたインターポーザであってもよい。
図6において、破線で囲んだ領域DFA−1およびDFA−2は、図1等で説明したディジタルフィルタが形成される領域を示している。なお、図6において、MMは、半導体チップとインターポーザとの間の接続部分を覆った絶縁物の部分を示している。
<ディジタルフィルタの構造>
次に、実施の形態1に係わるディジタルフィルタの構造を説明する。図7は、図6において、破線領域DFA−1の部分を、インターポーザPPS−1の第1主面PPF1から見たときの平面図である。また、図8は、図7におけるA−A’断面およびB−B’断面を示す断面図である。図7および図8では、ディジタルフィルタ1002を構成する遅延素子DLNが、インターポーザPPS−1内に形成されている導電層によって構成されている例が示されている。
図7において、INS−L10〜INS−L14、INS−L10〜INS−L12のそれぞれは、インターポーザINS−1に形成された導電層により形成された配線パターン(信号配線)を示している。後で図8を用いて、一例を説明するが、インターポーザINS−1は、互いに絶縁層によって分離された3層の導電層INS−L1〜INS−L3を有している。特に制限されないが、配線パターンINS−L10〜INS−L14は、3層の導電層のうち、第1層目の導電層INS−L1によって形成され、配線パターンINS−L30〜INS−L32のそれぞれは、第3層目の導電層INS−L3によって形成されている。
図1〜図5において説明したように、遅延素子DLNは伝送されるべき信号が入出力される信号配線と、この信号配線と平行して延在し、所定の電圧Vsが供給される電圧配線とを備えている。図7においては、配線パターンINS−L10が、伝送されるべき信号が入出力される信号配線として用いられ、配線パターンINS−L11およびINS−L12が、所定の電圧Vsが供給される電圧配線として用いられる。図7から理解されるように、配線パターンINS−L11およびINS−L12(第7および第8配線パターン)のそれぞれは、配線パターンINS−L10と対向(図7では平行)している領域を備えている。
そのため、インターポーザINS−1の第1主面INF1から見たとき、配線パターン(信号配線)INS−L10は、図7において、横方向に延在し、配線パターン(信号配線)INS−L11およびINS−L12は、平面視において、配線パターンINS−L10と平行して、図7に示すように、横方向に延在している。配線パターンINS−L10、INS−L11およびINS−L12のそれぞれの他方の端部は、同図において縦方向に延在し、配線パターンINS−L10、INS−L11およびINS−L12のそれぞれと直交するように配置された配線パターンINS−L13に接続されている。また、配線パターンINS−L11およびINS−L12のそれぞれの一方の端部は、同図において縦方向に延在し、配線パターンINS−L10およびINS−L12のそれぞれと直交するように配置された配線パターンINS−L14に接続されている。
配線パターンINS−L14は、導電層間を接続するように導電物で埋められたコンタクトCT2を介して、第3層目の導電層INS−L3により形成された配線パターンINS−L31およびINS−L32に接続されている。また、配線パターンINS−L14は、コンタクトCT2を介して、インターポーザINS−1の第1主面INF1に形成されたマイクロバンプ用電極(以下、電極はパッドとも称することがある)INS−MPD1、INS−MPD2に接続されている。これに対して、配線パターンINS−L10の一方の端部は、コンタクトCT2を介して、第3層目の導電層INS−L3により形成された配線パターンINS−L30に接続されている。また、配線パターンINS−L10の一方の端部は、コンタクトCT2を介して、インターポーザINS−1の第1主面INF1に形成されたマイクロバンプ用電極INS−MPD3に接続されている。
後で説明するが、配線パターンINS―L31およびINS−L32には、パッケージ基板PPS−1(図6)およびプリント基板PBS(図6)に形成された配線パターンを介して、所定の電圧Vs(例えば回路の接地電圧)が供給される。また、配線パターンINS−L30には、パッケージ基板PPS−1およびプリント基板PBSに形成された信号配線(配線パターン)を介して、ロジック半導体チップLCH−2から送信信号が供給される。
マイクロバンプ電極INS−MPD1およびINS−MPD2は、マイクロバンプMBM(図7では、MBM−G1、MBM−G2)によって、ロジック半導体チップLCH−1の第2主面CHF2における対応するマイクロバンプ用電極に接続される。これにより、ロジック半導体チップLCH−1に、所定の電圧Vsが給電される。この所定の電圧Vsは、ロジック半導体チップLCH−1に形成された回路ブロック(例えば、図6に示した送信バッファ回路SCB1−1および受信バッファ回路RCB1−2)を動作させるための電圧として用いられる。
マイクロバンプ電極INS−MPD3は、マイクロバンプMBM(図7では、MBM−S1)によって、ロジック半導体チップLCH−1の第2主面CHF2における対応するマイクロバンプ電極に接続される。この場合、対応するマイクロバンプ電極は、受信バッファ回路RCB1−2の入力端子に接続されている。これにより、ロジック半導体チップLCH−2からの送信信号が、ロジック半導体チップLCH−1内に設けられた受信バッファ回路RCB1−2に供給されることになる。
図7に示した例では、平面視において、伝送すべき信号が入出力される配線パターンINS−L10は、所定の電圧Vsが供給され、配線パターンINS−L10と同じ導電層によって形成された配線パターンINS−L11〜INS−L14により囲まれることになる。これにより、配線パターンINS−L10に入力される信号が、変化することにより発生する電磁場が漏れるのを防ぐことも可能となる。
次に、図8を用いて、ディジタルフィルタDFA−1の構造を説明する。図8には、ディジタルフィルタDFA−1を構成するインターポーザINS−1の部分以外に、ロジック半導体チップLCHの一部、パッケージ基板PPS−1の一部およびプリント基板PBSの一部についても、断面が示されている。図8に示す一部は、ディジタルフィルタDFA−1に関連する部分のみであり、他の部分は省略されている。また、図8は、図7において、B−B’側から、A−A’断面の部分を見ている。そのため、図8では、A−A’断面とB−B’断面の一部が重なって描かれていることになる。
プリント基板PBSは、交互に積み上げられた複数の導電層と複数の絶縁層とを備えているが、図8においては、説明を容易にするために、プリント基板PBSは、絶縁層PBOと、その絶縁層PBOの上に積層された1個の導電層PBLのみが描かれている。図8に示した導電層PBLにより、図6に示した配線パターンPBL1が形成されている。また、図8では、図6で説明したボール用電極SBLは省略されている。
パッケージ基板PPS−1は、特に制限されないが、4層の導電層PPS−L1〜PPS−L4を有しており、4層の導電層間は、絶縁層によって互いに分離されている。
図8には、説明のために、図7で説明したバンプMBM−S1に関するパッケージ基板PPS−1の部分が描かれている。パッケージ基板PPS−1の第2主面PPF2には、図6で説明したように、ボール用電極が形成されている。図8では、このボール用電極が、符号PPS−LPDとして示されている。このボール用電極PPS−LPDは、ボールSBLによって、図示しないボール用電極SBLを介して、配線パターンPBLに接続されている。また、パッケージ基板PPS−1の第1主面PPF1には、図6で説明したように、バンプ用電極が形成されている。図8では、このバンプ用電極が、符号PPS−SPDとして示されている。
図8において、PPS−L4(R)、PPS−L3(R)、PPS−L2(R)およびPPS−L1(R)は、導電層PPS−L1〜PPS−L4によって形成された所定の配線パターンを示している。ここで、符号(R)は、図7に示した配線パターンINS−L10に関連する配線パターンであることを示しており、符号(R)の前に付された符号は、配線パターンを形成する導電層の層を示している。例えば、PPS−L4(R)は、第4層目の導電層により形成された、配線パターンINS−L10に関連する配線パターンであることを示している。配線パターンPPS−L3(R)〜PPS−L1(R)も、同じ表記方法で示されている。
配線パターンPPS−L1(R)〜PPS−L4(R)間に介在している絶縁層に開口部が設けられ、開口部に導電物が充填されることにより、コンタクトCT3が形成される。コンタクトCT3により、図8に示すように、配線パターンPPS−L1(4)〜PPS−L4(4)は、互いに接続されている。また、コンタクトCT3によって、配線パターンPPS−L1(R)とボール用電極PPS−LPDが接続され、同様に、コンタクトCT3によって配線パターンPPS−L4(R)とバンプ用電極PPS−MPDが接続されている。この結果、配線パターンPPS−L1(R)〜PPS−L4(R)とコンタクトCT3とにより、ボール用電極PPS−LPDとバンプ用電極PPS−MPDとの間が電気的に接続され、図6に示した配線パターン(信号配線)PPL1−1が形成されることになる。
インターポーザINS−1は、特に制限されないが、シリコンインターポーザによって構成されている。すなわち、インターポーザINS−1は、シリコン基板SSBIと、シリコン基板SSBIに周知の半導体製造技術によって形成された複数の導電層を有する配線層HSB−Iとによって構成されている。この実施の形態1においては、配線層HSB−Iは、3層の導電層INS−L1〜INS−L3を有している。勿論、導電層間には、絶縁層が介在している。また、図6で説明したように、インターポーザINS−1の第2主面INF2には、バンプ用電極が形成され、第1主面INF1には、マイクロバンプ用電極が形成されている。図8には、第2主面INF2に形成されたバンプ用電極が、符号INS−SPDで示され、第1主面INF1に形成されたマイクロバンプ電極が、符号INS−MPD2、INS−MPD3(図7参照)で示されている。
図8において、INS−L1(R)〜INS−L3(R)は、導電層INS−L1〜INS−L3によって形成された配線パターンを示しており、INS−L1(V)〜INS−L3(V)も、導電層INS−L1〜INS−L3によって形成された配線パターンを示している。ここでも、配線パターンは、パッケージ基板の説明で用いた表記方法で表されている。すなわち、符号(R)は、図7に示した配線パターンINS−L10に関連する配線パターンであることを示しており、符号(R)の前の符号は、その配線パターンが形成された導電層の層を示している。また、符号(V)は、図7に示した配線パターンINS−L12に関連する配線パターンであることを示しており、符号(V)の前の符号は、その配線パターンが形成された導電層の層を示している。
図8には、図7に示したA−A’断面とB−B’断面とが重なって描かれている。ここでは、先ず、A−A’断面を説明する。図8の左側において、シリコン基板SSB−Iに開口された開口部に導電物が充填されることにより形成されたコンタクトCT2Sにより、バンプ用電極TNS−SPD(第2電極)は、配線パターンINS−L1(R)に接続される。この配線パターンINS−L1(R)は、コンタクトCT2によって、第2層目の配線パターンINS−L2(R)に接続され、この第2層目の配線パターンINS−L2(R)は、コンタクトCT2によって、第3層目の配線パターンINS−L3(R)に接続されている。この第3層目の配線パターンINS−L3(R)が、図7に示した配線パターンINS−L30に相当する。すなわち、第3層目の配線パターンINS−L3(R)を、平面視で見たとき、その一部が図7に配線パターンINS−L30として描かれた平面形状を有している。
上記した配線パターンINS−L3(R)は、コンタクトCT2によってマイクロバンプ用電極INS−MPD3(第1電極)に接続されている。またこの配線パターンINS−L3(R)は、図8の右側において、コンタクトCT2により、斜線で埋められた配線パターンINS−L2(R)に接続され、この第2層目の配線パターンINS−L2(R)は、コンタクトCT2によって、斜線で埋められた配線パターンINS−L1(R)(第4配線パターン)に接続されている。この斜線で埋められた第1層目の配線パターンINS−L1(R)が、図7に示した配線パターンINS−L10に相当する。すなわち、平面視で見たとき、斜線で埋められた配線パターンINS−L1(R)は、図7において、配線パターンINS−L10で示すような平面形状を有している。
次に、図7に示したB−B’断面を説明する。図8には示していないが、インターポーザINS−1の第2主面INF2には、所定の電圧Vsが供給されるバンプ用電極が形成されている。図8の左側に示した1層目の配線パターンINS−L1(V)は、この図示しないバンプ用電極に、コンタクトCT2Sで接続されている。また、この配線パターンINS−L1(V)は、コンタクトCT2によって、配線パターンINS−L2(V)に接続され、この配線パターンINS−L2(V)は、コンタクトCT2によって、配線パターンINS−L3(V)に接続されている。この第3層目の配線パターンINS−L3(V)が、図7に示した配線パターンINS−L32に相当する。すなわち、第3層目の配線パターンINS−L3(V)の一部の平面形状が、図7に示した配線パターンINS−L32の形状をしている。
配線パターンINS−L3(V)は、図8の右側において、コンタクトCT2により、斜線で埋められた配線パターンINS−L2(V)に接続され、さらにこの配線パターンINS−L2(V)は、コンタクトCT2によって、斜線で埋められた配線パターンINS−L1(V)(第6配線パターン)に接続されている。この斜線で埋められた第1層目の配線パターンINS−L1(V)が、図7に示した配線パターンINS−L12に相当する。すなわち、斜線で埋められた配線パターンINS−L1(V)の平面形状が、図7に示した配線パターンINS−L12の形状となっている。
また、第3層目の配線パターンINS−L3(V)は、コンタクトCTによって、マイクロバンプ用電極INS−MPD2に接続されている。
なお、図8に示していない上記のバンプ用電極は、図8に示したバンプ用電極INS−SPDと同様に、パッケージ基板PPS−1を介して、プリント基板SBPの配線パターンに接続されており、このプリント基板SBPの配線パターンを介して所定の電圧Vsが供給されることになる。なお、コンタクトCT2は、コンタクトCT3と同様に、導電層間に介在する絶縁層に開口部が設けられ、開口部を導電物によって充填することにより形成されている。
図8において、左側に示した配線パターンINS−L1(R)、INS−L2(R)、INS−L3(R)と、これらの配線パターンを接続するコンタクトCT2と、コンタクトCT2Sによって、図6に示した配線パターンINL1−1が構成されていると見なすことができる。
ロジック半導体チップLCH−1は、素子を構成する半導体領域等が形成された半導体基板、例えばシリコン基板SSBと、シリコン基板SSBの主面に形成された配線層HSBとを備えている。ここで、配線層HSBは、交互に積層された複数の導電層と複数の絶縁層とを有している。特に制限されないが、この実施の形態1においては、配線層HSBは、3層の配線層LCH−L1〜LCH−L3を有している。図8において、SSは、半導体基板SSBに形成された半導体領域を示している。ここでは、半導体領域SSは、受信バッファ回路RCB1−2(図6)の入力端子に相当する。
図8において、LCH1−L1(R)、LCH−L2(R)、LCH−L3(R)およびLCH−L3は、配線パターンを示している。配線パターンLCH1−L1(R)、LCH−L2(R)、LCH−L3(R)は、インターポーザINS−1に形成されている配線パターンと同じ表記方法で描かれている。すなわち、符号(R)は、図7に示した配線パターンINS−L10に関連する配線パターンであることを示しており、符号(R)の前の符号は、その配線パターンが形成された導電層の層を示している。
図6で説明したように、ロジック半導体チップLCH−1の第2主面LCF2には、複数のマクロバンプ用電極が形成されている。図8において、LCH−PD2およびLCH−PD3は、第2主面LCF2に形成されたマイクロバンプ用電極を示している。
上記したインターポーザINS−1のマイクロバンプ用電極INS−MPD3は、マイクロバンプMBM−S1によって、第2主面CHF2に形成されているマイクロバンプ用電極LCH−PD3(電極)に接続されている。このマイクロバンプ用電極LCH−PD3は、コンタクトCT1によって、第3層目の配線パターンLCH−L3(R)(第5配線パターン)に接続されている。また、この配線パターンLCH−L3(R)は、コンタクトCT1によって、第2層目の配線パターンLCH−L2(R)に接続され、配線パターンLCH−L2は、コンタクトCT1によって、第1層目の配線パターンLCH−L1(R)に接続されている。さらに、配線パターンLCH−L1(R)は、コンタクトCT1によって、半導体領域SSに接続されている。図8に示した配線パターンINS−L3(R)が、図7に示した配線パターンINS−L30に相当し、この配線パターンINS−L3(R)を介して、マイクロバンプ用電極INS−MPD3とバンプ用電極INS−SPDが接続されていることになる。
上記したマイクロバンプ用電極LCH−PD2は、マイクロバンプMBM−G2によって、マイクロバンプ用電極INS−MPD2に接続され、マイクロバンプ用電極INS−MPD2は、コンタクトCT1によって、配線パターンLCH−L3(O)に接続されている。この配線パターンLCH−L3(O)は、例えば、受信バッファ回路RCB1−2へ所定の電圧Vsを供給する配線として用いられる。コンタクトCT1は、コンタクトCT2と同様に、導電層間の絶縁層に開口部が設けられ、開口部に導体物が充填されることにより形成される。
このようにして、ロジック半導体チップLCH−2(図6)からの送信信号は、プリント基板PBSの配線パターン、パッケージ基板PPS−1の配線パターンおよびインターポーザINS−1の配線パターンを介して、受信バッファ回路RCB1−2の入力端子に伝達されることになる。
図7に示した配線パターンL10(第1配線パターン:図8では、斜線で埋めた配線パターンINS−L1(R))は、図1等で説明した遅延素子DLNに相当し、図7に示した配線パターンINS−L11、INS−L12(第2配線パターン:図8では、斜線で埋めた配線パターンINS−L1(V))が、遅延素子DLNと、平行して延在し、所定の電圧Vsが供給される配線パターン(電圧配線)となる。ここで、配線パターンINS−L10は、信号が入力されたとき、入力された信号に対して、出力される信号の遅延時間である往復遅延が、データ幅区間UTの整数分の1となるように設定される(往復信号遅延UT/m)。
図6において、ロジック半導体チップLCH−2内の送信バッファ回路SCB2−1から出力された送信信号は、インターポーザINSの配線パターンINL2−1およびパッケージ基板PPS−2の配線パターンPPL2−1を介してプリント基板PBSの配線パターンPBL1に伝達される。プリント基板PBSの配線パターンPBL1に伝達された送信信号は、この配線パターンPBL1を伝わり、パッケージ基板PPS−1の配線パターンPPL1−1およびインターポーザINS−1の配線パターンINL1−2を伝達して、図8に示したマイクロバンプ用電極LCH−PD3へ伝えられる。
マイクロバンプ用電極LCH−PD3に伝えられた送信信号は、受信バッファ回路RCB1−2の入力端子(例えば半導体領域SS)に伝達され、増幅されて、処理される。このとき、マイクロバンプ用電極LCH−PD3に伝達された送信信号は、遅延素子LDNを構成する配線パターンINS−L10の一方の端部にも入力されることになる。このとき、配線パターンINS−L10の他方の端部は、所定の電圧Vsに接続されている。そのため、図1等で説明したように、反射波が発生し、配線パターンの一方の端部からマイクロバンプ用電極LCH−PD3へ出力されることになる。
上記した配線パターンINL2−1、配線パターンPPL2−1、配線パターンPBL1、配線パターンPPL1−1および配線パターンINL1−2が、直列的に接続され、図1等で述べた信号線路1000を構成することになる。この信号線路1000の損失により劣化した送信信号が、配線パターンINS−L10の一方の端部から出力される出力信号(反射波)により、復元(整形)され、受信バッファ回路RCB1−2の入力端子に供給されることになる。
この実施の形態1においては、遅延素子DLNを構成する配線パターンINS−L10は、その一方の端部が、入力および出力として機能し、その他方の端部は、所定の電圧Vs(例えば、回路の接地電圧)に接続されている。また、所定の電圧Vsが供給され、遅延素子DLNを構成する配線パターン(電圧配線)INS−L11、INS−L12は、平面視において、配線パターン(信号配線)INS−L10を、その間に挟むように平行して、延在するように配置されている。すなわち、遅延素子DLNは、所謂コプレーナウェブガイド(co−planar waveguide)の構造を有している。所定の電圧Vsが、配線パターンINS−L10〜INS−L12のそれぞれの他方の端部に供給されている点で見た場合、遅延素子DLNを構成する信号配線(配線パターンINS−L10)と電圧配線(配線パターンINS−L11、INS−L12)のそれぞれの他方の端部は短絡していると見なすことができる。
この実施の形態1においては、インターポーザINS−1における導電層の厚みは、どの層においても同じである。遅延素子DLNの単位長さあたりの信号損失(電気抵抗率)が、信号線路のそれよりも小さいと言う条件から、遅延素子DLNを構成する信号配線(配線パターンINS−L10)の線幅BLD1(図7)および電圧配線(配線パターンINS−L11、INS−L12)の線幅BLD2(図7)を、信号線路(例えば配線パターンINS−L30)の線幅BLS(図7)よりも細くすればよい。
図7および図8は、図6に示した配線パターンINL1−1およびPPL1−1を例にして説明したが、図6に示した配線パターンINL1−2、PPL1−2、INL2−1、PPL2−1、INL2−2およびPPL2−2についても同様である。この場合、図7および図8で説明した遅延素子DLNを構成する配線パターンと同様な配線パターンを、それぞれの受信バッファ回路の入力端子に接続してもよいし、それぞれの送信バッファ回路の出力端子に接続してもよい。また、受信バッファ回路の入力端子と送信バッファ回路の出力端子の両方に、それぞれ遅延素子DLNを構成する配線パターンを接続するようにしてもよい。
図7および図8に示すように、信号線路を構成する配線パターンINS−L30(第3配線パターン:INS−L3(R))と遅延素子DLNを構成する配線パターンINS−L10(INS−L1(R))、INS−L11、INS−L12(INS−L1(V))とが、互いに異なる層の導電層によって形成する場合には、信号線路を構成する配線パターンの延在方向と遅延素子DLNを構成する配線パターンの延在方向は、両者が接触しないかぎり、任意に定めることができる。
<遅延素子の詳細>
特に制限されないが、遅延素子DLNを構成する配線パターンINS−L10は、細い金属配線層によって形成されており、遅延素子DLNの等価回路は、図1(B)によって表される。配線パターンINS−L10の表皮効果により、図1(B)に示した等価回路における抵抗Rは、大きくなる。その結果、信号減衰が大きな遅延素子となる。抵抗Rを大きくする代わりに、図1(B)に示したコンダクタンスGを大きくしてもよい。この場合には、所定の電圧Vsへ流れる信号が多くなり、信号減衰も大きくなる。
図1等で述べたように、信号線路1000からの送信信号は、ワイヤードオア接続の部分(ノードWRN)において、ディジタルフィルタ1002と受信バッファ回路1003へ分配される。図3に示した式(7)は、この信号分配を表している。式(7)において、Z0は、遅延素子DLNを接続しないときの、ワイヤードオア接続の部分(例えば図1のノードWRN)のインピーダンスを示している。また式(7)において、Zcは、遅延素子DLNが持つインピーダンスを示している。
インピーダンスZcは、式(7)に示すように、図1(B)に示したインダクタンスLおよびキャパシタンスCによって変わる。インダクタンスLおよびキャパシタンスCは、図7に示した配線パターンINS−L10と配線パターンINS−L11、INS−L12との間の距離(間隔)BLLを変えることによって、変えることが可能である。すなわち、図7に示した間隔BLLを拡げると、インダクタンスLが大きくなり、キャパシタンスCが小さくなる。これに対して、間隔BLLを狭めると、インダクタンスLが小さくなり、キャパシタンスCが大きくなる。これにより、間隔BLLを、所望の値に設定することにより、インピーダンスZc<インピーダンスZ0の状態と、インピーダンスZc>インピーダンスZ0の状態とを形成することが可能となる。このようにインピーダンスZc、Z0の状態を設定することにより、式(7)により、信号に分配率(信号分配率)bの値を制御することが可能となる。
すなわち、復元(整形)する際に、遅延素子DLNからワイヤードオア接続の部分に出力される信号の値を、間隔BLLによって制御することが可能となる。
図7では、遅延素子DLNが、信号配線(配線パタンINS−L10)と、この信号線を挟むように配置された電圧配線(配線パターンINS−L11、INS−L12)によって構成され、電圧配線に所定の電圧Vsが供給されていた。しかしながら、電圧配線は、どちらか一方のみの片側に配置するようにしてもよい。この場合、電圧配線が設けられていない側において、電磁場が漏れてしまうことが考えられ、高速な信号の伝送には適さない。しかしながら、面積削減等のために、片側にのみ、電圧配線を配置する場合には、間隔BLLを狭くし、インピーダンスZc<インピーダンスZ0の状態にすることが望ましい。
<アイパターン>
図9は、実施の形態1に係わる半導体装置におけるアイパターンを示す図である。ここで、図9において、横軸は時間を示し、縦軸は信号電圧を示している。図9は、プリント基板として、FR4(Flame Retardant Type4)基板を用い、図6に示したようなロジック半導体チップLCH−1とLCH−2を、その間隔が4インチとなるように、プリント基板に搭載し、プリント基板の配線パターンを介して、ロジック半導体チップLCH−2からLCH−1へ、56Gbpsの伝送速度で、NRZ形式の信号を供給した場合を示している。また、インターポーザとしては、シリコンインターポーザが用いられている。図9(A)は、ロジック半導体チップLCH−1の受信バッファ回路に、上記したディジタルフィルタ1002を接続したときの、受信バッファ回路の入力端子における信号電圧波形を重ねることによって描かれたアイパターンの図である。一方、図9(B)は、ロジック半導体チップLCH−1の受信バッファ回路に、上記したディジタルフィルタ1002を接続しない状態で、受信バッファ回路の入力端子における電圧波形を重ねることによって描かれたアイパターンの図である。
図9(A)と図9(B)を比較した場合、図9(B)では、アイパターンを特定することが困難となるほど、入力端子における電圧波形が変動している。これに対して、図9(A)では、アイパターンを確認することが可能であるため、送信信号の特定を行うことが可能となっている。
図10は、図9と同様に、受信バッファ回路の入力端子にディジタルフィルタを接続した場合と、ディジタルフィルタを設けなかった場合のアイパターンを示す図である。図9と異なる点は、インターポーザとしてガラスインターポーザを用いていること、ロジック半導体チップ間の間隔を6インチしていること、伝送速度を31.25Gbpsにしていることである。ここでも、ディジタルフィルタ1002を接続したときのアイパターンが、図10(A)に示され、ディジタルフィルタ1002を設けていないときのアイパターンが、図10(B)に示されている。図10(A)と図10(B)を比較した場合、図9と同様に、ディジタルフィルタ1002が設けられていない場合には、アイパターンを特定することが困難である。これに対して、図10(A)では、アイパターンを特定することが可能であり、送信信号の特定を行うことが可能である。
すなわち、トランジスタのような能動素子ではなく、受動素子により構成されたディジタルフィルタ1002を設けることにより、消費電力の増加を抑制しながら、信号(データ)の特定を行うことが可能となる。
<変形例>
図8では、信号線路を形成する配線パターンINS−L30(図7)と遅延素子DLNを構成する配線パターンINS−L10(図7)を、異なる層の導電層によって形成していた。すなわち、配線パターンINS−L30は、図8に示すように、第3層目の配線パターンINS−L3(R)であり、配線パターンL10は、斜線で埋めた第1層目の配線パターンINS−L1(R)である。なお、図8において、斜線で埋めた第2層目の配線パターンINS−L2(R)も、遅延素子DLNを形成する配線パターンの一部であると見なすこともできる。
これに対して、変形例においては、信号線路を形成する配線パターンと遅延素子DLNを形成する配線パターンとが、同一の層に形成される。図11は、この変形例に係わる半導体装置の平面を示す平面図である。また、図12は、図11において、A1−A1’断面およびB1−B1’断面を示す断面図である。
図11は、図7に類似しており、図12は、図8に類似している。図11および図12が、図7および図8と相違している点は、信号線路を形成する配線パターンと遅延素子DLNを形成する配線パターンが、同じ層によって形成されている点である。ここでは、主に、相違点のみを説明する。
図11において、信号線路を形成する配線パターンINS−L30と遅延素子DLNを形成する配線パターンINS−L10は、同じ層の導電層によって一体的に形成されている。この変形例においては、第3層目の導電層INS−L3によって、配線パターンINS−L30と配線パターンINS−L10が形成される。図11においては、平面視において、マイクロバンプ用電極INS−MPD3と重なる領域から左側に配置されている配線パターンが、信号線路を形成する配線パターンINS−L30となり、マイクロバンプ用電極INS−MPD3から右側に配置されている配線パターンが、遅延素子DLNを形成する配線パターンINS−L10となる。
図11の例では、配線パターンINS−L30の線幅BLSと配線パターンINS−L10の線幅BLD1が異なる。すなわち、線幅BLD1は、線幅BLSよりも狭くなっている。そのため、一体的に形成された配線パターンにおいて、線幅が変わる領域を境として、線幅が広くなった配線パターンを配線パターンINS−L30とし、線幅が狭くなった配線パターンを配線パターンINS−L10と区別してもよい。
図11において、配線パターンINS−L11、INS−L12は、遅延素子DLNの電圧配線として機能するが、この配線パターンINS−L11、INS−L12も、所定の電圧Vsを供給する配線パターンINS−L31、INS−L32と同じ層の導電層によって形成されている。この変形例においては、配線パターンINS−L10、INS−L30と同じ第3層目の導電層INS−L3によって形成されている。すなわち、配線パターンINS−L11は、配線パターンINS−L31と一体的に形成されており、配線パターンINS−L12は、配線パターンINS−L32と一体的に形成されている。
図11の例では、配線パターンINS−L31と配線パターンINS−L11の線幅が異なっている。同様に、配線パターンINS−L32と配線パターンINS−L12の線幅が異なっている。すなわち、配線パターンINS−L31、INS−L32に比べて配線パターンINS−L11、INS−L12の線幅BLD2が狭くなっている。そのため、線幅が変わる領域を境として、線幅が広い領域を配線パターンINS−L31、INS−L32とし、線幅が狭い領域を配線パターンINS−L11、INS−L12と区別することができる。
配線パターンINS−L10〜INS−L12のそれぞれの他の端部は、配線パターンINS−L13に接続されている。この配線パターンINS−L13も、配線パターンINS−L10〜INS−L12と同じ第3層目の導電層INS−L3によって形成されている。そのため、配線パターンINS−L10〜INS−L13およびINS−L30−INS−L32は、一体的に形成されていると見なすことができる。なお、図7では、配線パターンINS−L14によって、配線パターンINS−L11とINS−L12のそれぞれの一方の端部が、互いに接続されていたが、図11に示す変形例においては、配線パターンINS−L14は設けられておらず、配線パターンINS−L11とINS−L12のそれぞれの一方の端部は、分離されている。
図12において、INS−L3(R)は、A1−A1’断面を見たときの配線パターンINS−L30およびINS−L10を示しており、INS−L3(V)は、B1−B1’断面を見たときの配線パターンINS−L32およびINS−L12を示している。図12に示すように、配線パターンINS−L10、INS−L30およびINS−L12、INS−L32のそれぞれは、第3層目の導電層によって形成されている。
このように、同じ導電層によって信号線路を形成する配線パターンと、遅延素子DLNを形成する配線パターンとを形成する場合には、信号線路を形成する配線パターンを、マイクロバンプ用電極INS−MPD3を超えて伸展させ、伸展させた領域において線幅を変更すればよい。
この変形例によれば、インターポーザINS−1を構成する導電層の層数が少なくても、ディジタルフィルタ1002を構成することが可能となる。
実施の形態1においては、遅延素子DLNが、信号が入出力される信号配線と、この信号線路と平走し、所定の電圧Vsが供給される電圧配線とを備えている。言い換えるならば、遅延素子DLNは、遅延線路によって構成されていると見なすことができる。この場合、信号配線および電圧線路の単位長さあたりの信号損失量は、信号線路の信号損失量よりも大きくされる。実施の形態1では、信号配線および電圧配線のそれぞれの断面周囲長が、信号線路の断面周囲長よりも小さくされる。断面周囲長を小さくするために、信号配線、電圧配線および信号線路の厚みが同じにされ、信号配線および電圧配線の線幅が、信号経路の線幅よりも細くされている。
(実施の形態2)
図13および図14は、実施の形態2に係わる半導体装置の構造を示す図である。ここで、図13は、半導体装置の平面を示す平面図であり、図14は、図13において、A2−A2’断面およびB2−B2’断面を示す断面図である。
実施の形態1においては、遅延素子DLNを構成する信号配線(例えば、図7の配線パターンINS−L10)と電圧配線(例えば、図7の配線パターンINS−L12)とが、インターポーザINS−1の第1主面INF1から平面視で見たとき、平行して延在するように配置されていた。これに対して、実施の形態2においては、遅延素子DLNを構成する信号配線と電圧配線が、平面視で見たとき、重なるように配置される。すなわち、信号配線と電圧配線が、インターポーザINS−1において、縦積みに配置される。
図13は、図7と類似しており、図14は、図8と類似している。ここでは、主に相違点のみを説明する。
図13に示すように、A2−A2’断面の領域において、遅延素子DLNを構成する配線パターンINS−L10と配線パターンINS−L12(第9配線パターン)が重なっている。後で図14を用いて述べるが、信号が入出力される信号配線を形成する配線パターンINS−L10は、第1層目の導電層INS−L1によって形成され、所定の電圧Vsが供給される電圧配線INS−L12は、第3層目の配線層INS−L3によって形成される。配線パターンINS−L10の一方の端部は、マイクロバンプ用電極INS−MPD3と信号線路を構成する配線パターンINS−L30に接続され、配線パターンINS−L10の他方の端部は、第2層目の配線パターンINS−L16を介して、配線パターンINS−L12に接続されている。
配線パターンINS−L12の他方の端部は、第3層目の配線パターンINS−L14およびINS−L15に接続されている。配線パターンINS−L14は、マイクロバンプ用電極INS−MPD1および配線パターンINS−L31に接続され、配線パターンINS−L15は、マイクロバンプ用電極INS−MPD2および配線パターンINS−L32に接続されている。配線パターンINS−L12、INS−L14およびINS−L15は、第3層目の配線層INS−L3によって形成されているため、これらの配線パターンは、一体的に形成するようにしてもよい。
ここで、図13に示すように、信号が入出力される配線パターンINS−L10の線幅BLD1は、所定の電圧Vsが供給される配線パターンINS−L12の線幅BLD2よりも細く(狭く)なっている。
なお、図7と同様に、配線パターンINS−L31、INS−L32には、所定の電圧Vsが供給され、配線パターンINS−L30には、送信信号が供給される。また、マイクロバンプ用電極INS−MPD1、INS−MPD2およびINS−MPD3は、マイクロバンプMBM−G1、MBM−S1およびMBM−G2によって、ロジック半導体チップのマイクロバンプ用電極に接続される。
図14には、図13におけるA2−A2’断面とB2−B2’断面が重ねて描かれている。先ず、A2−A2’断面に関係する構造を説明する。図14において、プリント基板PBS、パッケージ基板PPS−1、ボールSBL、バンプSMBは、図8と同じである。また、図14において、インターポーザINS−1の左側に示した配線パターンINS−L1(R)およびINS−L2(R)も、図8と同じである。
図13と図7を比較すると、実施の形態2においては、マイクロバンプ用電極INS−MPD3が、マイクロバンプ用電極INS−MPD1、INS−MPD2の左側に配置されている。これに合わせて、図14において、マイクロバンプ用電極INS−MPD3は、マイクロバンプ用電極INS−MPD2の左側に配置されている。配線パターンINS−L2(R)は、コンタクトCT2によって、第3層目の配線パターンINS−L3(R)に接続され、この配線パターンINS−L3(R)は、コンタクトCT2によって、マイクロバンプ用電極INS−MPD3に接続されるとともに、コンタクトCT2によって、斜線で埋められた配線パターンINS−L2(R)に接続されている。斜線で埋められた配線バターンINS−L2(R)は、コンタクトCT2によって、斜線で埋められた第1層目の配線パターンINS−L1(R)の一方の端部に接続されている。
この斜線で埋められた配線パターンINS−L1(R)は、図14において、横方向に延在しており、この斜線で埋められた配線パターンINS−L1(R)の他方の端部は、コンタクトCT2によって、第2層目の配線パターンINS−L2(V)に接続されている。この斜線で埋められた配線パターンINS−L1(R)が、図13に示した配線パターンINS−L10に相当する。また、配線パターンINS−L2(V)が、図13に示した配線パターンINS−L16に相当する。
配線パターンINS−L2(V)は、第1層目の配線パターンINS−L3(V)の他方の端部に、コンタクトCT2で接続され、配線パターンINS−L3(V)の一方の端部は、コンタクトCT2によって、マイクロバンプ用電極INS−MPD2に接続されている。第1層目の配線パターンINS−L3(V)が、図13で示した配線パターンINS−L12に相当する。すなわち、この配線パターンINS−L3(V)は、第1層目の配線パターンINS−L1(R)と平行して、延在し、平面視で見たとき、配線パターンINS−L1(R)を覆うように配置されている。
マイクロバンプ用電極INS−MPD3は、マイクロバンプMBM−S1によって、マイクロバンプ用電極LCH−PD3に接続される。このマイクロバンプ用電極LCH−PD3は、図8と同様に、配線パターンLCH−L3(R)〜LCH−L1(R)およびコンタクトCT1を介して、受信バッファ回路の半導体領域SSに接続されている。
上記したマイクロバンプ用電極INS−MPD2は、図13のB2−B2’断面の部分において、マイクロバンプMBM−G2により、マイクロバンプ用電極LCH−PD2に接続され、マイクロバンプ用電極LCH−PD2は、ロジック半導体チップLCH−1において、配線パターンLCH−L3(O)に接続されている。なお、図14においては、図13に示した配線パターンINS−L32は、省略されている。
この実施の形態2においても、信号線路1000を構成する配線パターンINS−L30からの信号が、遅延素子DLNを構成する配線パターン(信号配線)INS−L10の一方の端部に入出力される。また、配線パターンINS−L10の他方の端部は所定の電圧Vsに接続されている。これにより、低消費電力で波形の復元(整形)を行うことが可能となる。また、図13に示すように、遅延素子DLNを構成する信号配線(配線パターンINS−L10)の線幅BLD1および電圧配線(配線パターンINS−L12)の線幅BLD2は、信号線路を構成する配線パターンINS−L30の線幅BLSよりも細く(狭く)なっている。
図13および図14に示した遅延素子DLN(マイクロストリップ型遅延素子)においても、その等価回路は、図1(B)に示した構成となる。ここで、図13に示した配線パターンINS−L10の線幅BLD1および配線パターンINS−L12の線幅BLD2を太くすれば、図1(B)に示した等価回路において、インダクタンスLが減少し、キャパシタンスCが増加し、抵抗Rが減少する。反対に、線幅BLD1および線幅BLD2を細くすれば、インダクタンスLが増加し、キャパシタンスCが減少し、抵抗Rが増加することになる。また、図14において、互いに平行に延在している配線パターンINS−L3(V)(INS−L10)と斜線で埋められた配線パターンINS−L1(R)(INS−L12)との間の間隔BRVを変えることによって、図1(B)に示したインダクタンスLおよびキャパシタンスCを増減させることができる。例えば、間隔BRVを離すことにより、インダクタンスLを増加させ、キャパシタンスCを減少させることができる。これにより、実施の形態1と同様に、信号損失量を所望の値に設定することが可能となる。
実施の形態2においては、遅延素子DLNを構成する信号配線と電圧配線が、立体的に配置されており、この信号配線および電圧配線の線幅は、信号線路1000を構成する配線パターンの線幅より細いため、遅延素子DLNによって占有される面積を低減することが可能となる。
図14では、1層目の導電層INS−L1と3層目の導電層INS−L3を用いて、遅延素子DLNを構成することを示したが、これに限定されるものではない。平面視において、少なくとも一部が重なるような配線パターンを形成することが可能であれば、任意の層における配線パターンを、遅延素子DLNを構成する配線パターンとして用いることが可能である。
(実施の形態3)
図15および図16は、実施の形態3に係わる半導体装置の構造を示す図である。実施の形態1および2においては、インターポーザにおける配線パターンによって、遅延素子DLNを構成する例を示した。この実施の形態3においては、遅延素子DLNを構成する配線パターンが、ロジック半導体チップLCH−1に形成される。ロジック半導体チップLCH−1に、ディジタルフィルタ1002を構成する遅延素子DLNが形成されるため、ここでは、インターポーザを用いない半導体装置を例として説明するが、勿論、ロジック半導体チップLCH−1とパッケージ基板PPS−1との間にインターポーザを設けてもよいことは言うまでもない。
図15は、実施の形態3に係わる半導体装置の断面を示す断面図である。図16は、ディジタルフィルタ1002の構造を示す図である。ここで、図16(A)は、ディジタルフィルタ1002の平面を示す平面図であり、図16(B)は、実施の形態3に係わる遅延素子DLNの構造を示す断面図である。
図15は、図16(A)におけるA3−A3’断面を示している。先ず、実施の形態3に係わる半導体装置を、図15を用いて説明する。図15は、図8と類似している。すなわち、図15に示すプリント基板PBS、パッケージ基板PPS−1、ボールSBLおよびバンプSMBは、図8と同じである。そのため、これらの説明は省略する。
ロジック半導体チップLCH−1の第2主面CHF2には、バンプ用電極LCH−PD3が形成されている。このバンプ用電極LCH−PD3は、バンプSMBによって、パッケージ基板の第1主面PPF1に形成されたバンプ用電極PPS−MPDに接続されている。
ロジック半導体チップLCH−1は、シリコン基板SSBとシリコン基板SSBの主面に形成された配線層HSBを備えている。配線層HSBは、複数の導電層と複数の絶縁層とを有しており、導電層と絶縁層とが交互に積層されている。特に制限されないが、ここでは、配線層HSBが、3層の導電層を備えているものとして説明する。勿論、この層数に限定されるものではない。
送信バッファ回路SCB1−1、受信バッファ回路RCB1−2等の複数の回路ブロックを形成するために、シリコン基板SSBには、電界効果型トランジスタ(以下、MOSFETと称する)のソース、ドレイン等として機能する複数の半導体領域が形成される。形成された複数の半導体領域間が、配線層HCBにおける導電層によって形成された配線パターンにより接続される。これにより、送信バッファ回路SCB1−1、受信バッファ回路RCB1−2のような回路ブロックが構成されることになる。図15には、上記したようなMOSFETは省略されており、ディジタルフィルタ1002に係わる部分のみが示されている。
図15に示したロジック半導体チップLCH−1において、LCH−L10(R)、LCH−L10(V)およびLCH−L11(V)は、第1層目の導電層LCH−L1により形成された配線パターンであって、シリコン基板SSBの主面に配置されている。後で、図16を用いて詳しく説明するが、上記した配線パターンLCH−L10(R)は、絶縁層(ゲート絶縁膜)を介して、シリコン基板SSBに形成されており、配線パターンLCH−L10(V)およびLCH−L11(V)は、シリコン基板SSBとオーミック接続されるように形成されている。配線パターンLCH−L10(R)の一方の端部は、コンタクトCT1によって、第2層目の導電層LCH−L2により形成された配線パターンLCH−L20(R)に接続されており、この配線パターンLCH−L20(R)は、コンタクトCT1によって、第3層目の導電層LCH−L3により形成された配線パターンLCH−L30(R)に接続されている。
配線パターンLCH−L30(R)は、コンタクトCT1によって、バンプ用電極LCH−PD3に接続されている。また、配線パターンLCH−L10(R)の他方の端部は、コンタクトCT1によって、第2層目の導電層LCH−L2により形成された配線パターンLCH−L21(V)に接続され、この配線パターンLCH−L21(V)は、さらにコンタクトCT1によって、配線パターンLCH−L1(V)に接続されている。
配線パターンLCH−L10(V)は、コンタクトCT1によって、第2層目の導電層LCH−L2により形成された配線パターンLCH−L20(V)に接続され、この配線パターンLCH−L20(V)は、コンタクトCT1によって、第3層の配線層LCH−L3により形成された配線パターンLCH−L30(V)に接続されている。
図16(A)は、図15に示した断面部を含む平面図である。図16(A)に示すように、配線パターンLCH−L10(R)は、横方向に延在している。この実施の形態3においては、図16(A)に示すように、配線パターンLCH−L30(R)は、送信バッファ回路SCB1−1(図6)の出力端子に接続されている。そのため、送信バッファ回路SCB1−1からの送信信号は、配線パターンLCH−L10(R)の一方の端部と、バンプ用電極LCH−PD3に出力されることになる。配線パターンLCH−L10(R)の一方の端部から、入力された信号に応じた信号が出力され、バンプ用電極LCH−PD3に出力された送信信号と合成され、プリント基板PBS等に形成された配線パターンを伝達して、ロジック半導体チップLCH−2(図6)へ伝達される。
図16(A)には、配線パターンLCH−L10(V)とLCH−L20(V)が2組描かれているが、図16(B)には、2組のうち、右側の配線パターンLCH−L10(V)、LCH−L20(V)の組のみが描かれている。また、配線パターンLCH−L30(V)は、図16(B)に示すようにメッシュ状に配置されており、例えば、送信バッファ回路SCB1−1および受信バッファ回路RCB1−2に接続されている。これらのバッファ回路は、例えば、所定の電圧Vsを基準電圧として動作する。
この実施の形態3においては、遅延素子DLNが、配線パターンLCH−L10(R)とシリコン基板SSBによって形成される。この実施の形態3においては、図1(B)に示した等価回路において、抵抗Rだけでなく、コンダクタンスGを大きくすることが可能となり、信号損失率を制御することが可能である。また、シリコン基板SSBの持つ大きな誘電率を使って、配線パターンLCH−L10(R)の単位長さあたりの遅延量を増加させることが可能であり。遅延素子DLNの小型化を図ることが可能となる。
次に、図16(B)を用いて、実施の形態3に係わる遅延素子DLNを説明する。シリコン基板SSBは、例えばP型シリコン基板である。配線パターンLCH−L10(R)は、絶縁層として、P型シリコン基板に形成されたゲート絶縁膜が用いられる。配線パターンLCH−L10(R)の他方の端部が、P型シリコン基板とオーミック接続した基板配線パターンLCH−L11(V)および配線パターンLCH−L21(V)を介して、P型シリコン基板に接続されることになる。配線パターンLCH−L10(R)は、MOSFETのゲート電極として作用し、等価的には、MOSFETのソースまたはドレインがゲート電極に接続されたMOSダイオード(等価的なダイオード素子)が、形成されることになる。すなわち、分布定数型のMOSダイオードが形成され、遅延素子DLNとして機能することになる。シリコンインターポーザにおいて絶縁層として用いられる酸化膜の比誘電率は4程度である。また、他のインターポーザにおいて絶縁層として用いられる樹脂材料の比誘電率は、3.1程度である。これらの材料の比誘電率に比べて、シリコンの比誘電率は、12程度となる。そのため、遅延素子DLNの単位長さあたりの遅延を大きくすることが可能となり、遅延素子DLNの小型化を図ることができる。また、等価的にMOSダイオードであるため、電流が流れることになる。この電流は、図1(B)に示した並列のコンダクタンスGにより流れる電流に相当する。その結果、図1(B)に示した抵抗Rだけでなく、コンダクタンスGによっても、信号損失率を制御することが可能となる。
上記した配線パターン等は、周知の半導体製造技術によって形成するが、横方向に延在する配線パターンLCH−L10(R)の抵抗値が高すぎる場合が考えられる。この場合には、遅延素子DLNの構造を、図16(C)に示すような構造にすればよい。すなわち、配線パターンLCH−L20(R)を、横方向に延在させ、配線パターンLCH−L21(V)と接続させる。さらに、延在した配線パターンLCH−L20(R)と、配線パターンLCH−L10(R)との間を複数のコンタクトCT1によって接続する。これにより、配線パターンLCH−L10(R)とLCH−L20(R)との合成抵抗を低くすることが可能となる。
この実施の形態3においては、遅延素子DLNがロジック半導体チップLCH−1に形成される。そのため、遅延素子DLNの一方の端部を、送信バッファ回路の出力端子または受信バッファ回路の入力端子の近傍に配置することが可能となる。近傍に配置することにより、ワイヤードオア接続の部分(図1のノードWNR)と入力端子または出力端子との間で発生する信号劣化を低減することが可能となる。
この実施の形態3においては、等価的にMOSダイオードによって遅延素子DLNが形成されるため、遅延素子DLNを構成する信号配線および電圧配線の単位長さあたりの所定の電圧Vs(回路の接地電圧)に対する抵抗Rを、信号線路1000の単位長さあたりの所定の電圧Vsに対する抵抗Rよりも小さくすることが可能である。言い換えるならば、対所定の電圧Vs(回路の接地電圧)に対するコンダクタンスGを大きくすることが可能である。
シリコン基板として、P型シリコン基板を例にして説明したが、N型シリコン基板であってもよいし、図16(B)および(C)に示したシリコン基板は、P型またはN型のウェル領域であってもよい。
(実施の形態4)
図17および図18は、実施の形態4に係わる半導体装置の構造を示す図である。この実施の形態4においても、実施の形態3と同様に、遅延素子DLNは、ロジック半導体チップLCH−1に形成される。図17および図18は、図15および図16と類似しているので、相違点を主に説明する。図15および図16を用いて説明した実施の形態3においては、遅延素子DLNが、分布定数型のMOSダイオードによって構成されていた。これに対して、実施の形態4においては、遅延素子DLNが、分布定数型のPN接合ダイオード(等価的なダイオード素子)によって構成される。
図17は、図16と同様に、半導体装置の断面を示す断面図である。また図18は、図16と同様に、遅延素子の構造を示す図である。ここで、図18(A)は、遅延素子の構造を示す平面図であり、同図におけるA4−A4’断面が、図17に示されている。図18(B)は、図16(B)と同様に、遅延素子の断面を示す断面図である。
この実施の形態4においては、分布定数型のPN接合ダイオードを形成するために、シリコン半導体基板SSBに、シリコン基板SSBと逆導電型の半導体領域が形成される。図17および図18(B)において、SSB−nは、シリコン基板SSBに形成された半導体領域を示している。シリコン基板SSBは、例えばP型シリコン基板である。この場合、半導体領域SSB−nは、P型とは逆の導電型であるN型半導体領域である。これにより、P型シリコン基板SSBとN型半導体領域との接合部において、PN型ダイオードが形成されることになる。
N型半導体領域SSB−nは、図17および図18において、横方向に延在している。この横方向へ延在しているN型半導体領域SSB−nは、配線パターンLCH−L10(R)とオーミック接続している。実施の形態3では、配線パターンLCH−L10(R)は、ゲート酸化膜を介してシリコン基板SSBに形成され、ゲート電極として機能していたが、この実施の形態4においては、PN接合ダイオードの電極として機能する。
この場合、P型のシリコン基板SSBは、所定の電圧Vs(例えば、回路の接地電圧)に接続される。この実施の形態においては、PN接合ダイオードによって遅延素子DLNが構成されるため、PN接合ダイオードを流れる電流を大きくすることが可能となる。このPN接合ダイオードによって構成された遅延素子DLNの等価回路は、図1(B)に示した等価回路と同じである。PN接合ダイオードを流れるダイオード電流が、等価回路において、並列的に接続されたコンダクタンスGを流れる電流と見なすことができるため、この実施の形態4によれば、より大きなコンダクタンスGを有する遅延素子DLNを形成することが可能となる。
図18(C)は、図16(C)に類似している。すなわち、図18(C)においては、配線パターンLCH−L20(R)が、配線パターンLCH−L10(R)に沿って延在して配置されている。延在された配線パターンLCH−L20(R)は、複数のコンタクトCT1によって、配線パターンLCH−L10(R)と並列的に接続されている。これにより、配線パターンLCH−L10(R)とLCH−L20(R)との合成抵抗を低減することが可能となる。すなわち、PN接合ダイオードの電極の抵抗を低減することが可能となる。なお、実施の形態4では、ダイオードの電極の抵抗を低減するために、配線パターンLCH−L20(R)が延在されているため、実施の形態3と異なり、延在された配線パターンLCH−L20(R)は、P型のシリコン基板に接続された配線パターンLCH−L21(V)と、電気的に分離されている。
シリコン基板SSBが、P型のシリコン基板の場合を例にして説明したが、実施の形態3と同様に、これに限定されるものではない。すなわち、シリコン基板SSBは、N型のシリコン基板であってもよいし、P型またはN型のウェルであってもよい。勿論、N型のシリコン基板またはN型のウェルの場合には、N型半導体領域SSB−nの代わりにP型半導体領域が用いられることになる。
実施の形態3および4においては、送信バッファ回路SCB1−1の出力端子に接続されたディジタルフィルタを例にして説明したが、勿論、受信バッファ回路RCB1−2の入力端子に、実施の形態3および4で説明したディジタルフィルタが接続されるようにしてもよい。
(実施の形態5)
実施の形態1〜4においては、単相の信号を伝送する信号線路を例として説明したが、差動の信号(差動信号)を伝送する信号線路にも、ディジタルフィルタを適用することができる。この場合にも、消費電力の低減を図りながら、信号の復元(整形)を行うことが可能である。差動信号を転送する信号線路にディジタルフィルタを用いる形態を、実施の形態5として説明する。
図19は、実施の形態5に係わるディジタルフィルタの構成を示すブロック図である。図19において、1001Pは、1対の出力端子を有する送信バッファ回路を示しており、1003Pは、1対の入力端子を有する受信バッファ回路を示している。送信バッファ回路1001Pは、例えば図6に示したロジック半導体チップLCH−2内のSerDes回路に設けられており、受信バッファ回路1003Pは、図6に示したロジック半導体チップLCH−1内のSerDes回路に設けられている。送信バッファ回路1001Pは、送信すべき信号を受け、受信した信号に従った差動信号を生成する。送信バッファ回路1001Pは、例えば転送速度が56Gpbsで、互いに位相が反転した1対のシリアル信号を差動信号として形成する。形成された差動信号は、送信バッファ回路1001Pの1対の出力端子から、1対の信号線路(第1信号線路および第2信号線路)1000P1、1000P2の端部SNI1、SNI2へ供給される。すなわち、形成された1対のシリアル信号のうちの一方のシリアル信号が、信号線路(第1信号線路または第2信号線路)1000P1の端部SNI1に供給され、他方のシリアル信号が、信号線路(第2信号線路または第1信号線路)1000P2の端部SNI2に供給される。
1対の信号線路1000P1、1000P2は、ロジック半導体チップLCH−1に配置された送信バッファ回路1001Pとロジック半導体チップLCH−2に配置された受信バッファ回路1003P間を接続する配線パターンおよびコンタクトによって構成されている。例えば、プリント基板PBSに形成された1対の配線パターン等が、1対の信号線路1000P1、1000P2に含まれる。
1対の信号線路1000P1、1000P2のそれぞれの端部SNI1、SNI2に供給された差動信号は、信号線路1000P1、1000P2を伝搬し、信号線路1000P1、1000P2のそれぞれの端部SNO1、SNO2に伝達される。1対の信号線路1000P1、1000P2のそれぞれは、ノードWRN1、WRN2において、1対のディジタルフィルタ1002P1、1002P2に接続されている。
受信バッファ回路1003Pの1対の入力端子は、ノードWRN1、WRN2に接続されている。すなわち、受信バッファ回路1003Pの1対の入力端子のうち、一方の入力端子が、ノードWRN1に接続され、他方の入力端子が、ノードWRN2に接続されている。受信バッファ回路1003Pは、1対の入力端子に供給された差動信号を増幅して、出力する。受信バッファ回路1003Pは、1対の入力端子に接続された差動回路を備えていると見なすことができる。この場合、1対の入力端子に供給された差動信号が、差動回路によって増幅されることになる。受信バッファ回路1003Pからの出力が、SerDes回路において処理される。
1対のディジタルフィルタ1002P1、1002P2は、互いに同じ構成を有しており、その構成は、実施の形態1〜4において述べたディジタルフィルタ1002と同じである。ディジタルフィルタ1002P1は、1対の端部DN1、DN2を有する遅延素子DLN1を有しており、ディジタルフィルタ1002P2は、1対の端部DN1、DN2を有する遅延素子DLN2を有している。
遅延素子DLN1の一方の端部DN2は、ノードWRNにおいて、信号線路1000P1の端部SNO1および受信バッファ回路1003Pの一方の入力端子とワイヤードオア接続されており、他方の端部DN1は、所定の電圧Vsに接続されている。遅延素子DLN2も、遅延素子DLN1と同様に、その一方の端部DN2は、ノードWRNにおいて、信号線路1000P2の端部SNO2および受信バッファ回路1003Pの他方の入力端子とワイヤードオア接続されており、他方の端部DN1は、所定の電圧Vsに接続されている。
実施の形態1で説明したディジタルフィルタ1002と、上記した1対のディジタルフィルタ1002P1、1002P2との対応を述べておくと、次のようになる。すなわち、図19に示した遅延素子DLN1およびDLN2のそれぞれが、図1(A)で説明した遅延素子DLNに相当し、遅延素子DLNと同様に動作する。
同様に動作するため、詳しい説明は省略するが、遅延素子DLN1,DLN2のそれぞれの一方の端部DN2が、信号の入力および出力端子として機能する。遅延素子DLN1には、信号線路1000P1の端部SNO1から出力される信号のうち、信号分配率bに従った信号が入力され、往復信号遅延UT/m後に、減衰した信号を出力する(実線矢印)。遅延素子DLN1から出力された信号が、ワイヤードオア接続の部分(ノードWRN1)において合成され、合成された信号が受信バッファ回路1003Pの一方の入力端子に供給されることになる。同様に、遅延素子DLN2には、信号線路1000P2の端部SNO2から出力される信号のうち、信号分配率bに従った信号が入力され、往復信号遅延UT/m後に、減衰した信号を出力する(一点鎖線矢印)。遅延素子DLN2から出力された信号が、ワイヤードオア接続の部分(ノードWRN2)において合成され、合成された信号が受信バッファ回路1003Pの他方の入力端子に供給されることになる。
これにより、受信バッファ回路1003Pの1対の入力端子のそれぞれには、合成により復元(整形)された信号が供給されることになる。1対のディジタルフィルタ1002P1、1002P2のそれぞれは、受動素子である遅延素子DLN1、DLN2によって形成されているため、消費電力の低減を図りながら、1対の信号線路における損失により生じた信号劣化を復元することが可能となる。
遅延素子DLN1、DLN2のそれぞれは、実施の形態1および2において説明したように、インターポーザに形成してもよいし、実施の形態3および4において説明したように、半導体チップに形成するようにしてもよい。また、図19では、受信バッファ回路1003Pの1対の入力端子側に、1対のディジタルフィルタ1002P1、1002P2を接続する例を示したが、送信バッファ回路1001Pの1対の出力端子側に、1対のディジタルフィルタ1002P1、1002P2を接続するようにしてもよい。
(実施の形態6)
図20は、実施の形態6に係わるディジタルフィルタの構成を示すブロック図である。この実施の形態6においても、差動信号を伝送する信号線路に適したディジタルフィルタが提供される。図20は、図19と類似しているため、相違点を主に説明する。
図20において、1対の信号線路1000P1、送信バッファ回路1001Pおよび受信バッファ回路1003Pは、図19と同じであるため、説明は省略する。図19では、信号線路1000P1、1000P2のそれぞれに対してディジタルフィルタ1002P1、1002P2が設けられていた。これに対して、この実施の形態6においては、1対の信号線路1002P1、1002P2に対して、1個のディジタルフィルタ1002Pが設けられる。
ディジタルフィルタ1002Pは、1対の端部DNIO1、DNIO2を有する遅延素子DLNを備えている。遅延素子DLNの一方の端部DNIO1は、ノードWRN1において、信号線路1001P1の端部SN01と受信バッファ回路1003Pの一方の入力端子とにワイヤードオア接続されている。同様に、遅延素子DLNの他方の端部DNIO2は、ノードWRN2において、信号線路1001P2の端部SN02と受信バッファ回路1003Pの他方の入力端子とにワイヤードオア接続されている。遅延素子DLNは、実施の形態1〜5において説明した遅延素子と異なり、所定の電圧Vsに接続された端部を有していない。
また、図20では、遅延素子DLNは、その平面形状が、折り返すように描かれているが、この平面形状に限定されるものではない。例えば、図7に示した配線パターンINS−L10のように、平面形状が直線状であってもよい。図7に示した配線パターンINS−L10を、図20に示した遅延素子DLNの信号配線として用いる場合、配線パターンINS−L10と、配線パターンINS−L13が分離され、配線パターンINS−L10の一方の端部が、図20のノードWRN1に接続され、他方の端部が、図20ノードWRN2に接続されることになる。また、この場合であっても、平面視で見た場合には、配線パターンL10は、図7と同様に、遅延素子DLNを構成する電圧配線である配線パターンINS−L11とINS−L12との間に、これらの配線パターンと平行して延在するように配置されている。
図20に示した遅延素子DLNは、図19に示した遅延素子DLN1の往復信号遅延と、遅延素子DLN2の往復信号遅延の和に相当する往復信号遅延を持つようにする。また、図20に示した遅延素子DLNの信号損失量は、遅延素子DLN1の信号損失量(db)と遅延素子DLN2の信号損失量(db)の和となるようにする。図19に示した遅延素子DLN1とDLN2とは、互いに同じ構成を有しているため、図20に示した遅延素子DLNは、遅延素子DLN1の2倍の長さを有する配線パターンによって形成される。
差動信号を構成する1対の信号(シリアル信号)は、一方の信号(他方の信号)を見るとき、他方の信号(一方の信号)は基準電位として働くと考えることができる。すなわち、各相が互いに基準電位として働く。実施の形態6においては、遅延素子DLNの一方の端部DNIO1に、差動信号のうちの一方の信号が入力され、遅延素子DLNの他方の端子DNIO2に、差動信号のうちの他方の信号が入力される。そのため、一方の端部DNIO1に入力された信号を見ると、この信号に対する基準電位が、他方の端部DNIO2に供給されていることになる。同様に、他方の端部DNIO2に入力された信号を見ると、この信号に対する基準電位が、一方の端部DNIO1に供給されていることになる。
その結果、遅延素子DLNの一方の端部DNIO1に入力された信号は、遅延素子DLNの他方の端部DNIO2において反射され、反射された信号が、一方の端部DNIO1から出力されることになる(実線矢印)。同様に、遅延素子DLNの他方の端部DNIO2に入力された信号は、遅延素子DLNの一方の端部DNIO1において反射され、反射された信号が、他方の端部DNIO2から出力されることになる(一点鎖線矢印)。
遅延素子DLNの一方の端部DNIO1と他方の端部DNIO2に入力される1対の信号は差動信号であるため、他方の端部DNIO2(または一方の端部DNIO1)に入力されている信号を基準電位として扱うと、一方の端部DNIO1(または他方の端部DNIO2)に入力されている信号は、1対の信号間の中心電位(所定の電圧Vs)に対して2倍の値となる。そのため、遅延素子DLNの信号減衰量は、2倍(遅延素子DLN1の信号減衰量(db)と遅延素子DLN2の信号減衰量(db)の和)にされる。
また、差動信号を構成する1対の信号は、同じ周波数で変化する。そのため、他方の端部DNIO2に入力されている信号が基準電位として働いているとき、この基準電位を時間に伴って変化しない固定の基準電位と見なした場合、一方の端部DNIO1に入力されている信号は、2倍の周波数を有しているものと見なすことができる。そのため、遅延素子DLNの往復信号遅延は、2倍にされる。
遅延素子DLNは、十分に短いため、遅延素子DLNの往復信号遅延は、遅延素子DLNの長さに依存することになる。従って、図19に示した遅延素子DLN1とDLN2の和を、遅延素子DLNの長さとすることにより、2倍の往復信号遅延を得ることが可能となる。
往復信号遅延は、データ幅区間UTを整数mで割った値であり、ここで述べた2倍の往復信号遅延は、整数mが1の場合である。そのため、2倍は一例であって、1データ幅区間UTにおいて、往復信号遅延が1回を含む整数(m)回発生するように、遅延素子DLNの長さ等は定めればよい。
遅延素子DLNの端部DNIO1からの出力された信号が、ノードWRN1において合成される。同様に、遅延素子DLNの端部DNIO2からの出力された信号が、ノードWRN2において合成される。その結果、受信バッファ回路1003Pの1対の入力端子には、復元(整形)された差動信号が供給されることになる。すなわち、消費電力の低減を図りながら、信号線路において歪んだ波形を整形することが可能となる。
また、この実施の形態6においては、1対の信号線路1000P1、1000P2に、同相のノイズが入った場合、ノイズに従って、遅延素子の端部DNIO2またはDNIO1に供給される基準電位も変化することになる。その結果、端子DNIO1またはDNIO2から出力される出力信号は、ノイズによる影響を受けない。すなわち、ノイズによる影響を低減することが可能となる。
図20では、受信バッファ回路1003P側にディジタルフィルタ1002Pを設けた例を示したが、送信バッファ回路1001P側にディジタルフィルタ1002Pを設けてもよい。また、遅延素子DLNは、実施の形態1〜4において述べたように、インターポーザに形成してもよいし、半導体チップに形成してもよい。
(実施の形態7)
実施の形態5および6においては、差動信号を伝送する信号線路(差動信号線路)に用いるディジタルフィルタを説明した。実施の形態7では、差動信号を伝送する信号線路(差動信号線路)に用いるディジタルフィルタのより具体的な形態が提供される。
<差動信号およびコモンモード信号>
先ず、信号線路で伝送される差動信号の一例を、図24を用いて説明する。図24は、差動信号の電圧波形を示す波形図である。同図において、横軸は時間tを示しており、縦軸は電圧を示している。縦軸において、Vrefは基準の電圧(基準電圧)を示しており、+Vdは、基準電圧Vrefに対して、電圧値が高い電圧を示し、−Vdは、基準電圧Vrefに対して低い電圧を示している。
差動信号は、時間の経過に伴って、その電圧が相補的に変化する1対の信号によって構成されている。図24では、この1対の信号が、符号SSIと/SSIで示されている。信号SSIが、基準電圧Vrefよりも高い電圧の範囲で、時間の経過に伴って変化すると、信号/SSIは、基準電圧Vrefよりも低い電圧の範囲で、時間の経過に伴って変化する。時間の経過に伴う信号SSIと信号/SSIの変化は、相補的となる。すなわち、信号SSIの電圧が、基準電圧Vrefから電圧+Vdに向けて上昇するように変化するとき、信号/SSIの電圧は、基準電圧Vrefから電圧−Vdに向けて下降するように変化する。同様に、信号SSIが、電圧+Vdから基準電圧Vrefに向けて下降するように変化するとき、信号/SSIの電圧は、電圧−Vdから基準電圧Vrefに向けて上昇するように変化する。
差動回路は、例えば、この1対の信号SSIと/SSI間の電圧差を検出あるいは/および増幅する。本明細書においては、以下、特に明示する必要がない場合には、1対の信号SSIと/SSIのそれぞれも差動信号と称する。
図24において、+Vpdは、差動信号SSIが変化したときのピーク電圧を示し、−Vpdは、差動信号/SSIが変化したときのピーク電圧を示している。ここでは、差動信号SSIの電圧の絶対値と、差動信号/SSIの電圧の絶対値は、等しいものとして説明する。そのため、基準電圧Vrefからピーク電圧+Vpdまでの電圧の絶対値と、基準電圧Vrefからピーク電圧−Vpdまでの電圧の絶対値は等しい。
図24において、CMIは、差動信号SSI、/SSIに同期したコモンモード信号を示している。図24においては、コモンモード信号CMIは、差動信号SSIと同相の信号として示されている。すなわち、差動信号SSIの上昇に同期して、コモンモード信号CMIは上昇し、差動信号SSIの下降に同期して、コモンモード信号CMIは下降する。基準電圧Vrefに対するコモンモード信号CMIのピーク電圧が、図24では、+Vpcとして示されている。
コモンモード信号CMIが、ノイズとして差動信号SSI、/SSIのそれぞれに重畳した場合、差動信号SSI、/SSIのそれぞれの電圧は、コモンモード信号CMIの電圧分だけ高くなる。なお、この場合、ノイズとして重畳されるため、コモンモード信号CMIは、コモンモードノイズCMIと見なしてもよいため、以下、コモンモードノイズCMIと称することもある。
コモンモードノイズCMIによって、差動信号SSI、/SSIの電圧が変化しても、その間の電圧差は変化しないため、差動回路は、コモンモードノイズCMIに影響されない検出結果あるいは/および増幅結果を出力することが可能となる。
<シングルエンドディジタルフィルタ>
実施の形態5においては、図19に示すように、1対の信号(差動信号SSI、/SSI)は、送信バッファ回路1001Pの1対の出力端子から、1対の信号線路1000P1、1000P2の端部SNI1、SNI2へ供給される。この差動信号SSI、/SSIは、信号線路1000P1、1000P2を伝搬し、信号線路1000P1、1000P2のそれぞれの端部SNO1、SNO2に伝達される。実施の形態5では、1対の信号線路1000P1、1000P2のそれぞれは、ノードWRN1、WRN2において、1対のディジタルフィルタ1002P1、1002P2に接続されている。
ディジタルフィルタ1002P1、1002P2のそれぞれは、図19に示すように、他方の端部DN1が、所定の電圧Vsに接続された遅延素子DLN1、DLN2を備えている。他方の端部DN1が、例えば接地電圧のような所定の電圧Vsに接続されているため、図19に示したディジタルフィルタ1002P1、1002P2のそれぞれは、シングルエンドディジタルフィルタと見なすことができる。
<<コモンモード信号>>
図19に示した送信バッファ回路1001Pが、1対の差動信号を1対の信号線路1000P1、1000P2へ供給するが、この送信バッファ回路1001Pは、現実的には幾分かのコモンモード信号を発生してしまう。また、信号線路1000P1と1000P2との間で、非対称の箇所が存在する場合、コモンモード信号が発生することがある。このようにして発生したコモンモード信号は、信号線路1000P1、1000P2のそれぞれにノイズとして与えられることになる。図19に示したディジタルフィルタ(シングルエンドディジタルフィルタ)1002P1、1002P2では、与えられたコモンモード信号(コモンモードノイズ)も等化するように動作する。本発明者は、シングルエンドディジタルフィルタの場合、差動信号だけでなく、コモンモードノイズも等化することを調べたので、その結果を次に説明する。
図25は、図19に示すように、ディジタルフィルタ1002P1、1002P2のそれぞれを、シングルエンドディジタルフィルタで構成した場合のアイパターンを示す図である。図25において、横軸は時間を示し、縦軸は信号電圧を示している。このアイパターンは、図9と同様の条件で求めている。すなわち、プリント基板として、FR4基板を用い、図6に示したようなロジック半導体チップLCH−1とLCH−2を、その間隔が4インチとなるように、プリント基板に搭載し、プリント基板の配線パターンを介して、ロジック半導体チップLCH−2からLCH−1へ、56Gbpsの伝送速度で、NRZ形式の差動信号を供給した場合を示している。また、インターポーザとしては、シリコンインターポーザが用いられている。図25では、ロジック半導体チップLCH−1の受信バッファ回路として、図19に示したような受信バッファ回路1003Pが用いられ、1対の差動信号は、図19に示すような1対の信号線路1000P1、1000P2を介して受信バッファ回路1003Pへ供給される。
図25(A)は、図19に示すように、ディジタルフィルタ1002P1、1002P2が、ノードWRN1、WRN2に接続された状態で、受信バッファ回路1003Pの入力端子における信号電圧波形を重ねることによって描かれたアイパターンの図である。図25(A)において、ドットで埋めた波形SSIBは、差動信号SSI、/SSIの成分を等化することにより生じる信号電圧波形であり、実線の波形CMIBは、コモンモードノイズCMIの成分を等化することにより生じる信号電圧波形を示している。なお、図25では、コモンモードノイズCMIのピーク電圧+Vpc(図24)の値が、差動信号SSIのピーク電圧+Vpdと差動信号/SSIのピーク電圧−Vpdの間の電圧差の20%の場合を示している。
図25(B)は、図25(A)から、差動信号SSI、/SSIの成分を等化することによって生じた信号電圧波形SSIBを抽出して、アイパターンとした示した図である。また、図25(C)は、図25(A)から、コモンモード信号CMIの成分を等化することによって生じた信号電圧波形CMIBを抽出して、アイパターンとして示した図である。
図25(B)に示すように、アイパターンが開いていることにより、ディジタルフィルタ1002P1および1002P2によって、差動信号SSIおよび/SSIの成分に対して等化が行われ、送信された差動信号の識別が可能となっていることが判る。しかしながら、図25(C)に示すように、コモンモード信号CMIの成分についても、アイパターンが開いている。すなわち、コモンモード信号CMIの成分についても、ディジタルフィルタ1002P1および1002P2によって、等化が行われていることになる。その結果、図25(A)に示すように、アイパターンには、差動信号SSI、/SSIの成分を等化することによって生じた信号電圧波形SSBIBと、コモンモードノイズの成分を等化することによって生じた信号電圧波形CMIBとが混在した状態となっている。
このように混在した状態では、例えば受信バッファ回路1003Pにおいて、送信された差動信号(シリアル信号)の論理値を識別する場合、コモンモード信号CMIの信号電圧波形CMIBを基にして差動信号の論理値を誤って識別してしまうことが考えられ、誤動作に繋がる。
<<スキュー>>
対とされた差動信号SSIと差動信号/SSI間では、互いに同期して変化することが望ましいが、差動信号SSIと差動信号/SSIとの間には遅延(スキュー)が生じることがある。例えば、送信バッファ回路1001P(図19)における特性のバラツキ、信号線路1000P1、1000P2間の遅延バラツキ等によって、差動信号SSIと差動信号/SSIとの間で、遅延が生じる。一例を述べると、差動信号SSIの電圧が変化するタイミングに比べて、差動信号/SSIの電圧が変化するタイミングが遅れることがある。
本発明者は、1対の差動信号SSI、/SSI間にスキューがある場合のアイパターンも調べた。図26は、本発明者が、調べたアイパターンを示す図である。図26も、ディジタルフィルタ1002P1、1002P2のそれぞれが、シングルエンドディジタルフィルタによって構成されている場合のアイパターンを示している。図26においては、信号線路における遅延バラツキによって、3ピコセカンド(psec)のスキューが、差動信号SSIと差動信号/SSIとの間に存在する場合のアイパターンが示されている。図26についても、横軸は時間を表し、縦軸は信号電圧を表している。図26に示したアイパターンは、図25と同様の条件で求めている。
図26(A)において、ドットで埋めた波形SSIBは、差動信号SSI、/SSIの成分を等化することにより生じた信号電圧波形を示しており、実線の波形SKYBは、スキューを等化することによって生じた信号電圧波形を示している。また、図26(B)は、図25(B)と同様に、図26(A)から、差動信号SSI、/SSIの成分によって生じた信号電圧波形SSIBを抽出して、アイパターンとして示した図である。図26(C)は、図26(A)から、スキューによって生じた信号電圧波形SKYBを抽出して、アイパターンとして示した図である。
図25では、差動信号と同相のコモンモードノイズCMIが、差動信号SSI、/SSIのそれぞれに混入して場合を示していたため、差動信号の成分により生じた信号電圧波形SSIBとコモンモードノイズCMIの成分により生じた信号電圧波形CMIBとが同相になっている。すなわち、信号電圧波形SSIBによるアイパターンと信号電圧波形CMIBによるアイパターンとは、同相になっており、信号電圧波形SSIBによるアイパターンが開いているタイミングと信号電圧波形CMIBによるアイパターンが開いているタイミングとが、一致している。これに対して、図26では、スキューにより生じる信号電圧波形SKYBによるアイパターンが開いているタイミングは、信号電圧波形SSIBにより生じるアイパターンが開いているタイミングからずれている。
スキューが存在する場合にも、図26(C)に示すように、スキューに応じたアイパターンが発生するため、コモンモード信号CMIが混入した場合と同様に、誤動作に繋がることになる。
<ディジタルフィルタの構成>
図27は、実施の形態7に係わるディジタルフィルタの構成およびその等価回路を示す図である。ここで、図27(A)は、ディジタルフィルタの構成を示しており、図27(B)は、図27(A)に示したディジタルフィルタの等価回路を示している。
図27(A)は、図20に示したディジタルフィルタの構成と類似しているので、相違点のみを説明する。図20に示したディジタルフィルタにおいては、遅延素子DLNは、屈曲した遅延配線(以下、遅延線路とも称する)によって構成されていた。それに対して、この実施の形態7においては、遅延素子DLNは、直線形状の遅延線路によって構成されている。しかしながら、この実施の形態7においても、図20に示したように、屈曲した遅延線路によって遅延素子DLNを構成するようにしてもよい。遅延素子DLNが、直線形状の遅延線路によって構成されていることを除いて、図27(A)に示すディジタルフィルタの構成および動作は、図20と同様である。
また、図27(B)に示した等価回路は、図1(B)に示した等価回路と類似している。相違点は、遅延素子DLNが有する1対の端部DNIO1、DNIO2が、信号線路1000P1、1000P2に接続されていることである。すなわち、遅延素子DLNの端部DNIO1は、信号線路1000P1にワイヤードオア接続され、端部DNIO2は、信号線路1000P2にワイヤードオア接続されている。この信号線路1000P1、1000P2のそれぞれは、送信バッファ回路1001Pと受信バッファ回路1003Pとの間に接続されており、遅延素子DLNとのワイヤードオア接続は、受信バッファ回路1003Pの近傍で行われている。
図27(B)に示した等化回路図においては、図1(B)と同様に、インダクタンスL、抵抗R、キャパシタンスCおよびコンダクタンスGによって構成されπ型の分布定数回路によって、遅延素子DLNが表されている。図27(B)においては、端部DNIO1、DNIO2のそれぞれに、インダクタンスLと抵抗Rとが接続されるように、分布定数回路が表されているが、これに限定されるものではない。後で説明するが、遅延素子DLNを構成する遅延線路に沿って、電圧配線が配置されている。この電圧配線に、所定の電圧Vsが供給される。この電圧配線に供給される所定の電圧Vsが、図27(B)に示した電圧Vsとして機能する。図27(B)に示した等化回路図で説明すると、この電圧配線と遅延線路との間に並列的に形成されたキャパシタンスとコンダクタンスが、図27(B)に示した分布定数回路を構成するキャパシタンスCとコンダクタンスGによって表されている。
実施の形態6と同様に、ディジタルフィルタ1002Pは、1対の端部DNIO1、DNIO2を有する遅延素子DLNを備えている。遅延素子DLNの一方の端部DNIO1は、ノードWRN1において、信号線路1001P1の端部SN01と受信バッファ回路1003Pの一方の入力端子とにワイヤードオア接続されている。また、遅延素子DLNの他方の端部DNIO2は、ノードWRN2において、信号線路1001P2の端部SN02と受信バッファ回路1003Pの他方の入力端子とにワイヤードオア接続されている。このように、遅延素子DLNは、実施の形態6と同様に、所定の電圧Vsに接続された端部を有していない。
図20の説明から理解されるように、対を構成する差動信号SSI、/SSIは、一方の差動信号SSI(または他方の差動信号/SSI)を見るとき、他方の差動信号/SSI(または一方の差動信号SSI)は基準電位として働くと考えることができる。すなわち、差動信号の一方または他方が、互いに基準電位として働く。図27(A)において、遅延素子DLNの一方の端部DNIO1に、差動信号のうちの一方の差動信号SSIが入力され、遅延素子DLNの他方の端子DNIO2に、差動信号のうちの他方の差動信号/SSIが入力される場合、一方の端部DNIO1に入力された差動信号を見ると、この差動信号SSIに対する基準電位が、他方の端部DNIO2に供給されていることになる。同様に、他方の端部DNIO2に入力された差動信号/SSIを見ると、この差動信号/SSIに対する基準電位が、一方の端部DNIO1に供給されていることになる。
その結果、遅延素子DLNの一方の端部DNIO1に入力された差動信号SSIは、遅延素子DLNの他方の端部DNIO2において反射され、反射された差動信号が、一方の端部DNIO1から出力されることになる。同様に、遅延素子DLNの他方の端部DNIO2に入力された差動信号/SSIは、遅延素子DLNの一方の端部DNIO1において反射され、反射された信号が、他方の端部DNIO2から出力されることになる。
遅延素子DLNの端部DNIO1から出力された差動信号が、ノードWRN1において、信号線路1000P1からの差動信号SSIの信号分(1−b)と合成される。同様に、遅延素子DLNの端部DNIO2から出力された差動信号が、ノードWRN2において、信号線路1000P2からの差動信号/SSIの信号分(1−b)と合成される。その結果、受信バッファ回路1003Pの1対の入力端子には、復元(整形)された差動信号SSI、/SSIが供給されることになる。すなわち、消費電力の低減を図りながら、信号線路において劣化した差動信号成分の波形を整形することが可能となる。
この実施の形態7においては、1対の信号線路1000P1、1000P2に、コモンモードノイズが入った場合、このコモンモードノイズに従って、遅延素子の端部DNIO2およびDNIO1のそれぞれの電位は、同様に変化する。すなわち、コモンモードノイズに従って、端部DNIO1、DNIO2のそれぞれにおける電位は、同相で変化する。そのため、端部DNIO1およびDNIO2のいずれか一方の端部における電位を基準電位として見ると、他方の端部における電位は、コモンモードノイズに影響されない。その結果、端部DNIO1、DNIO2に供給された信号のうち、差動信号の成分は、遅延素子DLNによって等化が行われることになる。一方、コモンモードノイズによって生じる端部DNIO1、DNIO2における同相の電位の変化は、遅延素子DLNによって等化されずに、受信バッファ回路1003Pへ伝達される。言い換えるならば、実施の形態7に係わるディジタルフィルタ1002Pは、コモンモードノイズの成分による波形の劣化に対しては、等化の機能を実行せずに、出力することになる。
これにより、図25で説明したようなコモンモードノイズによって生じる信号電圧波形CMIBにより、開いたアイパターンが形成されるのを防ぐことが可能となる。その結果、コモンモードノイズCMIを、送信された差動信号として、誤って特定するような誤動作を防ぐことが可能となる。コモンモードノイズCMIは、同相の電位変化として、受信バッファ回路1003Pへ伝達されることになるが、受信バッファ回路1003Pは、差動回路を備えている。そのため、同相の電位変化が供給されても、検出あるいは/および増幅には影響しない。
差動信号SSI、/SSI間にスキューが存在する場合においても、スキューによって差動信号SSIと差動信号/SSIが、同じ電圧方向へ変化しているときには、コモンモードノイズと同様な動作を、ディジタルフィルタ1002Pは実行することになる。すなわち、スキューによって、差動信号SSIと差動信号/SSIの両方が、同じ電圧方向、例えば図24に示した電圧+Vdの方向へ変化するときには、遅延素子DLNの端部DNIO1、DNIO2のそれぞれが、ともに電圧+Vdの方向へ変化することになる。これにより、コモンモードノイズのときと同様に、ディジタルフィルタ1002Pは、等化を行わずに、この電圧の変化は、受信バッファ回路1003Pへ伝達されることになる。
スキューが存在している場合であって、差動信号SSIと/SSIとがコモンモードノイズと同様な電圧の状態になっているときには、遅延素子DLNによる等化が行われないため、スキューによって生じる信号電圧波形SKYBによりアイパターンが開くのを抑制することが可能となる。その結果、スキューによって、誤動作が発生するのを低減することが可能となる。
<アイパターン>
図28および図29は、図27(A)で示したように、ディジタルフィルタ1002Pを構成する遅延素子DLNを、受信バッファ回路1003Pの近傍で、信号線路1000P1と1000P2のそれぞれにワイヤードオア接続した場合のアイパターンを示している。
<<コモンモードノイズ>>
図28に示しているアイパターンは、図25で述べた条件と同じ条件で求めている。この図28は、信号線路1000P1、1000P2にコモンモード信号CMIが与えられた場合を示している。ここで、信号線路1000P1、1000P2に与えられるコモンモード信号CMIのピーク電圧+Vpc(図24)は、図25で述べた値と同じで、差動信号SSIのピーク電圧+Vpdと差動信号/SSIのピーク電圧−Vpdの間の電圧差の20%の場合を示している。
図28において、横軸は時間を表しており、縦軸は電圧を表している。図28(A)は、受信バッファ回路1003Pの入力端子における信号電圧波形によるアイパターンを示している。図28(A)において、ドットで埋めた波形SSIBは、差動信号SSI、/SSIの成分を等化することによって生じた信号電圧波形を示している。また、図28(A)において、実線で埋めた波形CMIBは、コモンモード信号CMIの成分によって生じる信号電圧波形を示している。信号電圧波形SSIBによって形成されるアイパターンは、図28(A)に示すように、開いた状態となっているのに対して、信号電圧波形CMIBについては、アイパターンを認識することが困難となっている。
図28(B)は、図28(A)から、差動信号SSI、/SSIの成分を等化することによって得られた信号電圧波形SSIBを抽出して、アイパターンとして示した図である。また、図28(C)は、図28(A)から、信号電圧波形CMIBを抽出して、示した図である。
差動信号SSI、/SSIの成分は、ディジタルフィルタ1002Pによって等化が行われ、歪んだ波形が整形されている。これにより、図28(A)および図28(B)に示すように、信号電圧波形SSIBによって形成されるアイパターンは、開いた状態になり、差動信号SSI、/SSIによって表された論理値を、精度よく識別し、特定することが可能となっている。
これに対して、コモンモード信号CMIの成分は、ディジタルフィルタ1002Pによって等化が行われず、そのまま受信バッファ回路1003Pの入力端子に供給される。そのため、図28(A)および図28(C)に示すように、アイパターンを識別することが困難な状態となっており、コモンモード信号CMIの成分が、誤って送信された差動信号の論理値として識別されるのを防ぐことが可能となる。
<<スキュー>>
図29に示しているアイパターンは、図25で述べた条件と同じ条件で求めている。また、図29は、差動信号SSIと差動信号/SSIとの間に3ピコセカンドのスキューが存在する場合を示している。
図29において、横軸は時間を表しており、縦軸は電圧を表している。図29(A)は、受信バッファ回路1003Pの入力端子における信号電圧波形によるアイパターンを示している。図29(A)において、ドットで埋めた波形SSIBは、差動信号SSI、/SSIの成分によって生じる信号電圧波形を示している。また、図29(A)において、実線で埋めた波形SKYBは、スキューによって生じる信号電圧波形を示している。
図29(B)は、図29(A)から、信号電圧波形SSIBを抽出して、信号電圧波形SSIBにより形成されたアイパターンを示す図である。すなわち、図29(B)は、差動信号SSI、/SSIの成分によって生じた信号電圧波形SSIBにより形成されたアイパターンを示す図である。また、図29(C)は、図29(A)から、信号電圧波形SKYBを抽出して、信号電圧波形SKYBによって形成されたアイパターンを示す図である。すなわち、図29(C)は、スキューによって生じた信号電圧波形CMIBにより形成されたアイパターンを示す図である。
信号電圧波形SSIBによって形成されるアイパターンは、図29(A)および図29(B)に示すように、開いた状態となっているのに対して、信号電圧波形CMIBによって形成されるアイパターンは、開いた部分を認識することが困難となっている。差動信号の成分は、ディジタルフィルタ1002Pによって等化が行われ、歪んだ波形が整形されている。これにより、信号電圧波形SSIBによって形成されるアイパターンは、図29(B)に示すように開いた状態になり、差動信号SSI、/SSIによって表された差動信号の論理値を、精度よく識別し、特定することが可能となっている。
これに対して、スキューにおいてコモンモード信号に相当する成分は、ディジタルフィルタ1002Pによって等化されずに、そのまま受信バッファ回路1003Pへ伝達される。そのため、受信バッファ回路1003Pの入力端子に供給される信号電圧波形SKYBは、図29(C)に示すように、アイパターンの外形形状が判別できる程度で、開いたアイパターンを確認することが困難となっている。これにより、スキューによって生じる信号電圧波形が、誤って差動信号の論理値として識別されるのを防ぐことが可能となる。
<遅延素子>
次に、ディジタルフィルタ1002Pを構成する遅延素子DLNについて説明する。遅延素子DLNは、受信バッファ回路の入力端子の近傍において、信号線路1000P1と1000P2のそれぞれの端部SNO1とSNO2との間に接続された遅延線路によって構成されている。この遅延線路の単位長さあたりの信号損失は、信号線路1000P1、1000P2の信号損失よりも高くされている。
この信号損失を高くする方法としては、例えば、遅延素子DLNを構成する遅延線路が、図27(B)に示すような複数の分布定数回路によって構成されていると見なし、遅延線路の単位長さあたりに相当する複数の分布定数回路における直列抵抗Rの値を、信号線路のそれよりも高い値にする。または/および単位長さあたりに相当する複数の分布定数回路において、所定の電圧Vsに対する並列抵抗を、信号線路のそれよりも低くする。これは、例えば、図27(B)において、分布定数回路におけるコンダクタンスGを大きくすることに相当する。
また、遅延線路により構成される遅延素子DLNにおける往復信号遅延は、データ幅区間UTを係数mmで割った値に設定することが望ましい。すなわち、往復信号遅延は、UT/mmとすることが望ましい。ここで、係数mmは、1/2または整数mである。整数mは、例えば1、2、3等の自然数である。
上記したように、差動信号SSIおよび/SSIにおいては、一方の差動信号SSI(または他方の差動信号/SSI)に対して他方の差動信号/SSI(または一方の差動信号SSI)は、基準電位と見なすことができる。このように見なした場合、図27(B)に示した遅延素子DLNの等価回路は、差動信号が端部DNIO1、DNIO2に供給されたとき、実施の形態1で説明した等価回路(図1(B))と等価になる。そのため、差動信号SSI、/SSIにおいて、コモンモード信号等を除いた差動信号の成分に対しては、実施の形態1で説明したように、等化機能が働き、歪んだ波形を復元することが可能となる。
図27(B)に示した等価回路と図1(B)に示した等価回路とを等価にするためには、図27(B)に示した等価回路において、例えば端部DNIO2に基準電位(実施の形態1で所定の電圧Vs)が供給されているとき、この端部DNIO2を基準として、端部DNIO1から見た複素インピーダンスを、図30に示す式(14)のようにしておくことが必要である。ここで、ZDFは、図27(A)に示した遅延素子DLNの複素インピーダンスを示し、ZSEは、図1(A)に示した遅延素子DLNの複素インピーダンスを示している。
式(14)において、右辺は、同じ複素インピーダンスZSEを有する遅延素子を2個直列に接続することを意味している。そのため、図27(B)の等価回路と図1(B)の等価回路を等価にするためには、図27(A)に示した遅延素子DLNの損失および遅延のそれぞれが、図1(A)に示した遅延素子DLNの2倍になる。そのため、この実施の形態7においては、図27(A)に示した遅延素子DLNにおける往復信号遅延は、実施の形態1とは異なり、データ幅区間UTを1でなく、半分(すなわち1/2)から始まるようにされている。すなわち、往復信号遅延を定める係数mmは、1から始まる整数ではなく、1/2または1から始まる整数とされている。
実施の形態7においては、コモンモード信号(同相信号)が、1対の信号線路(差動信号線)1000P1、1000P2を伝わってきた場合,遅延素子DLNの両端部が等電位であるから、遅延素子DLNへ伝わる信号はない。従って、遅延素子DLNは、等化を行うディジタルフィルタ動作をすることはない。一方、差動信号が伝わってきた場合には,遅延素子DLNの両端部の電位差が発生することにより、遅延素子DLNは、実施の形態1等と同様に、等化を行うディジタルフィルタ動作を行う。
すなわち、この実施の形態7においては、遅延素子DLNは、差動信号の成分に対してのみ選択的に働くディジタルフィルタとなる。
さらに、実施の形態7においては、イコライザ性能の向上を図ることが可能である。すなわち、差動信号によってシリアル通信が行われるため、直流的な接続を排除することが可能である。そのため、電源電圧、接地電圧(所定の電圧Vs)におけるノイズの影響を受けなくすることが可能であり、イコライザ性能の向上を図ることが可能である。また、所謂、限界性能の向上を図ることも可能である。
実施の形態7では、遅延素子DLNのそれぞれの端部において、差動信号の反射と差動信号の合成が起こるのには、現実的には有限の時間が必要とされる。この時間は、反射、合成する周波数によって若干異なる、所謂周波数分散がある。ディジタル信号が持つ、受信に必要とされる周波数帯は、図30に示した式(15)によって表される。ここで、Nは最大データ長を表している。この周波数帯における信号の反射および合成にかかる時間の変動幅をΔtとし、遅延素子DLNの信号遅延をτとすると、例え遅延量の周波数分散が0であっても、信号の反射の際には、図30に示した式(16)によって表される相対タイミング誤差が発生することになる。実施の形態7に示すように差動信号を用いる場合には、信号遅延τが、2倍となるため、相対タイミング誤差も半分になる。式(16)は、限界性能を示すものであり、フィルタが理想に近い場合、実施の形態1に示したディジタルフィルタに比べて、実施の形態7に示したディジタルフィルタの相対タイミング誤差は低減されることになる。
<ディジタルフィルタの構造>
次に、実施の形態7に係わるディジタルフィルタ1002Pの構造を説明する。図31は、図6において、破線領域DFA−1の部分を、インターポーザPPS−1の第1主面PPF1から見たときの平面図である。また、図32は、図31におけるA5−A5’断面を示す断面図である。図31および図32では、ディジタルフィルタ1002Pを構成する遅延素子DLNが、インターポーザPPS−1内に形成されている導電層によって構成されている。
図31および図32は、先に説明した図7および図8に類似している。ここでは、図7および図8との相違点を主に説明する。先ず、図7および図8では、信号線路を伝達するシリアル信号が、所定の電圧Vsを基準電位として変化するシングルエンドの場合を説明した。これに対して、この実施の形態7では、1対の信号線路を用いて差動信号が伝達される。これに合わせて、図6に示した送信バッファ回路SCB1−1、SCB2−1および受信バッファ回路RCB1−1、RCB1−2、RCB2−1、RCB2−2のそれぞれは、差動回路によって構成されている。
図31において、SSN−L30およびSSP−L30は、1対の差動信号を伝送する1対の信号線路(配線パターン)を示しており、SSG−L30は、所定の電圧Vsが供給される電圧配線(配線パターン)を示している。また、図31において、SSD−L10は、遅延素子DLNを構成する遅延線路(配線パターン)を示しており、SSG−L10は、所定の電圧Vsが供給される電圧配線(配線パターン)を示している。
この実施の形態7において、遅延線路SSD−L10は、後で図32で述べるインターポーザINS−1に形成された第1層目の導電層INS−L1によって形成されている。また、電圧配線SSG−L10も、インターポーザINS−1に形成された第1層目の導電層INS−L1によって形成されている。すなわち、遅延線路SSD−L10と電圧配線SSG−L10は、ともに同じ第1層目の導電層によって形成されている。平面視で見たとき、電圧配線SSG−L10は、遅延線路SSD−L10に沿って近接し、平行に延在している。電圧配線SSG−L10と遅延線路SSD−L10は、離間するように配置されているため、電圧配線SSG−L10と遅延線路SSD−L10とは電気的に分離されている。遅延線路SSD−L10は、この近接して配置されている電圧配線SSG−L10との間で、図27(B)に示したキャパシタンスCおよびコンダクタンスGが形成されることになる。
遅延線路SSD−L10の一方の端部は、コンタクトCT2によって信号線路SSP−L30に接続され、その他方の端部は、コンタクトCT2によって信号線路SSN−L30に接続されている。また、信号線路SSN−L30は、コンタクトCT2によってマイクロバンプ用電極INS−MPD2Nに接続され、信号線路SSP−L30は、コンタクトCT2によってマイクロバンプ用電極INS−MPD2Pに接続されている。マイクロバンプ用電極INS−MPD2NおよびINS−MPD2Pのそれぞれは、マイクロバンプMBM−SNおよびMBM−SPにより、図示しないロジック半導体チップLCH−1の第2主面CLF2に形成された対応するマイクロバンプ用電極に接続され、半導体領域SSに形成された受信バッファ回路RCB1−2の1対の入力端子に接続されている。
信号線路SSN−L30およびSSP−L30には、図示しないプリント基板PBSを介して、ロジック半導体チップLCH−2から1対の差動信号が供給される。これにより、ロジック半導体チップLCH−2からの1対の差動信号が、1対の信号線路SSN−L30、SSP−L30を伝搬して、ロジック半導体チップLCH−1の受信バッファ回路RCB1−2の1対の入力端子に供給されることになる。
平面視で見たときに、遅延線路SSD−L10を囲うように、信号線路SSD−L10に沿って配置された電圧配線SSG−L10の一方の端部は、コンタクトCT2によって、電圧配線SSG−L30に接続され、その他方の端部も、コンタクトCT2によって、電圧配線SSG−L30に接続されている。電圧配線SSG−L30は、コンタクトCT2によって、対応するマイクロバンプ用電極INS−MPD1に接続され、それぞれのマイクロバンプ用電極INS−MPD1は、マイクロバンプMBM−Gによって、図示しないロジック半導体チップLCH−1の第2主面CLF2に形成された対応するマイクロバンプ用電極に接続されている。
電圧配線SSG−L30には、図示しないパッケージ基板PPS−1内に形成された配線を介して、プリント基板PBSから所定の電圧Vsが供給される。これにより、所定の電圧Vsが、ロジック半導体チップLCH−1に供給されるとともに、電圧配線SSG−L10にも供給されることになる。
図32には、図31のA5−A5’断面が示されている。図32において、プリント基板PBS、パッケージ基板PPS−1等は、図8と同じであるため、説明は省略する。ロジック半導体チップLCH−2からの1対の差動信号は、プリント基板PBSおよびパッケージ基板PPS−1を介して、パッケージ基板PPS−1の第1主面PPF1に形成されたバンプ用電極PPS−MPDに伝達される。このバンプ用電極PPS−MPDは、バンプ電極SMBによって、インターポーザINS−1の第2主面INF2に形成されたバンプ用電極INS−SPDに接続されている。
バンプ用電極INS−SPDは、シリコン基板SSB−Iに形成されたコンタクトCT2Sによって、インターポーザINS−1に形成された第1層目の導電層INS−L1により構成された配線パターンINS−L1(R)に接続され、この配線パターンINS−L1(R)は、コンタクトCT2によって、第2層目の導電層INS−L2により形成された配線パターンINS−L2(R)に接続されている。また、配線パターンINS−L2(R)は、コンタクトCT2によって、第3層目の導電層INS−L3により形成された配線パターンである信号線路SSP−L30に接続されている。
この信号線路SSP−L30は、図32では、横方向に延在している。延在した部分において、信号線路SSP−L30は、コンタクトCT2により、マイクロバンプ用電極INS−MPD2Pに接続されている。また、信号線路SSP−L30は、コンタクトCT2により、第2層目の導電層INS−L2により形成された配線パターンINS−L2(R)に接続され、この配線パターンINS−L2(R)は、コンタクトCT2によって、遅延線路SSD−L10に相当する配線パターンの一方の端部に接続されている。この遅延線路SSD−L10は、インターポーザINS−1に形成された第1層目の導電層INS−L1によって構成されている。
また、マイクロバンプ用電極INS−MPD2Pは、マイクロバンプMBM−SPにより、ロジック半導体チップLCH−1の第2主面CHF2に形成されたマイクロバンプ用電極LCH−PD3に接続され、マイクロバンプ用電極LCH−PD3は、シリコン基板SSBの主面に形成された配線層HSBの配線パターンLCH−L1(R)〜LCH−L3(R)およびコンタクトCT1を介して、半導体領域SSに接続されている。この半導体領域SSに、受信バッファ回路RCB1−2が形成されており、ロジック半導体チップLCH−2からの差動信号が、受信バッファ回路RCB1−2の入力端子に供給されることになる。
この実施の形態7においては、往復信号遅延UT/mmが、遅延線路SSD−L10の一方の端部と他方の端部との間を伝達する信号の遅延時間によって定められる。所望の往復信号遅延となるように、例えば遅延線路SSD−L10の一方の端部と他方の端部との間の長さや、遅延線路SSD−L10の線幅が設定される。図31に示すように、この実施の形態7においても、遅延線路SSD−L10の線幅BLD1は、信号線路SSP−L30、SSN−L30の線幅BLSよりも細くされている。遅延線路SSD−L10と信号線路SSP−L30およびSSN−L30とが一体となっていると見なした場合、線路の線幅が変わる部分を境として、線幅が細くなっている線路が遅延線路SSD−L10に相当し、この線幅の細い線路を挟んだ線幅の広い線路が信号線路SSP−L30およびSSN−L30に相当すると見なすことができる。
図32には、信号線路SSP−L30と遅延線路SSD−L10の一方の端部との接続部分に関する断面のみが示されているが、信号線路SSN−L30と遅延線路SSD−L10の他方の端部との接続も同様である。また、この実施の形態7においては、電圧配線SSG−L10が、遅延線路SSD−L10と同じ導電層によって形成されているため、電圧配線SSG−L30と電圧配線SSG−L10との間の接続部分も、図32と同様である。
この実施の形態7において、遅延素子DLNを構成する遅延線路は、1対の差動信号を伝達する1対の信号線路SSN−L30、SSP−L30のそれぞれが接続される1対のマイクロバンプ用電極INS−MPD2N、INS−MPD2Pの近傍において、1対の信号線路SSN−L30、SSP−L30にコンタクトCT2等により接続された第1層目の導電層INS−L1によって形成されている。1対の信号線路SSN−L30、SSP−L30のそれぞれは、第3層目の導電層INS−L3によって形成されているため、遅延線路SSD−L10と信号線路SSN−L30、SSP−L30とは、互いに異なる導電層によって形成されていることになり、遅延線路SSD−L10は、1対のマイクロバンプ用電極INS−MPD2N、INS−MPD2P間に接続されていることになる。
また、遅延線路SSD−L10を伝達する信号は、基準電位に対して変化するシングルエンド信号である。この基準電位を供給する電圧配線が、特定されないと、遅延線路SSD−L10を図27(B)に示すように等価回路で表したとき、例えばキャパシタンスCおよびコンダクタンスGの値を特定することが困難となる。そのため、この実施の形態7においては、基準電位である所定の電圧Vsが供給される電圧配線SSG−L10が、遅延線路SSD−L10と同じ第1層目の導電層INS−L1によって形成され、この電圧線路SSG−L10は、遅延線路SSD−L10の近傍で、遅延線路SSD−L10に平行して沿うように配置されている。また、平面視で見たとき、この電圧配線SSG−L10の線幅BLD2は、特に制限されないが、遅延線路SSD−L10の線幅BLD1と同じにされ、信号線路SSN−L30、SSP−L30および電圧配線SSG−L30のそれぞれの線幅BLSよりも細くされている。また、遅延素子DLNの往復信号遅延は、データ幅区間UTをシリアル信号の1データ単位とした場合、UT/mmとなる。ここで、mmは、1/2または自然数(1から始まる整数)である。mmを1/2とした場合、往復信号遅延は、データ幅区間UTの2倍に相当することになる。
図31では、信号線路SSN−L30、SSP−L30と遅延線路SSD−L10の一部とが直線状になるように配置され、信号線路SSN−L30、SSP−L30と電圧配線SSG−L10の一部とが直線状になるように配置されている。信号線路SSN−L30、SSP−L30を形成する導電層は、遅延線路SSD−L10および電圧配線SSG−L10のそれぞれを形成する導電層と異なる層の導電層であるため、直線状でなくてもよい。すなわち、信号線路SSN−L30、SSP−L30と、遅延線路SSD−L10および電圧配線SSG−L10との配置関係は任意である。例えば、信号線路SSN−L30、SSP−L30に対して、遅延線路SSD−L10および電圧配線SSG−L10は、直交するように配置されていてもよい。
<変形例>
図33および図34は、実施の形態7の変形例に係わるディジタルフィルタの構造を示す平面図および断面図である。図34は、図33におけるA6−A6’部分の断面を示す断面図である。図33および図34は、図31および図32に類似している。ここでは、相違点を主に説明する。
図31および図32では、遅延素子DLNを構成する遅延線路SSD−L10およびこの遅延線路SSD−L10に沿って配置された電圧配線SSG−L10のそれぞれは、信号線路SSN−L30、SSP−L30および電圧配線SSG−L30と異なり、第1層目の導電層INS−L1によって形成されていた。これに対して、図33および図34においては、遅延線路SSD−L10および電圧配線SSG−L10のそれぞれは、信号線路SSN−L30、SSP−L30および電圧配線SSG−L30と同じ第3層目の配線層INS−L3によって形成されている。図33および図34では、遅延線路は、SSD−L30として示され、遅延線路SSD−L30に沿って配置された電圧配線は、SSG−L32として示されている。
信号線路SSN−L30、SSP―L30および遅延線路SSD−L30が、同じ第3層目の導電層INS−L3によって形成されるため、これらの線路は一体となっている。図31および図32では、遅延線路SSD−L10と信号線路SSN―L30およびSSP−L30とを接続するために、コンタクトCT2と配線パターンINS−L2(R)が必要とされていたが、図33および図34では、これらのコンタクトCT2と配線パターンINS−L2(R)は設けられていない。
同様に、電圧配線SSG−L30および電圧配線SSG−L32が、同じ第3層目の導電層INS−L3によって形成されるため、これらの配線は一体となっている。図31および図32では、電圧配線SSG−L30と電圧配線SSG―L10とを接続するために、コンタクトCT2と図示しない配線パターンが必要とされていたが、図33および図34では、これらのコンタクトCT2と配線パターンは設けられていない。
信号線路SSN−L30、SSP−L30と遅延線路SSD−L30とが一体となっているが、信号線路と遅延線路との境は、線路の線幅が変化する部分として特定することができる。この場合、線路の線幅がBLSからBLD1へ変わる部分と、線路の線幅がBLD1からBLSに変わる部分が、信号線路と遅延線路との境界である。線路の線幅が、BLD1と細くなっている線路の領域が、遅延線路SSD−L30に相当する。このとき、線路の線幅が、BLSとなっている領域が、信号線路SSN−L30およびSSP−L30に相当する。
同様に、電圧配線SSG−L30と、電圧配線SSG−L32との境界も、配線の線幅が変化する部分として特定することができる。この場合、配線の線幅が、線幅BLSよりも細く、線幅BLD2となっている領域が、遅延線路SSD−L30に沿って配置された電圧配線SSG−L32に相当し、配線の線幅がBLSとなっている領域が、電圧配線SSG−L30に相当する。
信号線路SSP−L30と遅延線路SSD−L30は一体となっているため、図34では、第3層目の導電層INS−L3によって形成された配線パターンが、横方向に延在し、信号配線SSP−L30および遅延線路SSD−L30となっている。図34には、配線パターンによって一体として形成された信号線路SSP−L30および遅延線路SSD−L30のみが示されているが、他の信号線路および電圧配線についても、図34と同様になっている。すなわち、信号配線SSN−L30および遅延線路SSD−L30も、第3層目の導電層INS−L3によって一体的に形成されている。また、電圧配線SSG−L30とSSG−L32も、第3層目の導電層INS−L3によって一体的に形成されている。
この変形例においては、遅延線路SSD−L30と電圧配線SSG−L32が、信号線路SSN−L30、SSP−L30および電圧配線SSG−L30と同じ導電層により形成される。そのため、ディジタルフィルタ1002Pを構成する導電層の数を低減することが可能となる。言い換えるならば、ディジタルフィルタ1002Pを構成する導電層を節約することが可能となる。
なお、特に制限されないが、この実施の形態7において、マイクロバンプMBM−SPは、銅(Cu)であり、バンプSBLは、半田ボールである。
ここで、図31〜図34で説明したディジタルフィルタの構造と、図1および図27に示したディジタルフィルタとの対応を説明すると、次のようになる。
図27に示したワイヤードオア接続部であるノードWRN1、WRN2は、図31および図32では、信号線路SSN−L30、SSP−L30と遅延線路SSD−L10とを接続するコンタクトCT2に対応する。また、図33および図34では、信号線路SSN−L30、SSP−L30と遅延線路SSD−L30との境界が、図27に示したノードWRN1、WRN2に対応する。すなわち、線路の線幅が変化する境界領域が、ノードWRN1、WRN2に対応することになる。
1対の信号線路SSN−L30、SSP−L30を1対の差動信号の成分のみが伝搬して、ワイヤード接続部であるノードWRN1、WRN2に到達すると、ノードWRN1とWRN2間で信号の反射が繰り返される、すなわち多重信号反射が発生し、ノードWRN1、WRN2において合成される。これにより、ディジタルフィルタ1002Pは、差動信号の成分については、等価的に図1(C)に示した式(1)を計算することになる。これは、例えば互いに別々のロジック半導体装置に設けられた送信バッファ回路と受信バッファ回路との間を結ぶ信号線路が有する伝達関数に対して、等価的に逆伝達関数を計算していることを意味している。なお、ディジタルフィルタ1002Pは、能動素子を有していないため、等価的な逆伝達関数の計算においては、減衰のみが発生する。そのため、減衰に相当する定数分だけずれた逆伝達関数の計算が、等価的な逆伝達関数の計算として行われることになる。
また、この実施の形態7では、差動信号の成分であるため、上記した式(1)では、係数mの代わりに、上記した係数mmが使われる。すなわち、整数だけでなく、1/2が、係数mとして、上記した式(1)に代入されることが可能となる。
この実施の形態7においては、遅延線路SSD−L10(SSD−L30)と同じ層に形成された電圧配線SSG−L10(SSG−L32)が、遅延線路SSD−L10(SSD−L30)に近接して配置されている。この遅延線路SSD−L10(SSD−L30)および電圧配線SSG−L10(SSG−L32)のそれぞれの単位長さあたりの信号損失は、信号線路SSN−L30、SSP−L30の単位長さあたりの信号損失よりも大きくされている。例えば、遅延線路SSD−L10(SSD−L30)および電圧配線SSG−L10(SSG−L32)のそれぞれの断面周囲長が、信号線路SSN−L30、SSP−L30の断面周囲長が小さくされている。これらの線路の信号損失を調整することにより、図1(C)および図27(B)に示した分布定数回路における例えばインダクタンスLおよび抵抗Rを任意の値に調整することができる。また、遅延線路SSD−L10(SSD−L30)と電圧配線SSG−L10(SSG−L32)との間の間隔を調整することにより、分布定数回路におけるキャパシタンスCおよびコンダクタンスGを任意の値に調整することができる。勿論、延線路SSD−L10(SSD−L30)と電圧配線SSG−L10(SSG−L32)の断面周囲長(線幅を含む)、間隔を調整することにより、インダクタンスL、抵抗R、キャパシタンスCおよびコンダクタンスGを調整するようにしてもよい。これにより、任意の逆伝達関数を、遅延線路により、等価的に計算することが可能となる。
(実施の形態8)
図35および図36は、実施の形態8に係わるディジタルフィルタの構造を示す平面図および断面図である。図36は、図35におけるA7−A7’部分の断面を示す断面図である。図35および図36は、図31〜図34に類似している。ここでは、図31および図32との相違点を主に説明する。
図35において、SSD−L10は、ディジタルフィルタ1002Pを構成する遅延線路を示し、SSG−L32は、所定の電圧Vsが供給される電圧配線を示している。この実施の形態8においては、図36に示すように、遅延線路SSD−L10は、インターポーザINS−1に形成される3層の導電層のうち、第1層目の導電層によって形成されている。また、電圧配線SSG−L32は、第3層目の導電層によって形成されている。電圧配線SSG−L32は、図35に示すように、平面視で見たとき、その一部分が、遅延線路SSD−L10と重なるように配置されている。すなわち、実施の形態7では、平面視で見たとき、電圧配線SSG−L10(SSG−L32)は、遅延線路SSD−L10(SSD−L30)に近接し、平行するように配置されていたのに対して、実施の形態8では、立体的に、電圧配線SSG−L32は、遅延線路SSD−L10に近接し、平行するように配置されている。勿論、電圧配線SSG−L32と遅延線路SD−L10との間には、絶縁層が存在し、これらの間は電気的に分離されている。
この実施の形態8においても、遅延線路SSD−L10のそれぞれの端部は、コンタクトCT2によって、1対の信号線路SSN−L30、SSP−L30に接続されている。また、電圧配線SSG−L32は、電圧配線SSG−L30と一体的に形成されている。
この実施の形態8においても、遅延線路SSD−L10および電圧配線SSG−L32のそれぞれは、1対の信号線路SSN−L30、SSP−L30に比べて、その単位長さあたりの信号損失が、大きくなるように設定されている。例えば、遅延線路SSD−L10および電圧配線SSG−L32のそれぞれの断面周囲長が、信号線路SSN−L30,SSP−L30の断面周囲長よりも小さくされている。図35の例では、遅延線路SSD−L10の線幅が、信号線路SSN−L30、SSP−L30の線幅に比べて細くすることにより、断面周囲長が小さくされている。また、電圧配線SSG−L32は、その厚さが、信号線路SSD−L10の厚さに比べて薄くなるようにして、断面周囲長が小さくされている。
実施の形態8においては、例えば、遅延線路SSD−L10および電圧配線SSG−L32の断面周囲長と、これらが重なって領域における間の距離(層間距離)を調整することにより、分布時定数回路におけるインダクタンスL、抵抗R、キャパシタンスCおよびコンダクタンスGを調整する。実施の形態8に係わるディジタルフィルタ1002Pの動作は、実施の形態7と同じであるため、説明は省略する。
遅延線路SSD−L10は、信号線路SSN−L30、SSP−L30等に比べて、その線幅が細くなる。また、電圧配線SSG−L32は、遅延線路SSD−L10と重なっている。そのため、平面視で見たとき、ディジタルフィルタ1002Pを、小さい面積に配置することが可能となる。そのため、例えば、平面視で見たときに、インターポーザINS−1に面積的な余裕が少ない場合に、実施の形態8は適している。一方、実施の形態7で説明したディジタルフィルタ1002Pは、インターポーザINS−1に形成される導電層の数が制限される場合に、適している。
(実施の形態9)
図37および図38は、実施の形態9に係わるディジタルフィルタの構造を示す平面図および断面図である。この実施の形態9においては、インターポーザINS−1ではなく、ロジック半導体チップLCH−1がディジタルフィルタ1002Pを備えている構造が提供される。図37は、ロジック半導体装置LCH−1を第2主面側CHF2から見たときの平面図である。また、図38は、図37において、A8−A8’の断面を示す断面図である。なお、図38には、A8−A8’断面におけるパッケージ基板PPS−1およびプリント基板PBSの断面も示されている。
この実施の形態9においては、実施の形態3で説明したのと同様に、遅延素子DLNを構成する配線パターンが、ロジック半導体チップLCH−1に形成される。ロジック半導体チップLCH−1に、ディジタルフィルタ1002Pを構成する遅延素子DLNが形成されるため、ここでは、インターポーザINS−1を用いない半導体装置を例として説明するが、勿論、ロジック半導体チップLCH−1とパッケージ基板との間にインターポーザINS−1を設けてもよいことは言うまでもない。
図38において、PPS−1はパッケージ基板を示し、PBSはプリント基板を示している。パッケージ基板PPS−1およびプリント基板PBSの構造については、例えば実施の形態3に係わる図15において説明しているので、ここでは省略する。ロジック半導体チップLCH−1は、その第2主面CHF2が、パッケージ基板PPS−1の第1主面PPF1に対向するように、パッケージ基板PPS−1に搭載される。また、パッケージ基板PPS−1の第1主面PPF1に形成されたバンプ用電極PPS−MPDは、バンプSMBによって、ロジック半導体チップLCH−1の第2主面CHF2に形成されているマイクロバンプ用電極に接続されている。同図では、このマイクロバンプ用電極が、LCH−PDPとして示されている。
ロジック半導体チップLCH−1は、素子を構成する半導体領域等が形成されるシリコン基板SSBと、シリコン基板SSBの主面に形成された配線層HSBとを備えている。配線層HSBは、交互に積層された複数の導電層と複数の絶縁層とを有している。この実施の形態9においては、配線層HSBは、3層の導電層(配線層)を有している。図38では、LCH−L10(R)が第1層目の導電層により形成された配線パターンを示し、LCH−L20(R)が第2層目の導電層により形成された配線パターンを示し、LCH−L30(R)が第3層目の導電層により形成された配線パターンを示している。また、CT1は、導電層間に設けられた絶縁層を介して導電層間を電気的に接続するコンタクトを示している。
さらに、図38において、WELは、シリコン基板SSBに形成されたウェル領域を示している。このウェル領域WELは、シリコン基板SSBの導電型に対して反対の導電型にされている。例えば、シリコン基板SSBがN型半導体であれば、ウェル領域WELはP型半導体領域である。同図において、GIOは、絶縁膜を示している。絶縁膜GIOは、ウェル領域WELの主面に形成され、この絶縁膜GIO上に配線パターンLCH−L10(R)が形成されている。この絶縁膜GIOは、例えば、MOSFETのゲート絶縁膜であり、配線パターンLCH−L10(R)は、ゲート絶縁膜上に形成されたゲート電極である。
図37は、図38において矢印A8で示した方向(目視方向)から見た平面図である。すなわち、ロジック半導体チップLCH−1を、その第2主面CHF2から見たときの平面図である。図37において、LCH−PDGは、バンプSMBによって、パッケージ基板PPS−1に形成されたバンプ用電極PPS−MPDに接続され、パッケージ基板PPS−1を介してプリント基板PBSから所定の電圧Vsが供給されるマイクロバンプ用電極を示している。
また、図37において、LCH−PDNおよびLCH−PDPは、バンプSMBによって、パッケージ基板PPS−1に形成されたバンプ用電極PPS−MPDに接続され、パッケージ基板PPS−1を介してプリント基板PBSから1対の差動信号が供給されるマイクロバンプ用電極を示している。すなわち、マイクロバンプ用電極LCH−PDN、LCH−PDPには、プリント基板PBSおよびパッケージ基板PPS−1に形成された導電層を、1対の信号経路として、1対の差動信号が供給される。
マイクロバンプ用電極LCH−PDGは、コンタクトCT1によって、ロジック半導体チップLCH−1の配線層HSBに形成された第3層目の導電層により構成された電圧配線SSG−L30に接続されている。また、この電圧配線SSG−L30は、コンタクトCT1によって、ウェル領域WELにオーミック接続されている。これにより、電圧配線SSG−L30を介して、ロジック半導体チップLCH−1内の図示しない回路ブロックに、所定の電圧Vsが供給されるとともに、ウェル領域WELにも所定の電圧Vsが供給されることになる。
マイクロバンプ用電極LCH−PDNは、コンタクトCT1によって、ロジック半導体チップLCH−1の配線層HSBに形成された第3層目の導電層により形成された信号線路SSN−L30に接続されている。また、マイクロバンプ用電極LCH−PDPは、コンタクトCT1によって、ロジック半導体チップLCH−1の配線層HSBに形成された第3層目の導電層により形成された信号線路SSP−L30に接続されている。この信号線路SSN−L30およびSSP−L30は、ロジック半導体チップLCH−1に内蔵された受信バッファ回路(実施の形態7で述べた受信バッファ回路に相当)の1対の入力端子に接続されている。これにより、別のロジック半導体チップ(例えば、図6に示したLCH−2)からの1対の差動信号が、プリント基板PBS、パッケージ基板PPS−1等の導電層により形成された信号線路を介して、受信バッファ回路の1対の入力端子に供給されることになる。
信号線路SSN−L30およびSSP−L30のそれぞれは、さらに、ディジタルフィルタ1002Pを構成する遅延素子DLNに接続されている。この実施の形態9においては、遅延素子DLNは、ロジック半導体チップLCH−1の導電層HSB内の第1層目の導電層により形成された遅延線路SSD−L10を備えており、遅延線路SSD−L10の一方の端部は、信号線路SSP−L30に接続され、遅延線路SSD−L10の他方の端部は、信号線路SSN−L30に接続されている。
信号線路SSP−L30と遅延線路SSD−L10との接続を、図38を用いて説明する。図38において、第3層目の導電層により形成された配線パターンLCH−L30(R)が、図37に示した信号線路SSP−L30に相当し、図38において、第1層目の導電層により形成された配線パターンLCH−L10(R)が、遅延線路SSD−L10に相当する。信号線路SSP−L30(LCH−L30(R))は、コンタクトCT1を介して、第2層目の導電層によって形成された配線パターンLCH−L20(R)に接続され、この配線パターンLCH−L20(R)は、コンタクトCT1を介して、遅延線路SSD−L10(LCH−L10(R))の一方の端部に接続されている。なお、図37では、図面が複雑になるのをさけるために、配線パターンLCH−L20(R)は省略されている。
同様にして、信号線路SSN−L30は、遅延線路SSD−L10(LCH−L10(R))の他方の端部に接続されている。これにより、1対の差動信号が供給される1対の信号線路SSN−L30、SSP−L30間には、絶縁膜GIOを介して、所定の電圧Vsが供給されたウェル領域WEL上に配置された遅延線路SSD−L10が接続されることになる。
この実施の形態9においては、遅延線路SSD−L10に相当する配線パターンLCH−L10(R)と所定の電圧Vsが供給されるウェル領域WELとの間に、絶縁膜GIOが介在している。これにより、絶縁膜GIOを誘電体とし、遅延線路SSD−L10とウェル領域WELを電極としたMOS容量素子が形成されることになる。このMOS容量素子は、等価的にはMOSダイオード素子として捉えることができる。そのため、遅延線路SSD−L10を図27(B)に示した等価回路として見たとき、配線パターンLCH−L10(R)の有する抵抗Rだけでなく、配線パターンLCH−L10(R)とウェル領域WELとの間に等価的に形成されるキャパシタンスCおよびコンダクタンスGも調整して、遅延線路SSD−L10における信号損失量を制御することが可能となる。絶縁膜GIOは、例えばMOSFETのゲート絶縁膜により形成される。この場合、シリコン基板の誘電率が大きいため、遅延線路SSD−L10の単位長さあたりの遅延量の増加を図ることができ、ディジタルフィルタ1002Pの小型化を図ることも可能である。
<変形例>
図39および図40は、実施の形態9の変形例に係わるディジタルフィルタ1002Pの構造を示す平面図および断面図である。図39も、図37と同様に、ロジック半導体チップLCH−1を、その第2主面CHF2側から見た平面図である。この目視方向が、図40において、矢印A9として示されている。図40は、図39において、A9−A9’断面を示す断面図である。図40には、図38と同様に、A9−A9’断面におけるパッケージ基板PPS−1およびプリント基板PBSの断面も示されている。
図39および図40は、図37および図38に類似しているので、相違点を主に説明する。図37および図38では、シリコン基板SSBに形成されたウェル領域WELに所定の電圧Vsが供給され、このウェル領域WEL上に絶縁膜GIOを介して配置された配線パターンLCH−L10(R)を遅延線路SSD−L10として用いていた。
図39および図40に示す変形例においては、所定の電圧Vsが供給されるウェル領域WELに、ウェル領域WELの導電型とは反対の導電型の半導体領域が形成され、この半導体領域に配線パターンLCH−L10(R)がオーミック接続される。この配線パターンLCH−L10(R)が、遅延素子DLNを構成する遅延線路SSD−L10として用いられる。
図40において、DFRは、ウェル領域WELに形成された半導体領域を示している。例えば、ウェル領域WELが、P型半導体領域であった場合、半導体領域DFRは、ウェル領域WELに形成されたN型半導体拡散領域となる。この半導体領域DFRは、平面視で見たとき、図37に示すように、コの字型に形成されている。配線層HSB内の第1層目の導電層によって、半導体領域DFRと重なるようなコの字型の配線パターンLCH−L10(R)が形成される(図39では、遅延線路SSD−L10と表示)。この配線パターンLCH−L10(R)は、重なっている半導体領域DFRと、オーミック接続される(図40)。
この配線パターンLCH−L10(R)は、図40に示すように、その一方の端部が、コンタクトCT1および第2層目の配線パターンLCH−L20(R)HSBによって、信号線路SSP−L30となる配線パターンLCH−L30(R)に接続されている。同様にして、配線パターンLCH−L10(R)の他方の端部も、コンタクトCT1および第2層目の配線パターンによって、信号線路SSN−L30となる配線パターンに接続されている。なお、図39では、図面が複雑になるのを避けるために、第2層目の導電層により形成された配線パターン(例えば配線パターンLCH−L20(R))は、省略されている。
この変形例においては、半導体領域DFRがウェル領域WELに形成されているため、半導体領域DFRとウェル領域WELとによってPN接合ダイオード素子が形成されることになる。ウェル領域WELに所定の電圧Vsが供給され、遅延線路SSD−L10(LCH−L10(R))は、半導体領域DFRにオーミック接続されるため、このPN接続ダイオード素子が、所定の電圧Vsと遅延線路SSD−L10との間に接続されることになる。遅延素子DLNの等価回路(図27)を見た場合、PN接合ダイオード素子を接合電流が流れるため、コンダクタンスGを大きくすることが可能となる。これにより、遅延素子DLNにおける信号損失を大きくすることが可能となり、ディジタルフィルタ1002Pの小型化を図ることが可能となる。また、PN接合ダイオード素子に供給される逆バイアス電圧を制御することにより、コンダクタンスGを制御することが可能となり、遅延素子DLNにおける信号損失を制御することが可能である。
酸化膜の比誘電率は4程度であるが、シリコンの比誘電率は12程度にもなる。そのため、遅延素子DLNにおける遅延を、(12/4)の正の平方根である1.7倍程度に大きくすることが可能となり、ディジタルフィルタ1002Pの小型化を図ることが可能となる。
この実施の形態9およびその変形例において、配線パターンLCH−L10(R)の抵抗が、所望の抵抗値よりも高い場合には、例えば図16(C)に示したように、配線パターンLCH−L10(R)に対して、例えば第2層目の導電層により形成された配線パターンを、並列的に接続するようにすればよい。
この実施の形態9においては、所定の電圧Vsに対する遅延線路SSD−L10の単位長さあたりの抵抗Rが、信号線路のそれよいも小さくされ、所定の電圧Vsに対する遅延線路SSD−L10の単位長さあたりのコンダクタンスGが高くされる。
ここでは、ロジック半導体チップLCH−1にディジタルフィルタを形成する例を説明したが、これに限定されるものではない。例えばインターポーザINS−1として、シリコンインターポーザを用いる場合、このシリコンインターポーザに図37〜図40で説明したウェル領域WEL、半導体領域DFRおよび配線パターンLCH−L10(R)を形成し、これらを用いて上記したようにディジタルフィルタ1002Pを構成するようにしてもよい。また、MOS容量素子(等価的にはMOSダイオード素子)を構成する電極として、ウェル領域WELを用いる例を説明したが、ウェル領域WELではなく、シリコン基板SSBであってもよい。さらに、PN接合ダイオード素子を構成する半導体領域DFRは、ウェル領域WELではなく、シリコン基板SSBに形成してもよい。
(実施の形態10)
図41は、実施の形態10に係わる半導体装置の構成を示すブロック図である。この実施の形態10においては、実施の形態9で説明したように、ロジック半導体チップLCH−1にディジタルフィルタ1002Pが形成されている場合を説明する。
図41は、実施形態9に係わる図37と類似している。ここでは、図37と図41とで同じ構成の部分を、先ず述べておく。図41において、シリコン基板SSB、ウェル領域WEL、信号線路SSP−L30、SSN−L30、電圧配線SSG−L30、マイクロバンプ用電極LCH−PDG、LCH−PDN、LCH−PDP、コンタクトCT1およびバンプSMBは、図37と同じである。そのため、これらの説明は省略する。
図37においては、ウェル領域WEL上に、絶縁膜GIOを介して、遅延線路SSD−L10が配置され、遅延線路SSD−L10のそれぞれの端部が、信号線路SSN−L30およびSSP−L30に接続されていた。これに対して、この実施の形態10においては、ウェル領域WEL上に、絶縁膜GIOを介して、複数の遅延線路が配置される。これらの複数の遅延線路から所望の数の遅延線路が選択され、選択された遅延線路の一方の端部は、信号線路SSP−L30に接続され、選択された遅延線路の他方の端部は、信号線路SSN−L30に接続される。これにより、選択された数の遅延線路が、信号線路SSP−L30とSSN−L30との間に並列的に接続されることになる。これにより、任意の逆伝達関数の特性を有するディジタルフィルタ1002Pを提供することが可能となる。
図41においては、絶縁膜GIOを介して、ウェル領域WEL上に配置された遅延線路の数が4個の場合が示されている。同図では、これらの4個の遅延線路に符号SSD10−L10〜SSD13−L10が付されている。この遅延線路SSD10−L10〜SSD13−L10のそれぞれの端部は、スイッチアレイSAR1を介して、コンタクトCT1によって、信号線路SSN−L30とSSP−L30に接続されている。
スイッチアレイSAR1は、MOSFETS10A〜S13AおよびMOSFETS10B〜S13Bを備えている。これらのMOSFETS10A〜S13A、S10B〜S13Bは、それぞれ2個のMOSFETが1組とされ、遅延線路の数に対応した数の組に分けられている。すなわち、MOSFETS10AとS10Bが1組とされ、この組が、遅延線路SSD10−L10に対応し、MOSFETS11AとS11Bが1組とされ、この組が、遅延線路SSD11−L10に対応している。同様に、MOSFETS12AとS12Bが1組とされ、この組が、遅延線路SSD12−L10に対応し、MOSFETS13AとS13Bが1組とされ、遅延線路SSD13−L10に対応している。
遅延線路SSD10−L10の一方の端部は、対応する組のMOSFETS10Aを介して、信号線路SSP−L30に接続され、その他方の端部は、対応する組のMOSFTS10Bを介して、信号線路SSN−L30に接続されている。また、遅延線路SSD11−L10の一方の端部は、対応する組のMOSFETS11Aを介して、信号線路SSP−L30に接続され、その他方の端部は、対応する組のMOSFTS11Bを介して、信号線路SSN−L30に接続されている。同様に、遅延線路SSD12−L10の一方の端部は、対応する組のMOSFETS12Aを介して、信号線路SSP−L30に接続され、その他方の端部は、対応する組のMOSFTS12Bを介して、信号線路SSN−L30に接続されている。さらに、遅延線路SSD13−L10の一方の端部は、対応する組のMOSFETS13Aを介して、信号線路SSP−L30に接続され、その他方の端部は、対応する組のMOSFTS13Bを介して、信号線路SSN−L30に接続されている。
スイッチアレイSAR1を構成するこれらのMOSFETは、遅延線選択レジスタSREG1に格納されている遅延線選択情報に従って、オン状態にされる。例えば、遅延線選択情報が、遅延線路SSD10−L10を指定している場合、遅延線選択レジスタSREG1からの選択信号SELA1、SELB1(それぞれ4ビット)によって、この遅延線路SSF−L10に対応した組を構成するMOSFETS10AとS10Bがオン状態とされ、残りのMOSFETS11A〜S13AおよびS11B〜S13Bはオフ状態とされる。また、遅延線選択情報が、遅延線路SSD10−L10とSSD12−L10とを指定している場合には、遅延線選択レジスタSREG1からの選択信号SELA1、SELB1によって、これらの遅延線路に対応した組を構成するMOSFETS10A、S10B、S12AおよびS12Bがオン状態とされ、残りのMOSFETS11A、S11B、S13AおよびS13Bはオフ状態となる。以下同様にして、遅延線選択レジスタSREG1に格納されている遅延線選択情報によって、1組以上で、任意の数の組のMOSFETがオン状態にされる。
例えば、MOSFETS10A、S10Bのみがオン状態とされた場合には、遅延線路SSD10−L10の一方の端部が、信号線路SSP−L30に接続され、この遅延線路SSD10−L10の他方の端部は、信号線路SSN−L30に接続されることになる。また、このとき、MOSFETS12A、S12Bもオン状態とされた場合には、遅延線路SSD10−L10およびSSD12−L10のそれぞれの一方の端部が、信号線路SSP−L30に接続され、遅延線路SSD10−L10およびSSD12−L10のそれぞれの他方の端部は、信号線路SSN−L30に接続されることになる。このようにして、任意の遅延線路を1個または複数個選択し、選択された1個または複数個の遅延線路の一方の端部は、信号線路SSP−L30に接続され、他方の端部は、信号線路SSN−L30に接続されるようになる。
予め所望の遅延量や信号損失を有するようにした遅延線路SSD10−L10〜SSD13−L10を用意しておく。遅延素子DLNとして適切な損失量にあわせて、遅延線路SSD10−L10〜SSD13−L10から1個または複数個の遅延線路を選択する遅延線路選択情報を求め、求めた遅延線選択情報を遅延線選択レジスタSREG1に格納する。これにより、遅延線選択レジスタSREG1に格納された遅延線選択情報によって指定された1個または複数個の遅延線路が、遅延線路SSD10−L10〜SSD13−L10から選択され、信号線路SSP−L30とSSN−L30との間に接続されることになる。
図41に示した構成は、信号線路を伝達する差動信号のビットレートが、ほぼ固定されている場合に適している。この場合、遅延線選択信号により遅延線路の切り換えは、例えば遅延素子DLNの損失量を調整するために用いられる。このとき、遅延素子DLNの遅延量は、例えば後で変形例で説明するが、バイアス情報を調整することによって、微調整する。
選択された1個または複数個の遅延線路が、遅延素子DLNとして機能するため、必要とされる等化の強さが変わった場合等に対して、動的にディジタルフィルタ1002Pの逆伝達関数を変更することが可能となる。ビットレートが同じであっても、例えば信号線路の長さが変わることにより、送受信間の信号チャンネルで生じる減衰が変わる。この減衰が大きくなった場合には、強い等化作用が必要とされ、減衰が小さくなった場合には、弱い等化作用が必要とされることになる。等化作用を強くするには、遅延素子DLNの損失量が小さくなるように、遅延線路を選択すればよい。逆に、等化作用を弱くするには、遅延素子DLNの損失量が大きくなるように、遅延線路を選択すればよい。
さらに、この実施の形態10では、ウェル領域WELに供給される電圧が、任意に変更できるようにされている。すなわち、ロジック半導体チップLCH−1には、上記した遅延線選択レジスタSREG1およびスイッチアレイSAR1以外に、電源回路RGとバイアス電圧レジスタBREGが設けられている。バイアス電圧レジスタBREGに格納されたバイアス情報に基づいて、電源回路RGは、例えば所定の電圧Vsと、この所定の電圧Vsとは電圧値が異なる電圧Vdとの間の電圧を、ウェル領域WELに、バイアス電圧として供給する。これにより、ウェル領域WELの電圧を、任意の電圧値にすることが可能となる。図27(B)に示した等価回路で見た場合、互いに並列接続されたキャパシタンスCおよびコンダクタンスGの値は、ウェル領域WELのバイアス電圧を変えることにより、変化する。例えば、等価的にMOSダイオード素子として捉えた場合、このMOSダイオード素子を逆バイアスするバイアス電圧を変えることにより、キャパシタンスCおよびコンダクタンスGの値を制御することができる。これにより、遅延素子DLNの逆伝達関数の特性を変更することが可能となる。
この実施の形態10では、遅延線選択情報によって、図27(B)に示した等価回路の抵抗Rが主に変更され、バイアス情報によって、等価回路のキャパシタンスCおよびコンダクタンスGが主に変更されることになる。これにより、より精度よく、逆伝達関数を合わせることが可能となり、精度よく等化を行うことが可能となる。
実施の形態10では、遅延線選択情報とバイアス情報の両方を用いて、遅延素子DLNを調整することを述べたが、これに限定されるものではない。すなわち、遅延選択情報とバイアス情報のいずれか一方のみで、遅延素子DLNを調整するようにしてもよい。また、バイアス情報で調整を行う場合には、電圧配線SSG−L30に所定の電圧Vsが供給されないようにするか、電圧配線SSG−L30とウェル領域WELとが電気的に分離されるようにしておく。
<変形例>
図42は、実施の形態10の変形例に係わる半導体装置の構成を示すブロック図である。図42は、図41と類似しているため、ここでは主に相違点のみを説明する。図41と異なる部分は、スイッチアレイ、遅延線路および遅延線選択レジスタである。残りの部分は、図41と同じであるため、説明は原則省略する。
図41に示した構成は、差動信号のビットレートがほぼ固定されている場合に適している。この場合、ビットレートがほぼ固定しているため、遅延線選択信号による遅延線路の切り換えは、例えば遅延素子DLNの損失量を調整するために用いる。また、バイアス情報は、遅延素子DLNの遅延量を微調整するのに用いる。
これに対して、この変形例では、差動信号のビットレートが複数あり、動的にビットレートが変化する場合に適している。
この変形例においても、図41と同様に、絶縁膜GIOを介して、ウェル領域WEL上に、遅延線路SSD20−L10〜SSD23−L10が配置される。遅延線路SSD20−L10〜SSD23−L10のそれぞれは、ビットレートのそれぞれに対して適した遅延素子DLNとして動作するように、予め適した遅延量や損失量を有するように形成されている。例えば、第1のビットレートでは、遅延線路SSD20−L10が遅延素子DLNとして適しているように、遅延線路SSD20−L10は形成されている。第1のビットレートと異なる第2のビットレートでは、遅延線路SSD21−L10が遅延素子DLNとして適しているように、遅延線路SSD21−L10は形成されている。以下、同様に、第3のビットレートに適するように、遅延線路SSD22−L10が形成され、第4のビットレートに適するように、遅延線路SSD23−L10が形成されている。
スイッチアレイSAR2は、スイッチアレイSAR1と同様に、遅延線路SSD20−L10〜SSD23−L10のそれぞれに対応したMOSFETの組を備えている。図42においては、遅延線路SSD20−L10に対応した組は、MOSFETS20A、S20Bにより構成され、遅延線路SSD21−L10に対応した組は、MOSFETS21A、S21Bにより構成されている。同様に、遅延線路SSD22−L10に対応した組は、MOSFETS22A、S22Bにより構成され、遅延線路SSD23−L10に対応した組は、MOSFETS23A、S23Bにより構成されている。
遅延線路SSD20−L10〜SSD23−L10のそれぞれの一方の端部は、対応する組のMOSFETS20A〜S23Aを介して、信号線路SSP−L30に接続されている。一方、遅延線路SSD20−L10〜SSD23−L10のそれぞれの他方の端部は、対応する組のMOSFETS20B〜S23Bを介して、信号線路SSN−L30に接続されている。
この変形例においては、遅延線選択レジスタSRG2は、遅延線路SSD20−L10〜SSD23−L10のうちの1つを選択する遅延線選択情報を格納する。この遅延線選択情報に基づいた選択信号SELA2、SELB2(それぞれ4ビット)により、遅延線選択情報によって指定された遅延線路が選択され、選択された遅延線路が、スイッチアレイSAR2により、信号線路SSP−L30とSSN−L30との間に接続される。
例えば、遅延線選択情報によって、遅延線路SSD20−L10が指定されている場合、選択信号SELA2、SELB2によって、この選択線路SSD20−L10に対応した組を構成するMOSFETS20AとS20Bがオン状態にされ、残りのMOSFETS21A〜S23AおよびS21B〜S23Bはオフ状態にされる。また、遅延線選択情報によって、遅延線路SSD22−L10が指定されている場合、選択信号SELA2、SELB2によって、この選択線路SSD22−L10に対応した組を構成するMOSFETS22AとS22Bがオン状態にされ、残りのMOSFETS20A、S21A、S23AおよびS20B、S21B、S23Bはオフ状態にされる。以下、同様にして、択一的に1組を構成するMOSFETのみがオン状態とされる。
遅延線選択情報によって指定された遅延線路に対応する組のMOSFETがオン状態なることにより、遅延線路SSD20−L10〜SSD23−L10のうち、遅延線選択信号によって指定されている遅延線路のみが、択一的に信号線路SSN−L30、SSP−L30間に電気的に接続されることになる。
これにより、差動信号のビットレートが、例えば第1のビットレートから第3のビットへ変化しても、遅延線選択レジスタSREG2に格納されている遅延線選択情報を、第1のビットレートに対応した遅延線路SSD20−L10を指定する情報から、第3のビットレートに対応した遅延線路SSD23−L10を指定する情報へ変更することにより、ビットレートが変化しても、適切に等化を行うことが可能となる。
また、図41で説明したように、バイアス電圧レジスタBREGに格納しているバイアス情報を変更することにより、それぞれのビットレートの際に、遅延素子DLNの遅延量を微調整することが可能である。なお、この変形例においても、バイアス情報で調整を行う場合には、電圧配線SSG−L30に所定の電圧Vsが供給されないようにするか、電圧配線SSG−L30とウェル領域WELとが電気的に分離されるようにしておく。
実施の形態10およびその変形例においては、絶縁膜GIOを介して、ウェル領域WELに配置された遅延線路を用いて遅延素子DLNを構成する例を説明したが、これに限定されるものではない。例えば、実施の形態9の変形例で示したように、ウェル領域WELに形成された半導体領域DEFにオーミック接続された遅延線路を、実施の形態10およびその変形例において、それぞれの遅延線路として用いるようにしてもよい。
また、図41に示した遅延線選択レジスタSREG1、バイアス電圧レジスタBREG、電源回路RGおよびスイッチアレイSAR1は、遅延素子DLNを制御すると言う観点で見た場合、これらによって制御回路が構成されていると見なすことができる。同様に、図42に示した遅延線選択レジスタSREG2、バイアス電圧レジスタBREG、電源回路RGおよびスイッチアレイSAR2についても、これらによって制御回路が構成されていると見なすことができる。
図41および図42において、遅延素子DLNは、複数の遅延線路を備えている。遅延素子DLNにおける信号遅延の時間、すなわち往復信号遅延は、制御回路によって変更することが可能であるため、遅延素子DLNは、可変遅延素子であると見なすことができる。言い換えるならば、可変遅延素子である遅延素子DLNの遅延時間が、制御回路によって定められると見なすことができる。この場合、遅延素子DLNに含まれるダイオード素子に供給されるバイアス電圧または/および信号線路間に接続される遅延線路が、制御回路によって定められることにより、可変遅延素子の遅延時間が定められることになる。
実施の形態10においては、1対の差動信号が供給される遅延素子DLNを例にして説明したが、実施の形態10で説明した遅延線選択レジスタ、バイアス電圧レジスタ、電源回路およびスイッチアレイは、実施の形態3または4にも適用することが可能である。すなわち、シングルエンド信号に対応した遅延素子にも適用することが可能である。この場合、実施の形態3または4において、遅延線路が複数にされ、遅延線選択レジスタに格納された遅延線選択情報によって指定された遅延線路によって、遅延素子が構成されることになる。また、実施の形態10と同様に、シリコン基板SSBでウェル領域が形成され、電源回路とバイアス電圧レジスタによって、ウェル領域の電圧が調整されることにより、遅延素子の遅延量が調整されることになる。
実施の形態1〜6で説明した遅延素子DLNは、信号線路に接続される。信号線路に接続されると言う観点でみると、遅延素子は、所謂ショートスタブの1種と考えられる場合がある。しかしながら、実施の形態において説明した遅延素子は、次に説明するように、ショートスタブとは全く異なるものである。
すなわち、ショートスタブは、それ自体の損失が大きくては、十分に機能しない。これに対して、遅延素子は、それ自体の損失が大きくなるようにする。図1(B)に示した等価回路で見た場合、抵抗Rまたは並列コンダクタンスGが大きくなるように、遅延素子は設定される。また、ショートスタブにおいては、その長さが、原理上、入力信号周波数に対する電磁波波長が1/4内外に設定される。これに対して、遅延素子は、電磁波波長と直接的な関係はなく、その長さは、電磁波波長の長さによっては定まらない。遅延素子の長さは、例えば往復信号遅延の時間によって定まるが、この往復信号遅延も1データ幅区間UTの整数分の1で定まるものであり、電磁波波長の長さではない。
さらに、ショートスタブが、ショートスタブとして機能するためには、信号源からショートスタブまでの線路長が、伝送路と見なされるだけ必要とされる。例えば、信号源からショートスタブまでの線路長を、電磁波波長の1/4にすることが必要とされる。これに対して、遅延素子は、伝送路と見なされない程度に、送信バッファ回路(信号源)または受信バッファ回路の近傍に接続することが望ましい。すなわち、遅延素子は、ショートスタブとしては機能しないような位置に、接続することが望ましい。
実施の形態1〜6では、ディジタルフィルタを、インターポーザまたは半導体チップに形成する例を説明した。しかしながら、実施の形態1〜6で述べたディジタルフィルタ1002を、小型のインターポーザに形成し、この小型のインターポーザを、パッケージ基板、プリント基板に埋め込むようにしてもよい。
実施の形態7〜10においては、受信バッファ回路の1対の入力端子の近傍に、遅延素子DLNをワイヤードオア接続する例を示したが、これに限定されるものではない。例えば、遅延素子DLNの一方の端部を、送信バッファ回路の1対の出力端子のうちの一方の出力端子にワイヤードオア接続し、遅延素子DLNの他方の端部を、送信バッファ回路の他方の出力端子にワイヤードオア接続してもよい。この場合、差動信号の成分については、1対の信号線路によって伝達される前に、1対の信号線路の伝達関数を等化するような逆伝達関数による波形整形が行われることになり、受信バッファ回路の1対の入力端子には歪みが低減された差動信号成分の波形が供給されることになる。このとき、コモンモード信号の成分については、等化されずに、受信バッファ回路の1対の入力端子に伝達されることになる。その結果、コモンモード信号の成分が誤認識されるのを防ぐことが可能である。
実施の形態7および8では、遅延線路を、インターポーザ内に形成された配線パターンを用いる例を説明したが、これに限定されるものではない。例えばインターポーザINS−1としては、シリコンインターポーザ以外の,有機基板やガラス基板を用いたインターポーザであってもよい。また、ロジック半導体チップに形成される配線パターンを、遅延線路として用いるようにしてもよい。さらに、実施の形態7〜10で述べた遅延線路および遅延線路に沿って配置された電圧配線が形成された小型の半導体チップ(等化用半導体チップ)を用意し、この等化用半導体チップを、パッケージ基板PPS−1または/およびインターポーザINS−1に埋め込むようにしてもよい。すなわち、等化用半導体チップをパッケージ基板PPS−1の第1主面PPF1と第2主面PPF2との間に埋め込むように、配置してもよい。また、等化用半導体チップをインターポーザINS−1の第1主面INF1と第2主面との間に埋め込むように、配置してもよい。
<付記>
本明細書には、複数の発明が開示されており、その内のいくつかは、請求の範囲に記載しているが、これ以外の発明も開示しており、その代表的なものを次に列記する。
(A)1対の差動信号線路と、
前記1対の差動信号線路のそれぞれの端部に接続され、前記1対の差動信号線路から差動信号が供給される、または前記1対の差動信号線路へ差動信号を供給する第1回路と、
前記1対の差動信号線路のうちの一方の差動信号線路の端部にワイヤードオア接続された一方の端部と、前記1対の差動信号線路のうちの他方の差動信号線路の端部にワイヤードオア接続された他方の端部とを備え、前記1対の差動信号線路の端部における差動信号の波形を整形する遅延素子と、
を備える、半導体装置。
(B)前記(A)に記載の半導体装置において、
前記遅延素子は、1対の端部を有する遅延線路を備え、前記遅延線路の一方の端部が、前記遅延素子の一方の端部として、前記一方の差動信号線路の端部にワイヤードオア接続され、前記遅延線路の他方の端部が、前記遅延素子の他方の端部として、前記他方の差動信号線路の端部にワイヤードオア接続され、
前記半導体装置は、前記遅延線路に沿って配置され、所定の電圧が供給される電圧配線を備える、
半導体装置。
(C)前記(B)に記載の半導体装置において、
前記遅延線路は、前記一方の端部または前記他方の端部に入力された信号と前記一方の端部または前記他方の端部から出力される出力信号との間の往復信号遅延が、前記信号の1データ幅区間の時間の2倍もしくは整数分の1となるようにされている、半導体装置。
(D)前記(A)に記載の半導体装置において、
前記半導体装置は、ダイオード素子を有し、前記遅延素子は、前記ダイオード素子によって構成されている、半導体装置。
(E)前記(A)に記載の半導体装置において、
前記遅延素子は、遅延時間が変更可能な可変遅延素子であり、
前記半導体装置は、前記可変遅延素子の遅延時間を定める制御回路を備える、半導体装置。
(F)前記(E)に記載の半導体装置において、
前記半導体装置は、ダイオード素子を有し、前記可変遅延素子は、前記ダイオード素子を含み、前記制御回路によって、前記ダイオード素子に供給されるバイアス電圧が設定される、半導体装置。
(G)前記(E)に記載の半導体装置において、
前記可変遅延素子は、複数の遅延線路を有し、前記制御回路によって選択された遅延線路が、前記1対の差動信号経路の端部間に接続される、半導体装置。
(H)差動信号が入力または出力される1対の電極が形成された主面を有する第1半導体チップと、
1対の第1電極が形成された第1主面と、前記第1主面と対向し、前記1対の第1電極と電気的に接続された1対の第2電極が形成された第2主面とを備え、前記第1半導体チップの前記1対の電極が、前記1対の第1電極に接続されるように、前記第1半導体チップの主面が、前記第1主面と対向するように搭載されるインターポーザと、
を備え、
前記1対の電極のうちの一方の電極にワイヤードオア接続された一方の端部と、前記1対の電極のうちの他方の電極にワイヤードオア接続された他方の端部とを有する遅延線路によって、前記1対の第2電極と前記1対の電極との間を差動信号が伝達するとき、差動信号の整形が行われる、半導体装置。
(I)前記(H)に記載の半導体装置において、
前記半導体装置は、前記遅延線路に沿って配置され、所定の電圧が供給される電圧配線を備える、半導体装置。
(J)前記(I)に記載の半導体装置において、
前記遅延線路と前記電圧配線は、前記第1半導体チップに形成された配線である、半導体装置。
(K)前記(I)に記載の半導体装置において、
前記遅延線路と前記電圧配線は、前記インターポーザに形成された配線である、半導体装置。
(L)前記(I)に記載の半導体装置において、
前記半導体装置は、前記遅延線路と前記電圧配線が形成された等化用半導体チップを備える、半導体装置。
(M)前記(L)に記載の半導体装置において、
前記等化用半導体チップは、前記インターポーザの前記第1主面と前記第2主面との間に配置されている、半導体装置。
(N)差動信号が入力または出力される1対の電極が形成された主面を有する第1半導体チップと、
1対の第1電極が形成された第1主面と、前記第1主面と対向し、前記1対の第1電極と電気的に接続された1対の第2電極が形成された第2主面とを備え、前記第1半導体チップの前記1対の電極が、前記第1電極に接続されるように、前記第1半導体チップの主面が、前記第1主面と対向するように搭載される第1インターポーザと、
前記第1インターポーザの第2主面と対向する主面と、前記主面に形成された1対の第3電極と、前記主面に形成された1対の第4電極と、前記1対の第3電極と前記1対の第4電極とを電気的に接続する配線パターンとを備えた基板と、
前記第1半導体チップの前記1対の電極のうちの一方の電極に接続された一方の端部と、前記第1半導体チップの前記1対の電極のうちの他方の電極に接続された他方の端部とを有する遅延線路とを備え、
前記1対の第3電極は、前記1対の第2電極に電気的に接続され、前記1対の第4電極と前記第1半導体チップの前記1対の電極との間を信号が伝達するとき、前記遅延線路によって、前記差動信号の整形が行われる、半導体装置。
(O)前記(N)に記載の半導体装置において、
前記半導体装置は、
1対の電極が形成された主面を有する第2半導体チップと、
1対の第5電極が形成された第1主面と、前記第1主面と対向し、前記1対の第5電極と電気的に接続された1対の第6電極が形成された第2主面とを有し、前記第2半導体チップの前記1対の電極が、前記1対の第5電極に接続されるように、前記第2半導体チップの主面が、前記第1主面と対向するように搭載される第2インターポーザと、
を備え、
前記第2インターポーザの第2主面は、前記基板の主面と対向し、前記第2インターポーザの前記1対の第6電極は、前記1対の第4電極に電気的に接続され、
前記第1半導体チップは、前記第1半導体チップの前記1対の電極からの信号を増幅する第1回路を備え、前記第2半導体チップは、シリアル信号を、前記第2半導体チップの前記1対の電極へ出力する第2回路を備える、半導体装置。
(P)前記(O)に記載の半導体装置において、
前記半導体装置は、前記遅延線路に沿って配置され、所定の電圧が供給される電圧配線を備える、半導体装置。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体チップとして、ロジック半導体チップを例にして説明したが、ロジック半導体チップに限定されるものではない。また、実施の形態1〜6において説明したディジタルフィルタに加え、半導体チップにアナログフィルタ回路または/およびディジタルフィルタ回路を設けるようにしてもよい。この場合、これらのアナログフィルタまたは/およびディジタルフィルタ回路によって、信号の復元の精度を、より向上させることが可能となり、例えば図9および図10に示したアイパターンの顕在化を可能にすることができる。