CN106711119A - 半导体装置 - Google Patents

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Abstract

本公开涉及一种半导体装置。本发明提供了一种实现功耗增大的抑制的半导体装置。一种半导体装置具有信号线、接收缓冲电路以及延迟元件，接收缓冲电路耦合到信号线的端部并且从信号线被供给信号，延迟元件线或耦合到信号线的端部并且使信号的波形在信号线的端部处成形。

Description

半导体装置
相关申请的交叉引用
2016年2月19日提交的日本专利申请No.2016-030127和2015年11月13日提交的日本专利申请No.2015-223002的公开内容(包括说明书、附图和摘要)整个地通过引用并入本文。
技术领域
本发明涉及半导体装置，并且涉及例如具有发送高速信号的信号线的半导体装置，以及具有安装在印刷基板上面的多个半导体芯片并且经由印刷基板的信号线在半导体芯片之间发送高速信号的半导体装置。
背景技术
能够发送或接收高速信号(例如，其传送速度为25Gbps或更高的信号)的半导体装置是需要的。例如，在半导体装置之间发送/接收信号的情况下，通过使用能够减小由接收的信号之间的时序偏差引起的影响、而且还能够抑制终端数量增加的串行通信系统来发送/接收信号。在这种情况下，例如，半导体装置设有所谓的SerDes(串行器-串并行转换器)电路。通过半导体装置中的处理形成的并行信号被SerDes电路转换为25Gbps或更高的高速信号(串行信号)，并且该高速信号从半导体装置被发送。半导体装置接收的25Gbps或更高的高速信号被SerDes电路转换为例如并行信号，并且在半导体装置中执行对通过该转换获得的并行信号的处理。
如上所述的半导体装置被用于例如网络控制。在使用半导体装置进行网络控制的情况下，具有SerDes电路的半导体装置和作为易失性存储器的组件的半导体装置被安装在中介层上，该中介层安装在印刷基板上。具有SerDes电路的半导体装置经由形成在印刷基板中的信号线发送/接收25Gbps或更高的高速信号。例如，具有SerDes电路的半导体装置基于接收的高速信号来控制作为易失性存储器的组件的半导体装置，写入数据，将从作为易失性存储器的组件的半导体装置读取的数据转换为高速信号(串行信号)，并且经由印刷基板中的信号线将高速信号发送到另一个半导体装置和/或电子装置。
因为高速信号是经由信号线发送/接收的，所以在信号波形中出现失真。为了使失真的波形成形，使用例如由无源元件形成的模拟滤波器电路。近年来，为了改善接收性能，代替模拟滤波器电路，使用由有源元件(诸如晶体管)形成的数字滤波器电路。
专利文献1描述了与数字滤波器电路相关的技术。专利文献2描述了与信号线相关的技术。
相关技术文献
专利文献
专利文献1：日本未审查专利申请公开No.Hei 2(1990)-72711
专利文献2：日本未审查专利申请公开No.2004-297411
发明内容
通过代替模拟滤波器电路而使用数字滤波器电路，接收性能可以得到很大改善。然而，当信号的发送速度提高到32Gbps和54Gbps时，相应地，数字滤波器电路必须被以32GHz和54GHz的时钟频率操作。
设计以高时钟频率操作的数字滤波器电路的难度水平变高。不仅是设计的难度水平，而且也发生了由于高速操作而导致的功耗增加的问题。
专利文献1公开了与数字滤波器电路相关的技术。假定专利文献1中描述的数字滤波器电路由有源元件形成。因此，在对高速信号进行处理的情况下，数字滤波器电路的功耗增加。专利文献2公开了与信号线相关的技术。然而，并没有描述使由于在信号线中的传播而发生的波形劣化成形的技术。
从说明书和附图的描述，其它的问题和新颖的特征将变得清楚。
为了便于问题的理解，首先，将描述本发明的发明人检查的在本发明之前的技术。
发明人的检查
图21A和21B是说明本发明的发明人检查的在本发明之前的技术的解释性示图。图21A说明了信号线2100、发送缓冲电路2101、数字滤波器电路2102以及接收缓冲电路2103。信号从发送缓冲电路2101被串行地供给信号线2100。来自发送缓冲电路2101的信号经由信号线2100被供给(被发送)到数字滤波器电路2102，并且来自数字滤波器电路2102的输出被供给接收缓冲电路2103。
数字滤波器电路2102和接收缓冲电路2103包括在为第一半导体装置提供的并且由多个有源元件构成的SerDes电路中。发送缓冲电路2101包括在为第二半导体装置提供的并且由多个有源元件构成的SerDes电路中。有源元件的例子是晶体管。信号线2100由形成在印刷基板上的信号线构造，在该印刷基板上安装有第一半导体装置和第二半导体装置。就该构造而言，由第二半导体装置产生的信号被从发送缓冲电路2101输出到信号线2100，来自信号线2100的信号经由第一半导体装置中的数字滤波器电路2102被供给接收缓冲电路2103，并且从接收缓冲电路2103输出的信号在第一半导体装置中被处理。
因为在信号线2100中存在损耗，所以当信号在信号线2100中发送时，在该信号的波形(信号波形)中发生退化。
在图21A中，2104指示从发送缓冲电路2101输出到信号线2100的发送波形。在图21A中，2105指示从信号线2100输入到数字滤波器电路2102的滤波器输入波形，并且2106指示从数字滤波器电路2102输出的滤波器输出波形。为了解释，图21A说明了其电压在脉冲状态时改变的脉冲信号被作为发送波形2104输出的情况。在图21A中，发送波形2104、滤波器输入波形2105和滤波器输出波形2106中的每个的水平轴指示时间，而垂直轴指示电压。
当其电压在脉冲状态时改变的发送波形2104被输入到信号线2100的端部中的一个时，由于信号线2100中的损耗，在从信号线2100的另一个端部输出的滤波器输入波形中发生退化。在图21A所示的例子中，发送波形2104具有脉冲态波形，而另一方面，滤波器输入波形2105是陡峭地上升、其后逐渐下降的电压波形。
通过适当地设置数字滤波器电路2102的特性，可以使信号线2100中的信号波形的变化均衡，并且可以将恢复的(成形的)信号波形作为滤波器输出波形2106而从数字滤波器电路2102输出。通过以上操作，可以使滤波器输出波形2106成为近似发送波形2104的波形。从均衡化的角度来讲，数字滤波器电路2102可以认为是均衡器。
图21B是说明数字滤波器电路2102的构造的框图。数字滤波器电路2102具有加法电路SM1和SM2、乘法电路MM1至MMn以及延迟电路DL1至DLn。加法电路SM1和SM2、乘法电路MM1至MMn以及延迟电路DL1至DLn由有源元件(诸如晶体管)构成。
加法电路SM1执行滤波器输入波形2105和加法电路SM2的输出之间的减法，将该减法的结果作为滤波器输出波形2106输出，并且将它供给延迟电路DL1。延迟电路DL1至DLn串联耦合，并且每个延迟电路延迟预定时间(延迟时间)，并且其后，将延迟的信号供给下一级中的延迟电路。延迟电路DL1至DLn的输出分别被供给对应的乘法电路MM1至MMn。乘法电路MM1至MMn执行对应系数a1至aN和对应延迟电路DL1至DLn之间的乘法，并且将加法结果供给加法电路SM2。加法电路SM2将乘法电路MM1至MMn的输出相加，并且将加法结果供给加法电路SM1。
延迟电路DL1至DLn中的每个中的延迟时间对应于一个数据宽度间隔的时间(UT延迟)。另一方面，从发送缓冲电路2101输出到信号线2100的信号的周期根据被发送的信号的发送速度而改变。一个数据宽度间隔的时间与信号的发送速度的周期成比例。因此，过去输出的滤波器输出波形2106的电压与系数a1至aN相乘，并且从滤波器输入波形2105减去该结果。因此，通过设置适当的系数a1至aN，从数字滤波器电路2102输出的滤波器输出波形可以被成形为适当波形。在图21B中，Xk指示滤波器输入波形的数字值，而Yk指示滤波器输出波形的数字值。
为了使信号线2100中的信号波形的退化均衡化，数字滤波器电路2102具有与信号线2100的传递函数相反的传递函数(反传递函数)。也就是说，它被设置为当信号线2100的传递函数和数字滤波器电路2102的传递函数(反传递函数)相乘时，得到常数。
首先，当以Z变换记号表达信号线2100的传递函数时，信号线2100的传递函数S(z)可以表达为图22中的方程(8)。hk指示信号线2100的脉冲响应。接着，当以Z变换记号表达数字滤波器电路2102的传递函数H(z)时，它可以表达为图22中的方程(9)，并且Z变换代码z可以表达为图22中的方程(10)。UT表达一个数据宽度间隔中的时间。
当信号线2100的传递函数S(z)和数字滤波器电路2102的传递函数H(z)相乘时，相乘的传递函数Htotal(z)表达为图22中的方程(11)。当如图22中的方程(12)所表达的那样取代系数ak时，传递函数Htotal(z)表达为图22中的方程(13)。也就是说，传递函数Htotal(z)变为常数，由于信号线2100中的损耗而劣化的波形通过数字滤波器电路2102得到恢复，并且可以获得成形的滤波器输出波形2106。系数ak对应于供给图21B所示的乘法电路MM1至MMn的系数a1至aN。当以某种方式获得系数ak的适当的值时，可以通过数值运算恢复通过信号线劣化的信号波形。在方程(13)中，相乘的传递函数Htotal(z)是约等号，并且耦合到常数ho。为了使它为完全等号(＝)，图21B所示的乘法电路MM1至MMn的数量必须是无限的。
然而，不可能使乘法电路MM1至MMn的数量是无限的。通过增加乘法电路的数量，功耗增大，并且数字滤波器电路2102占据的面积也扩大。因此，在容许的功耗和占据面积的范围内确定乘法电路MM1至MMn的数量。
就数字滤波器电路2102的情况来说，请求选择以下两个选项中的任何一个。选项1)减少构造数字滤波器电路的算术电路和延迟电路的数量来降低功耗。在选择选项1的情况下，波形再现精度受到抑制。选项2)增加构造数字滤波器电路的算术电路和延迟电路的数量来使波形再现精度变高。在选择选项2的情况下，出现功耗和占据面积的增大。也就是说，难以既满足功耗的降低(占据面积)，又满足波形再现精度的改善。此外在选择选项1)的情况下，操作算术电路和延迟电路的时钟信号变为高频率，使得功耗增大。
在使用数字滤波器电路2102的情况下，不仅有功耗和占据面积施加的约束，而且还有采样定理施加的约束。图23是用于解释采样定理施加的约束的示图。在数字滤波器电路2102执行数值运算的情况下，信号的波形必须被每一个数据宽度间隔UT地离散化。也就是说，请求按与一个数据宽度间隔UT的时间对应的采样周期对波形进行采样。
在图23中，在左上部分中指示滤波器输入波形2105，在中上部分中示出数字滤波器电路2102和接收缓冲电路2103，并在右上部分中示出滤波器输出波形2106。在图23中，滤波器输入波形2105和滤波器输出波形2106中的每一个的水平轴均指示时间，且垂直轴均指示电压。这里假定滤波器输入波形2105和滤波器输出波形2106的电压均在垂直方向上相对于作为参考电压的预定电压Vc改变。
在图23中的中下部分中，接收缓冲电路2103的输入端子处的电压的改变被示为眼孔图样(眼图)。眼孔图样的水平轴指示时间，且垂直轴指示电压。通过重叠当相同滤波器输入波形被重复地供给数字滤波器电路2102时供给接收缓冲电路2103的输入端子的滤波器输出波形而产生眼孔图样。
为了解释，图23说明数字滤波器电路2102的传递函数H(z)为1的情况。在滤波器输入波形2105、滤波器输出波形2106和眼孔图样中的每个中，UT指示一个数据宽度间隔的时间，而虚线指示采样时序。示出了作为采样时序之间的间隔的采样周期与一个数据宽度间隔的时间相同的情况。
在数字滤波器电路2103中，在算术处理之前，按虚线指示的采样时序对滤波器输入波形2105进行采样，并且对通过采样获得的离散数据执行算术处理。因此，即使滤波器输入波形2105具有接近于梯形形状的波形，通过数字滤波器电路2102之后的滤波器输出波形变为如图23所示的折线波形。接收缓冲电路2103的输入端子处的眼孔图样变为通过重叠折线波形而获得的菱形形状的图样。当眼孔图样变为菱形形状时，如果接收缓冲电路2103提取输入端子处的电压的时序偏离，则接收电平降低。例如，在图23中的眼孔图样中，当提取时序从时间t10偏离到t11时，接收缓冲电路2103的接收电平大大地降低。
通过将采样频率增大到例如数倍、而且还将操作构造数字滤波器电路2102的算术电路和延迟电路的时钟信号增大到数倍，则可以产生更接近滤波器输入波形2105的滤波器输出波形2106。即使提取时序(fetch timing)偏离，也可以防止接收电平大大地降低。然而，因为操作构造数字滤波器电路2102的算术电路和延迟电路的时钟信号的频率变高，所以数字滤波器电路2102的功耗增大。另外，当时钟频率变高时，延迟电路等的时序设计变难。
用于解决问题的手段
根据实施例的半导体装置具有信号线、第一电路和延迟元件，第一电路耦合到信号线的端部，信号从信号线供给第一电路/从第一电路供给信号线，延迟元件线或(wired-OR)耦合到信号线的端部，并且使信号线的该端部处的信号的波形成形。
来自信号线的信号或进入信号线的信号的一部分被发送到线或耦合的端部处的延迟元件。在延迟元件中，基于供给的信号的一部分的回波被发送到线或耦合的端部。通过所述操作，来自信号线的信号或进入信号线的信号的波形通过回波而成形。因为信号的波形由作为无源元件的延迟元件成形，所以即使通过信号线的信号的发送速度变高，也可以抑制使信号的波形成形时的功耗的增大。因此，可以提供实现功耗增大的抑制的半导体装置。
根据实施例，可以提供实现功耗增大的抑制的半导体装置。
附图说明
图1A至1C是说明根据第一实施例的数字滤波器的基本构造的示图。
图2A至2C是说明根据第一实施例的数字滤波器的操作的波形。
图3是用于解释根据第一实施例的数字滤波器的示图。
图4是说明根据第一实施例的数字滤波器耦合到发送缓冲电路的构造的框图。
图5A和5B是比较根据第一实施例的数字滤波器与由有源元件构造的数字滤波器电路的表格。
图6是说明根据第一实施例的半导体装置的截面的截面图。
图7是说明根据第一实施例的半导体装置的主要部分的平面的平面图。
图8是说明图7中描绘的平面的A-A'截面和B-B'截面的截面图。
图9A和9B是说明根据第一实施例的数字滤波器的波形的波形图。
图10A和10B是说明根据第一实施例的数字滤波器的波形的波形图。
图11是说明根据第一实施例的修改的半导体装置的平面的平面图。
图12是说明图11中描绘的平面的A1-A1'截面和B1-B1'截面的截面图。
图13是说明根据第二实施例的半导体装置中的平面的平面图。
图14是说明图13中描绘的平面的A2-A2'截面和B2-B2'截面的截面图。
图15是说明根据第三实施例的半导体装置的截面的截面图。
图16A至16C是根据第三实施例的半导体装置的平面图和截面图。
图17是说明根据第四实施例的半导体装置的截面的截面图。
图18A至18C是根据第四实施例的半导体装置的平面图和截面图。
图19是说明根据第五实施例的数字滤波器的构造的框图。
图20是说明根据第六实施例的数字滤波器的构造的框图。
图21A和21B是说明本发明的发明人检查的技术的解释性示图。
图22是用于解释本发明的发明人检查的技术的示图。
图23是用于解释本发明的发明人检查的技术的示图。
图24是说明差分信号的电压波形的波形图。
图25A至25C是说明单端数字滤波器的眼孔图样的示图。
图26A至26C是说明单端数字滤波器的眼孔图样的示图。
图27A和27B是说明根据第七实施例的数字滤波器的构造和等效电路的示图。
图28A至28C是说明根据第七实施例的眼孔图样的示图。
图29A至29C是说明根据第七实施例的眼孔图样的示图。
图30是用于解释根据第七实施例的数字滤波器的示图。
图31是说明根据第七实施例的数字滤波器的结构的平面图。
图32是说明根据第七实施例的数字滤波器的结构的截面图。
图33是说明根据第七实施例的修改的数字滤波器的结构的平面图。
图34是说明根据第七实施例的修改的数字滤波器的结构的截面图。
图35是说明根据第八实施例的数字滤波器的结构的平面图。
图36是说明根据第八实施例的数字滤波器的结构的截面图。
图37是说明根据第九实施例的数字滤波器的结构的平面图。
图38是说明根据第九实施例的数字滤波器的结构的截面图。
图39是说明根据第九实施例的修改的数字滤波器的结构的平面图。
图40是说明根据第九实施例的修改的数字滤波器的结构的截面图。
图41是说明根据第十实施例的半导体装置的构造的框图。
图42是说明根据第十实施例的修改的半导体装置的构造的框图。
具体实施方式
以下，将参照附图来详细描述本发明的实施例。在所有用于解释实施例的附图中，原则上，相同的标号被指定给相同的部分，并且将不给出重复的描述。
第一实施例
数字滤波器的基本构造
首先，将描述根据第一实施例的半导体装置中提供的数字滤波器的基本构造。稍后将具体描述其中具有数字滤波器的半导体装置。
图1A至1C是说明根据第一实施例的数字滤波器的基本构造的示图。图1A是说明数字滤波器的构造的框图，图1B是图1A的数字滤波器的等效电路图，以及图1C是图1A所示的数字滤波器的传递函数的示图。
在图1A中，1000表示信号线(信号发送路径)。假定在图1A中信号线1000具有一对端部。在该图中，SNO表示信号线1000的端部中的一个，而SNI表示信号线1000的另一个端部。图1A说明了发送缓冲电路(第二电路)1001、数字滤波器1002以及接收缓冲电路(第一电路)1003。
如稍后将具体描述的，根据第一实施例的半导体装置具有印刷基板、安装在印刷基板上的多个中介层以及安装在中介层上的半导体芯片。因为半导体装置具有安装在印刷基板上的多个半导体芯片，所以它也可以认为是电子装置(包括所谓的SIP和MCM)。然而，在本说明书中，当没有必要澄清时，包括印刷基板、中介层和半导体芯片的装置将也称为半导体装置。类似地，在本说明书中，当没有必要澄清时，具有中介层和安装在中介层上的半导体芯片的装置将也称为半导体装置。此外，在本说明书中，当没有必要澄清时，半导体芯片将也称为半导体装置。
如稍后将具体描述的，图1A所示的接收缓冲电路1003形成在安装在第一中介层上的第一半导体芯片中，而发送缓冲电路1001形成在安装在不同于第一中介层的第二中介层上的第二芯片中。第一中介层和第二中介层被安装在同一个印刷基板上。图1A所示的信号线1000表达将形成在第二半导体芯片中的发送缓冲电路1001和形成在第一半导体芯片中的接收缓冲电路1003电耦合的信号导线。信号导线包括例如形成在印刷基板中的信号导线(布线图案)。
数字滤波器1002具有延迟元件DLN，该延迟元件DLN具有一对端部DN1和DN2。延迟元件DLN由具有预定长度的延迟导线(信号导线)构成，并且信号导线的一对端部对应于该对端部DN1和DN2。延迟元件DLN的端部DN2线或耦合到信号线1000的端部SNO。具体地，在节点WRN处，延迟元件DLN的端部DN2和信号线1000的端部SNO电耦合。节点WRN电耦合到接收缓冲电路1003的输入端子(输入节点)。延迟元件DLN的另一个端部DN1电耦合到预定电压Vs。在图1A中，预定电压Vs是电路的接地电压。
发送缓冲电路1001接收将被发送的串行信号，并且将它供给作为信号线1000的端部中的一个的端部SNI。供给的串行信号通过信号线1000，并到达信号线1000的端部SNO。到达信号线1000的端部SNO的信号被分布到接收缓冲电路1003和数字滤波器1002。分布比指示为信号的分布比“b”。信号线1000的端部SNO处的信号中的分布比为“b”的信号被作为输入信号FW输入(供给)到延迟元件DLN的端部DN2。其余的信号(即，信号1-b)被供给接收缓冲电路1003的输入端子。
因为数字滤波器1002中的延迟元件DLN的另一个端部DN1耦合到预定电压Vs(电路的接地电压)，所以延迟元件DLN的另一个端部DN1的阻抗小于延迟元件DLN的端部DN2的阻抗。因此，输入到延迟元件DLN的端部DN2的输入信号FW在另一个端部DN1的一侧返回，并且虚线指示的返回信号被作为输出信号RW从延迟元件DLN的端部DN2输出到线或耦合部分(节点WRN)。因为延迟元件DLN具有损耗，所以从端部DN2输出的输出信号RW与输入到端部DN2的输入信号FW相比有衰减。输出信号RW与输入信号FW相比有延迟。因为在节点WRN中线或耦合的延迟元件DLN的端部DN2是输入和输出信号处的端部，所以端部DN2可以被认为是输入/输出端部或输入/输出端子。
图1B是图1A所示的延迟元件DLN的等效电路图。延迟元件DLN用分布式常数电路表达。尽管不受限制，多个分布式常数电路中的每个均表达为π型分布式常数电路，并且π型分布式常数电路包括电感L、电阻R、电容C和电导G。延迟元件DLN的等效电路被表达为使得多个电感L和多个电阻器R在端部DN2和DN1之间串联耦合，并且多个电导G和电容C在延迟元件DLN和预定电压Vs(电路的接地电压)之间并联耦合。
在图1B所示的等效电路中，如上所述，由于电感L、电阻R、电容C等的影响，延迟元件DLN具有损耗，并且输出信号RW与输入信号FW相比有衰减。当信号的衰减系数(信号衰减系数)被设置为β/2时，延迟元件DLN中的输入到端部DN2的信号从端部DN2输出的时间段的信号衰减系数(往返信号衰减系数)被表达为e-β。因为考虑到信号的往返，所以往返的衰减系数被表达为β/2×2＝β。另一方面，信号往返所需的延迟时间(往返延迟时间)由数据宽度间隔UT和系数“m”之间的比率UT/m确定。在这种情况下，系数“m”是整数1、2、3......。在图1A中，在延迟元件DLN中往返的信号被绘制为输入信号FW和输出信号(回波)RW。
从延迟元件DLN的端部DN2输出的输出信号RW在节点WRN处通过线或耦合与来自信号线1000的信号组合。因为输出信号RW是组合中的回波，所以它的作用是减小来自信号线1000的信号的绝对值。因为延迟元件DLN中的信号的往返延迟时间是一个数据宽度间隔UT的整数的一小部分，所以来自信号线1000的信号的绝对值被来自延迟元件DLN的一个或多个回波调整从而减小。如果往返延迟时间不是一个数据宽度间隔UT的整数的一小部分，则认为，来自延迟元件DLN的回波对来自信号线1000的信号工作以便使节点WRN处的绝对值增大，并且使来自信号线1000的信号劣化。
当延迟元件DLN的端部DN1处于浮置状态时，端部DN1中的阻抗变得高于端部DN2中的阻抗，并且从延迟元件DLN的端部DN2输出的输出信号RW变为具有行波。结果，可能发生的是，该行波在节点WRN中与来自信号线1000的信号组合，并且供给接收缓冲电路1003的输入端子的信号变为劣化信号。因此，在第一实施例中，延迟元件DLN的端部DN1耦合到预定电压Vs。
考虑到延迟元件DLN的构造延迟元件DLN的延迟导线的长度(也就是说，端部DN1和DN2之间的距离)和宽度、厚度、材料等，往返信号延迟的时间UT/m被确定为一个数据宽度间隔UT的整数的一小部分。
图1C是说明延迟元件DLN的传递函数的示图。在图1C中，方程(1)表达用Z变换记号表示的延迟元件DLN的传递函数H(z)。在方程(1)中，s指示拉普拉斯系数。如上所述，“b”指示信号的分布比，UT指示一个数据宽度间隔，且m表达整数。
数字滤波器的操作
接着，将描述图1A所示的数字滤波器1002的操作。图2A至2C是说明数字滤波器1002的操作的波形图。这些图中的每个的水平轴均指示时间，而垂直轴均指示电压。图2A指示从发送缓冲电路1001(图1A)供给信号线1000(图1A)的端部SNI的发送波形2104。图2B和2C指示线或耦合部分(节点WRN)中的信号的波形。图2B指示通过节点WRN中的线或耦合实现的来自信号线1000的滤波器输入波形2105和来自延迟元件DLN的输出信号RW的波形的组合。图2C指示由图2B中的耦合形成的滤波器输出波形2106。因为节点WRN处的信号被供给接收缓冲电路1003的输入端子，所以可以认为图2C说明了输入信号或接收缓冲电路1003的接收信号的波形。
根据预定发送速度的串行信号被供给发送缓冲电路1001，并且与供给的串行信号对应的发送信号被供给信号线1000的端部SNI。为了便于解释，其电压在脉冲状态下改变的发送波形2104被输入到信号线1000的端部SNI。
输入到信号线1000的端部SNI的发送波长2104被发送到信号线1000的端部SNO。因为信号线1000具有损耗，所以与发送波形2104相比有劣化的波形被作为滤波器输入波长2105而产生。因为发送波形2104的脉冲形状改变，所以如图2B所示，所以从发送线1000输出的滤波器输入波形2105具有电压陡峭上升并且逐渐下降的形状。信号线1000的输出信号(滤波器输入波形2105)的一部分被输入到节点WRN中的延迟元件DLN的端部DN2。如参照图1A所描述的，供给的输出信号(滤波器输入波形2105)的一部分在延迟元件DLN中的往返延迟时间之后被作为衰减的回波输出到节点WRN。
也就是说，在往返延迟时间之后，延迟元件DLN的输出信号RW被发送到线或耦合的部分。因为此时的波形是回波，所以它是相位与输出信号(滤波器输入波形2105)的相位相反的波形，并且输出信号的值是与输出信号(滤波器输入波形2105)相比有衰减的值。在线或耦合部分(即，节点WRN)中，组合输出信号(滤波器输入波形2105)和延迟元件DLN的输出信号RW(回波的波形)。在图2B中，通过延迟元件中的往返产生的输出信号RW用标号(1)指示。往返产生无限次数。在图2B中，作为例子，通过第二次至第六次往返产生的输出信号RW用标号(2)至(6)指示。因为衰减在每次信号在延迟元件DLN中往返时发生，所以通过往返产生的输出信号RW的值逐渐减小。
期望的是在接收缓冲电路1003的输入端子附近提供线或耦合部分(即，节点WRN)。原因如下。阻抗也存在于节点WRN和接收缓冲电路1003的输入端子之间。当节点WRN和接收缓冲电路1003的输入端子分开时，阻抗增大，并且当考虑阻抗的值时，阻抗变得不合需要。延迟元件DLN的每单位长度的电阻R或电导G大于信号线1000的每单位长度的电阻或电导。
因为节点WRN处的滤波器输入波形2105和输出信号RW的波形(例如，标号(1)至(6)的波形)通过线或耦合组合，所以波形重叠。结果，如图2C所示，供给接收缓冲电路1003的输入端子的滤波器输出波形2106具有类似于发送波形2104的形状。结果，如图2C所示，供给接收缓冲电路1003的输入端子的滤波器输出波形2106变为具有类似于发送波形2104的形状。也就是说，波形被恢复(被成形)。
将如下更简要地描述延迟元件DLN的操作。从信号线1000发送的滤波器输入信号(滤波器输入波形2105)的一部分被输入到延迟元件DLN的端部DN2。然而，因为没有出口，该部分返回到端部DN2(输入端子)。此时，使得延迟元件DLN的每单位长度的电阻或电导大于信号线1000的每单位长度的电阻或电导，并且使延迟元件DLN的端部DN1钉扎到预定电压Vs(诸如电路的接地电压)。通过所述操作，如图2B中的标号(1)所示的相位(使用预定电压Vs作为参考的极性)是反相的，并且衰减的信号返回到线或耦合部分(节点WRN)。因为线或耦合部分(节点WRN)的阻抗和延迟元件DLN的端部DN1的阻抗不同，所以曾经从信号线1000输入到延迟元件DLN的信号在延迟元件DLN中重复返回，标号(2)至(6)等指示的衰减的输出信号RW返回到线或耦合部分，并且与滤波器输入波形2105组合。
通过信号线1000的滤波器输入波形2105具有如图2B所示的从脉冲形状的波形(矩形波形)拖尾的形状，并且与通过延迟元件DLN产生的输出信号RW的波形组(标号(1)至(6)等指示的波形)组合，从而消除尾部部分来重构接近于原始矩形波的信号波形。
在图2B中，UT指示如上所述的一个数据宽度间隔。时间tsa指示延迟元件DLN的输出信号RW变为峰值处的时序。因此，可以认为相邻时间tsa之间的时间对应于延迟元件DLN中的往返延迟时间。因为图2A至2C说明参照图1A至1C描述的系数“m”为1的情况，所以相邻时间tsa之间的时间和一个数据宽度间隔UT的时间是相同的。
通过整数的增大参照图1A至1C描述的系数“m”，可以使预定时间中的延迟元件DLN中的往返的次数增加。也就是说，可以在预定时间内使与滤波器输入波形2105组合的、延迟元件DLN的输出信号RW的波形的数量增加，并且可以使供给接收缓冲电路1003的输入端子的滤波器输出波形2106更接近发送波形2104。系数“m”优选为例如大约4。
如参照图2A至2C所描述的，在数字滤波器电路2102执行处理的情况下，来自信号线2100的滤波器输入波形2105被采样，并且由算术电路执行处理。在这种情况下，图2B所示的时间tsa可以认为是对滤波器输入波形2105进行采样的采样时序，并且对通过使用相邻时间tsa之间的时间作为采样周期进行采样而获得的数字值执行算术电路进行的算术运算。
在第一实施例中，由作为无源元件的延迟导线形成的延迟元件DLN构造数字滤波器。因此，可以恢复(成形)其中由于通过信号线1000的发送而发生劣化的信号波形，同时降低功耗。当图2B所示的时间tsa被认为是采样时序时，根据第一实施例的数字滤波器可以被认为是任意采样周期中的等效无限数量的算术电路。在降低功耗的同时，信号波形可以被以高精度恢复(被成形)。
尽管图1A中未示出，但是信号线1000和延迟元件DLN均被安置为平行于被供给预定电压的电压导线。延迟元件DLN的端部DN1耦合到平行于延迟元件DLN安置的电压导线。延迟元件DLN和平行于延迟元件DLN安置的电压导线中的每单位长度的信号损耗被设置为大于信号线的每单位长度的信号损耗。
接着，将使用以Z变换记号表示的传递函数来描述图1A所示的数字滤波器1002。如图21B所示，数字滤波器电路2102由有源元件构成。另一方面，如图1A所示，根据第一实施例的数字滤波器1002由无源元件构成。此外甚至在由无源元件构成的滤波器中，如稍后将描述的，也对传递函数执行数字计算。因此，在本说明书中，尽管滤波器由无源元件构成，但是它被称为数字滤波器。
图3是用于解释根据第一实施例的数字滤波器的示图。以类似于以上描述的方式，延迟元件DLN的往返延迟时间被表达为UT/m。在这种情况下，系数“m”是整数1、2、3、4......。延迟元件DLN的往返信号衰减速率被表达为e-β。
数字滤波器1002的传递函数H(z)用图3中的方程(2)表达。在这种情况下，“b”指示信号的分布比，且b0、c和γ指示变量。另一方面，信号线1000的传递函数S(z)用图3中的方程(3)表达。在方程(3)中，h0和“a”指示变量。使传播通过信号线1000的信号劣化的劣化因素是集肤效应(skin effect)和介电损耗。在方程(3)中，α1指示由于集肤效应引起的损耗，而α2指示介电损耗。
用图3中的方程(4)表达通过将信号线1000的传递函数与数字滤波器1002的传递函数相乘而获得的总传递函数Htotal(z)。从方程(4)，存在传递函数Htotal(z)变为如图3中的方程(5)所表达的基本上恒定的常数h0的条件。例如，通过如图3中的方程(6)所表达的那样进行设置，获得基本上恒定的常数h0。也就是说，通过使用数字滤波器1002，可以使信号线1000均衡化。
在方程(4)中，H(z)S(z)表达数字滤波器1002设在发送缓冲电路1001的一侧的情况，而S(z)H(z)表达数字滤波器1002设在接收缓冲电路1003的一侧的情况。也就是说，数字滤波器1002可以耦合在接收缓冲电路1003的输入端子附近或者发送缓冲电路1001的输出端子附近。
图4是说明将数字滤波器1002耦合到发送缓冲电路1001的输出端子的情况下的构造的框图。图4类似于图1A，不同点是数字滤波器1002耦合到发送缓冲电路1001的输出端子。具体地，将发送缓冲电路1001的输出端子与信号线1000的端部SNI耦合的信号导线的预定部分是节点WRN，并且作为数字滤波器1002的组件的延迟元件DLN的端部DN2线或耦合到节点WRN。
在这种情况下，预先通过数字滤波器1002的输出信号(回波)使节点WRN中的信号的波形变形(调整)，以使得从信号线1000的端部SNO输出的信号的波形被成形为与从发送缓冲电路1001的输出端子输出的发送波形类似的波形。因为数字滤波器1002的操作类似于参照图1A至1C至图3描述的数字滤波器的操作，所以将不重复描述。
图5A和5B是数字滤波器2102和数字滤波器1002之间的比较的表格。图5A说明功能块的比较，而图5B说明功能上的比较。
如图21B所示，数字滤波器电路2102由诸如乘法电路MM1至MMn、加法电路SM1和SM2以及延迟电路DL1至DLn的功能块构成。在根据第一实施例的数字滤波器1002中，这些功能块被物理量和延迟元件DLN的端部的物理耦合取代。具体地，如图5A所示，数字滤波器电路2102中的“第n乘法电路”被数字滤波器1002中的“n次往返之后的延迟元件中的损耗”取代，“第n延迟电路”被“n次往返之后的延迟元件中的延迟”取代。此外，数字滤波器电路2102中的“加法电路”被数字滤波器1002中的“与信号线的线或耦合以及预定电压耦合(相位反相)”取代。
图5B说明比较数字滤波器电路2102和根据第一实施例的数字滤波器1002之间的功能的情况。具体地，在数字滤波器电路2102中，实际上只可以提供“有限数量”的乘法电路。相反，在数字滤波器1002中，通过延迟元件的损耗来实现乘法电路的功能，以使得可以提供“无限数量”的等效乘法电路。类似地，在数字滤波器电路2102中，实际上只可以提供“有限数量”的延迟电路。相反，在数字滤波器1002中，通过延迟元件DLN的延迟来实现延迟电路的功能，以使得可以提供“无限数量”的等效延迟电路。
此外，对在信号线中发送的信号进行采样的采样周期在数字滤波器电路2012中是一个数据宽度间隔“UT”，而相反，在数字滤波器1002中的等效采样周期是“任意的”。等效采样周期对应于往返延迟时间UT/m。尽管等效采样周期是“任意的”，但是希望将它设置为由整数的系数“m”确定的往返延迟时间(等效采样周期)。
供给构造数字滤波器电路2102的乘法电路的乘数系数a1至aN(图21)的自由度可以在数字滤波器电路2102中被“任意地”确定。在数字滤波器1002中，因为等效乘数系数是通过延迟元件DLN的衰减实现的，所以乘数系数的自由度“仅仅是单调递减的”。然而，例如，通过放大供给接收缓冲电路1003的输入端子的信号，可以从接收缓冲电路1003输出任意电压电平的信号。
在根据第一实施例的数字滤波器1002中，如图5B中所写的，乘数系数“仅仅是单调递减的”。因此希望放大接收缓冲电路1003等中的重构的(成形的)信号的波形。
如上所述，在根据第一实施例的数字滤波器1002中，以类似于图21所示的数字滤波器电路2102的方式，可以使信号线1000均衡化，并且可以降低功耗。等效乘法电路的数量是无限的，并且可以使数字滤波器的时间分辨率为数字滤波器电路2102的时间分辨率的许多倍。因此，可以实现大的功耗降低以及信号波形解码精度的改善。
半导体装置的整体构造
接着，将描述根据第一实施例的半导体装置的整体构造。在这里所述的半导体装置中，合并了图1中所描述的数字滤波器1002。图6是说明根据第一实施例的半导体装置6000的截面的截面图。半导体装置6000具有印刷基板PBS、安装在印刷基板PBS上面的多个包装基板以及安装在包装基板上面的多个中介层。此外，在每个中介层上面安装有半导体芯片。因此，根据第一实施例的半导体装置6000可以认为是具有多个半导体芯片的电子装置。
为了便于描述，在图6中，示出了安装在印刷基板PBS上面的两个包装基板PPS-1和PPS-2。安装在包装基板PPS-1上面的中介层被指示为标号INS-1，而安装在包装基板PPS-2上面的中介层被指示为标号INS-2。
图6说明如下情况：其中尽管不受限制，多个半导体芯片MCH-1至MCH-4(第三半导体芯片)和LCH-1(第一半导体芯片)安装在第一中介层INS-1(第一中介层)上面，并且一个半导体芯片LCH-2(第二半导体芯片)安装在中介层INS-2(第二中介层)上面。显而易见的是，安装在中介层等中的每个上面的半导体芯片的数量是例子，而本发明不限于该数量。在根据第一实施例的半导体装置6000中，作为安装在中介层INS-1上面的半导体芯片的一部分的半导体芯片MCH-1至MCH-4立体地(三维地)堆叠，并且作为半导体芯片的一部分的半导体芯片LCH-1被平坦地(二维地)安装。具体地，在中介层INS-1的顶视图中，半导体芯片MCH-1至MCH-4被安置以使得它们在中介层INS-1中的预定第一区域中彼此重叠，并且半导体芯片LCH-1被安置在不同于其中安置有半导体芯片MCH-1至MCH-4的预定第一区域的预定第二区域中。
半导体芯片MCH-1至MCH-4中的每个例如均是存储信息的存储器半导体芯片，而半导体芯片LCH-1是对存储器半导体芯片MCH-1至MCH-4执行信息的发送/接收、控制等的逻辑半导体芯片。逻辑半导体芯片LCH-1也可以立体地堆叠在中介层INS-1上面。例如，尽管存储器半导体芯片MCH-1至MCH-4可以堆叠在逻辑半导体芯片LCH-1上面，但是因为每个半导体芯片都产生热量，所以如图6所示，希望仅立体地堆叠存储器半导体芯片MCH-1至MCH-4，而将逻辑半导体芯片安装在不同于存储器半导体芯片MCH-1至MCH-4的第二区域中。
印刷基板PBS具有第一主表面PBF1以及与第一主表面PBF1相对的第二主表面PBF2，并且进一步在第一主表面PBF1与第二主表面PBF2之间具有交替夹入的多个导电层和多个绝缘层。所述多个导电层在堆叠的同时夹入绝缘层以使它们电分离。在印刷基板PBS的第一主表面PBF1上，形成多个球体电极PDE。在图6中，为了避免绘制变得复杂，引用符号PDE仅被指定给最右侧的球体电极和最左侧的球体电极。形成在印刷基板PBS的第一主表面PBF1上面的球体电极(例如，两个球体电极)经由印刷基板PBS中的导电层形成的预定布线图案相互电耦合。在图6中，作为印刷基板PBS中的导电层形成的布线图案的例子，示出了布线图案(信号导线)PBL1和PBL2。
包装基板PPS-1也具有第一主表面PPF1以及与第一主表面PPF1相对的第二主表面PPF2，并且具有夹在第一主表面PPF1和第二主表面PPF2之间的多个导电层和多个绝缘层。所述多个导电层在堆叠的同时夹入绝缘层。在包装基板PPS-1的第一主表面PPF1上，形成多个凸块电极(未示出)。在包装基板PPS-1的第二主表面PPF2上，形成多个球体电极(未示出)。形成在第一主表面PPF1上的凸块电极的密度被设置为高于形成在第二主表面PPF2上的球体电极的密度。期望的布线图案由夹在第一主表面PPF1和第二主表面PPF2之间的导电层形成。通过形成的布线图案，例如，形成在第一主表面PPF1上的凸块电极和形成在第二主表面PPF2上的球体电极电耦合。图6说明由夹在第一主表面PPF1和第二主表面PPF2之间的导电层形成的布线图案的例子，并且这些图案的一部分被绘制为布线图案(信号导线)PPL1-1和PPL1-2。
中介层INS-1也具有第一主表面INF1以及与第一主表面INF1相对的第二主表面INF2，并且具有夹在第一主表面INF1和第二主表面INF2之间的多个导电层和多个绝缘层。所述多个导电层在堆叠的同时夹入绝缘层。在中介层INS-1的第一主表面INF1上，形成多个微凸块电极(未示出)。在中介层INS-1的第二主表面INF2上，形成多个凸块电极(未示出)。形成在第一主表面INF1上的微凸块电极的密度被设置为高于形成在第二主表面INF2上的凸块电极的密度。
期望的布线图案由夹在第一主表面INF1和第二主表面INF2之间的导电层形成。通过形成的期望的第一布线图案，例如，形成在第一主表面INF1上的微凸块电极和形成在第二主表面INF2上的凸块电极电耦合。通过形成的期望的第二布线图案，形成在第一主表面INF1上的微凸块电极电耦合。图6说明将微凸块电极和凸块电极电耦合的第一布线图案以及将微凸块电极电耦合的第二布线图案的例子。第一布线图案中的每个均将预定的微凸块电极和凸块电极耦合的第一布线图案被绘制为布线图案(信号导线)INL-1和INL-2。
多个微凸块电极(未示出)形成在存储器半导体芯片MCH-1的主表面上面，存储器半导体芯片MCH-2至MCH-4中的每个在其主表面中均具有多个电极(未示出)，并且存储器半导体芯片MCH-2至MCH-4的电极中的每个均经由通孔THF电耦合到存储器半导体芯片MCH-1的微凸块电极。因此，存储器半导体芯片MCH-1至MCH-4中的每个中的内部电路块电耦合到存储器半导体芯片MCH-1的微凸块电极。
逻辑半导体芯片LCH-1具有第一主表面CHF1以及与第一主表面CHF1相对的第二主表面CHF2。逻辑半导体芯片LCH-1具有SerDes电路。尽管SerDes具有多个发送缓冲电路和多个接收缓冲电路，但是在图6中，用标号SCB1-1示出了一个发送缓冲电路，并用标号RCB1-1和RCB1-2示出了两个接收缓冲电路。在逻辑半导体芯片LCH-1的第二主表面CHF2上面，形成多个微凸块电极(未示出)。逻辑半导体芯片LCH-1中的电路块电耦合到微凸块电极。图6说明了一个发送缓冲电路SCB1-1以及两个接收缓冲电路RCB1-1和RCB1-2耦合到微凸块电极的状态。
存储器半导体芯片MCH-1和逻辑半导体芯片LCH-1被安装为使得存储器半导体芯片MCH-1的主表面和逻辑半导体芯片LCH-1的第二主表面CHF2与中介层INS-1的第一主表面INF1相对。此时，存储器半导体芯片MCH-2至MCH-4被安装为立体地堆叠在存储器半导体芯片MCH-1上面。
形成在存储器半导体芯片MCH-1的主表面上面的微凸块电极以及形成在逻辑半导体芯片LCH-1的第二主表面CHF2上面的微凸块电极通过微凸块MBM电耦合到形成在相对的中介层INS-1的第一主表面INF1上面的微凸块电极。
中介层INS-1被安装在包装基板PPS-1上面，以使得第二主表面INF2与包装基板PPS-1的第一主表面PPF1相对。此时，形成在包装基板PPS-1的第一主表面PPF1上面的凸块电极以及形成在中介层INS-1的第二主表面INF2上面的凸块电极通过凸块SBM电耦合。包装基板PPS-1被安装在印刷基板PBS上面，以使得第二主表面PPF2与印刷基板PBS的第一主表面PBF1相对。此时，形成在包装基板PPS-1的第二主表面PPF2上面的球体电极以及形成在印刷基板PBS的第一主表面PBF1上面的球体电极通过球体SBL电耦合。
通过多个微凸块，存储器半导体芯片MCH-1至MCH-4和逻辑半导体芯片LCH-1耦合到中介层INS-1中的对应的微凸块电极。在图6中，为了避免绘制变得复杂，引用符号MBM仅被指定给所述多个微凸块中的最左侧的微凸块。通过多个凸块，中介层INS-1耦合到包装基板PPS-1中的对应的凸块电极。在图6中，为了避免绘制变得复杂，引用符号SBM仅被指定给所述多个凸块中的最左侧的凸块。类似地，通过多个球体，包装基板PPS-1耦合到板PBS中的对应的球体电极。在图6中，为了避免绘制变得复杂，引用符号SBL仅被指定给所述多个球体中的最左侧的球体。
当从印刷基板PBS的第一主表面PBF1侧看印刷基板PBS时，如上所述，在印刷基板PBS中的第一区域中，包装基板PPS-1、中介层INS-1和半导体芯片(存储器半导体芯片MCH-1至MCH-4和逻辑半导体芯片LCH-1)被按次序安装。类似地，当从印刷基板PBS的第一主表面PBF1侧看印刷基板PBS时，在印刷基板PBS中的第二区域中，包装基板PPS-2、中介层INS-2和逻辑半导体芯片LCH-2被按次序安装。当从第一主表面PBF1侧看时，第一区域和第二区域是印刷基板PBS中相互分开的区域。
包装基板PPS-2具有与包装基板PPS-1的构造类似的构造。包装基板PPS-2被安装为使得其第二主表面PPF2与第一主表面PBF1相对，并且形成在包装基板PPS-2的第二主表面PPF2上面的球体电极通过球体电耦合到印刷基板PBS的第一主表面PBF1中的对应的球体电极PDE。中介层INS-2被安装为使得其第二主表面INF2与包装基板PPS-2的第一主表面PPF1相对，并且形成在中介层INS-2的第二主表面INF2上面的球体电极(未示出)通过凸块电耦合到包装基板PPS-2的第一主表面PPF1中的对应的凸块电极。此外，逻辑半导体芯片LCH-2被安装为使得其第二主表面CHF2与中介层INS-2的第一主表面INF1相对，并且形成在逻辑半导体芯片LCH-2的第二主表面上面的微凸块电极通过微凸块电耦合到中介层INS-2的第一主表面INF1中的对应的微凸块电极。
像包装基板PPS-1那样，包装基板PPS-2具有交替堆叠的多个导电层和多个绝缘层。在图6中，示出了由包装基板PPS-2中的导电层形成的布线图案的一部分。在图6中，标号PPL2-1和PPL2-2被指定给布线图案(信号导线)的一部分。像中介层INS-1那样，中介层INS-2也具有交替堆叠的多个导电层和多个绝缘层。在图6中，示出了由中介层INS-2的导电层形成的布线图案的一部分。在图6中，标号INL2-1和INL2-2被指定给布线图案(信号导线)的一部分。
逻辑半导体芯片LCH-2具有SerDes电路，SerDes具有多个发送缓冲电路和多个接收缓冲电路。发送缓冲电路和接收缓冲电路电耦合到形成在逻辑半导体芯片LCH-2的第二主表面CHF2上面的微凸块。在图6中，用标号SCB2-1示出了逻辑半导体芯片LCH-2中的SerDes电路的多个发送缓冲电路中的一个发送缓冲电路，并用标号RCB2-1和RCB2-2示出了多个接收缓冲电路中的两个接收缓冲电路。
在逻辑半导体芯片LCH-2中的SerDes电路中，串行信号经由第一信号线从发送缓冲电路SCB2-1供给逻辑半导体芯片LCH-1中的SerDes电路中的接收缓冲电路RCB1-2。串行信号经由第二信号线从逻辑半导体芯片LCH-1中的SerDes电路中的发送缓冲电路SCB1-1供给逻辑半导体芯片LCH-2中的SerDes电路中的接收缓冲电路RCB2-2。以这样的方式，可以在逻辑半导体芯片LCH-2和LCH-1之间执行串行信号的高速发送/接收。例如，可以从逻辑半导体芯片LCH-2高速访问存储器半导体芯片MCH-1至MCH-4。
逻辑半导体芯片LCH-1和LCH-2中的接收缓冲电路RCB1-1和RCB2-1例如经由未示出的信号线耦合到未示出的半导体芯片，并且用于接收高速串行信号。
发送缓冲电路SCB2-1和接收缓冲电路RCB1-2经由中介层INS-1和INS-2中的布线图案INL1-1和INL2-1、包装基板PPS-1和PPS-2中的布线图案PPL1-1和PPL2-1以及印刷基板PBS中的布线图案PBL1电耦合。类似地，发送缓冲电路SCB1-1和接收缓冲电路RCB2-2经由中介层INS-1和INS-2中的布线图案INL1-2和INL2-2、包装基板PPS-1和PPS-2中的布线图案PPL1-2和PPL2-2以及印刷基板PBS中的布线图案PBL2电耦合。
也就是说，第一信号线由串联耦合在发送缓冲电路SCB2-1的输出端子和接收缓冲电路RCB1-2的输入端子之间的布线图案INL1-1、INL2-1、PPL1-1、PPL2-1和PBL1构成。第二信号线由串联耦合在发送缓冲电路SCB1-1的输出端子和接收缓冲电路RCB2-2的输入端子之间的布线图案INL1-2、INL2-2、PPL1-2、PPL2-2和PBL2构成。
在第一实施例中，中介层INS-1和INS-2中的布线图案(例如，INL1-1、INL2-1等)的线宽比包装基板PPS-1和PPS-2中的布线图案(例如，PPL1-1、PPL2-1等)以及印刷基板PBS中的布线图案(例如，PBL1等)的线宽窄。也就是说，可以使中介层INS-1和INS-2中的信号密度高于包装基板和印刷基板的信号密度。因此，例如，像中介层INS-1那样，安装在同一个中介层上的半导体芯片可以用中介层中的布线图案容易地耦合。
印刷基板PBS中的布线图案的线宽比包装基板PPS-1和PPS-2中的布线图案的线宽厚。根据布线图案的线宽，耦合到布线图案的电极的大小改变。因此，形成在印刷基板PBS中的第一主表面PBF1上面的球体电极的大小大于通过微凸块耦合的微凸块电极的大小。在第一实施例中，形成在包装基板PPS-1和PPS-2的第一主表面PPF1上面的凸块电极的大小被设置为微凸块电极和球体电极之间的大小。因此，可以在印刷基板PBS的布线图案的线宽、包装基板PPS-1和PPS-2的布线图案的线宽以及中介层INS-1和INS-2的布线图案的线宽成降序的状态下以高密度安置电极。
在这种情况下，微凸块MBM的大小、凸块SBM的大小以及球体SBL的大小成升序。微凸块MBM、凸块SBM和球体SBL在电耦合电极时变形。因此，可以理解，在电极耦合之前的状态下进行大小的比较。
在第一实施例中，存储器半导体芯片MCH-1至MCH-4被三维地安置，而逻辑半导体芯片LCH-1被二维地安置。因此，还可以理解，图6所示的半导体装置6000是所谓的2.5-D半导体装置。图6中所描述的SerDes电路是但不限制于具有56Gbps的传送速度的SerDes电路。
中介层INS-1和INS-2是但不限制于硅中介层。例如，中介层INS-1和INS-2可以是使用玻璃基板或有机基板的中介层。
在图6中，虚线包围的区域DFA-1和DFA-2指示其中形成参照图1等描述的数字滤波器的区域。在图6中，MM指示覆盖半导体芯片和中介层的耦合部分的绝缘体部分。
数字滤波器的结构
接着，将描述根据第一实施例的数字滤波器的结构。图7是从中介层PPS-1的第一主表面PPF1看到的图6中虚线区域DFA-1的平面图。图8是说明图7中的A-A'截面和B-B'截面的截面图。图7和8说明作为数字滤波器1002的组件的延迟元件DLN由形成在中介层PPS-1中的导电层构成的例子。
在图7中，INS-L10至INS-L14和INS-L10至INS-L12中的每个均指示由形成在中介层INS-1中的导电层形成的布线图案(信号导线)。尽管稍后将参照图8描述例子，但是中介层INS-1具有通过绝缘层彼此隔离的三个导电层INS-L1至INS-L3。尽管不受限制，但布线图案INS-L10至INS-L14由这三个导电层中的第一导电层INS-L1形成，而布线图案INS-L30至INS-L32中的每个由第三导电层INS-L3形成。
如参照图1至5所描述的，延迟元件DLN具有输入/输出将被发送的信号的信号线，以及平行于信号线延伸并且被供给预定电压Vs的电压线。在图7中，布线图案INS-L10用作输入/输出将被发送的信号的信号线，而布线图案INS-L11和INS-L12用作被供给预定电压Vs的电压线。如从图7所理解的，布线图案INS-L11和INS-L12(第七布线图案和第八布线图案)均具有与布线图案INS-L10相对的(在图7中，平行的)区域。
因此，当从中介层INS-1的第一主表面INF1看时，布线图案(信号导线)INS-L10在图7中在横向方向上延伸，而布线图案(信号线)INS-L11和INS-L12在平面图中平行于布线图案INS-L10，并且如图7所示在横向方向上延伸。布线图案INS-L10、INS-L11和INS-L12中的每个的另一个端部耦合到在图7中的垂直方向上延伸的布线图案INS-L13，并且布线图案INS-L13被安置为垂直于布线图案INS-L10、INS-L11和INS-L12中的每个。布线图案INS-L11和INS-L12中的每个的一个端部耦合到在图7中的垂直方向上延伸的布线图案INS-L14，并且布线图案INS-L14被安置为垂直于布线图案INS-L10和INS-L12中的每个。
布线图案INS-L14经由用导电材料埋入的触点CT2耦合到由第三导电层INS-L3形成的布线图案INS-L31和INS-L32以便耦合导电层。布线图案INS-L14经由触点CT2耦合到形成在中介层INS-1的第一主表面INF1上面的微凸块电极(以下，电极也将被称为焊盘)INS-MPD1和INS-MPD2。另一方面，布线图案INS-L10的一个端部经由触点CT2耦合到由第三导电层INS-L3形成的布线图案INS-L30。布线图案INS-L10的一个端部经由触点CT2耦合到形成在中介层INS-1的第一主表面INF1上面的微凸块电极INS-MPD3。
如稍后将描述的，对于布线图案INS-L31和INS-L32，经由形成在包装基板PPS-1(图6)和印刷基板PBS(图6)中的布线图案供给预定电压Vs(例如，电路的接地电压)。对于布线图案INS-L30，经由形成在包装基板PPS-1和印刷基板PBS中的信号导线(布线图案)从逻辑半导体芯片LCH-2供给发送信号。
微凸块电极INS-MPD1和INS-MPD2通过微凸块MPM(在图7中，MBM-G1和MBM-G2)耦合到逻辑半导体芯片LCH-1的第二主表面CHF2中的对应的微凸块电极。就该构造而言，预定电压Vs被供给逻辑半导体芯片LCH-1。预定电压Vs用作用于操作形成在逻辑半导体芯片LCH-1中的电路块(例如，图6所示的发送缓冲电路SCB1-1和接收缓冲电路RCB1-2)的电压。
微凸块电极INS-MPD3通过微凸块MBM(在图7中，MBM-S1)耦合到逻辑半导体芯片LCH-1的第二主表面CHF2上面的对应的微凸块电极。在这种情况下，对应的微凸块电极耦合到接收缓冲电路RCB1-2的输入端子。就该构造而言，来自逻辑半导体芯片LCH-2的发送信号被供给逻辑半导体芯片LCH-1中提供的接收缓冲电路RCB1-2。
在图7所示的例子中，在平面图中，预定电压Vs被供给输入/输出将被发送的信号的布线图案INS-L10，并且布线图案INS-L10被由与布线图案INS-L10的导电层相同的导电层形成的布线图案INS-L11至LNS-L14包围。这还可以防止当输入到布线图案INS-L10的信号改变时产生的电磁场的泄漏。
接着，参照图8，将描述数字滤波器DFA-1的结构。图8说明了不仅作为数字滤波器DFA-1的组件的中介层INS-1，而且还有逻辑半导体芯片LCH的一部分、包装基板PPS-1的一部分以及印刷基板PBS的一部分的截面。图8所示的部分仅仅是与数字滤波器DFA-1相关的部分，而未示出其它部分。图8是从图7中的B-B'侧看到的A-A'截面。因此，在图8中，A-A'截面和B-B'截面部分地重叠。
印刷基板PBS具有交替向上堆叠的多个导电层和多个绝缘层。在图8中，为了便于解释，示出了仅具有绝缘层PBO和堆叠在绝缘层PBO上的一个导电层PBL的印刷基板PBS。通过图8所示的导电层PBL，形成图6所示的布线图案PBL1。在图8中，未示出参照图6描述的球体电极SBL。
包装基板PPS-1具有但不限制于通过绝缘层彼此隔离的四个导电层PPS-L1至PPS-L4。
为了解释，图8说明了包装基板PPS-1的与图7中描述的凸块MBM-S1相关的一部分。在包装基板PPS-1的第二主表面PPF2上面，如参照图6所描述的，形成球体电极。在图8中，球体电极被指示为引用符号PPS-LPD。球体电极PPS-LPD通过球体SBL、经由未示出的球体电极SBL耦合到布线图案PBL。在包装基板PPS-1的第一主表面PPF1上，如图6所描述的，形成凸块电极。在图8中，凸块电极用引用符号PPS-SPD指示。
在图8中，PPS-L4(R)、PPS-L3(R)、PPS-L2(R)和PPS-L1(R)指示由导电层PPS-L1至PPS-L4形成的预定布线图案。引用符号(R)指示与图7所示的布线图案INS-L10相关的布线图案，而引用符号(R)前面的引用符号指示形成布线图案的导电层。例如，PPS-L4(R)指示与由第四导电层形成的布线图案INS-L10相关的布线图案。布线图案PPS-L3(R)至PPS-L1(R)用相同的记号系统表达。
开口形成在插入在布线图案PPS-L1(R)至PPS-L4(R)之间的绝缘层中，并且被填充导电材料，从而形成触点CT3。如图8所示，经由触点CT3，布线图案PPS-L1(4)至PPS-L4(4)彼此耦合。经由触点CT3，布线图案PPS-L1(R)和球体电极PPS-LPD耦合。类似地，经触点CT3，布线图案PPS-L4(R)和凸块电极PPS-MPD耦合。结果，通过布线图案PPS-L1(R)至PPS-L4(R)和触点CT3，球体电极PPS-LPD和凸块电极PPS-MPD电耦合，并且形成图6所示的布线图案(信号线)PPL1-1。
中介层INS-1是但不限制于硅中介层。也就是说，中介层INS-1由硅基板SSBI以及具有多个导电层的布线层HSB-I构成，所述多个导电层通过已知的半导体制造技术形成在硅基板SSBI上。在第一实施例中，布线层HSB-I具有三个导电层INS-L1至INS-L3。显而易见的是，在相邻的导电层之间，插入了绝缘层。如图6所述，凸块电极形成在中介层INS-1的第二主表面INF2上面，而微凸块电极形成在第一主表面INF1上面。在图8中，形成在第二主表面INF2上面的凸块电极用引用符号INS-SPD指示，而形成在第一主表面INF1上面的微凸块电极用标号INS-MPD2和INS-MPD3指示(参照图7)。
在图8中，INS-L1(R)至INS-L3(R)指示由导电层INS-L1至INS-L3形成的布线图案，且INS-L1(V)至INS-L3(V)也指示由导电层INS-L1至INS-L3形成的布线图案。布线图案也用包装基板的描述中使用的记号系统来表达。具体地，引用符号(R)指示与图7所示的布线图案INS-L10相关的布线图案，而引用符号(R)前面的引用符号指示形成布线图案的导电层。引用符号(V)指示与图7所示的布线图案INS-L12相关的布线图案，而引用符号(V)前面的符号指示形成布线图案的导电层。
在图8中，图7所示的A-A'截面和B-B'截面被绘制为重叠的。首先，将描述A-A'截面。在图8中的左侧部分中，通过触点CT2S，凸块电极TNS-SPD(第二电极)耦合到布线图案INS-L1(R)，触点CT2S通过用导电材料填充形成在硅基板SSB-I中的开口而形成。布线图案INS-L1(R)经由触点CT2耦合到第二层中的布线图案INS-L2(R)，且第二层中的布线图案INS-L2(R)经由触点CT2耦合到第三层中的布线图案INS-L3(R)。第三层中的布线图案INS-L3(R)对应于图7所示的布线图案INS-L30。第三层中的布线图案INS-L3(R)对应于图7所示的布线图案INS-L30。也就是说，在图7的平面图中，第三层中的布线图案INS-L3(R)的一部分具有被绘制为布线图案INS-L30的平面形状。
布线图案INS-L3(R)经由触点CT2耦合到微凸块电极INS-MPD3(第一电极)。在图8中的右侧部分中，布线图案INS-L3(R)经由触点CT2耦合到加阴影线的布线图案INS-L2(R)，且第二层中的布线图案INS-L2(R)经由触点CT2耦合到加阴影线的布线图案INS-L1(R)。第一层中的加阴影线的布线图案INS-L1(R)对应于图7所示的布线图案INS-L10。也就是说，在平面图中，加阴影线的布线图案INS-L1(R)具有如图7中的布线图案INS-L10所示的平面形状。
接着，将描述图7所示的B-B'截面。尽管图8中未示出，但是在中介层INS-1的第二主表面INF2上面形成了被供给预定电压Vs的凸块电极。图8的左侧部分中所示的第一层中的布线图案INS-L1(V)经由触点CT2S耦合到未示出的凸块电极。布线图案INS-L1(V)经由触点CT2耦合到布线图案INS-L2(V)，且布线图案INS-L2(V)经由触点CT2耦合到布线图案INS-L3(V)。第三层中的布线图案INS-L3(V)对应于图7所示的布线图案INS-L32。也就是说，第三层中的布线图案INS-L3(V)的一部分的平面形状是图7所示的布线图案INS-L32的形状。
布线图案INS-L3(V)经由图8的右侧部分中的触点CT2耦合到加阴影线的布线图案INS-L2(V)，并且此外，布线图案INS-L2(V)经由触点CT2耦合到加阴影线的布线图案INS-L1(V)(第六布线图案)。第一层中的加阴影线的布线图案INS-L1(V)对应于图7所示的布线图案INS-L12。也就是说，加阴影线的布线图案INS-L1(V)的平面形状是图7所示的布线图案INS-L12的形状。
第三层中的布线图案INS-L3(V)经由触点CT耦合到微凸块电极INS-MPD2。
像图8所示的凸块电极INS-SPD那样，图8中未示出的凸块电极经由包装基板PPS-1耦合到印刷基板PBS的布线图案，并且经由印刷基板PBS的布线图案供给预定电压Vs。像触点CT3那样，通过在插入在导电层之间的绝缘层中提供开口并且用导电材料填充该开口来形成触点CT2。
在图8中，可以认为，图6所示的布线图案INL1-1由布线图案INS-L1(R)、INS-L2(R)和INS-L3(R)、耦合布线图案的触点CT2以及左侧所示的触点CT2S构成。
逻辑半导体芯片LCH-1具有半导体基板(例如，其中形成构造元件等的半导体区域的硅基板SSB)以及形成在硅基板SSB的主表面上的布线层HSB。布线层HSB具有交替堆叠的多个导电层和多个绝缘层。尽管不受限制，不过在第一实施例中，布线层HSB具有三个布线层LCH-L1至LCH-L3。在图8中，SS指示形成在半导体基板SSB中的半导体区域。半导体区域SS对应于接收缓冲电路RCB1-2(图6)的输入端子。
在图8中，LCH1-L1(R)、LCH-L2(R)、LCH-L3(R)和LCH-L3指示布线图案。布线图案LCH1-L1(R)、LCH-L2(R)和LCH-L3(R)用与形成在中介层INS-1中的布线图案的记号系统相同的记号系统绘制。也就是说，引用符号(R)指示与图7所示的布线图案INS-L10相关的布线图案，而引用符号(R)前面的引用符号指示其中形成有布线图案的导电层。
如参照图6所描述的，多个微凸块电极形成在逻辑半导体芯片LCH-1的第二主表面CHF2上面。在图8中，LCH-PD2和LCH-PD3指示形成在第二主表面CHF2上的微凸块电极。
中介层INS-1上的微凸块电极INS-MPD3通过微凸块MBM-S1耦合到形成在第二主表面CHF2上的微凸块电极LCH-PD3。微凸块电极LCH-PD3经由触点CT1耦合到第三层中的布线图案LCH-L3(R)(第五布线图案)。布线图案LCH-L3(R)经由触点CT1耦合到第二层中的布线图案LCH-L2(R)，而布线图案LCH-L2耦合到第一层中的布线图案LCH-L1(R)。此外，布线图案LCH-L1(R)经由触点CT1耦合到半导体区域SS。图8所示的布线图案INS-L3(R)对应于图7所示的布线图案INS-L30，而微凸块电极INS-MPD3和凸块电极INS-SPD经由布线图案INS-L3(R)耦合。
微凸块电极LCH-PD2通过微凸块MBM-G2耦合到微凸块电极INS-MPD2，且微凸块电极INS-MPD2经由触点CT1耦合到布线图案LCH-L3(O)。布线图案LCH-L3(O)例如用作将预定电压Vs供给接收缓冲电路RCB1-2的导线。像触电CT2那样，通过在导电层之间的绝缘层中形成开口并且用导电材料填充该开口来形成触点CT1。
就该构造来说，来自逻辑半导体芯片LCH-2(图6)的发送信号经由印刷基板PBS中的布线图案、包装基板PPS-1中的布线图案以及中介层INS-1中的布线图案被发送到接收缓冲电路RCB1-2的输入端子。
图7所示的布线图案L10(第一布线图案：在图8中，加阴影线的布线图案INS-L1(R))对应于参照图1等描述的延迟元件DLN，且图7所示的布线图案INS-L11和INS-L12(第二布线图案：在图8中，加阴影线的布线图案INS-L1(V))平行于延迟元件DLN延伸，并且变为被供给预定电压Vs的布线图案(电压导线)。当输入信号时，布线图案INS-L10被设置为使得作为输出的信号的延迟时间的往返延迟变为数据宽度间隔UT的整数的一小部分(往返信号延迟UT/m)。
在图6中，从逻辑半导体芯片LCH-2中的发送缓冲电路SCB2-1输出的发送信号经由中介层INS中的布线图案INL2-1和包装基板PPS-2中的布线图案PPL2-1被发送到印刷基板PBS中的布线图案PBL1。发送到印刷基板PBS中的布线图案PBL1的发送信号传播通过布线图案PBL1，被发送到包装基板PPS-1中的布线图案PPL1-1和中介层INS-1中的布线图案INL1-2，并且被发送到图8所示的微凸块电极LCH-PD3。
发送到微凸块电极LCH-PD3的发送信号被发送到接收缓冲电路RCB1-2的输入端子(例如，半导体区域SS)，被放大并且被处理。发送到微凸块电极LCH-PD3的发送信号还被输入到作为延迟元件DLN的组件的布线图案INS-L10的一个端部。布线图案INS-L10的另一个端部耦合到预定电压Vs。因此，如参照图1等所描述的，产生反射波，并且反射波从布线图案的一个端部输出到微凸块电极LCG-PD3。
布线图案INL2-1、PPL2-1、PBL1、PPL1-1和INL1-2串联耦合以构造参照图1等描述的信号线1000。因信号线1000中的损耗而劣化的发送信号通过从布线图案INS-L10的一个端部输出的输出信号(反射波)而得到恢复(成形)，并且所得信号被供给接收缓冲电路RCB1-2的输入端子。
在第一实施例中，作为延迟元件DLN的组件的布线图案INS-L10的一个端部起到输入/输出端子的作用，而另一个端部耦合到预定电压Vs(例如，电路的接地电压)。被供给预定电压Vs的作为延迟元件DLN的组件的布线图案(电压线)INS-L11和INS-L12被安置为平行于布线图案(信号线)INS-L10延伸，同时在平面图中在它们之间夹入布线图案INS-L10。也就是说，延迟元件DLN具有所谓的共面波导的结构。从预定电压Vs被供给布线图案INS-L10至INS-L12中的每个的另一个端部的角度来讲，可以认为作为延迟元件DLN的组件的信号线(布线图案INS-L10)和电压线(布线图案INS-L11和INS-L12)中的每个的另一个端部是短路的。
在第一实施例中，中介层INS-1中的导电层的厚度是相同的。因为存在延迟元件DLN的每单位长度的信号损耗(电阻比)小于信号线的每单位长度的信号损耗的状况，所以使作为延迟元件DLN的组件的信号线(布线图案INS-L10)的线宽BLD1(图7)和电压线(布线图案INS-L11和INS-L12)的线宽BLD2(图7)比信号线(例如，布线图案INS-L30)的线宽BLS(图7)薄是足够的。
已经通过使用图6所示的布线图案INL1-1和PPL1-1作为例子对图7和8进行了描述。图6所示的布线图案INL1-2、PPL1-2、INL2-1、PPL2-1、INL2-2和PPL2-2是类似的。在这种情况下，参照图7和8描述的与作为延迟元件DLN的组件的布线图案类似的布线图案可以耦合到接收缓冲电路中的每个的输入端子，或者耦合到发送缓冲电路中的每个的输出端子。作为延迟元件DLN中的每个的组件的布线图案可以既耦合到接收缓冲电路的输入端子，又耦合到发送缓冲电路的输出端子。
如图7和8所示，在形成作为信号线的组件的布线图案INS-L30(第三布线图案：INS-L3(R))以及用不同导电层构造延迟元件DLN的布线图案INS-L10(INS-L1(R))、IND-L11和INS-L12(INS-L1(V))的情况下，作为信号线的组件的布线图案的延伸方向以及构造延迟元件DLN的布线图案的延伸方向可以被任意地确定，只要它们不接触即可。
延迟元件的细节
尽管受到限制，作为延迟元件DLN的组件的布线图案INS-L10由薄金属布线层形成，并且延迟元件DLN的等效电路由图1B表达。通过布线图案INS-L10的集肤效应，图1B所示的等效电路中的电阻R变大。结果，延迟元件变为具有大的信号衰减。代替增大电阻R，可以使图1B所示的电导G增大。在这种情况下，在预定电压Vs中流动的信号变大，并且信号衰减变大。
如参照图1等所描述的，来自信号线1000的发送信号被分布到线或耦合部分(节点WRN)处的数字滤波器1002和接收缓冲电路1003。图3所示的方程(7)表达了信号分布。在方程(7)中，Z0表达当延迟元件DLN未被耦合时的线或耦合部分(例如，图1A中的节点WRN)的阻抗。在方程(7)中，Zc指示延迟元件DLN的阻抗。
如方程(7)所示，阻抗Zc根据图1B所示的电感L和电容C而改变。可以通过改变图7所示的布线图案INS-L10与布线图案INS-L11和INS-L12中的每个之间的距离(间隔)BLL来改变电感L和电容C。也就是说，当图7所示的间隔BLL扩大时，电感L增大，而电容C减小。相反，当间隔BLL变窄时，电感L减小，而电容C增大。通过将间隔BLL设置为期望值，可以形成阻抗Zc<阻抗Z0的状态以及阻抗Zc>阻抗Z0的状态。通过设置阻抗Zc和Z0的状态，可以用方程(7)控制信号的分布比的值(信号分布比)。
也就是说，在执行恢复(成形)时，可以由间隔BLL控制从延迟元件DLN输出到线或耦合部分的信号的值。
在图7中，延迟元件DLN由信号线(布线图案INS-L10)和被安置为夹住信号线的电压线(布线图案INS-L11和INS-L12)构成，并且预定电压Vs被供给电压线。然而，电压线可以仅安置在所述侧中的一侧。在这种情况下，在不提供电压线的一侧，电磁场可能泄漏。因此，该构造不适合于高速信号发送。然而，在仅在所述侧中的一侧安置电压线以缩小面积等的情况下，希望通过使间隔BLL变窄来设置阻抗Zc<阻抗Z0的状态。
眼孔图样
图9A和9B是说明根据第一实施例的半导体装置中的眼孔图样的示图。在图9A和9B中，水平轴指示时间，且垂直轴指示信号电压。图9A和9B说明如下情况：即，FR4(阻燃型4)基板用作印刷基板，如图6所示的逻辑半导体芯片LCH-1和LCH-2被安装在印刷基板上面以使得逻辑半导体芯片LCH-1和LCH-2的间隔变为四英寸，并且NRZ形式的信号经由印刷基板的布线图案以56Gbps的传送速度从逻辑半导体芯片LCH-2供给逻辑半导体芯片LCH-1。使用硅中介层作为中介层。图9A是通过重叠数字滤波器1002耦合到逻辑半导体芯片LCH-1的接收缓冲电路时的接收缓冲电路的输入端子处的信号电压波形而绘制的眼孔图样的示图。另一方面，图9B是通过重叠数字滤波器1002未被耦合到逻辑半导体芯片LCH-1的接收缓冲电路的状态下接收缓冲电路的输入端子处的电压波形而绘制的眼孔图样的示图。
在比较图9A和图9B的情况下，在图9B中，输入端子处的电压波形波动，使得变得难以指定眼孔图样。相反，在图9A中，可以辨识眼孔图样，从而可以指定发送信号。
像图9A和9B那样，图10A和10B是说明数字滤波器耦合到接收缓冲电路的输入端子的情况以及没有提供数字滤波器的情况下的眼孔图样的示图。与图9A和9B的不同要点在于，玻璃中介层用作中介层，且逻辑半导体芯片之间的间隔为6英寸，且发送速度为31.25Gbps。图10A说明耦合数字滤波器1002时的眼孔图样。图10B说明未提供数字滤波器1002时的眼孔图样。在比较图10A和图10B的情况下，像图9A和9B那样，当未提供数字滤波器1002时，难以指定眼孔图样。相反，在图10A中，可以指定眼孔图样，并且可以指定发送信号。
也就是说，通过提供由无源元件而不是诸如晶体管的有源元件构成的数字滤波器1002，在抑制功耗增大的同时，可以指定信号(数据)。
修改
在图8中，形成信号线的布线图案INS-L30(图7)和作为延迟元件DLN的组件的布线图案INS-L10(图7)由不同的导电层形成。也就是说，如图8所示，布线图案INS-L30是第三层中的布线图案INS-L3(R)，而布线图案L10是第一层中的加阴影线的布线图案INS-L1(R)。在图8中，还可以认为第二层中的加阴影线的布线图案INS-L2(R)是形成延迟元件DLN的布线图案的一部分。
另一方面，在该修改中，形成信号线的布线图案和形成延迟元件DLN的布线图案形成在同一层中。图11是根据该修改的半导体装置的平面图。图12是说明图11中的A1-A1'截面和B1-B1'截面的截面图。
图11类似于图7，并且图12类似于图8。图11和12与图7和8的不同要点在于，形成信号线的布线图案和形成延迟元件DLN的布线图案由同一层形成。这里将仅主要描述不同要点。
在图11中，作为信号线的组件的布线图案INS-L30和作为延迟元件DLN的组件的布线图案INS-L10由同一导电层整体形成。在修改中，布线图案INS-L30和INS-L10由第三导电层INS-L3形成。在图11中，在平面图中，安置在与微凸块电极INS-MPD3重叠的区域的左侧的布线图案是作为信号线的组件的布线图案INS-L30，而安置在微凸块电极INS-MPD3右侧的布线图案是作为延迟元件DLN的组件的布线图案INS-L10。
在图11的例子中，布线图案INS-L30的线宽BLS和布线图案INS-L10的线宽BLD1不同。线宽BLD1比线宽BLS窄。因此，在整体形成的布线图案中，使用线宽改变的区域作为边界，更宽的布线图案可以被区分为布线图案INS-L30，而更窄的布线图案可以被区分为布线图案INL-L10。
在图11中，布线图案INS-L11和INS-L12起到延迟元件DLN的电压线的作用。布线图案INS-L11和INS-L12也由与用于供给预定电压Vs的布线图案INS-L31和INS-L32的导电层相同的导电层形成。在修改中，布线图案INS-L11和INS-L12由与布线图案INS-L10和INS-L30的导电层相同的第三导电层INS-L3形成。具体地，布线图案INS-L11与布线图案INS-L31整体形成，而布线图案INS-L12与布线图案INS-L32整体形成。
在图11的例子中，布线图案INS-L31的线宽和布线图案INS-L11的线宽不同。类似地，布线图案INS-L32的线宽和布线图案INS-L12的线宽不同。具体地，布线图案INS-L11和INS-L12的线宽BLD2比布线图案INS-L31和INS-L32的线宽窄。因此，使用线宽改变的区域作为边界，更宽的区域可以被区分为布线图案INS-L31和INS-L32，而更窄的区域可以被区分为布线图案INS-L11和INS-L12。
布线图案ISN-L10至INS-L12的另一个端部耦合到布线图案INS-L13。布线图案INS-L13也由与布线图案INS-L10至INS-L12的导电层相同的第三导电层INS-L3形成。因此，可以认为布线图案INS-L10至INS-L13和INS-L30至INS-L32是整体形成的。在图7中，布线图案INS-L11的一个端部和布线图案INS-L12的一个端部通过布线图案INS-L14相互耦合。在图11所示的修改中，未提供布线图案INS-L14，而且布线图案INS-L11的一个端部和布线图案INS-L12的一个端部是分开的。
在图12中，INS-L3(R)指示A1-A1'截面中的布线图案INS-L30和INS-L10，且INS-L3(V)指示B1-B1'截面中的布线图案INS-L32和INS-L12。如图12所示，布线图案INS-L10、INS-L30、INS-L12和INS-L32中的每个均由第三导电层形成。
如上所述，在用同一导电层形成作为信号线的组件的布线图案以及作为延迟元件DLN的组件的布线图案的情况下，使作为信号线的组件的布线图案从微凸块电极INS-MPD3延伸并且改变延伸的区域中的线宽是足够的。
在修改中，即使形成中介层INS-1的导电层的数量很少，也可以构造数字滤波器1002。
在第一实施例中，延迟元件DLN具有输入/输出信号的信号线以及平行于信号线延伸并且被供给预定电压Vs的电压线。换句话说，可以认为延迟元件DLN由延迟线构成。在这种情况下，信号线和电压线的每单位长度的信号损耗量被设置为大于信号线的每单位长度的信号损耗量。在第一实施例中，信号导线和电压导线中的每个的截面中的边界长度被设置为小于信号线的截面中的边界长度。为了缩短截面中的边界长度，信号导线的厚度、电压导线的厚度以及信号线的厚度被设置为相同的，并且信号导线的线宽和电压导线的线宽被设置为比信号线的线宽窄。
图13和14是说明根据第二实施例的半导体装置的结构的示图。图13是说明半导体装置的平面的平面图。图14是说明图13中的A2-A2'截面和B2-B2'截面的截面图。
在第一实施例中，在来自中介层INS-1的第一主表面INF1的平面图中，构造延迟元件DLN的信号导线(例如，图7中的布线图案INS-L10)和电压导线(例如，图7中的布线图案INS-L12)被安置为平行地延伸。另一方面，在第二实施例中，构造延迟元件DLN的信号导线和电压导线被安置为在平面图中重叠。也就是说，信号导线和电压导线被安置为在中介层INS-1中的垂直方向上堆叠。
图13类似于图7，且图14类似于图8。这里将仅描述不同要点。
如图13所示，在A2-A2'截面的区域中，构造延迟元件DLN的布线图案INS-L10和布线图案INS-L12(第九布线图案)重叠。如稍后将参照图14所描述的，作为输入/输出信号的信号线的组件的布线图案INS-L10由第一导电层INS-L1形成，而被供给预定电压Vs的布线图案INS-L12由第三布线层INS-L3形成。布线图案INS-L10的一个端部耦合到微凸块电极INS-MPD3以及作为信号线的组件的布线图案INS-L30，而布线图案INS-L10的另一个端部经由第二层中的布线图案INS-L16耦合到布线图案INS-L12。
布线图案INS-L12的另一个端部耦合到第三层中的布线图案INS-L14和INS-L15。布线图案INS-L14耦合到微凸块电极INS-MPD1和布线图案INS-L31，而布线图案INS-L15耦合到微凸块电极INS-MPD2和布线图案INS-L32。因为布线图案INS-L12、INS-L14和INS-L15由第三层中的布线层INS-L3形成，所以可以整体形成布线图案。
如图13所示，输入/输出信号的布线图案INS-L10的线宽BLD1比被供给预定电压Vs的布线图案INS-L12的线宽BLD2窄。
像图7中那样，预定电压Vs被供给布线图案INS-L31和INS-L32，并且发送信号被供给布线图案INS-L30。微凸块电极INS-MPD1、INS-MPD2和INS-MPD3通过微凸块MBM-G1、MBM-S1和MBM-G2耦合到逻辑半导体芯片的微凸块电极。
在图14中，图13中的A2-A2'截面和B2-B2'截面重叠。首先，将描述与A2-A2'截面相关的结构。在图14中，印刷基板PBS、包装基板PPS-1、球体SBL和凸块SMB与图8中的那些相同。在图14中，中介层INS-1的左侧部分中所示的布线图案INS-L1(R)和INS-L2(R)也与图8中的那些相同。
当比较图13和7时，在第二实施例中，微凸块电极INS-MPD3安置在微凸块电极INS-MPD1和INS-MPD2的左侧。因此，在图14中，微凸块电极INS-MPD3安置在微凸块电极INS-MPD2的左侧。布线图案INS-L2(R)经由触点CT2耦合到第三层中的布线图案INS-L3(R)，且布线图案INS-L3(R)经由触点CT2耦合到微凸块电极INS-MPD3并且还经由触点CT2耦合到加阴影线的布线图案INS-L2(R)。加阴影线的布线图案INS-L2(R)经由触点CT2耦合到第一层中的加阴影线的布线图案INS-L1(R)的一个端部。
加阴影线的布线图案INS-L1(R)在图14中在横向方向上延伸，并且加阴影线的布线图案INS-L1(R)的另一个端部经由触点CT2耦合到第二层中的布线图案INS-L2(V)。加阴影线的布线图案INS-L1(R)对应于图13所示的布线图案INS-L10。布线图案INS-L2(V)对应于图13所示的布线图案INS-L16。
布线图案INS-L2(V)经由触点CT2耦合到第一层中的布线图案INS-L3(V)的一个端部，且布线图案INS-L3(V)的另一个端部经由触点CT2耦合到微凸块电极INS-MPD2。第一层中的布线图案INS-L3(V)对应于图13所示的布线图案INS-L12。也就是说，布线图案INS-L3(V)平行于第一层中的布线图案INS-L1(R)延伸，并且在平面图中，被安置为覆盖布线图案INS-L1(R)。
微凸块电极INS-MPD3通过微凸块MBM-S1耦合到微凸块电极LCH-PD3。像图8那样，微凸块电极LCH-PD3经由布线图案LCH-L3(R)至LCH-L1(R)和触点CT1耦合到接收缓冲电路中的半导体区域SS。
在图13中的B2-B2'截面中，微凸块电极INS-MPD2通过微凸块MBM-G2耦合到微凸块电极LCH-PD2，并且微凸块电极LCH-PD2耦合到逻辑半导体芯片LCH-1中的布线图案LCH-L3(O)。在图14中，图13所示的布线图案INS-L32被省略。
此外在第二实施例中，来自作为信号线1000的组件的布线图案INS-L30的信号被输入到作为延迟元件DLN的组件的布线图案(信号导线)INS-L10的一个端部/从该端部被输出。布线图案INS-L10的另一个端部耦合到预定电压Vs。就该构造而言，可以以低功耗恢复(成形)波形。如图13所示，作为延迟元件DLN的组件的信号线(布线图案INS-L10)和电压导线(布线图案INS-L12)的线宽BLD1比作为信号线的组件的布线图案INS-L30的线宽BLS窄。
图13和14所示的延迟元件DLN(微带线延迟元件)的等效电路具有图1B所示的构造。当图13所示的布线图案INS-L10的线宽BLD1和布线图案INS-L12的线宽BLD2增大时，在图1B所示的等效电路中，电感L减小，电容C增大，且电阻R减小。相反，当线宽BLD1和BLD2变窄时，电感L增大，电容C减小，且电阻R增大。在图14中，通过改变彼此平行延伸的布线图案INS-L3(V)(INS-L10)和加阴影线的布线图案INS-L1(R)(INS-L12)之间的间隔BRV，可以使图1B所示的电感L和电容C增大/减小。例如，通过增大间隔BRV，可以使电感L增大，并且可以使电容C减小。结果，以类似于第一实施例的方式，可以将信号损耗量设置为期望值。
在第二实施例中，构造延迟元件DLN的信号导线和电压导线立体地安置。因为信号导线和电压导线的线宽比作为信号线1000的组件的布线图案的线宽窄，所以可以缩小延迟元件DLN占据的面积。
尽管图14说明了通过使用第一层中的导电层INS-L1和第三层中的导电层INS-L3构造延迟元件DLN，但是本发明不限于该构造。只要可以形成在平面图中至少部分重叠的布线图案，任意层中的布线图案就可以用作作为延迟元件DLN的组件的布线图案。
第三实施例
图15和图16A至16C是说明根据第三实施例的半导体装置的结构的示图。在第一实施例和第二实施例中，已经描述了用中介层中的布线图案构造延迟元件DLN的例子。在第三实施例中，作为延迟元件DLN的组件的布线图案形成在逻辑半导体芯片LCH-1中。因为作为数字滤波器1002的组件的延迟元件DLN形成在逻辑半导体芯片LCH-1中，所以描述不使用中介层的半导体装置作为例子。显而易见的是，可以在逻辑半导体芯片LCH-1和包装基板PPS-1之间设有中介层。
图15是根据第三实施例的半导体装置的截面图。图16A至16C是说明数字滤波器1002的结构的示图。图16A是数字滤波器1002的平面图，而图16B是说明根据第三实施例的延迟元件DLN的结构的截面图。
图15是图16A中的A3-A3'截面。首先，将参照图15来描述根据第三实施例的半导体装置。图15类似于图8。具体地，图15所示的印刷基板PBS、包装基板PPS-1、球体SBL和凸块SMB与图8中的那些相同。因此，这里将不重复它们的描述。
凸块电极LCH-PD3形成在逻辑半导体芯片LCH-1的第二主表面CHF2上。凸块电极LCH-PD3通过凸块SMB耦合到形成在包装基板的第一主表面PPF1上的凸块电极PPS-MPD。
逻辑半导体芯片LCH-1具有硅基板SSB以及形成在硅基板SSB的主表面上的布线层HSB。布线层HSB具有交替堆叠的多个导电层和多个绝缘层。尽管不受限制，将基于布线层HSB具有三个导电层的假设来给出描述。显而易见的是，本发明不限于所述层的数量。
为了形成诸如发送缓冲电路SCB-1和接收缓冲电路RCB1-2的多个电路块，在硅基板SSB中形成起到场效应晶体管(以下，被称为MOS FET)的源极和漏极的作用的多个半导体区域。多个形成的半导体区域通过由布线层HCB中的导电层形成的布线图案耦合。因此，构造了诸如发送缓冲电路SCB-1和接收缓冲电路RCB1-2的电路块。在图15中，MOSFET被省略，并且只示出诸如数字滤波器1002的一部分。
在图15所示的逻辑半导体芯片LCH-1中，LCH-L10(R)、LCH-L10(V)和LCH-L11(V)是由第一导电层LCH-L1形成并且安置在硅基板SSB的主表面中的布线图案。如稍后将参照图16具体地描述的，布线图案LCH-L10(R)经由绝缘层(栅极绝缘场)形成在硅基板SSB中，且布线图案LCH-L10(V)和LCH-L11(V)被形成为欧姆耦合到硅基板SSB。布线图案LCH-L10(R)的一个端部经由触点CT1耦合到由第二导电层LCH-L2形成的布线图案LCH-L20(R)，而布线图案LCH-L20(R)经由触点CT1耦合到由第三导电层LCH-L3形成的布线图案LCH-L30(R)。
布线图案LCH-L30(R)经由触点CT1耦合到凸块电极LCH-PD3。布线图案LCH-L10(R)的另一个端部经由触点CT1耦合到由第二导电层LCH-L2形成的布线图案LCH-L21(V)，且布线图案LCH-L21(V)进一步经由触点CT1耦合到布线图案LCH-L1(V)。
布线图案LCH-L10(V)经由触点CT1耦合到由第二导电层LCH-L2形成的布线图案LCH-L20(V)，且布线图案LCH-L20(V)经由触点CT1耦合到由第三布线层LCH-L3形成的布线图案LCH-L30(V)。
图16A是包括图15所示的截面部分的平面图。如图16A所示，布线图案LCH-L10(R)在横向方向上延伸。在第三实施例中，如图16A所示，布线图案LCH-L30(R)耦合到发送缓冲电路SCB1-1(图6)的输出端子。因此，来自发送缓冲电路SCB1-1的发送信号被输出到布线图案LCH-L10(R)的一个端部以及凸块电极LCH-PD3。根据输入信号的信号从布线图案LCH-L10(R)的一个端部输出，并且与输出到凸块电极LCH-PD3的发送信号组合，并且所得信号通过形成在印刷基板PBS等中的布线图案，并且被发送到逻辑半导体芯片LCH-2(图6)。
在图16A中，绘制了两组布线图案LCH-L10(V)和LCH-L20(V)。在图16B中，只绘制了这两组中右侧的布线图案LCH-L10(V)和LCH-L20(V)这一组。布线图案LCH-L30(V)被安置为像图16B所示的网状形状，并且耦合到例如发送缓冲电路SCB1-1和接收缓冲电路RCB1-2。这些缓冲电路对例如作为参考电压的预定电压Vs进行操作。
在第三实施例中，延迟元件DLN由布线图案LCH-L10(R)和硅基板SSB形成。在第三实施例中，在图1B所示的等效电路中，不仅可以使电阻R增大，而且还可以使电导G增大，并且可以控制信号损耗比。通过使用硅基板SSB的大的介电常数，可以使布线图案LCH-L10(R)的每单位长度的延迟量增大，并且可以使延迟元件DLN的大小更小。
接着，通过使用图16B，将描述根据第三实施例的延迟元件DLN。硅基板SSB例如是P型硅基板。对于布线图案LCH-L10(R)，使用形成在P型硅基板上面的栅极绝缘膜作为绝缘层。布线图案LCH-L10(R)的另一个端部经由与P型硅基板欧姆耦合的布线图案LCH-L11(V)和LCH-L21(V)耦合到P型硅基板。布线图案LCH-L10(R)作为MOSFET的栅极电极操作，并且等效的，形成具有与MOSFET的源极或漏极耦合的栅极电极的MOS二极管(等效二极管元件)。也就是说，形成分布式恒定类型的MOS二极管，并且起到延迟元件DLN的作用。用作硅中介层中的绝缘层的氧化物膜的相对介电常数大约为4。用作另一个中介层中的绝缘层的树脂材料的相对介电常数大约为3.1。与这些材料的相对介电常数相比，硅的相对介电常数大约为12。因此，可以使延迟元件DLN的每单位长度的延迟变大，并且可以缩小延迟元件DLN的大小。因为使用等效MOS二极管，所以电流流动。电流对应于图1B所示的平行电导G传递的电流。结果，不仅可以用图1B所示的电阻R而且还可以用电感G来控制信号损耗比。
用已知的半导体制造技术形成上述布线图案等。存在在横向方向上延伸的布线图案LCH-L10(R)的电阻值太高的情况。在这种情况下，使用如图16C所示的结构作为延迟元件DLN的结构是足够的。具体地，布线图案LCH-L20(R)在横向方向上延伸，并且耦合到布线图案LCH-L21(V)。此外，延伸的布线图案LCH-L20(R)和布线图案LCH-L10(R)通过多个触点CT1耦合。以这样的方式，可以使布线图案LCH-L10(R)和LCH-L20(R)的组合的电阻降低。
在第三实施例中，延迟元件DLN形成在逻辑半导体芯片LCH-1中。因此，延迟元件DLN的一个端部可以被安置为接近发送缓冲电路的输出端子或者接收缓冲电路的输入端子。通过该布置，可以使在线或耦合部分(图1中的节点WRN)和输入端子或输出端子之间发生的信号劣化减小。
在第三实施例中，延迟元件DLN等效地由MOS二极管形成，以使得可以使作为延迟元件DLN的组件的信号导线和电压导线的每单位长度的相对于预定电压Vs(电路的接地电压)的电阻R变为小于信号线1000的每单位长度的相对于预定电压Vs的电阻R。换句话说，可以使相对于预定电压Vs(电路的接地电压)的电导G增大。
尽管已经描述P型硅基板作为硅基板的例子，但是可以使用N型硅基板。图16B和16C所示的硅基板可以是P型或N型阱区域。
第四实施例
图17和图18A至18C是说明根据第四实施例的半导体装置的结构的示图。此外在第四实施例中，像第三实施例中那样，延迟元件DLN形成在逻辑半导体芯片LCH-1中。图17和图18A至18C类似于图15和图16A至16C，并且将主要描述不同要点。在参照图15和图16A至16C描述的第三实施例中，延迟元件DLN由分布式恒定类型的MOS二极管构成。另一方面，在第四实施例中，延迟元件DLN由分布式恒定类型的PN结二极管(等效二极管元件)构成。
像图15那样，图17是说明半导体装置的截面的截面图。像图16A至16C那样，18A至18C是说明延迟元件的结构的示图。图18A是说明延迟元件的结构的平面图，图18A中的A4-A4'截面在图17中被示出。像图16B那样，图18B是说明延迟元件的截面的截面图。
在第四实施例中，为了形成分布式恒定类型的PN结二极管，在硅半导体基板SSB中形成与硅基板SSB的导电类型相反的导电类型的半导体区域。在图17和18B中，SSB-n指示形成在硅基板SSB中的半导体区域。硅基板SSB例如是P型硅基板。在这种情况下，半导体区域SB-n是与P型相反的导电类型的N型半导体区域。因此，在P型硅基板SSB和N型半导体区域之间的结部分中，形成PN型二极管。
在图17以及图18B和18C中，N型半导体区域SSB-n在横向方向上延伸。在横向方向上延伸的N型半导体区域SSB-n耦合耦合到布线图案LCH-L10(R)。在第三实施例中，布线图案LCH-L10(R)经由栅极氧化物膜形成在硅基板SSB上面，并且起到栅极电极的作用。在第四实施例中，布线图案LCH-L10(R)起到PN结二极管的电极的作用。
在这种情况下，P型硅基板SSB耦合到预定电压Vs(例如，电路的接地电压)。在实施例中，因为延迟元件DLN由PN结二极管构成，所以可以使在PN结二极管中流动的电流增大。由PN结二极管构成的延迟元件DLN的等效电路与图1B所示的等效电路相同。因为在PN结二极管中流动的二极管电流可以被认为是在等效电路中的并联耦合的PN结二极管中流动的电流，所以根据第四实施例，可以形成电导G更大的延迟元件DLN。
图18C类似于图16C。在图18C中，布线图案LCH-L20(R)被安置为沿着布线图案LCH-L10(R)延伸。延伸的布线图案LCH-L20(R)通过多个触点CT1并联耦合到布线图案LCH-L10(R)。以这样的方式，可以使布线图案LCH-L10(R)和LCH-L20(R)的组合电阻减小。也就是说，可以使PN结二极管的电极的电阻减小。在第四实施例中，为了减小二极管的电极的电阻，使布线图案LCH-L20(R)延伸。因此，不同于第三实施例，延伸的布线图案LCH-L20(R)与耦合到P型硅基板的布线图案LCH-L21(V)电隔离。
尽管已经将硅基板SSB是P型硅基板的情况作为例子进行描述，但是像第三实施例那样，本发明不限于这种情况。硅基板SSB可以是N型硅基板或者P型或N型阱。显而易见的是，就N型硅基板或者N型阱来说，P型半导体区域被用来代替N型半导体区域SSB-n。
在第三实施例和第四实施例中，耦合到发送缓冲电路SCB1-1的输出端子的数字滤波器已经被作为例子进行了描述。显而易见的是，第三实施例和第四实施例中描述的数字滤波器可以耦合到接收缓冲电路RCB1-2的输入端子。
第五实施例
在第一实施例至第四实施例中，发送单相信号的信号线已经被作为例子进行了描述。数字滤波器还可以被应用于发送差分信号的信号线。此外在这种情况下，可以在降低功耗的同时使信号恢复(成形)。将对传送差分信号的信号线使用数字滤波器的模式描述为第五实施例。
图19是说明根据第五实施例的数字滤波器的构造的框图。在图19中，1001P表示具有一对输出端子的发送缓冲电路，而1003P指示具有一对输入端子的接收缓冲电路。发送缓冲电路1001P被提供用于例如图6所示的逻辑半导体芯片LCH-2中的SerDes电路，而接收缓冲电路1003P被提供用于例如图6所示的逻辑半导体芯片LCH-1中的SerDes电路。发送缓冲电路1001P接收将被发送的信号，并且根据接收的信号来产生差分信号。发送缓冲电路1001P以56Gbps的传送速度产生例如其相位反相的一对串行信号作为差分信号。所产生的差分信号从发送缓冲电路1001P的这一对输出端子供给一对信号线(第一信号线和第二信号线)1000P1和1000P2的端部SNI1和SNI2。具体地，所产生的这一对串行信号中的一个被供给信号线(第一或第二信号线)1000P1的端部ENI1，而另一个串行信号被供给信号线(第二或第一信号线)1000P2的端部SNI2。
这一对信号线1000P1和1000P2由布线图案和触点构成，这些布线图案和触点将安置在逻辑半导体芯片LCH-1中的发送缓冲电路1001P和安置在逻辑半导体芯片LCH-2上的接收缓冲电路1003P耦合。例如，形成在印刷基板PBS中的一对布线图案等被包括在该对信号线1000P1和1000P2中。
供给这一对信号线1000P1和1000P2的端部SNI1和SNI2的差分信号传播通过信号线1000P1和1000P2，并且被发送到信号线1000P1和1000P2的端部SNO1和SNO2。这一对信号线1000P1和1000P2分别在节点WRN1和WRN2处耦合到一对数字滤波器1002P1和1002P2。
接收缓冲电路1003P的一对输入端子耦合到节点WRN1和WRN2。具体地，接收缓冲电路1003P的这一对输入端子中的一个耦合到节点WRN1，而另一个输入端子耦合到节点WRN2。接收缓冲电路1003P放大供给这一对输入端子的差分信号，并且输出所得信号。可以认为，接收缓冲电路1003P具有耦合到这一对输入端子的差分电路。在这种情况下，供给这一对输入端子的差分信号被差分电路放大。接收缓冲电路1003P的输出在SerDes电路中被处理。
这一对数字滤波器1002P1和1002P2具有与第一实施例至第四实施例中描述的数字滤波器1002的构造相同的构造。数字滤波器1002P1具有有一对端部DN1和DN2的延迟元件DLN1，且数字滤波器1002P2具有有一对端部DN1和DN2的延迟元件DLN2。
在节点WRN处，延迟元件DLN1的一个端部DN2线或耦合到信号线1000P1的端部SNO1以及接收缓冲电路1003P的输入端子中的一个，而另一个端部DN1耦合到预定电压Vs。此外在延迟元件DLN2中，像延迟元件DLN1那样，在节点WRN处，一个端部DN2线或耦合到信号线1000P2的端部SNO2以及接收缓冲电路1003P的另一个输入端子，而另一个端部DN1耦合到预定电压Vs。
以下将描述第一实施例中描述的数字滤波器1002与一对数字滤波器1002P1和1002P2之间的对应关系。图19所示的延迟元件DLN1和DLN2中的每个均对应于图1A中描述的延迟元件DLN，并且以类似于延迟元件DLN的方式操作。
因为操作是类似的，所以将不重复详细描述。延迟元件DLN1和DLN2中的每个的一个端部DN2均起到信号输入/输出端子的作用。从信号线1000P1的端部SNO1输出的信号中的根据信号分布比“b”的信号被输入到延迟元件DLN1，并且在往返信号延迟UT/m之后，输出衰减的信号(实线箭头)。从延迟元件DLN1输出的信号在线或耦合部分(节点WRN1)处被组合，并且组合的信号被供给接收缓冲电路1003P的输入端子中的一个。类似地，从信号线1000P2的端部SNO2输出的信号中的根据信号分布比“b”的信号被输入到延迟元件DLN2，并且在往返信号延迟UT/m之后，输出衰减的信号(点划线箭头)。从延迟元件DLN2输出的信号在线或耦合部分(节点WRN2)处被组合，并且组合的信号被供给接收缓冲电路1003P的另一个输入端子。
如上所述，向接收缓冲电路1003P的一对输入端子中的每个输入端子供给通过组合恢复(成形)的信号。因为这一对数字滤波器1002P1和1002P2分别由作为无源元件的延迟元件DLN1和DLN2形成，所以在降低功耗的同时，由一对信号线中的损耗引起的信号劣化可以得到恢复。
延迟元件DLN1和DLN2中的每个均可以如第一实施例和第二实施例中所描述的那样形成在中介层中，或者如第三实施例和第四实施例中所描述的那样形成在半导体芯片中。图19说明将一对数字滤波器1002P1和1002P2耦合到接收缓冲电路1003P的一对输入端子侧的例子。一对数字滤波器1002P1和1002P2可以耦合到发送缓冲电路1001P的一对输出端子侧。
第六实施例
图20是说明根据第六实施例的数字滤波器的构造的框图。此外在第六实施例中，提供了适于发送差分信号的信号线的数字滤波器。因为图20类似于图19，所以将主要描述不同要点。
在图20中，一对信号线1001P1和1002P2、发送缓冲电路1001P以及接收缓冲电路1003P与图19的那些相同，使得将不重复描述。在图19中，数字滤波器1002P1和1002P2分别被提供用于信号线1000P1和1000P2。相反，在第六实施例中，一个数字滤波器1002P被提供用于一对信号线1002P1和1002P2。
数字滤波器1002P包括具有一对端部DNIO1和DNIO2的延迟元件DLN。作为延迟元件DLN的端部中的一个的端部DNIO1在节点WRN1处线或耦合到信号线1001P1的端部SNO1以及接收缓冲电路1003P的一个输入端子。类似地，延迟元件DLN的另一个端部DNIO2在节点WRN2处线或耦合到信号线1001P2的端部SNO2以及接收缓冲电路1003P的另一个输入端子。不同于第一实施例至第五实施例中描述的延迟元件DLN，延迟元件DLN没有耦合到预定电压Vs的端部。
在图20中，延迟元件DLN被绘制为折叠成其平面形状。然而，本发明不限于平面形状。例如，像图7所示的布线图案INS-L10那样，平面形状可以是直线的。在使用布线图案INS-L10作为图20所示的延迟元件DLN的信号导线的情况下，布线图案INS-L10和INS-L13是分开的，布线图案INS-L10的一个端部耦合到图20中的节点WRN1，而另一个端部耦合到图20中的节点WRN2。此外在这种情况下，在平面图中，以类似于图7的方式，布线图案L10作为延迟元件DLN的组件在作为电压导线的布线图案INS-L11和INS-L12之间平行于布线图案INS-L11和INS-L12延伸。
图20所示的延迟元件DLN被设置为具有与延迟元件DLN1的往返信号延迟和延迟元件DLN2的往返信号延迟的和对应的往返信号延迟。图20所示的延迟元件DLN的信号损耗量被设置为延迟元件DLN1的信号损耗量(db)和延迟元件DLN2的信号损耗量(db)的和。因为图19所示的延迟元件DLN1和DLN2具有相同的构造，所以图20所示的延迟元件DLN由长度为延迟元件DLN1的长度两倍长的布线图案形成。
形成差分信号的一对信号(串行信号)可以被认为，当从一个信号(另一个信号)看时，另一个信号(一个信号)起到参考电位的作用。也就是说，相位起到彼此的参考电位的作用。在第六实施例中，差分信号中的一个被输入到延迟元件DLN的端部DNIO1，而另一个差分信号被输入到延迟元件DLN的另一个端部DNIO2。因此，当查看输入到端部DNIO1的信号时，信号的参考电位被供给另一个端部DNIO2。类似地，当查看输入到另一个端部DNIO2的信号时，信号的参考电位被供给端部DNIO1。
结果，输入到延迟元件DLN的端部DNIO1的信号被延迟元件DLN的另一个端部DNIO2反射，而且反射的信号从端部DNIO1输出(实线箭头)。类似地，输入到延迟元件DLN的另一个端部DNIO2的信号被延迟元件DLN的端部DNIO1反射，且反射的信号从另一个端部DNIO2输出(点划线箭头)。
因为输入到延迟元件DLN的一个端部DNIO1和另一个端部DNIO2的一对信号是差分信号，所以当输入到另一个端部DNIO2(或一个端部DNIO1)的信号用作参考电位时，输入到端部DNIO1(或另一个端部DNIO2)的信号的值高达该对信号的中心电位(预定电压Vs)的两倍。因此，延迟元件DLN的信号衰减量被设置为两倍(延迟元件DLN1的信号衰减量(db)和延迟元件DLN2的信号衰减量(db)的和)。
作为差分信号的一对信号以相同的频率改变。因此，当输入到另一个端部DNIO2的信号起到参考电位的作用时，在认为参考电位是不随时间改变的固定参考电位的情况下，可以认为输入到端部DNIO1的信号具有两倍的频率。因此，可以使延迟元件DLN的往返信号延迟翻倍。
因为延迟元件DLN足够短，所以延迟元件DLN的往返信号延迟取决于延迟元件DLN的长度。因此，通过将图19所示的延迟元件DLN1和DLN2的和设置为延迟元件DLN的长度，可以获得两倍的往返信号延迟。
往返信号延迟是通过将数据宽度间隔UT除以整数“m”而获得的值，并且两倍的往返信号延迟与整数“m”为1的情况相关。“两倍”是例子，并且足以确定延迟元件DLN的长度等以使得往返信号延迟发生整数次数(m次)(包括一个数据宽度间隔UT中一次)。
从延迟元件DLN的端部DNIO1输出的信号在节点WRN1处被组合。类似地，从延迟元件DLN的端部DNIO2输出的信号在节点WRN2处被组合。结果，恢复的(成形的)差分信号供给接收缓冲电路1003P的一对输入端子。也就是说，在降低功耗的同时，可以使信号线中变形的波形成形。
在第六实施例中，当在一对信号线1000P1和1000P2中发生相同相位的噪声时，供给延迟元件的端部DNIO2或DNIO1的参考电位根据噪声而改变。结果，端部DNIO1或DNIO2的输出信号不受噪声的影响。也就是说，可以使噪声的影响降低。
尽管图20说明了数字滤波器1002P设在接收缓冲电路1003P侧的例子，但是数字滤波器1002P可以设在发送缓冲电路1001P侧。如在第一实施例至第四实施例中所描述的，延迟元件DLN可以形成在中介层或半导体芯片中。
第七实施例
在第五实施例和第六实施例中，已经描述了用于发送差分信号的信号线(差分信号线)的数字滤波器。在第七实施例中，提供用于发送差分信号的信号线(差分信号线)的数字滤波器的更具体的模式。
差分信号和共模信号
首先，将参照图24来描述通过信号线发送的差分信号的例子。图24是说明差分信号的电压波形的波形图。在该图中，水平轴指示时间“t”，而垂直轴指示电压。在垂直轴中，Vref表示参考电压。+Vd指示其电压值高于参考电压Vref的电压，而-Vd指示低于参考电压Vref的电压。
差分信号是其电压随着时间的过去互补地改变的一对信号。在图24中，这一对信号被指示为引用符号SSI和/SSI。当信号SSI随着时间的过去在高于参考电压Vref的电压的范围中改变时，信号/SSI随着时间的过去在低于参考电压Vref的电压的范围中改变。信号SSI和/SSI伴随时间的过去的改变是互补的。具体地，当信号SSI的电压改变以致从参考电压Vref朝向电压+Vd增大时，信号/SSI的电压改变以致从参考电压Vref朝向电压-Vd减小。类似地，当信号SSI改变以致从电压+Vd朝向参考电压Vref减小时，信号/SSI的电压改变以致从电压-Vd朝向参考电压Vref增大。
例如，差分电路检测和/或放大这一对信号SSI和/SSI之间的电压差。在本说明书中，以下，当不需要清楚地描述时，这一对信号SSI和/SSI中的每个都将被称为差分信号。
在图24中，+Vpd指示当差分信号SSI改变时的峰值电压，且-Vpd指示当差分信号/SSI改变时的峰值电压。将基于差分信号SSI的电压的绝对值和差分信号/SSI的电压的绝对值相等的假设来给出描述。因此，从参考电压Vref到峰值电压+Vpd的电压的绝对值和从参考电压Vref到峰值电压-Vpd的电压的绝对值相等。
在图24中，CMI指示与差分信号SSI和/SSI同步的共模信号。在图24中，共模信号CMI被指示为具有与差分信号SSI的相位相同的相位的信号。具体地，共模信号CMI与差分信号SSI的增大同步地增大，并且与差分信号SSI的减小同步地减小。在图24中，共模信号CMI相对于参考电压Vref的峰值电压被指示为+Vpc。
当共模信号CMI作为噪声叠加在差分信号SSI和/SSI中的每个上时，差分信号SSI和/SSI中的每个的电压仅增大了共模信号CMI的电压量。在这种情况下，因为共模信号CMI是作为噪声叠加的，所以共模信号CMI可以认为是共模噪声CMI，因此，也将被称为共模噪声CMI。
即使差分信号SSI和/SSI的电压由于共模噪声CMI而改变，电压差也不会改变，以使得差分电路可以输出不受共模噪声CMI影响的检测结果和/或放大结果。
单端数字滤波器
在第五实施例中，如图19所示，一对信号(差分信号SSI和/SSI)从发送缓冲电路1001P的一对输出端子被供给一对信号线1000P1和1000P2的端部SNI1和SNI2。差分信号SSI和/SSI传播通过信号线1000P1和1000P2，并且被发送到信号线1000P1和1000P2的端部SNO1和SNO2。在第五实施例中，一对信号线1000P1和1000P2在节点WRN1和WRN2处耦合到一对数字滤波器1002P1和1002P2。
如图19所示，数字滤波器1002P1和1002P2具有延迟元件DLN1和DNL2，延迟元件DLN1和DNL2均具有耦合到预定电压Vs的另一个端部DN1。因为另一个端部DN1耦合到预定电压Vs(诸如接地电压)，所以图19所示的数字滤波器1002P1和1002P2均可以认为是单端数字滤波器。
共模信号
图19所示的发送缓冲电路1001P将一对差分信号供给一对信号线1000P1和1000P2。实际上，发送缓冲电路1001P产生一些共模信号。当在信号线1000P1和1000P2之间存在不对称部分时，存在产生共模信号的情况。以这样的方式产生的共模信号被作为噪声施加于信号线1000P1和1000P2中的每个。图19所示的数字滤波器(单端数字滤波器)1002P1和1002P2进行操作以便使给定的共模信号(共模噪声)均衡化。本发明的发明人检查到，就单端数字滤波器来说，不仅差分信号而且共模噪声也被均衡化。现在将描述检查的结果。
图25A至25C是说明用单端数字滤波器配置数字滤波器1002P1和1002P2中的每个的情况下的眼孔图样的示图。在图25A至25C中，水平轴指示时间，且垂直轴指示信号电压。在与图9A和9B的条件类似的条件下获得的眼孔图样。具体地，图25A至25C说明如下情况：即，FR4基板用作印刷基板，如图6所示的逻辑半导体芯片LCH-1和LCH-2被安装在印刷基板上以使得间隔变为四英寸，并且NRZ格式的差分信号经由印刷基板的布线图案以56Gbps的发送速度从逻辑半导体芯片LCH-2被供给逻辑半导体芯片LCH-1。硅中介层用作中介层。在图25A至25C中，如图19所示的接收缓冲电路1003P用作逻辑半导体芯片LCH-1的接收缓冲电路，并且一对差分信号经由如图19所示的一对信号线1000P1和1000P2被供给接收缓冲电路1003P。
图25A是通过重叠在如图19所示的数字滤波器1002P1和1002P2耦合到节点WRN1和WRN2的状态下的接收缓冲电路1003P的输入端子处的信号电压波形而绘制的眼孔图样的示图。在图25A中，点状波形SSIB是通过使差分信号SSI和/SSI的分量均衡化而产生的信号电压波形，而实线波形CMIB指示通过使共模噪声CMI的分量均衡化而产生的信号电压波形。图25说明如下情况：即，共模噪声CMI的峰值电压+Vpc(图24)的值为差分信号SSI的峰值电压+Vpd和差分信号/SSI的峰值电压-Vpd之间的电压差的20％。
图25B是说明通过从图25A提取通过使差分信号SSI和/SSI的分量均衡化而产生的信号电压波形SSIB而获得的眼孔图样的示图。图25C是说明通过从图25A提取通过使共模信号CMI的分量均衡化而产生的信号电压波形CMIB而获得的眼孔图样的示图。
从25B理解的是，因为眼孔图样是开口的，所以差分信号SSI和/SSI的分量被数字滤波器1002P1和1002P2均衡化，并且可以识别发送的差分信号。然而，如图25C所示，眼孔图样相对于共模信号CMI的分量是开口的。也就是说，共模信号CMI的分量也被数字滤波器1002P1和1002P2均衡化。结果，如图25A所示，在眼孔图样中，混合地存在通过使差分信号SSI和/SSI的分量均衡化而产生的信号电压波形SSBIB以及通过使共模噪声的分量均衡化而产生的信号电压波形CMIB。
在混合存在的状态下，例如，在识别接收缓冲电路1003P中的发送的差分信号(串行信号)的逻辑值的情况下，基于共模信号CMI的信号电压波形CMIB错误地识别差分信号的逻辑值，并且引起错误的操作。
偏斜
希望一对差分信号SSI和/SSI彼此同步地改变，但是存在差分信号SSI和/SSI之间发生延迟(偏斜)的情况。例如，由于发送缓冲电路1001P(图19)的特性的变化、信号线1001P和1000P2之间的延迟的变化等，在差分信号SSI和/SSI之间发生延迟。作为例子，差分信号/SSI的电压改变的时序与差分信号SSI的电压改变的时序相比有延迟。
本发明的发明人还检查了在一对差分信号SSI和/SSI之间存在偏斜的情况下的眼孔图样。图26A至26C是说明本发明的发明人检查的眼孔图样的示图。图26A至26C还说明了数字滤波器1002P1和1002P2均是单端数字滤波器的情况下的眼孔图样。图26A至26C说明由于信号线中的延迟变化而导致在差分信号SSI和/SSI之间存在三皮秒(psec)的偏斜的情况下的眼孔图样。此外在图26A至26C中，水平轴指示时间，且垂直轴指示信号电压。通过与图25A至25C的条件类似的条件来获得图26A至26C所示的眼孔图样。
在图26A中，点状波形SSIB指示通过使差分信号SSI和/SSI的分量均衡化而产生的信号电压波形，以及实线波形SKYB指示通过使偏斜均衡化而产生的信号电压波形。像图25B那样，图26B是说明通过从图26A提取由差分信号SSI和/SSI的分量产生的信号电压波形SSIB而获得的眼孔图样的示图。图26C是说明通过提取由于偏斜产生的信号电压波形SKYB而获得的眼孔图样的示图。
图25A至25C说明与差分信号的相位相同的相位的共模噪声CMI混合在差分信号SSI和/SSI中的情况。因此，通过差分信号的分量产生的信号电压波形SSIB的相位和通过共模噪声CMI的分量产生的信号电压波形CMIB的相位是相同的。也就是说，通过信号电压波形SSIB产生的眼孔图样的相位和通过信号电压波形CMIB产生的眼孔图样的相位是相同的，并且通过信号电压波形SSIB产生的眼孔图样的时序是开口的，并且通过信号电压波形CMIB产生的眼孔图样的时序是开口匹配的。相反，在图26A至26C中，通过由偏斜引起的信号电压波形SKYB产生的眼孔图样开口的时序偏离通过信号电压波形SSIB产生的眼孔图样开口的时序。
此外在存在偏斜的情况下，如图26C所示，存在根据偏斜的眼孔图样，使得像共模信号CMI被混合的情况那样引起错误的操作。
数字滤波器的构造
图27A和27B是说明根据第七实施例的数字滤波器的构造和该数字滤波器的等效电路的示图。图27A说明该数字滤波器的构造，且图27B说明图27A中描绘的数字滤波器的等效电路。
因为图27A类似于图20所示的数字滤波器的构造，将仅描述不同要点。在图20所示的数字滤波器中，延迟元件DLN由弯曲的延迟导线(以下，也被称为延迟线)构成。另一方面，在第七实施例中，延迟元件DLN由直线形状的延迟线构成。然而，此外在第七实施例中，如图20所示，延迟元件DLN也可以由弯曲的延迟线构成。除了延迟元件DLN由直线形状的延迟线构成的要点之外，图27A所示的数字滤波器的构造和操作类似于图20的数字滤波器的构造和操作。
图27B所示的等效电路类似于图1B所示的等效电路。不同要点在于，延迟元件DLN的端部DNIO1和DNIO2耦合到信号线1000P1和1000P2。也就是说，延迟元件DLN的端部DNIO1线或耦合到信号线1000P1，并且端部DNIO2线或耦合到信号线1000P2。信号线1000P1和1000P2均耦合在发送缓冲电路1001P和接收缓冲电路1003P之间，并且在接收缓冲电路1003P附近执行与延迟元件DLN的线或耦合。
在图27B所示的等效电路图中，像图1B那样，延迟元件DLN用由电感L、电阻R、电容C和电导G构成的π型分布式恒定电路来表达。尽管分布式恒定电路在图27B中被表达为使得电感L和电阻R耦合到端部DNIO1和DNIO2中的每个，但是本发明不限于该构造。如稍后将描述的，电压导线沿着作为延迟元件DLN的组件的延迟线安置。向电压导线供给预定电压Vs。供给预定导线的预定电压Vs起到图27B所示的电压Vs的作用。将描述图27B所示的等效电路，即，并联形成在电压导线和延迟导线之间的电容和电导用构造图27B所示的分布式恒定电路的电容C和电导G来表达。
以类似于第六实施例的方式，数字滤波器1002P包括具有一对端部DNIO1和DNIO2的延迟元件DLN。延迟元件DLN的端部DNIO1在节点WRN1处线或耦合到信号线1001P1的端部SNO1以及接收缓冲电路1003P的输入端子中的一个。延迟元件DLN的另一个端部DNIO2在节点WRN2处线或耦合到信号线1000P2的端部SNO2以及接收缓冲电路1003P的另一个输入端子。如所述，延迟元件DLN没有以类似于第六实施例的方式耦合到预定电压Vs的端部。
如从图20的描述所理解的，当差分信号SSI(或另一个差分信号/SSI)被视为一对差分信号SSI和/SSI中的一个时，另一个差分信号/SSI(或差分信号SSI)可以起到参考电位的作用。也就是说，差分信号中的一个差分信号或另一个差分信号起到参考电位的作用。在图27A中，在作为差分信号中的一个的差分信号SSI被输入到延迟元件DLN的一个端部DNIO1而另一个差分信号/SSI被输入到延迟元件DLN的另一个端部DNIO2的情况下，当查看输入到端部DNIO1的差分信号时，差分信号SST的参考电位被供给另一个端部DNIO2。类似地，当查看输入到另一个端部DNIO2的差分信号/SSI时，差分信号/SST的参考电位被供给端部DNIO1。
结果，输入到延迟元件DLN的端部DNIO1的差分信号SSI被延迟元件DLN的另一个端部DNIO2反射，并且反射的差分信号从端部DNIO1输出。类似地，输入到延迟元件DLN的另一个端部DNIO2的差分信号/SSI被延迟元件DLN的端部DNIO1反射，并且反射的差分信号从另一个端部DNIO2输出。
从延迟元件DLN的端部DNIO1输出的差分信号在节点WRN1处与来自信号线1000P1的差分信号SSI的信号分量(1-b)组合。类似地，从延迟元件DLN的端部DNIO2输出的差分信号在节点WRN2处与来自信号线1000P2的差分信号/SSI的信号分量(1-b)组合。结果，恢复的(成形的)差分信号SSI和/SSI被供给接收缓冲电路1003P的一对输入端子。也就是说，在降低功耗的同时，可以使信号线中劣化的差分信号分量的波形成形。
在第七实施例中，当共模噪声进入一对信号线1000P1和1000P2时，延迟元件的端部DNIO2和DNIO1的电位根据共模噪声类似地改变。也就是说，根据共模噪声，端部DNIO1和DNIO2的电位以相同的相位改变。因此，当端部DNIO1和DNIO2中的一个处的电位被认为是参考电位时，另一个端部处的电位不受共模噪声的影响。结果，供给端部DNIO1和DNIO2的信号中的差分信号的分量被延迟元件DLN均衡化。另一方面，由共模噪声引起的端部DNIO1和DNIO2中的相同相位的电位的改变在不被延迟元件DLN均衡化的情况下被发送到发送缓冲电路1003P。换句话说，根据第七实施例的数字滤波器1002P在不执行均衡化的功能的情况下输出由共模噪声的分量引起的波形的劣化。
这可以防止由参照图25描述的通过由共模噪声引起的信号电压波形CMIB产生的开口的眼孔图样的形成。结果，可以防止错误地将共模噪声CMI指定为发送的差分信号的错误操作。尽管共模噪声CMI被作为相同相位的电位改变发送到接收缓冲电路1003P，但是接收缓冲电路1003P具有差分电路。因此，即使供给相同相位的电位改变，也不对检测和/或放大施加影响。
此外在差分信号SSI和/SSI之间存在偏斜的情况下，当差分信号SSI和/SSI由于偏斜在相同电压方向上改变时，数字滤波器1002P执行与对共模噪声执行的操作类似的操作。也就是说，当差分信号SSI和/SSI由于偏斜都在相同电压方向(也就是说，图24所示的电压+Vd的方向)上改变时，延迟元件DLN的端部DNIO1和DNIO2都变到电压+Vd的方向。因此，像共模噪声的情况那样，数字滤波器1002P在不执行均衡化的情况下将电压的改变发送到接收缓冲电路1003P。
当存在偏斜并且差分信号SSI和/SSI变为类似于共模噪声的电压时，延迟元件不执行均衡化。因此，可以抑制由于偏斜产生的信号电压波形SKYB产生的眼孔图样的开口。结果，可以使由偏斜引起的错误操作的发生减少。
眼孔图样
图28A至28C和图29A至29C说明在接收缓冲电路1003P附近将作为数字滤波器1002P的组件的延迟元件DLN线或耦合到信号线1000P1和1000P2中的每个的情况下的眼孔图样。
共模噪声
图28A至28C所示的眼孔图样是通过与参照图25A至25C描述的条件相同的条件获得的。图28A至28C说明共模信号CMI供给信号线1000P1和1000P2的情况。供给信号线1000P1和1000P2的共模信号CMI的峰值电压+Vpc(图24)具有与图25A至25C中描述的值相同的值，和差分信号SSI的峰值电压+Vpd和差分信号/SSI的峰值电压-Vpd之间的电压差为20％的情况。
在图28A至28C中，水平轴指示时间，且垂直轴指示电压。图28A说明在接收缓冲电路1003P的输入端子处的信号电压波形产生的眼孔图样。在图28A中，点状波形SSIB是通过使差分信号SSI和/SSI的分量均衡化而产生的信号电压波形。在图28A中，实线波形CMIB指示通过使共模信号CMI的分量均衡化而产生的信号电压波形。如图28所示，由信号电压波形SSIB形成的眼孔图样是开口的。另一方面，难以辨识信号电压波形CMIB的眼孔图样。
图28B是说明通过从图28A提取通过使差分信号SSI和/SSI的分量均衡化而产生的信号电压波形SSIB而获得的眼孔图样的示图。图28C是说明通过从图28A提取信号电压波形CMIB而获得的眼孔图样的示图。
差分信号SSI和/SSI的分量被数字滤波器1002P均衡化，并且变形的波形被成形。因此，如图28A和28B所示，由信号电压波形SSIB形成的眼孔图样是开口的，并且可以以高精度识别并指定用差分信号SSI和/SSI表达的逻辑值。
另一方面，共模信号CMI的分量不被数字滤波器1002P均衡化，并且将它们原样供给接收缓冲电路1003P的输入端子。因此，如图28A和28C所示，难以识别眼孔图样，并且可以防止共模信号CMI的分量被错误地识别为被发送的差分信号的逻辑值。
偏斜
图29A至29C所示的眼孔图样是在与图25A至25C中描述的条件相同的条件下获得的。图29A至29C说明在差分信号SSI和/SSI之间存在三皮秒的偏斜的情况。
在图29A至29C中，水平轴指示时间，且垂直轴指示电压。图29A指示通过接收缓冲电路1003P的输入端子处的信号电压波形产生的眼孔图样。在图29A中，点状波形SSIB指示通过差分信号SSI和/SSI的分量产生的信号电压波形。在图29A中，实线波形SKYB是由于偏斜产生的信号电压波形。
图29B是说明通过从图29A提取的信号电压波形SSIB形成的眼孔图样的示图。也就是说，图29B是说明通过差分信号SSI和/SSI的分量产生的信号电压波形SSIB形成的眼孔图样的示图。图29C是说明通过从图29A提取的信号电压波形SKYB形成的眼孔图样的示图。也就是说，图29C是说明通过由于偏斜产生的信号电压波形CMIB形成的眼孔图样的示图。
通过信号电压波形SSIB形成的眼孔图样如图29A和图29B所示处于开口状态，并且另一方面，难以辨识通过信号电压波形CMIB形成的眼孔图样中的开口部分。差分信号的分量被数字滤波器1002P均衡化，并且变形的波形被成形。通过成形，由信号电压波形SSIB形成的眼孔图样变为如图29B所示的开口状态，并且可以以高精度识别和指定用差分信号SSI和/SSI表达的差分信号的逻辑值。
另一方面，与偏斜中的共模信号对应的分量在不被数字滤波器1002P均衡化的情况下被发送到接收缓冲电路1003P。因此，尽管供给接收缓冲电路1003P的输入端子的信号电压波形SKYB的眼孔图样的外形可以如图29C所示的那样确定，但是难以辨识开口的眼孔图样。这可以防止由于偏斜产生的信号电压波形被错误地识别为差分信号的逻辑值。
延迟元件
接着，将描述作为数字滤波器1002P的组件的延迟元件DLN。延迟元件DLN由接收缓冲电路的输入端子附近的耦合在信号线1000P1和1000P2的端部SNO1和SNO2之间的延迟线构成。延迟线的每单位长度的信号损耗高于信号线1000P1和1000P2的每单位长度的信号损耗。
作为增大信号损耗的一个方法，例如，认为作为延迟元件DLN的组件的延迟线由如图27B所示的多个分布式恒定电路构成，并且使得与延迟线的单位长度对应的多个分布式恒定电路中的串联电阻R的值高于信号线的串联电阻的值，和/或在与单位长度对应的多个分布式恒定电路中，使得对于预定电压Vs的并联电阻低于信号线的并联电阻。例如，在图27B中，它对应于分布式恒定电路中的电导G的增大。
由延迟线构成的延迟元件DLN的往返信号延迟希望被设置为通过将数据宽度间隔UT除以系数mm而获得的值。也就是说，希望将往返信号延迟设置为UT/mm。系数mm是1/2或整数“m”。整数m例如是1、2、3等的自然数。
如上所述，差分信号SSI和/SSI中的一个差分信号SSI(或另一个差分信号/SSI)可以认为是参考电位。在这种情况下，当差分信号被供给端部DNIO1和DNIO2时，图27B所示的延迟元件的等效电路变为等于第一实施例中描述的等效电路(图1B)。因此，均衡化功能如第一实施例中描述的那样对差分信号SSI和/SSI中的不包括共模信号等的差分信号的分量作用，以使得变形的波形可以被恢复。
为了使图27B所示的等效电路和图1B所示的等效电路等效，例如，当参考电位(第一实施例中的预定电压Vs)被供给图27B所示的等效电路中的端部DNIO2时，有必要使用作为参考的端部DNIO2将从端部DNIO1看的复数阻抗设置为如图30中的方程(14)。ZDF指示图27A所示的延迟元件DLN的复数阻抗，且ZSE指示图1A所示的延迟元件DLN的复数阻抗。
在方程(14)中，右侧指示具有相同复数阻抗ZSE的两个延迟元件串联耦合。因此，为了使图27B的等效电路和图1B的等效电路相等，图27A所示的延迟元件DLN的损耗和延迟均为图1A所示的延迟元件DLN的损耗和延迟的两倍大。在第七实施例中，因此，不同于第一实施例，图27A所示的延迟元件DLN中的往返信号延迟从数据宽度间隔UT的一半(1/2)而不是一个数据宽度间隔UT开始。也就是说，确定往返信号延迟的系数mm是从1/2或1开始的整数，而不是从1开始的整数。
在第七实施例中，当共模信号(同相信号)被发送到一对信号线(差分信号线)1000P1和1000P2时，因为延迟元件DLN的两个端部具有相等的电位，所以不存在发送到延迟元件DLN的信号。因此，延迟元件DLN不执行进行均衡化的数字滤波器操作。另一方面，当发送差分信号时，在延迟元件DLN的两个端部之间发生电位差，使得延迟元件DLN以类似于第一实施例等的方式执行进行均衡化的数字滤波器操作。
也就是说，在第七实施例中，延迟元件DLN是仅选择性地对差分信号的分量作用的数字滤波器。
此外，在第七实施例中，均衡器性能可以得到改善。也就是说，因为由差分信号执行串行通信，所以可以消除直流耦合。因此，可以避免电源电压和接地电压(预定电压Vs)中噪声的影响，并且均衡器性能可以得到改善。另外，所谓的限制性能也可以得到改善。
在第七实施例中，实际上，限制时间对于延迟元件DLN的每个端部处的差分信号的反射和差分信号的组合是必要的。存在所谓的频散，即，时间取决于发生反射/组合处的频率而略微变化。用图30中的方程(15)表达接收数字信号所必需的频带。N表示最大数据长度。当频带中信号的反射和组合所需的时间的波动范围为Δt且延迟元件DLN的信号延迟为τ时，即使延迟量的频散为零，在反射信号时，图30中的方程(16)表达的相对时序误差也发生。在使用如第七实施例中描述的差分信号的情况下，信号延迟τ变为两倍，使得相对时序误差变为一半。方程(16)指示限制性能。当滤波器接近理想时，第七实施例中描述的数字滤波器的相对时序误差与第一实施例中描述的数字滤波器的相对时序误差相比有减小。
数字滤波器的结构
接着，将描述根据第七实施例的数字滤波器1002P的结构。图31是当从图6中的中介层PPS-1的第一主表面PPF1看虚线区域DFA的部分时的平面图。图32是图31中的A5-A5'截面。在图31和32中，作为数字滤波器1002P的组件的延迟元件DLN由形成在中介层PPS-1中的导电层构成。
图31和32类似于以上所述的图7和8。将主要描述与图7和8的不同要点。首先，在图7和8中，已经描述了使用预定电压Vs作为参考电位来改变传播通过信号线的串行信号的信号端部的情况。另一方面，在第七实施例中，通过使用一对信号线来发送差分信号。因此，图6所示的发送缓冲电路SCB1-1和SCB2-1以及接收缓冲电路RCB1-1、RCB1-2、RCB2-1和RCB2-2中的每个均由差分电路构成。
在图31中，SSN-L30和SSP-L30指示发送一对差分信号的一对信号线(布线图案)，且SSG-L30指示被供给预定电压Vs的电压导线(布线图案)。在图31中，SSD-L10指示作为延迟元件DLN的组件的延迟线(布线图案)，且SSG-L10指示被供给预定电压Vs的电压导线(布线图案)。
在第七实施例中，延迟线SSD-L10由稍后将参照图32描述的形成在中介层INS-1中的第一导电层INS-L1形成。电压导线SSG-L10也由形成在中介层INS-1中的第一导电层INS-L1形成。也就是说，延迟线SSD-L10和电压导线SSG-L10两者都由同一第一导电层形成。在平面图中，电压导线SSG-L10接近延迟线SSD-L10，并且平行于延迟线SSD-L10延伸。因为电压导线SSG-L10和延迟线SSD-L10被安置为彼此隔开，所以电压导线SSG-L10和延迟线SSD-L10电分离。在接近安置的延迟线SSD-L10和电压导线SSG-L10之间，形成图27B所示的电容C和电导G。
延迟线SSD-L10的一个端部经由触点CT2耦合到信号线SSP-L30，而另一个端部经由触点CT2耦合到信号线SSN-L30。信号线SSN-L30经由触点CT2耦合到微凸块电极INS-MPD2N，且信号线SSP-L30经由触点CT2耦合到微凸块电极INS-MPD2P。微凸块INS-MPD2N和INS-MPD2P均通过微凸块MBM-SN和MBM-SP耦合到形成在未示出的逻辑半导体芯片LCH-1的第二主表面CLF2上面的对应的微凸块电极，并且耦合到形成在半导体区域SS中的接收缓冲电路RCB1-2的一对输入端子。
经由未示出的印刷基板PBS将一对差分信号从逻辑半导体芯片LCH-2供给信号线SSN-L30和SSP-L30。因此，来自逻辑半导体芯片LCH-2的一对差分信号传播通过一对信号线SSN-L30和SSP-L30，并且被供给逻辑半导体芯片LCH-1的接收缓冲电路RCB1-2的一对输入端子。
在平面图中，沿着信号线SSD-L10安置的电压导线SSG-L10的一个端部经由触点CT2耦合到电压导线SSG-L30，而另一个端部经由触点CT耦合到电压导线SSG-L30，以便包围延迟线SSD-L10。电压导线SSG-L30经由触点CT2耦合到对应的微凸块电极INS-MPD1，并且每个微凸块电极INS-MPD1均通过微凸块MBM-G耦合到形成在未示出的逻辑半导体芯片LCH-1的第二主表面CLF2上面的对应的微凸块电极。
经由形成在未示出的包装基板PPS-1中的导线将预定电压Vs从印刷基板PBS供给电压导线SSG-L30。因此，预定电压Vs被供给逻辑半导体芯片LCH-1，并且还被供给电压导线SSG-L10。
图32是图31中的A5-A5'截面。在图32中，印刷基板PBS、包装基板PPS-1等与图8中的那些相同，将不重复描述。来自逻辑半导体芯片LCH-2的一对差分信号经由印刷基板PBS和包装基板PPS-1发送到形成在包装基板PPS-1的第一主表面PPF1上面的凸块电极PPS-MPD。凸块电极PPS-MPD通过凸块电极SMB耦合到形成在中介层INS-1的第二主表面INF2上面的凸块电极INS-SPD。
凸块电极INS-SPD经由形成在硅基板SSB-1上面的触点CT2S耦合到由形成在中介层INS-1中的第一导电层INS-L1构成的布线图案INS-L1(R)，并且布线图案INS-L1(R)经由触点CT2耦合到由第二导电层INS-L2形成的布线图案INS-L2(R)。布线图案INS-L2(R)经由触点CT2耦合到作为由第三导电层INS-L3形成的布线图案的信号线SSP-L30。
信号线SSP-L30在图32中在横向方向上延伸。在延伸的部分中，信号线SSP-L30经由触点CT2耦合到微凸块电极INS-MPD2P。信号线SSP-L30经由触点CT2耦合到由第二导电层INS-L2形成的布线图案INS-L2(R)，且布线图案INS-L2(R)经由触点CT2耦合到与延迟线SSD-L10对应的布线图案的一个端部。延迟线SSD-L10由形成在中介层INS-1中的第一导电层INS-L1构成。
微凸块电极INS-MPD2P经由微凸块MBM-SP耦合到形成在逻辑半导体芯片的第一主表面CHF2上的微凸块电极LCH-PD3，且微凸块电极LCH-PD3经由形成在硅基板SSB的主表面上的布线层HSB中的布线图案LCH-L1(R)至LCH-L3(R)以及触点CT1耦合到半导体区域SS。在半导体区域SS中，形成接收缓冲电路RCB102。来自逻辑半导体芯片LCH-2的差分信号供给接收缓冲电路RCB1-2的输入端子。
在第七实施例中，往返信号延迟UT/mm由在延迟线SSD-L10的一个端部和另一个端部之间发送的信号的延迟时间来确定。为了获得期望的往返信号延迟，例如，设置延迟线SSD-L10的一个端部和另一个端部之间的长度以及延迟线SSD-L10的线宽。如图31所示，同样地在第七实施例中，延迟线SSD-L10的线宽BLD1比信号线SSP-L30和SSN-L30的线宽BLS窄。当认为延迟线SSD-L10以及信号线SSP-L30和SSN-L30是整体时，通过使用线宽改变的部分而具有窄宽度的线对应于延迟线SSD-L10，而夹入该窄线的宽线是信号线SSP-L30和SSN-L30。
尽管在图32中只示出与信号线SSP-L30的耦合部分以及延迟线SSD-L10的一个端部相关的截面，但是信号线SSN-L30和延迟线SSD-L10的另一个端部之间的耦合是类似的。在第七实施例中，电压导线SSG-L10由与延迟线SSD-L10-的导电层相同的导电层形成。因此，电压导线SSG-L30和SSG-L10之间的耦合部分类似于图32中的耦合部分。
在第七实施例中，作为延迟元件DLN的组件的延迟线由一对微凸块电极INS-MPD2N和INS-MPD2P附近的耦合到一对信号线SSN-L30和SSP-L30的第一导电层INS-L1形成，发送一对差分信号的这一对信号线SSN-L30和SSP-L30经由触点CT2等耦合到一对微凸块电极INS-MPD2N和INS-MPD2P。因为一对信号线SSN-L30和SSP-L30中的每个均由第三导电层INS-L3形成，所以延迟线SSD-L10以及信号线SSN-L30和SSP-L30由不同导电层形成，并且延迟线SSD-L10耦合在一对微凸块电极INS-MPD2N和INS-MPD2P之间。
传播通过延迟线SSD-L10的信号是相对于参考电位改变的单端信号。如果供给参考电位的电压导线未被指定，则当延迟线SSD-L10用如图27B所示的等效电路表达时，它变得难以指定例如电容C和电导G的值。因此，在第七实施例中，被供给作为参考电位的预定电压Vs的电压导线SSG-L10由与延迟线SSD-L10的导电层相同的第一导电层INS-L1形成，并且电压线SSG-L10在延迟线SSD-L10附近、平行于延迟线SSD-L10安置。在平面图中，尽管不受限制，电压导线SSG-L10的线宽BLD2被设置为与延迟线SSD-L10的线宽BLD1相同，并且被设置为比信号线SSN-L30和SSP-L30以及电压导线SSG-L30的线宽BLS都窄。当数据宽度间隔UT被设置为串行信号的一个数据单位时，延迟元件DLN的往返信号延迟变为UT/mm。mm表示1/2或自然数(从1开始的整数)。当mm被设置为1/2时，往返信号延迟对应于数据宽度间隔UT的两倍大。
在图31中，信号线SSN-L30和SSP-L30以及延迟线SSD-L10的一部分被安置为直线的，并且信号线SSN-L30和SSP-L30以及电压导线SSG-L10的一部分被布置为直线的。因为形成信号线SSN-L30和SSP-L30的导电层不同于形成延迟线SSD-L10和电压导线SSG-L10的导电层，所以线可能不是直线的。也就是说，信号线SSN-L30和SSP-L30与延迟线SSD-L10和电压导线SSG-L10之间的安置关系是任意的。例如，延迟线SSD-L10和电压导线SSG-L10可以被安置为正交于信号线SSN-L30和SSP-L30。
修改
图33和34是说明根据第七实施例的修改的数字滤波器的结构的平面图和截面图。图34是图33中的截面A6-A6'。图33和34类似于图31和32。将主要描述不同要点。
在图31和32中，作为延迟元件DLN的组件的延迟线SSD-L10以及沿着延迟线SSD-L10安置的电压导线SSG-L10均由与信号线SSN-L30和SSP-L30以及电压导线SSG-L30不同的第一导电层INS-L1形成。相反，在图33和34中，延迟线SSD-L10和电压导线SSG-L10均由与信号线SSN-L30和SSP-L30以及电压导线SSG-L30的导电层相同的第三导电层INS-L3形成。在图33和34中，延迟线被表达为SSD-L30，且沿着延迟线SSD-L30安置的电压导线被表达为SSG-L32。
因为信号线SSN-L30和SSP-L30以及延迟线SSD-L30是由相同的第三导电层INS-L3形成的，所以这些线为整体。在图31和32中，为了耦合延迟线SSD-L10与信号线SSN-L30和SSP-L30，触点CT2和布线图案INS-L2(R)是必要的。在图33和34中，未提供触点CT2和布线图案INS-L2(R)。
类似地，因为电压导线SSG-L30和SSG-L32是由相同的第三导电层INS-L3形成的，所以这些导线为整体。在图31和32中，为了耦合电压导线SSG-L30和SSG-L10，触点CT2和未示出的布线图案是必要的。然而，在图33和34中，未提供触点CT2和该布线图案。
尽管信号线SSN-L30和SSP-L30以及延迟线SSD-L30为整体，但是信号线和延迟线之间的边界可以指定为线的线宽改变的部分。在这种情况下，线的线宽从BLS变为BLD1的部分以及线宽从BLD1变为BLS的部分是信号线和延迟线之间的边界。其宽度像BLD1那样窄的线的区域对应于延迟线SSD-L30。此时，线的线宽为BLS的区域对应于信号线SSN-L30和SSP-L30。
类似地，电压导线SSG-L30和SSG-L32之间的边界可以指定为导线的线宽改变的部分。在这种情况下，线的线宽比线宽BLS窄并且是BLD2的区域对应于沿着延迟线SSD-L30安置的电压导线SSG-L32，而导线的线宽是BLS的区域对应于电压导线SSG-L30。
因为信号线SSP-L30和延迟线SSD-L30为整体，所以在图34中，由第三导电层INS-L3形成的布线图案在横向方向上延伸，并且变为信号导线SSP-L30和延迟线SSD-L30。在图34中，只示出由布线图案整体形成的信号线SSP-L30和延迟线SSD-L30。其它信号线和电压导线也类似于图34的那些信号线和电压导线。也就是说，信号线SSN-L30和延迟线SSD-L30也是由第三导电层INS-L3整体形成的。电压导线SSG-L30和SSG-L32也是由第三导电层INS-L3整体形成的。
在修改中，延迟线SSD-L30和电压导线SSG-L32由与信号线SSN-L30和SSP-L30以及电压导线SSG-L30的导电层相同的导电层形成。因此，可以使构造数字滤波器1002P的导电层的数量减少。换句话说，可以节省构造数字滤波器1002P的导电层。
尽管不受限制，在第七实施例中，微凸块MBM-SP由铜(Cu)制成，而凸块SBL是焊料球。
将如下描述参照图31至34描述的数字滤波器的结构与图1和27所示的数字滤波器之间的对应关系。
作为图27所示的线或耦合部分的节点WRN1和WRN2对应于图31和32中耦合信号线SSN-L30和SSP-L30与延迟线SSD-L10的触点CT2。在图33和34中，信号线SSN-L30和SSP-L30与延迟线SSD-L30之间的边界对应于图27所示的节点WRN1和WRN2。也就是说，线的线宽改变的边界区域对应于节点WRN1和WRN2。
当只有一对差分信号的分量传播通过一对信号线SSN-L30和SSP-L30并到达作为线耦合部分的节点WRN1和WRN2时，信号的反射在节点WRN1和WRN2之间重复。具体地，多次信号反射发生，并且信号在节点WRN1和WRN2处被组合。因此，数字滤波器1002P对差分信号的分量等效地计算图1C中的方程(1)。这意味着，例如，相对于将提供用于不同逻辑半导体装置的发送缓冲电路与接收缓冲电路耦合的信号线的传递函数等效地计算反传递函数。因为数字滤波器1002P没有有源元件，所以只在反传递函数的等效计算中发生衰减。因此，仅偏离了与衰减对应的常数量的反传递函数的计算被作为反传递函数的等效计算来执行。
在第七实施例中，对于差分信号的分量，上述系数mm被用来代替方程(1)中的系数“m”。也就是说，不仅整数而且1/2也可以被作为系数“m”代入方程(1)。
在第七实施例中，形成在与延迟线SSD-L10(SSD-L30)的层相同的层中的电压导线SSG-L10(SSG-L32)接近延迟线SSD-L10(SSD-L30)安置。延迟线SSD-L10(SSD-L30)和电压导线SSG-L10(SSG-L32)中的每个的每单位长度的信号损耗都被设置为大于信号线SSN-L30和SSP-L30的每单位长度的信号损耗。例如，延迟线SSD-L10(SSD-L30)和电压导线SSG-L10(SSG-L32)中的每个的截面中的边界长度都被设置为小于信号线SSN-L30和SSP-L30的截面中的边界长度。通过调整这些线中的信号损耗，例如，图1C和27B所示的分布式恒定电路中的电感L和电阻R可以被调整为任意值。通过调整延迟线SSD-L10(SSD-L30)和电压导线SSG-L10(SSG-L32)之间的间隔，分布式恒定电路中的电容C和电导G可以被调整为任意值。显而易见的是，可以通过调整延迟线SSD-L10(SSD-L30)和电压导线SSG-L10(SSG-L32)的截面中的边界长度和间隔(包括线宽)来调整电感L、电阻R、电容C和电导G。以这样的方式，任意的反传递函数可以用延迟线等效地计算。
第八实施例
图35和36是说明根据第八实施例的数字滤波器的结构的平面图和截面图。图36是图35中的A7-A7'截面。图35和36类似于图31至34。将主要描述与图31和32的不同要点。
在图35中，SSD-L10指示作为数字滤波器1002P的组件的延迟线，且SSG-L32指示被供给预定电压Vs的电压导线。在第八实施例中，如图36所示，延迟线SSD-L10由形成在中介层INS-1中的三个导电层中的第一导电层形成。电压导线SSG-L32由第三导电层形成。电压导线SSG-L32被安置为使得其部分在如图35所示的平面图中在延迟线SSD-L10中重叠。具体地，在第七实施例中，在平面图中，电压导线SSG-L10(SSG-L32)被安置为接近并且平行于延迟线SSD-L10(SSD-L30)。另一方面，在第八实施例中，电压导线SSG-L32被安置为立体地接近并且平行于延迟线SSD-L10。显而易见的是，绝缘层存在于电压导线SSG-L32和延迟线SSD-L10之间，且电压导线SSG-L32和延迟线SSD-L10电分离。
此外在第八实施例中，延迟线SSD-L10的端部经由触点CT2耦合到一对信号线SSN-L30和SSP-L30。电压导线SSG-L32与电压导线SSG-L30整体地形成。
此外在第八实施例中，延迟线SSD-L10和电压导线SSG-L32被设置为使得每单位长度的信号损耗变得大于一对信号线SSN-L30和SSP-L30的每单位长度的信号损耗。例如，延迟线SSD-L10和电压导线SSG-L32的截面中的边界长度被设置为小于信号线SSN-L30和SSP-L30的截面中的边界长度。在图35的例子中，通过使延迟线SSD-L10的线宽比信号线SSN-L30和SSP-L30的线宽窄来缩短截面中的边界长度。通过使电压导线SSG-L32的厚度小于信号线SSD-L10的厚度来缩短电压导线SSG-L32的截面中的边界长度。
在第八实施例中，例如，通过调整延迟线SSD-L10和电压导线SSG-L32的截面中的边界长度以及重叠的区域之间的距离(层间距离)，分布式恒定电路中的电感L、电阻R、电容C和电导G被调整。因为根据第八实施例的数字滤波器1002P的操作类似于第七实施例，所以将不重复描述。
延迟线SSD-L10的线宽变得比信号线SSN-L30和SSP-L30等的线宽窄。电压线SSG-L32与延迟线SSD-L10重叠。因此，在平面图中，数字滤波器1002P可以被安置在很小的面积中。因此，第八实施例适合于例如在平面图中中介层INS-1没有太多面积的情况。另一方面，第七实施例中描述的数字滤波器1002P适合于形成在中介层INS-1中的导电层的数量有限的情况。
第九实施例
图37和38是说明根据第九实施例的数字滤波器的结构的平面图和截面图。在第九实施例中，提供了逻辑半导体芯片LCH-1而不是中介层INS-1具有数字滤波器1002P的结构。图37是当从第二主表面侧CHF2看逻辑半导体装置LCH-1时的平面图。图38是图37中的A8-A8'截面图。在图38中，也示出了包装基板PPS-1和印刷基板PBS在A8-A8'截面图中的截面。
在第九实施例中，以类似于第三实施例的方式，作为延迟元件DLN的组件的布线图案形成在逻辑半导体芯片LCH-1中。因为作为数字滤波器1002P的组件的延迟元件DLN形成在逻辑半导体芯片LCH-1中，所以尽管将描述不使用中介层INS-1的半导体装置的例子，但是显而易见的是，中介层INS-1可以设在逻辑半导体芯片LCH-1和包装基板之间。
在图38中，PPS-1指示包装基板，且PBS表示印刷基板。因为包装基板PPS-1和印刷基板PBS的结构已经例如在与第三实施例相关的图15中进行了描述，所以将不重复描述。逻辑半导体芯片LCH-1安装在包装基板PPS-1上面，以使得其第二主表面CHF2面对包装基板PPS-1的第一主表面PPF1。形成在包装基板PPS-1的第一主表面PPF1上的凸块电极PPS-MPD耦合到形成在逻辑半导体芯片LCH-1的第二主表面CHF2上的微凸块电极。在该图中，微凸块电极被指示为LCH-PDP。
逻辑半导体芯片LCH-1具有其中形成有用于构造元件等的半导体区域的硅基板SSB以及形成在硅基板SSB的主表面上的布线层HSB。布线层HSB具有交替堆叠的多个导电层和多个绝缘层。在第九实施例中，布线层HSB具有三个导电层(布线层)。在图38中，LCH-L10(R)是由第一导电层形成的布线图案，LCH-L20(R)是由第二导电层形成的布线图案，且LCH-L30(R)是由第三导电层形成的布线图案。CT1指示经由设在导电层之间的绝缘层来电耦合导电层的触点。
在图38中，WEL指示形成在硅基板SSB中的阱区。阱区WEL具有与硅基板SSB的导电类型相反的导电类型。例如，当硅基板SSB是N型半导体时，则阱区WEL是P型半导体区域。在该图中，GIO指示绝缘膜。绝缘膜GIO形成在阱区WEL的主表面上，且布线图案LCH-L10(R)形成在绝缘膜GIO上。绝缘膜GIO例如是MOSFET的栅极绝缘膜，且布线图案LCH-L10(R)是形成在栅极绝缘膜上的栅极电极。
图37是从图38中的箭头A8指示的方向(视觉方向)看到的平面图，也就是说，当从第二主表面CHF2看逻辑半导体芯片LCH-1时的平面图。在图37中，LCH-PDG指示微凸块电极，这些微凸块电极经由凸块SMB耦合到形成在包装基板PPS-1上的凸块电极PPS-MPD，并且经由包装基板PPS-1被供给预定电压Vs。
在图37中，LCH-PDN和LCH-PDP指示微凸块电极，这些微凸块电极经由凸块SMB耦合到形成在包装基板PPS-1上的凸块电极PPS-MPD，并且经由包装基板PPS-1从印刷基板PBS被供给一对差分信号。也就是说，使用形成在印刷基板PBS和包装基板PPS-1中的导电层作为一对信号路径来将一对差分信号供给微凸块电极LCH-PDN和LCH-PDP。
微凸块电极LCH-PDG耦合到由形成在逻辑半导体芯片LCH-1的布线层HSB中的第三导电层构成的电压导线SSG-L30。电压导线SSG-L30经由触点CT1欧姆耦合到阱区WEL。就该构造而言，预定电压Vs经由电压导线SSG-L30被供给逻辑半导体芯片LCH-1中的未示出的电路块，并且预定电压Vs也被供给阱区WEL。
微凸块电极LCH-PDN经由触点CT1耦合到信号线SSN-L30，信号线SSN-L30由形成在逻辑半导体芯片LCH-1中的布线层HSB中的第三导电层形成。微凸块电极LCH-PDP经由触点CT1耦合到信号线SSP-L30，信号线SSP-L30由形成在逻辑半导体芯片LCH-1的布线层HSB中的第三导电层形成。信号线SSN-L30和SSP-L30耦合到设在逻辑半导体芯片LCH-1中的接收缓冲电路(对应于第七实施例中描述的接收缓冲电路)的一对输入端子。就该构造而言，来自另一个逻辑半导体芯片(例如，图6中的LCH-2)的一对差分信号经由由印刷基板、包装基板PPS-1等中的导电层形成的信号线被供给接收缓冲电路的一对输入端子。
信号线SSN-L30和SSP-L30均耦合到作为数字滤波器1002P的组件的延迟元件DLN。在第九实施例中，延迟元件DLN具有由逻辑半导体芯片LCH-1的导电层HSB中的第一导电层形成的延迟线SSD-L10，延迟线SSD-L10的一个端部耦合到信号线SSP-L30，且延迟线SSD-L10的另一个端部耦合到信号线SSN-L30。
将参照图38来描述信号线SSP-L30和延迟线SSD-L10之间的耦合。在图38中，由第三导电层形成的布线图案LCH-L30(R)对应于图37所示的信号线SSP-L30。在图38中，由第一导电层形成的布线图案LCH-L10对应于延迟线SSD-L10。信号线SSP-L30(LCH-L30(R))经由触点CT1耦合到由第二导电层形成的布线图案LCH-L20(R)，且布线图案LCH-L20(R)经由触点CT1耦合到延迟线SSD-L10(LCH-L10(R))的一个端部。在图37中，为了避免绘制复杂，未绘制出布线图案LCH-L20(R)。
类似地，信号线SSN-L30耦合到延迟线SSD-L10(LCH-L10(R))的另一个端部。就该构造而言，安置在被供给预定电压Vs的阱区WEL上面的延迟线SSD-L10耦合在被经由绝缘膜GIO供给一对差分信号的一对信号线SSN-L30和SSP-L30之间。
在第九实施例中，绝缘膜GIO插入在与延迟线SSD-L10对应的布线图案LCH-L10(R)和被供给预定电压Vs的阱区WEL之间。因此，形成使用绝缘膜GIO作为电介质并且使用延迟线SSD-L10和阱区WEL作为电极的MOS电容元件。MOS电容元件可以等效地被认为是MOS二极管元件。因此，当延迟线SSD-L10被认为是图27B所示的等效电路时，通过不仅调整布线图案LCH-L10(R)的电阻R、而且还调整等效地形成在布线图案LCH-L10(R)和阱区WEL之间的电容C和电导G，可以控制延迟线SSD-L10中的信号损耗量。绝缘膜GIO由例如MOSFET的栅极绝缘膜形成。在这种情况下，因为硅基板的介电常数很高，所以可以使延迟线SSD-L10的每单位长度的延迟量增大，并且可以使数字滤波器1002P微型化。
修改
图39和40是说明根据第九实施例的修改的数字滤波器1002P的结构的平面图和截面图。像图37那样，图39是当从第二主表面CHF2侧看逻辑半导体芯片LCH-1时的平面图。视觉方向被表达为图40中的箭头A9。图40是图39中的A9-A9'截面。像图38那样，图40还说明了在A9-A9'截面中的包装基板PPS-1和印刷基板PBS的截面。
因为图39和40类似于图37和38，所以将主要描述不同要点。在图37和38中，预定电压Vs被供给形成在硅基板SSB中的阱区WEL，并且经由绝缘膜GIO安置在阱区WEL上面的布线图案LCH-L10(R)用作延迟线SSD-L10。
在图39和40所示的修改中，在被供给预定电压Vs的阱区WEL中，形成与阱区WEL的导电类型相反的导电类型的半导体区域。布线图案LCH-L10(R)欧姆耦合到该半导体区域。布线图案LCH-L10(R)被用作作为延迟元件DLN的组件的延迟线SSD-L10。
在图40中，DFR指示形成在阱区WEL中的半导体区域。例如，当阱区WEL是P型半导体区域时，半导体区域DFR是形成在阱区WEL中的N型半导体扩散区域。在平面图中，半导体区域DFR被形成为如图37所示的U形中。通过布线层HSB中的第一导电层，形成与半导体区域DFR重叠的U形布线图案LCH-L10(R)(在图39中，被指示为延迟线SSD-L10)。布线图案LCH-L10(R)欧姆耦合到重叠的半导体区域DFR(图40)。
如图40所示，布线图案LCH-L10(R)的一个端部经由触点CT1以及第二层中的布线层HSB中的布线图案LCH-L20(R)耦合到作为信号线SSP-L30的布线图案LCH-L30(R)。类似地，布线图案LCH-L10(R)的另一个端部经由触点CT1以及第二层中的布线图案耦合到作为信号线SSN-L30的布线图案。在图39中，为了避免绘制复杂，未绘制出由第二导电层形成的布线图案(例如，布线图案LCH-L20(R))。
在修改中，因为半导体区域DFR形成在阱区WEL中，所以PN结二极管元件由半导体区域DFR和阱区WEL形成。因为预定电压Vs被供给阱区WEL并且延迟线SSD-L10(LCH-L10(R))欧姆耦合到半导体区域DFR，所以PN结二极管元件耦合在预定电压Vs和延迟线SSD-L10之间。在查看延迟元件DLN的等效电路(图27)的情况下，结电流在PN结二极管中流动。因此，可以使电导G增大。因此，可以使延迟元件DLN中的信号损耗增大，并且可以使数字滤波器1002P微型化。通过控制供给PN结二极管的反偏置电压，可以控制电导G，并且可以控制延迟元件DLN中的信号损耗。
尽管氧化物膜的相对介电常数大约为4，但是硅的相对介电常数变为大约12。因此，可以使延迟元件DLN中的延迟增大到为(12/4)的正平方根(大约1.7倍)，并且可以使数字滤波器1002P微型化。
在第九实施例及其修改中，当布线图案LCH-L10(R)的电阻高于期望电阻值时，例如，如图16C所示，将由第二导电层形成的布线图案并联地耦合到布线图案LCH-L10(R)是足够的。
在第九实施例中，可以使相对于预定电压Vs的延迟线SSD-L10的每单位长度的电阻R小于信号线的每单位长度的电阻，并且使相对于预定电压Vs的延迟线SSD-L10的每单位长度的电导G更高。
尽管已经描述了形成在逻辑半导体芯片LCH-1中的数字滤波器的例子，但是本发明不限于这个例子。例如，在使用硅中介层作为中介层INS-1的情况下，参照图37至40描述的阱区WEL、半导体区域DFR和布线图案LCH-L10(R)可以被形成在硅中介层中以如上所述那样构造数字滤波器1002P。尽管已经描述了在MOS电容元件(等效地，MOS二极管元件)中使用阱区WEL作为电极的例子，但是本发明不限于阱区WEL，而可以使用硅基板SSB。此外，构造PN结二极管元件的半导体区域DFR可以形成在不是阱区而是在硅基板SSB中。
第十实施例
图41是说明根据第十实施例的半导体装置的构造的框图。在第十实施例中，如第九实施例中所描述的，将描述数字滤波器1002P形成在逻辑半导体芯片LCH-1中的情况。
图41类似于与第九实施例相关的图37。首先，将描述与图37的构造相同的图41的构造的部分。图41中的硅基板SSB、阱区WEL、信号线SSP-L30和SSN-L30、电压导线SSG-L30、微凸块电极LCH-PDG、LCH-PDN和LCH-PDP、触点CT1以及凸块SMB与图37中的那些相同。因此，将不重复它们的描述。
在图37中，在阱区WEL上面，延迟线SSD-L10经由绝缘膜GIO安置，并且延迟线SSD-L10的端部耦合到信号线SSN-L30和SSP-L30。另一方面，在第十实施例中，多个延迟线经由绝缘膜GIO安置在阱区WEL上面。期望数量的延迟线选自多个延迟线，选定的延迟线中的每个的一个端部耦合到信号线SSP-L30，并且选定的延迟线的另一个端部耦合到信号线SSN-L30。因此，选定数量的延迟线并联耦合在信号线SSP-L30和SSN-L30之间。结果，可以提供具有任何反传递函数的特性的数字滤波器1002P。
图41说明经由绝缘膜GIO安置在阱区上面的延迟线的数量为四个的情况。在该图中，标号SSD10-L10至SSD13-L10被指定给四个延迟线。延迟线SSD10-L10至SSD13-L10中的每个的端部都经由开关阵列SAR1、经由触点CT1耦合到信号线SSN-L30和SSP-L30。
开关阵列SAR1具有MOSFET S10A至S13A以及MOSFET S10B至S13B。MOSFET S10A至S13A以及MOSFET S10B至S13B是成对的，并且提供与延迟线的数量对应的对数。具体地，MOSFET S10A和S10B是成对的，并且该对对应于延迟线SSD10-L10。MOSFET S11A和S11B是成对的，并且该对对应于延迟线SSD11-L10。类似地，MOSFET S12A和S12B是成对的，并且该对对应于延迟线SSD12-L10。MOSFET S13A和S13B是成对的，并且该对对应于延迟线SSD13-L10。
延迟线SSD10-L10的一个端部经由对应的对中的MOSFET S10A耦合到信号线SSP-L30，且另一个端部经由对应的对中的MOSFET S10B耦合到信号线SSN-L30。延迟线SSD11-L10的一个端部经由对应的对中的MOSFET S11A耦合到信号线SSP-L30，且另一个端部经由对应的对中的MOSFET S11B耦合到信号线SSN-L30。类似地，延迟线SSD12-L10的一个端部经由对应的对中的MOSFET S12A耦合到信号线SSP-L30，且另一个端部经由对应的对中的MOSFET S12B耦合到信号线SSN-L30。此外，延迟线SSD13-L10的一个端部经由对应的对中的MOSFET S13A耦合到信号线SSP-L30，且另一个端部经由对应的对中的MOSFET S13B耦合到信号线SSN-L30。
构造开关阵列SAR1的MOSFET根据存储在延迟线选择寄存器SREG1中的延迟线选择信息被设置为导通状态。例如，在延迟线选择信息指定延迟线SSD10-L10的情况下，通过来自延迟线选择寄存器SREG1的选择信号SELA1和SELB1(每个由四个位构成)，使构造与延迟线SSF-L10对应的对的MOSFET S10A和S10B导通，而使其余的MOSFET S11A至S13A以及S11B至S13B截止。在延迟线选择信息指定延迟线SSD10-L10和SSD12-L10的情况下，通过来自延迟线选择寄存器SREG1的选择信号SELA1和SELB1，使构造与延迟线对应的对的MOSFETS10A、S10B、S12A和S12B导通，并且使其余的MOSFET S11A、S11B、S13A和S13B截止。以这样的方式，通过存储在延迟线选择寄存器SREG1中的延迟线选择信息，使任意数量的MOSFET对中的一个或多个导通。
例如，当只有MOSFET S10A和S10B导通时，延迟线SSD10-L10的一个端部耦合到信号线SSP-L30，而延迟线SSD10-L10的另一个端部耦合到信号线SSN-L30。此时，当MOSFETS12A和S12B也导通时，延迟线SSD10-L10和SSD12-L10中的每个的一个端部耦合到信号线SSP-L30，而延迟线SSD10-L10和SSD12-L10中的每个的另一个端部耦合到信号线SSN-L30。以这样的方式，选择一个或多个任意延迟线，一个延迟线或者多个延迟线中的每个延迟线的一个端部耦合到信号线SSP-L30，而另一个端部耦合到信号线SSN-L30。
提供了具有期望的延迟量和期望的信号损耗的延迟线SSD10-L10至SSD13-L10。根据延迟元件DLN的适当的损耗量获得从延迟线SSD10-L10至SSD13-L10选择一个或多个延迟线的延迟线选择信息，并且获得的延迟线选择信息被存储在延迟线选择寄存器SREG1中。因此，由存储在延迟线选择寄存器SREG1中的延迟线选择信息指定的一个或多个延迟线选自延迟线SSD10-L10至SSD13-L10，并且耦合在信号线SSP-L30和SSN-L30之间。
图41所示的构造适合于传播通过信号线的差分信号的位速率几乎是固定的情况。在这种情况下，使用延迟线选择信号来切换延迟线以例如调整延迟元件DLN的损耗量。此时，如稍后在修改中将描述的，通过调整偏置信息来精细地调整延迟元件DLN的延迟量。
因为选定的一个或多个延迟线起到延迟元件DLN的作用，所以在所需的均衡化的强度改变的情况下，可以动态地改变数字滤波器1002P的反传递函数。即使在相同的位速率下，例如，当信号线的长度改变时，在发送和接收之间的信号信道中发生的衰减也改变。当衰减增大时，强均衡化操作是必要的。当衰减减小时，弱均衡化操作是必要的。为了使均衡化操作更强，选择延迟线以使得延迟元件DLN的损耗量减小是足够的。另一方面，为了使均衡化操作弱化，选择延迟线以使得延迟元件DLN的损耗量增大是足够的。
此外，在第十实施例中，供给阱区WEL的电压可以被任意地改变。具体地，在逻辑半导体芯片LCH-1中，除了延迟线选择寄存器SREG1和开关阵列SAR1之外，还提供了电源电路RG和偏置电压寄存器BREG。基于存储在偏置电压寄存器BREG中的偏置信息，电源电路RG将例如作为偏置电压的电压供给阱区WEL，该电压在预定电压Vs和其电压值不同于预定电压Vs的电压Vd之间。通过该操作，阱区WEL的电压可以被设置为任意的电压值。就图27B所示的等效电路而言，通过改变阱区WEL的偏置电压来改变彼此并联耦合的电容C和电导G的值。例如，在等效地认为是MOS二极管元件的情况下，通过改变用于使MOS二极管元件反向偏置的偏置电压，可以控制电容C和电导G的值。因此，可以改变延迟元件DLN的反传递函数的特性。
在第十实施例中，通过延迟线选择信息，主要改变图27B所示的等效电路的电阻R。通过偏置信息，主要改变等效电路的电容C和电导G。因此，可以以更高的精度调整反传递函数，并且可以以高精度执行均衡化。
尽管已经在第十实施例中描述了通过使用延迟线选择信息和偏置信息两者来调整延迟元件DLN的情况，但是本发明不限于这种情况。可以用延迟选择信息和偏置信息中的一个来调整延迟元件DLN。在通过偏置信息执行调整的情况下，它被布置为不将预定电压Vs供给电压导线SSG-L30或者被布置为使电压导线SSG-L30和阱区WEL彼此电分离。
修改
图42是说明根据第十实施例的修改的半导体装置的构造的框图。因为图42类似于图41，所以将主要描述不同要点。与图41的不同部分在于开关阵列、延迟线以及延迟线选择寄存器。因为其它部分与图41的相同，所以原则上将不重复其描述。
图41所示的构造适合于差分信号的位速率几乎固定的情况。在这种情况下，因为位速率几乎是固定的，所以将通过延迟线选择信号来切换延迟线用于调整例如延迟元件DLN的损耗量。偏置信息用于精细地调整延迟元件DLN的延迟量。
另一方面，修改适合于它们是多个位速率的差分信号并且位速率动态地改变的情况。
此外在实施例中，像图41那样，延迟线SSD20-L10至SSD23-L10经由绝缘膜GIO安置在阱区WEL上面。延迟线SSD20-L10至SSD23-L10中的每个均被预先形成为具有适当的延迟量和适当的损耗量，以使得操作适合于每个位速率的延迟元件DLN。例如，延迟线SSD20-L10被形成为使得延迟线SSD20-L10适合作为第一位速率的延迟元件DLN。延迟线SSD21-L10被形成为使得延迟线SSD21-L10适合作为不同于第一位速率的第二位速率的延迟元件DLN。类似地，延迟线SSD22-L10被形成为适应于第三位速率，而延迟线SSD23-L10被形成为适应于第四位速率。
像开关阵列SAR1那样，开关阵列SAR2具有与延迟线SSD20-L10至SSD23-L10对应的一组MOSFET。在图42中，与延迟线SSD20-L10对应的一组MOSFET由MOSFET S20A和S20B构成，而与延迟线SSD21-L10对应的一组MOSFET由MOSFET S21A和S21B构成。类似地，与延迟线SSD22-L10对应的一组MOSFET由MOSFET S22A和S22B构成，而与延迟线SSD23-L10对应的一组MOSFET由MOSFET S23A和S23B构成。
延迟线SSD20-L10至SSD23-L10中的每个的一个端部经由对应组的MOSFET S20A至S23A耦合到信号线SSP-L30。另一方面，延迟线SSD20-L10至SSD23-L10中的每个的另一个端部经由对应组的MOSFET S20B至S23B耦合到信号线SSN-L30。
在修改中，延迟线选择寄存器SREG2存储用于选择延迟线SSD20-L10至SSD23-L10中的一个的延迟线选择信息。通过基于延迟线选择信息的选择信号SELA2和SELB2(每个均由四个位构成)，选择由延迟线选择信息指定的延迟线，并且选定的延迟线通过开关阵列SAR2耦合在信号线SSP-L30和SSN-L30之间。
例如，当延迟线SSD20-L10被延迟线选择信息指定时，构造与选择线SSD20-L10对应的组的MOSFET S20A和S20B被选择信号SELA2和SELB2导通，而其余的MOSFET S21A至S23A和S21B至S23B截止。当延迟线SSD22-L10被延迟线选择信息指定时，构造与选择线SSD22-L10对应的组的MOSFET S22A和S22B被选择信号SELA2和SELB2导通，而其余的MOSFET S20A、S21A、S23A、S20B、S21B和S23B截止。以这样的方式，只有构造一组的MOSFET被导通。
通过使与延迟线选择信息指定的延迟线对应的组的MOSFET导通，延迟线SSD20-L10至SSD23-L10中只有延迟线选择信号指定的一个延迟线电耦合在信号线SSN-L30和SSP-L30之间。
因此，即使差分信号的位速率例如从第一位速率改变为第三位速率，通过使存储在延迟线选择寄存器SREG2中的延迟线选择信息从指定与第一位对应的延迟线SSD20-L10的信息变为指定与第三位速率对应的延迟线SSD23-L10的信息，即使当位速率改变时，也可以适当地执行均衡化。
如图41所述，通过改变存储在偏置电压寄存器BREG中的偏置信息，可以在每个位速率精细地调整延迟元件DLN的延迟量。此外在该修改中，在用偏置信息执行调整的情况下，它被布置为不将预定电压Vs供给电压导线SSG-L30或者被布置为将电压导线SSG-L30和阱区WEL电分离。
尽管已经在第十实施例及其修改中描述了通过使用经由绝缘膜GIO安置在阱区WEL中的延迟线构造延迟元件DLN的例子，但是本发明不限于这个例子。例如，在第十实施例及其修改中，欧姆耦合到形成在阱区WEL中的半导体区域DEF的延迟线可以用作如第九实施例的修改中描述的延迟线。
从控制延迟元件DLN的角度来讲，可以认为控制电路由图41所示的延迟线选择寄存器SREG1、偏置电压寄存器BREG、电源电路RG以及开关阵列SAR1构成。类似地，可以认为控制电路也是由图42所示的延迟线选择寄存器SREG2、偏置电压寄存器BREG、电源电路RG以及开关阵列SAR2构成。
在图41和42中，延迟元件DLN具有多个延迟线。因为可以通过控制电路来改变延迟元件DLN中的信号延迟时间(即，往返信号延迟)，所以可以将延迟元件DLN认为是可变延迟元件。换句话说，可以认为作为可变延迟元件的延迟元件DLN的延迟时间由控制电路确定。在这种情况下，通过用控制电路确定供给包括在延迟元件DLN中的二极管元件和/或耦合在信号线之间的延迟线的偏置电压，确定可变延迟元件的延迟时间。
尽管已经在第十实施例中将被供给一对差分信号的延迟元件DLN描述为例子，但是第十实施例中描述的延迟线选择寄存器、偏置电压寄存器、电源电路以及开关阵列也可以应用于第三或第四实施例。也就是说，它们也可以应用于与单端信号对应的延迟元件。在这种情况下，在第三或第四实施例中，提供了多个延迟线，并且延迟元件由存储在延迟线选择寄存器中的延迟线选择信息指定的延迟线构成。以类似于第十实施例的方式，阱区形成在硅基板SSB中，并且通过用电源电路和偏置电压寄存器调整阱区的电压，延迟元件的延迟量被调整。
第一实施例至第六实施例中描述的延迟元件DLN耦合到信号线。从耦合到信号线的角度来讲，延迟元件可能被认为是一种所谓的短截线(short stub)。然而，由于以下原因，实施例中描述的延迟元件完全不同于短截线。
当短截线的损耗很大时，它不能充分地运作。另一方面，延迟元件被设置为使得其损耗变大。就图1B所示的等效电路来说，延迟元件被设置为使得电阻R或并联电导G变大。原则上，短截线的长度被设置为输入信号频率的电磁波长度的大约1/4。另一方面，延迟元件与电磁波长度没有直接关系，并且其长度不由电磁波长度确定。延迟元件的长度由例如往返信号延迟的时间确定。往返信号延迟还由一个数据宽度间隔的整数的一小部分确定，而不是电磁波长度确定。
此外，当短截线起到短截线的作用时，从信号源到短截线的长得足以被认为是发送路径的线长是必要的。例如，从信号源到短截线的线长必须被设置为电磁波长度的1/4。另一方面，希望延迟元件耦合在发送缓冲电路(信号源)或接收缓冲电路的附近，以使得它不被认为是发送路径。也就是说，希望在延迟元件不起到短截线的作用的位置中耦合延迟元件。
在第一实施例至第六实施例中，已经描述了在中介层或半导体芯片中形成数字滤波器的例子。还可以在小尺寸中介层中形成第一实施例至第六实施例中描述的数字滤波器1002，并且将该小尺寸中介层埋入在包装基板或印刷基板中。
尽管已经在第七实施例至第十实施例中描述了在接收缓冲电路的一对输入端子附近线或耦合延迟元件DLN的例子，但是本发明不限于这个例子。例如，延迟元件DLN的一个端部可以线或耦合到发送缓冲电路的一对输出端子中的一个输出端子，且延迟元件DLN的另一个端部可以线或耦合到发送缓冲电路的另一个输出端子。在这种情况下，在差分信号的分量由一对信号线发送之前，执行用反传递函数的波形形成以使一对信号线的传递函数均衡化。因此，失真减小的差分信号分量的波形被供给接收缓冲电路的一对输入端子。此时，共模信号的分量在不被均衡化的情况下发送到接收缓冲电路的一对输入端子。结果，可以防止错误地辨识共模信号的分量。
在第七实施例和第八实施例中，已经描述了使用形成在中介层中的布线图案作为延迟线的例子。然而，本发明不限于这个例子。例如，中介层INS-1不限于硅中介层，而是可以是使用有机基板或玻璃基板的中介层。形成在逻辑半导体芯片中的布线图案可以用作延迟线。此外，其中提供第七实施例至第十实施例中描述的延迟线以及沿着延迟线安置的电压导线的小尺寸半导体芯片(用于均衡化的半导体芯片)，且该用于均衡化的半导体芯片可以埋入在包装基板PPS-1和/或中介层INS-1中。也就是说，用于均衡化的半导体芯片可以安置为埋入在包装基板PPS-1的第一主表面PPF1和第二主表面PPF2之间。用于均衡化的半导体芯片可以安置为埋入在中介层INS-1的第一主表面INF1和第二主表面之间。
补充说明
在本说明书中，公开了多个发明。它们中的一些在权利要求的范围中被描述，但是其它发明也被公开。如下将描述一些代表性发明。(A)一种半导体装置，包括：
一对差分信号线；
第一电路，所述第一电路耦合到所述一对差分信号线中的每个的端部，并且差分信号从一对差分信号线被供给第一电路/从第一电路被供给一对差分信号线；以及
延迟元件，所述延迟元件具有线或耦合到一对差分信号线中的一个差分信号线的端部的一个端部、以及线或耦合到一对差分信号线中的另一个差分信号线的端部的另一个端部，并且所述延迟元件使差分信号的波形在一对差分信号线的端部处成形。
(B)在(A)中描述的半导体装置中，延迟元件具有有一对端部的延迟线，所述延迟线的一个端部作为延迟元件的一个端部线或耦合到差分信号线中的一个的端部，并且所述延迟线的另一个端部作为延迟元件的另一个端部线或耦合到另一个差分信号线的端部，并且
所述半导体装置具有沿着所述延迟线安置并且被供给预定电压的电压导线。
(C)在(B)中描述的半导体装置中，
所述延迟线被设置为使得输入到所述一个端部或所述另一个端部的信号与从所述一个端部或所述另一个端部输出的输出信号之间的往返信号延迟变为所述信号的一个数据宽度间隔的时间的整数的两倍或一小部分。
(D)在(A)中描述的半导体装置中，还包括二极管元件，其中，所述延迟元件由所述二极管元件构成。
(E)在(A)中描述的半导体装置中，所述延迟元件是其中延迟时间可以改变的可变延迟元件，并且
所述半导体装置包括确定所述可变延迟元件的延迟时间的控制电路。
(F)在(E)中描述的半导体装置中，所述半导体装置具有二极管元件，所述可变延迟元件包括所述二极管元件，并且供给所述二极管元件的偏置电压由控制电路来设置。
(G)在(E)中描述的半导体装置中，所述可变延迟元件具有多个延迟线，并且被控制电路选择的延迟线耦合在一对差分信号线的端部之间。
(H)一种半导体装置，包括：
第一半导体芯片，所述第一半导体芯片具有主表面，在所述主表面上面形成有被输入差分信号/输出差分信号的一对电极；以及
中介层，所述中介层具有第一主表面和与所述第一主表面相对的第二主表面，在第一主表面上面形成有一对电极，并且在第二主表面上面形成有电耦合到一对第一电极的一对第二电极，并且所述中介层被安装为使得第一半导体芯片的主表面面对第一主表面以使得第一半导体芯片的一对电极耦合到一对第一电极，
其中，当差分信号在一对第二电极和一对电极之间发送时，所述差分信号被延迟线成形，所述延迟线具有线或耦合到一对电极中的一个电极的一个端部以及线或耦合到一对电极中的另一个电极的另一个端部，所述差分信号被成形。
(I)在(H)中描述的半导体装置中，还包括沿着所述延迟线安置并且被供给预定电压的电压导线。
(J)在(I)中描述的半导体装置中，所述延迟线和电压导线是形成在第一半导体芯片中的导线。
(K)在(I)中描述的半导体装置中，所述延迟线和电压导线是形成在中介层中的导线。
(L)在(I)中描述的半导体装置中，还包括用于均衡化的半导体芯片，在所述用于均衡化的半导体芯片中形成所述延迟线和电压导线。
(M)在(L)中描述的半导体装置中，所述用于均衡化的半导体芯片安置在中介层的第一主表面和第二主表面之间。
(N)一种半导体装置，包括：
第一半导体芯片，所述第一半导体芯片具有主表面，在所述主表面上面形成有被输入差分信号/输出差分信号的一对电极；
第一中介层，所述第一中介层具有第一主表面和面对第一主表面的第二主表面，在第一主表面上面形成有一对第一电极，并且在第二主表面上面形成有电耦合到一对第一电极的一对第二电极，并且所述第一中介层被安装为使得第一半导体芯片的主表面面对第一主表面以使得第一半导体芯片的一对电极耦合到第一电极；
基板，所述基板具有与第一中介层的第二主表面相对的主表面、形成在主表面上面的一对第三电极、形成在主表面上面的一对第四电极、以及将一对第三电极和一对第四电极电耦合的布线图案；以及
延迟线，所述延迟线具有耦合到第一半导体芯片的一对电极中的一个电极的一个端部以及耦合到第一半导体芯片的一对电极中的另一个电极的另一个端部，
其中，所述一对第三电极电耦合到一对第二电极，并且当信号在第四电极组和第一半导体芯片的一对电极之间发送时，差分信号被延迟线成形。
(O)在(N)中描述的半导体装置中，还包括：
第二半导体芯片，所述第二半导体芯片具有主表面，在所述主表面上面形成有一对电极；以及
第二中介层，所述第二中介层具有第一主表面和与第一主表面相对的第二主表面，在第一主表面上面形成有一对第五电极，并且在第二主表面上面形成有电耦合到一对第五电极的一对第六电极，
第二半导体芯片的主表面被安装为与第一主表面相对以使得第二半导体芯片的一对电极电耦合到一对第五电极，
其中，第二中介层的第二主表面面对基板的主表面，第二中介层的一对第六电极电耦合到一对第四电极，
第一半导体芯片具有放大来自第一半导体芯片的一对电极的信号的第一电路，并且第二半导体芯片具有将串行信号输出到第二半导体芯片的一对电极的第二电路。
(P)在(O)中描述的半导体装置中，还包括沿着延迟线安置并且被供给预定电压的电压导线。
尽管已经基于实施例具体描述了本发明的发明人实现的发明，但是显而易见的是，本发明不限于这些实施例，而是可以在不脱离主旨的情况下被各种各样地改变。例如，逻辑半导体芯片被描述为半导体芯片。然而，半导体芯片不限于逻辑半导体芯片。除了第一实施例至第六实施例中描述的数字滤波器之外，半导体芯片还可以设有模拟滤波器电路和/或数字滤波器电路。在这种情况下，通过模拟滤波器电路和/或数字滤波器电路，信号的恢复精度可以得到进一步改善。例如，可以使图9和10所示的眼孔图样可见。

Claims (20)

1.一种半导体装置，包括：
信号线；
第一电路，所述第一电路耦合到所述信号线的端部，并且信号从所述信号线供给所述第一电路/从所述第一电路供给所述信号线；以及
延迟元件，所述延迟元件线或耦合到所述信号线的端部，并且使所述信号线的所述端部处的信号的波形成形。
2.根据权利要求1所述的半导体装置，
其中，所述延迟元件具有延迟线，所述延迟线具有线或耦合到所述信号线的端部的一个端部以及耦合到预定电压的另一个端部，并且
其中，所述信号线的端部处的信号的波形被与输入到所述一个端部的信号对应的输出信号成形。
3.根据权利要求2所述的半导体装置，其中，所述延迟线被设置为使得输入到所述一个端部的信号与从所述一个端部输出的输出信号之间的信号延迟变为所述信号的一个数据宽度间隔的整数时间的一部分。
4.根据权利要求3所述的半导体装置，还包括将信号供给所述信号线的第二电路，
其中，来自所述信号线的所述信号被供给所述第一电路。
5.根据权利要求3所述的半导体装置，还包括经由所述信号线被供给信号的第二电路，
其中，所述第一电路将所述信号供给所述信号线的端部，并且
其中，所述延迟线通过所述输出信号调整所述端部处的信号，从而将成形的信号供给所述第二电路。
6.根据权利要求1所述的半导体装置，
其中，所述信号线具有发送互补地改变的差分信号的第一信号线和第二信号线，
其中，所述第一电路具有耦合到所述第一信号线和所述第二信号线的差分电路，并且
其中，所述延迟元件具有线或耦合到所述第一信号线的端部的一个端部以及线或耦合到所述第二信号线的端部的另一个端部。
7.一种半导体装置，包括：
半导体芯片，所述半导体芯片具有主表面，在所述主表面上面形成有电极；以及
中介层，所述中介层具有第一主表面和与所述第一主表面相对的第二主表面，在所述第一主表面上面形成有第一电极，在所述第二主表面上面形成有电耦合到所述第一电极的第二电极，并且所述中介层被安装为使得所述半导体芯片的主表面面对所述第一主表面，以使得所述半导体芯片的电极耦合到所述第一电极，
其中，当信号在所述第二电极和所述电极之间发送时，所述信号被第一布线图案成形，所述第一布线图案具有耦合到所述电极的一个端部以及被供给预定电压的另一个端部。
8.根据权利要求7所述的半导体装置，还包括第二布线图案，所述第二布线图案被供给所述预定电压，并且耦合到所述第一布线图案的所述另一个端部，
其中，所述第二布线图案具有与所述第一布线图案相对的区域。
9.根据权利要求8所述的半导体装置，其中，所述第一布线图案形成在所述半导体芯片的主表面上面。
10.根据权利要求9所述的半导体装置，
其中，所述中介层具有将所述第一电极和所述第二电极电耦合的第三布线图案，并且
其中，所述第一布线图案的电阻率小于所述第三布线图案的电阻率。
11.根据权利要求9所述的半导体装置，其中，所述半导体芯片具有耦合到所述第一布线图案的等效二极管元件。
12.根据权利要求7所述的半导体装置，其中，所述第一布线图案具有第四布线图案，所述第四布线图案安置在所述中介层的第一主表面和所述中介层的第二主表面之间。
13.根据权利要求12所述的半导体装置，
其中，所述中介层具有第五布线图案，所述第五布线图案安置在所述第一主表面和所述第二主表面之间，并且所述第五布线图案的线宽比所述第四布线图案的线宽宽，并且
其中，所述第一电极和所述第二电极经由所述第五布线图案电耦合。
14.根据权利要求13所述的半导体装置，其中，所述中介层具有第六布线图案，所述第六布线图案安置在所述第一主表面和所述第二主表面之间，并且所述第六布线图案的线宽比所述第五布线图案的线宽窄。
15.根据权利要求12所述的半导体装置，其中，所述中介层具有第七布线图案和第八布线图案，所述第七布线图案和所述第八布线图案被安置为使得当从所述中介层的第一主表面看时夹入所述第四布线图案。
16.根据权利要求12所述的半导体装置，其中，所述中介层具有第九布线图案，所述第九布线图案被安置为使得当从所述中介层的第一主表面看时与所述第四布线图案重叠。
17.一种半导体装置，包括：
第一半导体芯片，所述第一半导体芯片具有主表面，在所述主表面上面形成有电极；
第一中介层，所述第一中介层具有第一主表面和与第一主表面相对的第二主表面，在第一主表面上面形成有第一电极，并且在第二主表面上面形成有电耦合到所述第一电极的第二电极，并且所述第一中介层具有第一布线图案，所述第一布线图案具有耦合到所述电极的一个端部以及被供给预定电压的另一个端部，并且所述第一中介层被安装为使得所述第一半导体芯片的主表面面对所述第一主表面，以使得所述第一半导体芯片的电极耦合到所述第一电极；以及
基板，所述基板具有与所述第一中介层的所述第二主表面相对的主表面、形成在所述主表面上面的第三电极、形成在所述主表面上面的第四电极、以及将第三电极和第四电极电耦合的第二布线图案，
其中，所述第三电极电耦合到所述第二电极，并且当信号在所述第四电极和所述电极之间发送时，所述信号被所述第一布线图案成形。
18.根据权利要求17所述的半导体装置，还包括：
第二半导体芯片，所述第二半导体芯片具有主表面，在所述主表面上面形成有电极；以及
第二中介层，所述第二中介层具有第一主表面和与所述第一主表面相对的第二主表面，在所述第一主表面上面形成有第五电极，并且在所述第二主表面上面形成有电耦合到所述第五电极的第六电极，并且所述第二中介层被安装为使得所述第二半导体芯片的主表面面对所述第一主表面以使得所述第二半导体芯片的电极耦合到所述第五电极，
其中，所述第二中介层的第二主表面面对所述基板的主表面，并且所述第二中介层的第六电极电耦合到所述第四电极，并且
其中，所述第一半导体芯片具有放大来自所述电极的信号的第一电路，并且所述第二半导体芯片具有将串行信号输出到所述电极的第二电路。
19.根据权利要求18所述的半导体装置，还包括插入在所述基板和所述第一中介层之间的第一包装基板以及插入在所述基板和所述第二中介层之间的第二包装基板，
其中，所述第一包装基板具有与所述第一中介层的第二主表面相对的第一主表面、与所述基板的主表面相对的第二主表面、形成在所述第一主表面上面并且耦合到所述第二电极的第七电极、形成在所述第二主表面上面并且耦合到所述第三电极的第八电极、以及将所述第七电极和所述第八电极耦合的布线图案，
其中，所述第二包装基板具有与所述第二中介层的第二主表面相对的第一主表面、与所述基板的主表面相对的第二主表面、形成在第一主表面上面并且耦合到所述第四电极的第九电极、形成在第二主表面上面并且耦合到所述第五电极的第十电极以及将所述第九电极和所述第十电极耦合的布线图案，
其中，所述电极和所述第一电极经由第一凸块电耦合，并且所述电极和所述第五电极经由所述第一凸块电耦合，
其中，所述第二电极和所述第七电极经由第二凸块电耦合，并且所述第六电极和所述第九电极经由所述第二凸块耦合，
其中，所述第八电极和所述第三电极经由第三凸块电耦合，并且所述第十电极和所述第四电极经由第三凸块电耦合，并且
其中，所述第一凸块的大小小于所述第二凸块的大小，并且所述第二凸块的大小小于所述第三凸块的大小。
20.根据权利要求19所述的半导体装置，其中，第三半导体芯片安装在所述第一中介层的第一主表面上面。
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