JP2017098926A - 半導体装置 - Google Patents

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Abstract

【課題】消費電力の増加を抑制することが可能な半導体装置を提供する。【解決手段】半導体装置は、信号線路１０００と、信号線路１０００の端部に接続され、信号線路１０００から信号が供給される受信バッファ回路１００３と、信号線路１０００の端部にワイヤードオア接続され、信号線路１０００の端部における信号の波形を整形する遅延素子ＤＬＮを備える。【選択図】図１

Description

本発明は、半導体装置に関し、例えば高速な信号を伝達する信号線路を備えた半導体装置、およびプリント基板に搭載された複数の半導体チップを備え、高速な信号がプリント基板の信号線路を介して半導体チップ間を伝送する半導体装置に関する。
高速な信号、例えば転送速度が２５Ｇｂｐｓ以上の信号を送信または受信することが可能な半導体装置が要求されている。例えば半導体装置間で、信号の送受信を行う場合、受信される信号間のタイミングずれによる影響を低減し、端子数の増加も抑制することが可能なシリアル通信方式を用いて、信号の送受信が行われる。この場合、例えば、半導体装置には、いわゆるＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ−Ｄｅｓｅｒｉａｌｉｚｅｒ）回路が設けられる。半導体装置内における処理により形成されたパラレル信号は、ＳｅｒＤｅｓ回路によって、２５Ｇｂｐｓ以上の高速な信号（シリアル信号）に変換され、半導体装置から送信される。また、半導体装置に受信された２５Ｇｂｐｓ以上の高速な信号（シリアル信号）は、ＳｅｒＤｅｓ回路によって、例えばパラレル信号へ変換され、変換によって得られたパラレル信号に対しての処理が、半導体装置において行われる。
上記したような半導体装置は、例えばネットワーク制御用に用いられる。ネットワーク制御用として用いる場合、プリント基板上に搭載されたインターポーザに、ＳｅｒＤｅｓ回路を備えた半導体装置と、揮発性メモリを構成する半導体装置が、搭載される。ＳｅｒＤｅｓ回路を備えた半導体装置は、プリント基板に形成された信号線路を介して、２５Ｇｂｐｓ以上の高速な信号を送受信する。例えば、ＳｅｒＤｅｓ回路を備えた半導体装置は、受信した高速な信号に基づいて、揮発性メモリを構成する半導体装置を制御し、データの書き込みを行い、揮発性メモリを構成する半導体装置から読み出したデータを、高速な信号（シリアル信号）へ変換し、プリント基板における信号線路を介して、別の半導体装置または／および電子装置へ送信する。
信号線路を介して高速な信号の送受信が行われることになるため、信号波形に歪みが発生することになる。歪んだ波形を整形するために、例えば受動素子によって構成されたアナログフィルタ回路を用いることが行われていた。近年では、受信性能の向上を図るために、アナログフィルタ回路の代わりに、トランジスタ等の能動素子によって構成されたディジタルフィルタ回路が用いられようになってきている。
特許文献１には、ディジタルフィルタ回路に関する技術が記載されている。また、特許文献２には、信号線路に関する技術が記載されている。
特開平２−７２７１１号公報 特開２００４−２９７４１１号公報
アナログフィルタ回路の代わりに、ディジタルフィルタ回路を用いることにより、受信性能を大幅に向上させることが可能となる。しかしながら、信号の伝送速度が、３２Ｇｂｐｓ、５４Ｇｂｐｓと上昇すると、これに合わせて、ディジタルフィルタ回路も３２ＧＨｚ、５４ＧＨｚといったクロック周波数で動作させることが必要となる。
高いクロック周波数で動作するディジタルフィルタ回路は、設計する難易度が高くなる。また、設計の難易度だけでなく、高速な動作となるため、消費電力が増加すると言う課題が生じる。
特許文献１には、ディジタルフィルタ回路に関する技術が記載されている。特許文献１に記載されているディジタルフィルタ回路は、能動素子によって構成されていると推定される。そのため、高速な信号を処理する場合には、ディジタルフィルタ回路の消費電力が増加することになる。また、特許文献２には、信号線路に関する技術が記載されているが、信号線路を伝達することにより生じる波形の劣化を整形する技術は記載されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
課題の理解を容易にするために、先ず、本発明者が本発明に先だって検討した技術について説明する。
＜発明者による検討＞
図２１は、本発明者が本発明に先だって検討した技術を示す説明図である。図２１（Ａ）において、２１００は信号線路、２１０１は送信バッファ回路、２１０２はディジタルフィルタ回路、２１０３は受信バッファ回路を示している。送信バッファ回路２１０１から、シリアルに信号線路２１００へ信号が供給される。送信バッファ回路２１０１からの信号は、信号線路２１００を介して（伝達して）、ディジタルフィルタ回路２１０２へ供給され、ディジタルフィルタ回路２１０２からの出力が、受信バッファ回路２１０３へ供給される。
ディジタルフィルタ回路２１０２および受信バッファ回路２１０３は、第１半導体装置に設けられたＳｅｒＤｅｓ回路に含まれており、複数の能動素子によって構成されている。また、送信バッファ回路２１０１は、第２半導体装置に設けられたＳｅｒＤｅｓ回路に含まれており、複数の能動素子によって構成されている。能動素子の例としては、トランジスタである。信号線路２１００は、第１半導体装置と第２半導体装置とが搭載されたプリント基板に形成された信号配線によって構成される。これにより、第２半導体装置において形成された信号が、送信バッファ回路２１０１から、信号線路２１００へ出力され、信号線路２１００からの信号が、第１半導体装置内のディジタルフィルタ回路２１０２を介して、受信バッファ回路２１０３へ供給され、受信バッファ回路２１０３から出力された信号が、第１半導体装置内で処理されることになる。
信号線路２１００には、損失があるため、信号線路２１００を信号が伝達する際に、信号の波形（信号波形）に劣化が発生する。
図２１（Ａ）において、２１０４は、送信バッファ回路２１０１から信号線路２１００へ出力される送信波形を示している。また、図２１（Ａ）において、２１０５は、信号線路２１００からディジタルフィルタ回路２１０２へ入力されるフィルタ入力波形を示しており、２１０６は、ディジタルフィルタ回路２１０２から出力されるフィルタ出力波形を示している。図２１（Ａ）には、説明のために、送信バッファ回路２１０１が、送信波形２１０４として、電圧がインパルス状に変化するインパルス信号を出力した場合が描かれている。なお、図２１（Ａ）において、送信波形２１０４、フィルタ入力波形２１０５およびフィルタ出力波形２１０６のそれぞれの横軸は、時間を示し、縦軸は、電圧を示している。
信号線路２１００の一方の端部に、インパルス状に電圧が変化する送信波形２１０４が入力されると、信号線路２１００の損失のため、信号線路２１００の他方の端部から出力されるフィルタ入力波形には、劣化が発生する。図２１（Ａ）に示した例では、送信波形２１０４が、インパルス状の波形であるのに対して、フィルタ入力波形２１０５は、急峻に電圧が上昇し、その後、徐々に下降する波形となっている。
ディジタルフィルタ回路２１０２の特性を、適切に設定することにより、信号線路２１００における信号波形の変化を等化することが可能となり、ディジタルフィルタ回路２１０２からは、復元（整形）された信号波形を、フィルタ出力波形２１０６として出力することが可能となる。これにより、フィルタ出力波形２１０６は、送信波形２１０４に近似した波形とすることが可能となる。等化という観点で見た場合、ディジタルフィルタ回路２１０２は、イコライザー（等化器）と見なすことができる。
図２１（Ｂ）は、ディジタルフィルタ回路２１０２の構成を示すブロック図である。ディジタルフィルタ回路２１０２は、加算回路ＳＭ１、ＳＭ２、乗算回路ＭＭ１〜ＭＭｎおよび遅延回路ＤＬ１〜ＤＬｎを有している。これらの加算回路ＳＭ１、ＳＭ２、乗算回路ＭＭ１〜ＭＭｎおよび遅延回路ＤＬ１〜ＤＬｎが、例えばトランジスタのような能動素子によって構成されている。
加算回路ＳＭ１は、フィルタ入力波形２１０５と、加算回路ＳＭ２の出力との間で減算を行い、減算の結果を、フィルタ出力波形２１０６として出力するとともに、遅延回路ＤＬ１へ供給する。遅延回路ＤＬ１〜ＤＬｎは、直列に接続されており、それぞれの遅延回路は、所定の時間遅延（遅延時間）した後、次段の遅延回路へ遅延された信号を供給する。また、それぞれの遅延回路ＤＬ１〜ＤＬｎの出力は、対応する乗算回路ＭＭ１〜ＭＭｎへ供給される。それぞれの乗算回路ＭＭ１〜ＭＭｎは、対応する係数ａ１〜ａＮと、対応する遅延回路ＤＬ１〜ＤＬｎとの間で乗算を行い、乗算結果を、加算回路ＳＭ２へ供給する。加算回路ＳＭ２は、乗算回路ＭＭ１〜ＭＭｎの出力を加算し、加算の結果を、加算回路ＳＭ１へ供給する。
遅延回路ＤＬ１〜ＤＬｎのそれぞれにおける遅延時間は、１データ幅区間の時間（ＵＴ遅延）に相当する。一方、送信バッファ回路２１０１から、信号線路２１００へ出力される信号は、送信する信号の伝送速度に従った周期で変化する。１データ幅区間の時間は、この信号の伝送速度の周期に比例する。そのため、時間的に以前に出力されたフィルタ出力波形２１０６の電圧に、係数ａ１〜ａＮが乗算され、フィルタ入力波形２１０５から減算されることになる。従って、適切な係数ａ１〜ａＮを設定することにより、ディジタルフィルタ回路２１０２から出力されるフィルタ出力波形を、適切な波形に整形することが可能となる。なお、図２１（Ｂ）において、Ｘｋは、フィルタ入力波形のディジタル値を示しており、Ｙｋは、フィルタ出力波形のディジタル値を示している。
信号線路２１００における信号波形の劣化を等化するために、ディジタルフィルタ回路２１０２は、信号線路２１００の伝達関数に対して、逆の伝達関数（逆伝達関数）を持つようにする。すなわち、信号線路２１００の伝達関数とディジタルフィルタ回路２１０２の伝達関数（逆伝達関数）を掛けたとき、定数となるようにする。
先ず、信号線路２１００の伝達関数を、Ｚ変換表記で表すと、信号線路２１００の伝達関数Ｓ（ｚ）は、図２２に示す式（８）のように表すことができる。ここで、ｈｋは、信号線路２１００のインパルス応答を示している。次に、ディジタルフィルタ回路２１０２の伝達関数Ｈ（ｚ）を、Ｚ変換表記で表すと、図２２に示す式（９）のように表すことができ、Ｚ変換符号ｚは、図２２に示す式（１０）のように表すことができる。ここで、ＵＴは、１データ幅区間の時間を表している。
信号線路２１００の伝達関数Ｓ（ｚ）とディジタルフィルタ回路２１０２の伝達関数Ｈ（ｚ）を掛けると、掛け合わせた伝達関数Ｈｔｏｔａｌ（ｚ）は、図２２に示した式（１１）となる。係数ａｋを、図２２に示した式（１２）のように置き換えると、伝達関数Ｈｔｏｔａｌ（ｚ）は、図２２に示した式（１３）のようになる。すなわち、伝達関数Ｈｔｏｔａｌ（ｚ）は、定数となり、信号線路２１００における損失により劣化した波形を、ディジタルフィルタ回路２１０２で復元し、整形されたフィルタ出力波形２１０６を得ることが可能となる。この係数ａｋが、図２１（Ｂ）に示した乗算回路ＭＭ１〜ＭＭｎへ供給される係数ａ１〜ａＮに相当する。なんらかの方法を用いて、この係数ａｋの適切な値を求めれば、信号線路を通って劣化した信号波形を、数値演算によって復元することが可能となる。式（１３）では、掛け合わせた伝達関数Ｈｔｏｔａｌ（ｚ）は、近似等号で、定数ｈｏと結ばれている。これを、完全等号（＝）にするためには、図２１（Ｂ）で示した乗算回路ＭＭ１〜ＭＭｎの数は無限大でなくてはならない。
しかしながら、乗算回路ＭＭ１〜ＭＭｎの数を無限大にすることは、不可能である。また、乗算回路の数を増やすことにより、消費電力が増加するとともに、ディジタルフィルタ回路２１０２によって占有される面積も大きくなる。そのため、許容される消費電力と占有面積の範囲で、乗算回路ＭＭ１〜ＭＭｎの数が定められることになる。
そこで、ディジタルフィルタ回路２１０２を用いる場合には、次の２個のオプションのいずれかを選択することが要求されることになる。すなわち、オプション１）は、ディジタルフィルタ回路を構成する演算回路および遅延回路の個数を減らし、消費電力を低減する。このオプション１）を選択した場合には、波形の再現精度が抑えられてしまうことになる。また、オプション２）は、ディジタルフィルタ回路を構成する演算回路および遅延回路の個数を増やし、波形の再現精度を高くする。このオプションを選択した場合には、消費電力および占有面積の増加が発生することになる。すなわち、消費電力（占有面積）の低減と波形再現精度の向上を両立させることは困難となる。また、オプション１）を選択した場合でも、演算回路および遅延回路を動作させるクロック信号が、高い周波数となるため、消費電力は大きくなってしまう。
また、ディジタルフィルタ回路２１０２を用いる場合には、消費電力と占有面積だけでなく、サンプリング定理による制約も存在する。図２３は、サンプリング定理による制約を説明する図である。ディジタルフィルタ回路２１０２によって、数値演算を行う場合には、信号の波形を１データ幅区間ＵＴごとに離散化する必要がある。すなわち、１データ幅区間ＵＴの時間に相当するサンプリング周期で、波形をサンプリングすることが要求される。
図２３において、左上には、フィルタ入力波形２１０５が示されており、中央上には、ディジタルフィルタ回路２１０２と受信バッファ回路２１０３が示されており、右上には、フィルタ出力波形２１０６が示されている。図２３においてフィルタ入力波形２１０５およびフィルタ出力波形２１０６の横軸は、時間を示し、縦軸は電圧を示している。ここでは、フィルタ入力波形２１０５およびフィルタ出力波形２１０６のそれぞれは、所定の電圧Ｖｃを基準電圧として、その上下に電圧が変化するものとして示されている。
図２３において、中央下には、受信バッファ回路２１０３の入力端子における電圧の変化がアイパターン（Ｅｙｅ−ｄｉａｇｒａｍ）で示されている。アイパターンの横軸は時間であり、縦軸は電圧を示している。アイパターンは、ディジタルフィルタ回路２１０２に同じフィルタ入力波形を繰り返し供給したときに、受信バッファ回路２１０３の入力端子に供給されるフィルタ出力波形を重ねることにより生成している。
図２３においては、説明のために、ディジタルフィルタ回路２１０２の伝達関数Ｈ（ｚ）が１の場合を示している。また、フィルタ入力波形２１０５、フィルタ出力波形２１０６およびアイパターンにおいて、ＵＴは、１データ幅区間の時間を示しており、破線はサンプリングタイミングを示している。ここでは、サンプリングタイミング間であるサンプリング周期が、１データ幅区間ＵＴの時間と同じの場合が示されている。
ディジタルフィルタ回路２１０３において、演算処理を行う前に、破線で示したサンプリングタイミングのときに、フィルタ入力波形２１０５は、サンプリングされ、サンプリングによって得られた離散データに対して演算処理が行われる。そのため、フィルタ入力波形２１０５が、台形に近い波形を有していても、ディジタルフィルタ回路２１０２を通過した後のフィルタ出力波形は、図２３に示すように、折れ線状の波形となってしまう。そのため、受信バッファ回路２１０３の入力端子におけるアイパターンは、折れ線状の波形を重ねた菱形のパターンとなる。菱形のアイパターンになると、受信バッファ回路２１０３が、入力端子の電圧を取り込むタイミングが、ずれると、受信レベルが低下してしまう。例えば、図２３のアイパターンにおいて、取り込むタイミングが時刻ｔ１０から、時刻ｔ１１にずれた場合、受信バッファ回路２１０３が取り込んだ受信レベルが大きく低下してしまう。
サンプリング周波数を、例えば数倍に高くし、ディジタルフィルタ回路２１０２を構成する演算回路および遅延回路を動作させるクロック信号も数倍高くすることにより、よりフィルタ入力波形２１０５に近似したフィルタ出力波形２１０６を生成することが可能となり、取り込むタイミングがずれても、受信レベルが大きく低下するのを防ぐことが可能となる。しかしながら、ディジタルフィルタ回路２１０２を構成する演算回路および遅延回路を動作させるクロック信号の周波数が高くなることにより、ディジタルフィルタ回路２１０２の消費電力が増加することになる。また、クロック周波数が高くなることにより、遅延回路等のタイミング設計が難しくなる。
＜解決するための手段＞
一実施の形態に係わる半導体装置は、信号線路と、信号線路の端部に接続され、信号線路から信号が供給または信号線路へ信号を供給する第１回路と、信号線路の端部にワイヤードオア接続され、信号線路の端部における信号の波形を整形する遅延素子を備える。
信号線路からの信号または信号線路への信号は、ワイヤードオア接続された端部において、その一部が遅延素子に伝達される。遅延素子においては、供給された信号の一部に基づいた反射波を、ワイヤードオア接続された端部に伝達する。これにより、反射波により信号線路からの信号または信号線路への信号の波形が整形されることになる。受動素子である遅延素子によって、信号の波形の整形が行われるため、信号線路を通過する信号の伝送速度が高くなっても、信号の波形を整形する際の消費電力が増加するのを抑制することが可能となり、消費電力の増加を抑制することが可能な半導体装置を提供することが可能となる。
一実施の形態によれば、消費電力の増加を抑制することが可能な半導体装置を提供することができる。
（Ａ）〜（Ｃ）は、実施の形態１に係わるディジタルフィルタの基本構成を示す図である。 （Ａ）〜（Ｃ）は、実施の形態１に係わるディジタルフィルタの動作を示す波形図である。 実施の形態１に係わるディジタルフィルタを説明するための図である。 実施の形態１に係わるディジタルフィルタを送信バッファ回路に接続した構成を示すブロック図である。 実施の形態１に係わるディジタルフィルタと能動素子により構成されたディジタルフィルタ回路とを比較する図である。 実施の形態１に係わる半導体装置の断面を示す断面図である。 実施の形態１に係わる半導体装置の要部平面を示す平面図である。 図７に示した平面のＡ−Ａ’断面およびＢ−Ｂ’断面を示す断面図である。 （Ａ）および（Ｂ）は、実施の形態１に係わるディジタルフィルタの波形を示す波形図である。 （Ａ）および（Ｂ）は、実施の形態１に係わるディジタルフィルタの波形を示す波形図である。 実施の形態１の変形例に係わる半導体装置の平面を示す平面図である。 図１１に示した平面のＡ１−Ａ１’断面およびＢ１−Ｂ１’断面を示す断面図である。 実施の形態２に係わる半導体装置の平面を示す平面図である。 図１３に示した平面のＡ２−Ａ２’断面およびＢ２−Ｂ２’断面を示す断面図である。 実施の形態３に係わる半導体装置の断面を示す断面図である。 （Ａ）〜（Ｃ）は、実施の形態３に係わる半導体装置の平面および断面を示す図である。 実施の形態４に係わる半導体装置の断面を示す断面図である。 （Ａ）〜（Ｃ）は、実施の形態４に係わる半導体装置の平面および断面を示す図である。 実施の形態５に係わるディジタルフィルタの構成を示すブロック図である。 実施の形態６に係わるディジタルフィルタの構成を示すブロック図である。 （Ａ）および（Ｂ）は、本発明者が検討した技術を示す説明図である。 本発明者が検討した技術を説明するための図である。 本発明者が検討した技術を説明するための図である。 差動信号の電圧波形を示す波形図である。 （Ａ）〜（Ｃ）は、シングルエンドディジタルフィルタのアイパターンを示す図である。 （Ａ）〜（Ｃ）は、シングルエンドディジタルフィルタのアイパターンを示す図である。 （Ａ）および（Ｂ）は、実施の形態７に係わるディジタルフィルタの構成および等価回路を示す図である。 （Ａ）〜（Ｃ）は、実施の形態７に係わるアイパターンを示す図である。 （Ａ）〜（Ｃ）は、実施の形態７に係わるアイパターンを示す図である。 実施の形態７に係わるディジタルフィルタを説明するための図である。 実施の形態７に係わるディジタルフィルタの構造を示す平面図である。 実施の形態７に係わるディジタルフィルタの構造を示す断面図である。 実施の形態７の変形例に係わるディジタルフィルタの構造を示す平面図である。 実施の形態７の変形例に係わるディジタルフィルタの構造を示す断面図である。 実施の形態８に係わるディジタルフィルタの構造を示す平面図である。 実施の形態８に係わるディジタルフィルタの構造を示す断面図である。 実施の形態９に係わるディジタルフィルタの構造を示す平面図である。 実施の形態９に係わるディジタルフィルタの構造を示す断面図である。 実施の形態９の変形例に係わるディジタルフィルタの構造を示す平面図である。 実施の形態９の変形例に係わるディジタルフィルタの構造を示す断面図である。 実施の形態１０に係わる半導体装置の構成を示すブロック図である。 実施の形態１０の変形例に係わる半導体装置の構成を示すブロック図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
（実施の形態１）
＜ディジタルフィルタの基本構成＞
先ず、実施の形態１に係わる半導体装置に内蔵されるディジタルフィルタの基本構成を説明する。このディジタルフィルタを内蔵する半導体装置は、後で詳しく説明するので、ここでは詳しく説明しない。
図１は、実施の形態１に係わるディジタルフィルタの基本構成を示す図であり、図１（Ａ）は、ディジタルフィルタの構成を示すブロック図であり、図１（Ｂ）は、図１（Ａ）に示すディジタルフィルタの等価回路図である。また、図１（Ｃ）は、図１（Ａ）に示したディジタルフィルタの伝達関数を示す図である。
図１（Ａ）において、１０００は信号線路（信号伝送路）を示している。図１（Ａ）では、信号線路１０００は、１対の端部を有しているものとして説明する。同図において、ＳＮＯは信号線路１０００の一方の端部を示し、ＳＮＩは信号線路１０００の他方の端部を示している。また、図１（Ａ）において、１００１は送信バッファ回路（第２回路）、１００２はディジタルフィルタ、１００３は受信バッファ回路（第１回路）を示している。
後で詳しく説明するが、実施の形態１に係わる半導体装置は、プリント基板と、このプリント基板に搭載された複数のインターポーザと、それぞれのインターポーザに搭載された半導体チップとを備えている。プリント基板に搭載された複数の半導体チップを備えているため、この半導体装置は、電子装置（所謂ＳＩＰ、ＭＣＭを含む）と見なすこともできる。しかしながら、本明細書においては、特に明示する必要がなければ、プリント基板、インターポーザおよび半導体チップを含む装置も、半導体装置と称する。同様に、本明細書においては、インターポーザとインターポーザに搭載された半導体チップを備える装置も、特に明示する必要がなければ、半導体装置と称する。さらに、半導体チップも、特に明示する必要がなければ、本明細書においては、半導体装置と称する。
後で詳しく説明するが、図１（Ａ）に示した受信バッファ回路１００３は、第１インターポーザに搭載された第１半導体チップに形成されており、送信バッファ回路１００１は、第１インターポーザとは異なる第２インターポーザに搭載された第２半導体チップに形成されている。この第１インターポーザおよび第２インターポーザは、同一のプリント基板に搭載されている。図１（Ａ）に示した信号線路１０００は、第２半導体チップに形成された送信バッファ回路１００１と第１半導体チップに形成された受信バッファ回路１００３との間を電気的に接続する信号配線を表している。この信号配線は、例えばプリント基板に形成された信号配線（配線パターン）を含んでいる。
ディジタルフィルタ１００２は、１対の端部ＤＮ１、ＤＮ２を備えた遅延素子ＤＬＮを有している。遅延素子ＤＬＮは、所定の長さを有する遅延配線（信号配線）によって構成されており、この信号配線の１対の端部が、遅延素子ＤＬＮの１対の端部ＤＮ１、ＤＮ２に相当している。遅延素子ＤＬＮの一方の端部ＤＮ２は、ノードＷＲＮにおいて、信号線路１０００の端部ＳＮＯとワイヤードオア接続されている。すなわち、ノードＷＲＮにおいて、遅延素子ＤＬＮの一方の端部ＤＮ２と信号配線１０００の端部ＳＮＯは、電気的に接続されている。ノードＷＲＮは、受信バッファ回路１００３の入力端子（入力ノード）に電気的に接続されている。また、遅延素子ＤＬＮの他方の端部ＤＮ１は、所定の電圧Ｖｓに電気的に接続されている。図１（Ａ）では、所定の電圧Ｖｓは、回路の接地電圧である。
送信バッファ回路１００１は、送信すべきシリアル信号を受け、信号線路１０００の一方の端部ＳＮＩへ供給する。供給されたシリアル信号は、信号線路１０００を伝達して、信号線路１０００の端部ＳＮＯへ到達する。信号線路１０００の端部ＳＮＯに到達した信号は、ワイヤードオア接続の部分（ノードＷＲＮ）において、受信バッファ回路１００３とディジタルフィルタ１００２に分配される。この分配の率が、図１では、信号の分配率ｂとして示されている。信号線路１０００の端部ＳＮＯにおける信号のうち、分配率ｂの信号が、入力信号ＦＷとして、遅延素子ＤＬＮの一方の端部ＤＮ２へ入力（供給）されることになる。このとき、残りの信号、すなわち１−ｂの信号が、受信バッファ回路１００３の入力端子へ供給される。
ディジタルフィルタ１００２における遅延素子ＤＬＮの他方の端部ＤＮ１は、所定の電圧Ｖｓ（回路の接地電圧）に接続されているため、遅延素子ＤＬＮの一方の端部ＤＮ２に比べて、遅延素子ＤＬＮの他方の端部ＤＮ１のインピーダンスは、小さくなる。そのため、遅延素子ＤＬＮの一方の端部ＤＮ２に入力された入力信号ＦＷは、他方の端部ＤＮ１側において反射し、破線で示す反射信号が、出力信号ＲＷとして、遅延素子ＤＬＮの一方の端部ＤＮ２から、ワイヤードオア接続の部分（ノードＷＲＮ）へ出力される。遅延素子ＤＬＮは、損失を有しているため、端部ＤＮ２から出力される出力信号ＲＷは、端部ＤＮ２に入力した入力信号ＦＷに対して減衰している。また、入力信号ＦＷに対して、出力信号ＲＷは、遅延している。ノードＷＲＮにおいてワイヤードオア接続される遅延素子ＤＬＮの端部ＤＮ２は、信号の入力と出力とが行われる端部であるため、入出力端部あるいは入出力端子と見なすことができる。
図１（Ｂ）は、図１（Ａ）に示した遅延素子ＤＬＮの等価回路図である。ここでは、遅延素子ＤＬＮは、分布定数回路によって表されている。特に制限されないが、複数の分布定数回路のそれぞれは、π型分布定数回路で表されており、π型分布定数回路は、インダクタンスＬ、抵抗Ｒ、キャパシタンスＣおよびコンダクタンスＧによって構成されている。遅延素子ＤＬＮの等価回路は、端部ＤＮ２と端部ＤＮ１との間に、複数のインダクタンスＬと複数の抵抗Ｒが、直列的に接続され、信号線路ＤＬＮと所定の電圧Ｖｓ（回路の接地電圧）との間に、複数のコンダクタンスＧとキャパシタンスＣとが並列的に接続されているよう表されている。
図１（Ｂ）に示した等価回路において、インダクタンスＬ、抵抗ＲおよびキャパシタンスＣ等の影響により、先に述べたように、遅延素子ＤＬＮは損失を有しており、出力信号ＲＷは、入力信号ＦＷに対して減衰する。ここで、信号の減衰係数（信号減衰係数）を、β／２とすると、遅延素子ＤＬＮにおいて、端部ＤＮ２に入力した入力信号が、端部ＤＮ２から出力されるまでの信号減衰率（往復の信号減衰率）は、ｅ−βとなる。信号の往復を考えているため、往復の減衰係数はβ／２×２＝βとなる。一方、遅延素子ＤＬＮにおいて、信号が往復するのに要する遅延時間（往復遅延時間）は、データ幅区間ＵＴと係数ｍとの比ＵＴ／ｍによって決定される。ここで、係数ｍは、整数１、２、３、・・・である。図１では、遅延素子ＤＬＮ内を往復する信号は、入力信号ＦＷと、出力信号（反射波）ＲＷとして、描かれている。
遅延素子ＤＬＮの端部ＤＮ２から出力される出力信号ＲＷは、ワイヤードオア接続により、ノードＷＲＮにおいて、信号線路１０００からの信号と合成される。この合成において、出力信号ＲＷは、反射波であるため、信号線路１０００からの信号の絶対値を減少するように働く。遅延素子ＤＬＮにおける信号の往復遅延時間が、１データ幅区間ＵＴの整数分の１とされているため、遅延素子ＤＬＮからの１つあるいは複数の反射波によって、信号線路１０００からの信号の絶対値が、減少されるように調整されることになる。もし、往復遅延時間が、１データ幅区間ＵＴの整数分の１でない場合には、ノードＷＲＮにおいて、遅延素子ＤＬＮからの反射波が、信号線路１０００からの信号に対して、絶対値を増加させるように働くことが考えられ、信号線路１０００からの信号が劣化することが考えられる。
また、遅延素子ＤＬＮの端部ＤＮ１は、フローテイング状態にすると、端部ＤＮ１におけるインピーダンスが、端部ＤＮ２におけるインピーダンスよりも高くなり、遅延素子ＤＬＮの端部ＤＮ２から出力される出力信号ＲＷは、進行波となってしまう。その結果、ノードＷＲＮにおいては、信号線路１０００からの信号に、進行波が合成され、受信バッファ回路１００３の入力端子に供給される信号は、劣化した信号となってしまうことが考えられる。そのため、この実施の形態１において、遅延素子ＤＬＮの端部ＤＮ１は、所定の電圧Ｖｓに接続されている。
往復信号遅延ＵＴ／ｍの時間は、遅延素子ＤＬＮの長さ、すなわち端部ＤＮ１、ＤＮ２間の距離、遅延素子ＤＬＮを構成する遅延配線の幅、厚み、材料等によって、１データ幅区間ＵＴの整数分の１となるように定める。
図１（Ｃ）は、遅延素子ＤＬＮの伝達関数を示す図である。図１（Ｃ）において、式（１）は、遅延素子ＤＬＮの伝達関数Ｈ（ｚ）を、Ｚ変換表記で表わした式である。式（１）において、ｓは、ラプラス係数を示している。上記したように、ｂは信号の分配率を示し、ＵＴは、１データ幅区間を示し、ｍは、整数を示している。
＜ディジタルフィルタの動作＞
次に、図１に示したディジタルフィルタ１００２の動作を説明する。図２（Ａ）〜（Ｃ）は、ディジタルフィルタ１００２の動作を示す波形図であり、それぞれの横軸は時間を示し、それぞれの縦軸は電圧を示している。図２（Ａ）は、送信バッファ回路１００１（図１）から信号線路１０００（図１）の端部ＳＮＩへ供給される送信波形２１０４を示している。また、図２（Ｂ）および図２（Ｃ）は、ワイヤードオア接続された部分（ノードＷＲＮ）における信号の波形を示している。ここで、図２（Ｂ）は、ノードＷＲＮにおけるワイヤードオア接続により実現される信号線路１０００からのフィルタ入力波形２１０５と遅延素子ＤＬＮからの出力信号ＲＷの波形の合成を示している。図２（Ｃ）は、図２（Ｂ）における合成により形成されたフィルタ出力波形２１０６を示している。ノードＷＲＮにおける信号は、受信バッファ回路１００３の入力端子に供給されるため、図２（Ｃ）は、受信バッファ回路１００３の入力信号あるいは受信信号の波形を示していると見なすことができる。
送信バッファ回路１００１には、所定の伝送速度に従ったシリアル信号が供給され、供給されたシリアル信号に対応した送信信号を、信号線路１０００の端部ＳＮＩへ供給する。ここでは、説明を容易にするために、送信バッファ回路１００１から、電圧がインパルス状に変化する送信波形２１０４が、信号線路１０００の端部ＳＮＩに入力されるものとして説明する。
信号線路１０００の端部ＳＮＩに入力された送信波形２１０４は、信号線路１０００の端部ＳＮＯに伝達されるが、信号線路１０００が損失を有しているため、信号線路１０００の端部ＳＮＯには、送信波形２１０４に対して劣化した波形が、フィルタ入力波形２１０５として発生する。送信波形２１０４はインパルス状に変化するため、送信線路１０００から出力されるフィルタ入力波形２１０５は、図２（Ｂ）に示すように、急峻に電圧が立ち上がったあと、徐々に電圧が低下する形状を有する。信号線路１０００からの出力信号（フィルタ入力波形２１０５）は、ノードＷＲＮにおいて、その一部が、遅延素子ＤＬＮの端部ＤＮ２に入力される。入力された出力信号（フィルタ入力波形２１０５）の一部は、図１で説明したように、遅延素子ＤＬＮにおいて、往復遅延時間後に、減衰した反射波として、ノードＷＮＲへ出力される。
すなわち、往復遅延時間後に、遅延素子ＤＬＮからの出力信号ＲＷが、ワイヤードオア接続の部分に伝達される。このときの波形は、反射波であるため、出力信号（フィルタ入力波形２１０５）に対して位相が反転した波形となっており、その値は、出力信号（フィルタ入力波形２１０５）を減衰した値となっている。ワイヤードオア接続の部分、すなわちノードＷＮＲにおいて、出力信号（フィルタ入力波形２１０５）と遅延素子ＤＬＮからの出力信号ＲＷ（反射波の波形）が、合成される。図２（Ｂ）では、遅延素子ＤＬＮにおける１回目の往復で形成された出力信号ＲＷが、符号（１）で示されている。この往復は、無限回数発生するが、図２（Ｂ）では、例として、２回目から６回目までの往復で形成された出力信号ＲＷが、符号（２）〜符号（６）で示されている。なお、遅延素子ＤＬＮを往復する度に、減衰が発生するため、往復で形成される出力信号ＲＷの値は、順次小さくなる。
ワイヤードオア接続の部分、すなわちノードＷＮＲは、受信バッファ回路１００３の入力端子の近傍に設けることが望ましい。これは、ノードＷＮＲと受信バッファ回路１００３の入力端子との間にもインピーダンスが存在する。ノードＷＮＲと受信バッファ回路１００３の入力端子との間が離れていると、このインピーダンスが大きくなり、このインピーダンスの値を考慮することが望ましくなるためである。また、遅延素子ＤＬＮの単位長さ当たりの抵抗ＲまたはコンダクタンスＧは、信号線路１０００の単位長さ当たりの抵抗またはコンダクタンスよりも大きくされている。
ノードＷＲＮにおけるフィルタ入力２１０５と出力信号ＲＷの波形（例えば符号（１）〜符号（６）の波形）の合成は、ワイヤードオア接続によって行われるため、波形の重ね合わせが行われることになる。その結果、受信バッファ回路１００３の入力端子に供給されるフィルタ出力波形２１０６は、図２（Ｃ）に示すように、送信波形２１０４に相似した形状を有するようになる。すなわち、波形の復元（整形）が行われることになる。
遅延素子ＤＬＮの動作を、より簡潔に述べると、次のようになる。すなわち、信号線路１０００から送られてきたフィルタ入力信号（フィルタ入力波形２１０５）は、その一部が，遅延素子ＤＬＮの端部ＤＮ２に入力されるが，出口がないため端部ＤＮ２（入力端子）に戻ってくる。このとき遅延素子ＤＬＮの単位長さあたりの抵抗もしくはコンダクタンスを、信号線路１０００のそれより大きくし，遅延素子ＤＬＮの端部ＤＮ１を、回路の接地電圧等の所定の電圧Ｖｓに固定する。これにより、図２（Ｂ）の符号（１）で示すような位相（所定の電圧Ｖｓを基準とした極性）が反転し、減衰した信号が、ワイヤードオア接続の部分（ノードＷＲＮ）まで反射して戻ってくる。ワイヤードオア接続の部分（ノードＷＲＮ）と、遅延素子ＤＬＮの端部ＤＮ１との間で、インピーダンスが異なるため、一度信号線路１０００から遅延素子ＤＬＮに入力された信号は、遅延素子ＤＬＮにおいて反射を繰り返し，符号（２）〜符号（６）等で示す減衰された出力信号ＲＷがワイヤードオア接続の部分に帰ってきて、フィルタ入力波形２１０５と合成される。
信号線路１０００を通ってきたフィルタ入力波形２１０５は、もとのインパルス状の波形（矩形波）から鈍って図２（Ｂ）に示すように、尾を引いた形となっているが、遅延素子ＤＬＮにより作り出された出力信号ＲＷの波形群（符号（１）〜（６）等で示された波形）と合成されることにより、尾の部分が消えて元の矩形波に近い信号波形が復元されることになる。
図２（Ｂ）において、ＵＴは、先に説明したのと同様に、１データ幅区間を示している。また、時刻ｔｓａは、遅延素子ＤＬＮからの出力信号ＲＷが、ピークとなるタイミングを示している。そのため、互いに隣接した時刻ｔｓａ間の時間が、遅延素子ＤＬＮの往復遅延時間に相当すると見なすことができる。図２は、図１において説明した係数ｍが１の場合を示しているため、互いに隣接した時刻ｔｓａ間の時間は、１データ幅区間ＵＴの時間と同じになっている。
図１で説明した係数ｍを、整数において増やすことにより、所定の時間内において、遅延素子ＤＬＮを往復する回数を増やすことが可能となる。すなわち、所定の時間内において、フィルタ入力波形２１０５と合成される遅延素子ＤＬＮの出力信号ＲＷの波形の数を増やすことが可能なり、受信バッファ回路１００３の入力端子に供給されるフィルタ出力波形２１０６を、より送信波形２１０４に近づけることが可能となる。係数ｍは、例えば４程度が望ましい。
図２で説明したように、ディジタルフィルタ回路２１０２で処理を行う場合、信号線路２１００からのフィルタ入力波形２１０５を、サンプリングし、演算回路によって処理を行うことになる。この場合、図２（Ｂ）に示した時刻ｔｓａを、フィルタ入力波形２１０５をサンプリングするサンプリングタイミングと見なすことができる。このように見なした場合、隣接した時刻ｔｓａ間の時間をサンプリング周期としたサンプリングによって得られたディジタル値に対して、演算回路による演算が行われることになる。
この実施の形態１においては、ディジタルフィルタは、受動素子である遅延配線によって形成された遅延素子ＤＬＮによって構成されている。そのため、信号線路１０００を伝達することにより劣化が発生している信号波形を、消費電力の低減を図りながら、復元（整形）することが可能となる。また、実施の形態１に係わるディジタルフィルタは、図２（Ｂ）に示した時刻ｔｓａをサンプリングタイミングと見なした場合、任意のサンプリング周期で、等価的に無限個の演算回路を構成していると見なすことができ、消費電力の低減を図りながら、精度良く信号波形を復元（整形）することが可能となる。
図１には示していないが、信号線路１０００および遅延素子ＤＬＮのそれぞれは、所定の電圧が供給された電圧配線と平行するように配置されている。ここで、遅延素子ＤＬＮの端部ＤＮ１は、この遅延素子ＤＬＮと平行して配置されている電圧配線に接続されている。また、遅延素子ＤＬＮと、これと平行して配置されている電圧配線の単位長さ当たりの信号損失は、信号線路の単位長さ当たりの信号損失よりも大きくされている。
次に、Ｚ変換表記による伝達関数を用いて、図１に示したディジタルフィルタ１００２を説明しておく。図２１（Ｂ）で示したように、ディジタルフィルタ回路２１０２は、能動素子により構成されている。一方、図１で示したように、実施の形態１に係わるディジタルフィルタ１００２は、受動素子で構成されている。このように、受動素子で構成されたフィルタであっても、次に述べるように伝達関数ではディジタル演算が行われる。そのため、本明細書においては、受動素子によって構成されたフィルタであってもディジタルフィルタと称している。
図３は、実施の形態１に係わるディジタルフィルタを説明するための図である。先に述べたのと同様に、遅延素子ＤＬＮの往復遅延時間をＵＴ／ｍとする。ここで、係数ｍは、１、２、３、４等の整数である。また、遅延素子ＤＬＮの往復信号減衰率を、ｅ−βとする。
ディジタルフィルタ１００２の伝達関数Ｈ（ｚ）は、図３に示した式（２）によって表される。ここで、ｂは信号の分配率を示し、ｂ０、ｃおよびγは、変数を示している。一方、信号線路１０００の伝達関数Ｓ（ｚ）は、図３に示した式（３）によって表される。式（３）において、ｈ０およびａは、変数を示している。信号線路１０００を伝搬する信号を劣化させる劣化要因は、表皮効果および誘電損失である。式（３）では、α１が表皮効果による損失を示し、α２が誘電損失を示している。
信号線路１０００の伝達関数とディジタルフィルタ１００２の伝達関数とを掛け合わせた全体の伝達関数Ｈｔｏｔａｌ（ｚ）は、図３に示した式（４）によって表される。式（４）から、伝達関数Ｈｔｏｔａｌ（ｚ）が、図３に示した式（５）のように、ほぼ一定の定数ｈ０となる条件が存在する。例えば、図３に示した式（６）のように設定することにより、ほぼ一定の定数ｈ０となる。すなわち、ディジタルフィルタ１００２を用いて、信号線路１０００を等化することが可能となる。
式（４）において、Ｈ（ｚ）Ｓ（ｚ）は、ディジタルフィルタ１００２を、送信バッファ回路１００１側に設けた場合を示しており、Ｓ（ｚ）Ｈ（ｚ）は、ディジタルフィルタ０２を、受信バッファ回路１００３側に設けた場合を示している。すなわち、ディジタルフィルタ１００２は、受信バッファ回路１００３の入力端子の近傍に接続してもよいし、送信バッファ回路１００１の出力端子の近傍に接続してもよい。
図４は、ディジタルフィルタ１００２を、送信バッファ回路１００１の出力端子に接続した場合の構成を示すブロック図である。図４は、図１（Ａ）と類似しており、相違点は、ディジタルフィルタ１００２が、送信バッファ回路１００１の出力端子に接続されていることである。すなわち、送信バッファ回路１００１の出力端子と信号線路１０００の端部ＳＮＩとを結ぶ信号配線の所定部が、ノードＷＲＮとされ、このノードＷＲＮにディジタルフィルタ１００２を構成する遅延素子ＤＬＮの端部ＤＮ２が、ワイヤードオア接続されている。
この場合には、信号線路１０００の端部ＳＮＯから出力される信号の波形が、送信バッファ回路１００１の出力端子から出力される送信波形に相似した波形に整形されるように、ディジタルフィルタ１００２からの出力信号（反射波）によって、ノードＷＲＮにおける信号の波形が、予め変形（調整）されることになる。ディジタルフィルタ１００２の動作は、図１〜図３で説明したのと同様であるため、説明は省略する。
図５は、ディジタルフィルタ回路２１０２とディジタルフィルタ１００２とを比較した図である。図５（Ａ）は、機能ブロックでの比較を示し、図５（Ｂ）は機能での比較を示している。
図２１（Ｂ）に示したように、ディジタルフィルタ回路２１０２は、乗算回路ＭＭ１〜ＭＭｎ、加算回路ＳＭ１、ＳＭ２および遅延回路ＤＬ１〜ＤＬｎ等の機能ブロックによって構成されている。実施の形態１に係わるディジタルフィルタ１００２においては、これらの機能ブロックが、物理量と遅延素子ＤＬＮの端部の物理的な接続に置き換えられている。すなわち、図５（Ａ）に示すように、ディジタルフィルタ回路２１０２において、「ｎ番目の乗算回路」は、ディジタルフィルタ１００２においては、「ｎ回往復後の遅延素子の損失」に置き換えられ、「ｎ番目の遅延回路」は、「ｎ回往復後の遅延素子の遅延」に置き換えられている。さらに、ディジタルフィルタ回路２１０２における「加算回路」は、ディジタルフィルタ１００２においては、「信号線路とのワイヤードオア接続および所定の電圧接続（位相反転）」に置き換えられている。
また、ディジタルフィルタ回路２１０２と実施の形態１に係わるディジタルフィルタ１００２とを機能比較した場合は、図５（Ｂ）のようになる。すなわち、乗算回路は、ディジタルフィルタ回路２１０２では、現実的には「有限個」しか設けることができない。これに対して、ディジタルフィルタ１００２では、乗算回路の機能は、遅延素子の損失によって実現されるため、等価的な乗算回路を「無限個」にすることができる。同様に、遅延回路は、ディジタルフィルタ回路２１０２では、現実的には「有限個」しか設けることができない。これに対して、ディジタルフィルタ１００２では、遅延回路の機能は、遅延素子ＤＬＮの遅延によって実現されるため、等価的な遅延回路を「無限個」にすることができる。
さらに、信号線路を伝達する信号をサンプリングするサンプリング周期は、ディジタルフィルタ回路２１０２では、１データ幅区間「ＵＴ」となるのに対して、ディジタルフィルタ１００２では、等価的なサンプリング周期は、「任意」である。なお、等価的なサンプリング周期は、上記した往復遅延時間ＵＴ／ｍに相当する。ここで、等価的なサンプリング周期は、「任意」ではあるが、整数の係数ｍによって定まる往復遅延時間（等価的なサンプリング周期）とすることが望ましい。
なお、ディジタルフィルタ回路２１０２を構成する乗算回路に供給される乗算係数ａ１〜ａＮ（図２１）の自由度は、ディジタルフィルタ回路２１０２では、「任意」に定めることが可能であるが、ディジタルフィルタ１００２においては、等価的な乗算係数は、遅延素子ＤＬＮの減衰によって実現されているため、「単調減少のみ」となる。しかしながら、例えば、受信バッファ回路１００３において、その入力端子に供給された信号を増幅するようにすれば、任意の電圧レベルの信号を、受信バッファ回路１００３から出力することが可能となる。
実施の形態１に係わるディジタルフィルタ１００２においては、乗算係数が、図５（Ｂ）のように「単調減少のみ」となるため、受信バッファ回路１００３等において、復元（整形）された信号の波形を増幅することが望ましい。
上記したように、実施の形態１に係わるディジタルフィルタ１００２は、受動素子によって、図２１に示したディジタルフィルタ回路２１０２と同様に、信号線路１０００を等化することが可能であり、消費電力の低減を図ることが可能である。また、等価的な乗算回路は無限個であり、ディジタルフィルタの時間分解能をディジタルフィルタ回路２１０２の何倍にもすることが可能である。従って、大幅な消費電力削減と信号波形復号精度の向上を得ることが可能となる。
＜半導体装置の全体構成＞
次に、実施の形態１に係わる半導体装置の全体構成を説明する。ここで説明する半導体装置に、図１で説明したディジタルフィルタ１００２が内蔵されている。図６は、実施の形態１に係わる半導体装置６０００の断面を示す断面図である。ここで述べる半導体装置６０００は、プリント基板ＰＢＳ、プリント基板ＰＢＳに搭載された複数のパッケージ基板およびパッケージ基板に搭載された複数のインターポーザを備えている。さらに、それぞれのインターポーザには、半導体チップが搭載されている。そのため、実施の形態１に係わる半導体装置６０００は、複数の半導体チップを備えた電子装置と見なすことができる。
説明を容易にするために、図６では、プリント基板ＰＢＳに搭載された複数のパッケージ基板のうち、２個のパッケージ基板ＰＰＳ−１、ＰＰＳ−２が示されている。さらにパッケージ基板ＰＰＳ−１に搭載されたインターポーザが、符号ＩＮＳ−１として示され、パッケージ基板ＰＰＳ−２に搭載されたインターポーザが、符号ＩＮＳ−２として示されている。
図６には、特に制限されないが、インターポーザＩＮＳ−１（第１インターポーザ）に、複数の半導体チップＭＣＨ−１〜ＭＣＨ−４（第３半導体チップ）、ＬＣＨ−１（第１半導体チップ）が搭載され、インターポーザＩＮＳ−２（第２インターポーザ）には、１個の半導体チップＬＣＨ−２（第２半導体チップ）が搭載された場合が示されている。勿論、それぞれのインターポーザに搭載されている半導体チップの個数等は、一例であって、これに限定されるものではない。この実施の形態１に係わる半導体装置６０００においては、インターポーザＩＮＳ−１に搭載された半導体チップのうち、一部の半導体チップＭＣＨ−１〜ＭＣＨ−４は、立体的（３次元的）に積層され、一部の半導体チップＬＣＨ−１は、平面的（２次元的）に搭載されている。すなわち、インターポーザＩＮＳ−１を上面視から見た場合、インターポーザＩＮＳ−１の所定の第１領域に、半導体チップＭＣＨ−１〜ＭＣＨ−４は、互いに重なって、配置されており、半導体チップＬＣＨ−１は、半導体チップＭＣＨ−１〜ＭＣＨ−４が配置されている所定の第１領域とは異なる所定の第２領域に配置されている。
ここで、半導体チップＭＣＨ−１〜ＭＣＨ−４のそれぞれは、例えば情報を格納するメモリ半導体チップであり、半導体チップＬＣＨ−１は、メモリ半導体チップＭＣＨ−１〜ＭＣＨ−４に対して情報の送受信および制御等を行うロジック半導体チップである。このロジック半導体チップＬＣＨ−１も、インターポーザＩＮＳ−１上に、立体的に積層することも可能である。例えば、メモリ半導体チップＭＣＨ−１〜ＭＣＨ４を、ロジック半導体チップＬＣＨ−１上に積層するようにしてもよいが、それぞれの半導体チップが発熱するため、図６に示すように、メモリ半導体チップＭＣＨ−１〜ＭＣＨ−４のみを立体的に積層し、ロジック半導体チップは、メモリ半導体チップＭＣＨ−１〜ＭＣＨ−４とは異なる第２領域に搭載することが望ましい。
プリント基板ＰＢＳは、第１主面ＰＢＦ１と、第１主面ＰＢＦ１と対向する第２主面ＰＢＦ２とを備えており、さらに、第１主面ＰＢＦ１と第２主面ＰＢＦ２との間に、交互に挟まれた複数の導電層と複数の絶縁層とを備えている。ここで、複数の導電層は、互いに電気的に分離されるように、その間に絶縁層を挟むように積層されている。プリント基板ＰＢＳの第１主面ＰＢＦ１には、複数のボール用電極ＰＤＥが形成されている。図６では、図面が複雑になるのを避けるために、図６において、最も右側に配置されたボール用電極と、最も左側に配置されたボール用電極についてのみ、符号ＰＤＥが付されている。プリント基板ＰＢＳの第１主面ＰＢＦ１に形成されたボール用電極、例えば２個のボール用電極間は、プリント基板ＰＢＳ内の導電層によって形成された所定の配線パターンによって電気的に接続されている。図６では、プリント基板ＰＢＳ内の導電層によって形成された配線パターンの例として、配線パターン（信号配線）ＰＢＬ１、ＰＢＬ２が示されている。
パッケージ基板ＰＰＳ−１も、第１主面ＰＰＦ１と、第１主面ＰＰＦ１と対向する第２主面ＰＰＦ２とを備えており、第１主面ＰＰＦ１と第２主面ＰＰＦ２との間に挟まれた複数の導電層と複数の絶縁層とを備えている。ここで、複数の導電層は、その間に絶縁層を挟むように積層されている。パッケージ基板ＰＰＳ−１の第１主面ＰＰＦ１には、複数のバンプ用電極（図示しない）が形成されており、パッケージ基板ＰＰＳ−１の第２主面ＰＰＦ２には、複数のボール用電極（図示しない）が形成されている。ここで、第１主面ＰＰＦ１に形成されたバンプ用電極の密度は、第２主面ＰＰＦ２に形成されたボール用電極の密度よりも高くされている。また、第１主面ＰＰＦ１と第２主面ＰＰＦ２との間に挟まれた導電層によって所望の配線パターンが形成される。形成された配線パターンにより、例えば第１主面ＰＰＦ１に形成されたバンプ用電極と、第２主面ＰＰＦ２に形成されたボール用電極との間が電気的に接続されている。図６では、第１主面ＰＰＦ１と第２主面ＰＰＦ２との間に挟まれた導電層によって形成された配線パターンの一例が示されており、一部が、配線パターン（信号配線）ＰＰＬ１−１、ＰＰＬ１−２として描かれている。
インターポーザＩＮＳ−１も、第１主面ＩＮＦ１と、第１主面ＩＮＦ１と対向する第２主面ＩＮＦ２とを備えており、第１主面ＩＮＦ１と第２主面ＩＮＦ２との間に挟まれた複数の導電層と複数の絶縁層とを備えている。ここで、複数の導電層は、その間に絶縁層を挟むように積層されている。インターポーザＩＮＳ−１の第１主面ＩＮＦ１には、複数のマイクロバンプ用電極（図示しない）が形成されており、インターポーザＩＮＳ−１の第２主面ＩＮＦ２には、複数のバンプ用電極（図示しない）が形成されている。ここで、第１主面ＩＮＦ１に形成されたマイクロバンプ用電極の密度は、第２主面ＩＮＦ２に形成されたバンプ用電極の密度よりも高くされている。
第１主面ＩＮＦ１と第２主面ＩＮＦ２との間に挟まれた導電層によって所望の配線パターンが形成される。形成された所望の第１配線パターンにより、第１主面ＩＮＦ１に形成されたマイクロバンプ用電極と、第２主面ＩＮＦ２に形成されたバンプ用電極との間が電気的に接続されている。また、形成された所望の第２配線パターンによって、第１主面ＩＮＦ１に形成されたマイクロバンプ用電極間が電気的に接続されている。図６には、マイクロバンプ用電極とバンプ用電極とを電気的に接続する第１配線パターンとマイクロバンプ電極間を電気的に接続する第２配線パターンの例が示されており、第１配線パターンのうち、所定のマイクロバンプ用電極とバンプ用電極とを接続する第１配線パターンが、配線パターン（信号配線）ＩＮＬ１−１、ＩＮＬ１−２として描かれている。
メモリ半導体チップＭＣＨ−１の主面には、複数のマイクロバンプ用電極（図示しない）が形成されており、メモリ半導体チップＭＣＨ−２〜ＭＣＨ−４のそれぞれは、主面に複数の電極（図示内）を有しており、メモリ半導体チップＭＣＨ２〜ＭＣＨ−４のそれぞれの電極は、バンプＢＭＰによりスルーホールＴＨＦに電気的に接続され、スルーホールＴＨＦを介して、メモリ半導体チップＭＣＨ−１のマイクロバンプ用電極に電気的に接続されている。これにより、メモリ半導体チップＭＣＨ−１〜ＭＣＨ−４のそれぞれにおける内部の回路ブロックは、メモリ半導体チップＭＣＨ−１のマイクロバンプ用電極に電気的に接続されていることになる。
ロジック半導体チップＬＣＨ−１は、第１主面ＣＨＦ１と、第１主面ＣＨＦ１と対向する第２主面ＣＨＦ２とを備えている。このロジック半導体チップＬＣＨ−１は、ＳｅｒＤｅｓ回路を備えている。ＳｅｒＤｅｓ回路は、複数の送信バッファ回路と複数の受信バッファ回路を備えているが、図６には１個の送信バッファ回路が、符号ＳＣＢ１−１として示され、２個の受信バッファ回路が、符号ＲＣＢ１−１、ＲＣＢ１−２として示されている。このロジック半導体チップＬＣＨ−１の第２主面ＣＨＦ２には、複数のマイクロバンプ用電極（図示しない）が形成されており、このマイクロバンプ用電極には、ロジック半導体チップＬＣＨ−１の内部の回路ブロックが電気的に接続されている。図６では、１個の送信バッファ回路ＳＣＢ１−１、２個の受信バッファ回路ＲＣＢ１−１、ＲＣＢ１−２が、マイクロバンプ用電極に接続されている状態が描かれている。
メモリ半導体チップＭＣＨ−１とロジック半導体チップＬＣＨ−１は、メモリ半導体チップＭＣＨ−１の主面とインターポーザＩＮＳ−１の第２主面ＣＨＦ２が、インターポーザＩＮＳ−１の第１主面ＩＮＦ１と対向するように、搭載されている。このとき、メモリ半導体チップＭＣＨ−２〜ＭＣＨ−４は、メモリ半導体チップＭＣＨ−１上に立体的に積み上げられるように、搭載されている。
メモリ半導体チップＭＣＨ−１の主面に形成されたマイクロバンプ用電極と、ロジック半導体チップＬＣＨ−１の第２主面ＣＨＦ２に形成されたマイクロバンプ用電極は、マイクロバンプＭＢＭによって、対向するインターポーザＩＮＳ−１の第１主面ＩＮＦ１に形成されているマイクロバンプ用電極と電気的に接続される。
また、インターポーザＩＮＳ−１は、その第２主面ＩＮＦ２が、パッケージ基板ＰＰＳ−１の第１主面ＰＰＦ１と対向するように、パッケージ基板ＰＰＳ−１に搭載される。このとき、パッケージ基板ＰＰＳ−１の第１主面ＰＰＦ１に形成されたバンプ用電極とインターポーザＩＮＳ−１の第２主面ＩＮＦ２に形成されたバンプ用電極とが、バンプＳＢＭによって電気的に接続される。また、パッケージ基板ＰＰＳ−１は、その第２主面ＰＰＦ２が、プリント基板ＰＢＳの第１主面ＰＢＦ１と対向するように、プリント基板ＰＢＳに搭載される。このとき、パッケージ基板ＰＰＳ−１の第２主面ＰＰＦ２に形成されているボール用電極とプリント基板ＰＢＳの第１主面ＰＢＦ１に形成されているボール用電極とが、ボールＳＢＬによって電気的に接続される。
複数のマイクロバンプによって、メモリ半導体チップＭＣＨ−１〜ＭＣＨ−４とロジック半導体チップＬＣＨ−１は、インターポーザＩＮＳ−１における対応するマイクロバンプ用電極に接続されるが、図６では、図面が複雑になるのを避けるために、複数のマイクロバンプのうち、最も左側に描いたマイクロバンプにのみ、符号ＭＢＭが付されている。また、複数のバンプによって、インターポーザＩＮＳ−１は、パッケージ基板ＰＰＳ−１における対応するバンプ用電極に接続されるが、図面が複雑になるのを避けるために、複数のバンプのうち、図６において最も左側に描いたバンプにのみ、符号ＳＢＭが付されている。同様に、複数のボールによって、パッケージ基板ＰＰＳ−１は、基板ＰＢＳにおける対応するボール用電極に接続されるが、図面の複雑化を避けるために、複数のボールのうち、図６において最も左側に描いたボールにのみ、符号ＳＢＬが付されている。
プリント基板ＰＢＳを、その第１主面ＰＢＦ１側から見たとき、プリント基板ＰＢＳの第１領域に、上記したように、パッケージ基板ＰＰＳ−１、インターポーザＩＮＳ−１および半導体チップ（メモリ半導体チップＭＣＨ−１〜ＭＣＨ−４およびロジック半導体チップＬＣＨ−１）の順に搭載されている。同様に、第１主面ＰＢＦ１側から見たとき、プリント基板ＰＢＳの第２領域には、パッケージ基板ＰＰＳ−２、インターポーザＰＰＳ−２、ロジック半導体チップＬＣＨ−２が、この順番で搭載されている。ここで、第１領域と第２領域は、第１主面ＰＢＦ１側から見たとき、プリント基板ＰＢＳにおいて隔離された領域である。
パッケージ基板ＰＰＳ−２は、パッケージ基板ＰＰＳ−１と同様な構成を有しており、パッケージ基板ＰＰＳ−２は、その第２主面ＰＰＦ２が、第１主面ＰＢＦ１と対向するように搭載され、パッケージ基板ＰＰＳ−２の第２主面ＰＰＦ２に形成されたボール用電極（図示しない）が、ボールによって、プリント基板ＰＢＳの第１主面ＰＢＦ１における対応するボール用電極ＰＤＥに電気的に接続されている。また、インターポーザＩＮＳ−２は、その第２主面ＩＮＦ２が、パッケージ基板ＰＰＳ−２の第１主面ＰＰＦ１と対向するように搭載され、インターポーザＩＮＳ−２の第２主面ＩＮＦ２に形成されたバンプ用電極（図示しない）は、バンプによって、パッケージ基板ＰＰＳ−２の第１主面ＰＰＦ１において対応するバンプ用電極に電気的に接続されている。さらに、ロジック半導体チップＬＣＨ−２は、その第２主面ＣＨＦ２が、インターポーザＩＮＳ−２の第１主面ＩＮＦ１と対向するように搭載され、ロジック半導体チップＬＣＨ−２の第２主面に形成されたマイクロバンプ用電極は、マイクロバンプによって、インターポーザＩＮＳ−２の第１主面ＩＮＦ１において対応するマイクロバンプ用電極に電気的に接続されている。
パッケージ基板ＰＰＳ−１と同様に、パッケージ基板ＰＰＳ−２は、交互に積層された複数の導電層と絶縁層を備えており、図６では、パッケージ基板ＰＰＳ−２内の導電層によって形成された配線パターンの一部が、示されている。また、図６では、配線パターン（信号配線）のうちの一部に、符号ＰＰＬ２−１、ＰＰＬ２−２が付されている。インターポーザＩＮＳ−２も、インターポーザＩＮＳ−１と同様に、交互に積層された複数の導電層と絶縁層を備えており、図６では、インターポーザＩＮＳ−２内の導電層によって形成された配線パターンの一部が、示されている。また、図６では、この配線パターン（信号配線）のうちの一部に、符号ＩＮＬ２−１、ＩＮＬ２−２が付されている。
ロジック半導体チップＬＣＨ−２は、ＳｅｒＤｅｓ回路を有しており、このＳｅｒＤｅｓ回路は、複数の送信バッファ回路と複数の受信バッファ回路を有している。これらの送信バッファ回路および受信バッファ回路は、ロジック半導体チップＬＣＨ−２の第２主面ＣＨＦ２に形成されたマイクロバンプに電気的に接続されている。図６では、ロジック半導体チップＬＣＨ−２のＳｅｒＤｅｓ回路が備えている複数の送信バッファ回路のうちの１個の送信バッファ回路が、符号ＳＣＢ２−１として示されており、複数の受信バッファ回路にうちの２個の受信バッファ回路が、符号ＲＣＢ２−１、ＲＣＢ２−２として示されている。
ロジック半導体チップＬＣＨ−２内のＳｅｒＤｅｓ回路において、送信バッファ回路ＳＣＢ２−１から、第１信号線路を通して、シリアル信号が、ロジック半導体チップＬＣＨ−１内のＳｅｒＤｅｓ回路における受信バッファ回路ＲＣＢ１−２に供給される。また、ロジック半導体チップＬＣＨ−１内のＳｅｒＤｅｓ回路における送信バッファ回路ＳＣＢ１−１から、第２信号線路を通して、シリアル信号が、ロジック半導体チップＬＣＨ−２内のＳｅｒＤｅｓ回路における受信バッファ回路ＲＣＢ２−２に供給される。これにより、ロジック半導体チップＬＣＨ−２とＬＣＨ−１との間で、高速なシリアル信号の送受信が可能とされている。例えば、ロジック半導体チップＬＣＨ−２から、メモリ半導体チップＭＣＨ−１〜ＭＣＨ−４を高速にアクセスすることが可能となっている。
なお、ロジック半導体チップＬＣＨ−１、ＬＣＨ−２のそれぞれにおける受信バッファ回路ＲＣＢ１−１、ＲＣＢ２−１は、例えば図示しない信号線路を介して、図示しない半導体チップに接続され、高速なシリアル信号の受信に用いられる。
送信バッファ回路ＳＣＢ２−１と受信バッファ回路ＲＣＢ１−２とは、インターポーザＩＮＳ−１、ＩＮＳ−２における配線パターンＩＮＬ１−１、ＩＮＬ２−１と、パッケージ基板ＰＰＳ−１、ＰＰＳ−２における配線パターンＰＰＬ１−１、ＰＰＬ２−１と、プリント基板ＰＢＳにおける配線パターンＰＢＬ１とを介して電気的に接続されている。同様に、送信バッファ回路ＳＣＢ１−２と受信バッファ回路ＲＣＢ２−２とは、インターポーザＩＮＳ−１、ＩＮＳ−２における配線パターンＩＮＬ１−２、ＩＮＬ２−２と、パッケージ基板ＰＰＳ−１、ＰＰＳ−２における配線パターンＰＰＬ１−２、ＰＰＬ２−２と、プリント基板ＰＢＳにおける配線パターンＰＢＬ２とを介して電気的に接続されている。
すなわち、送信バッファ回路ＳＣＢ２−１の出力端子と受信バッファ回路ＲＣＢ１−２の入力端子との間に直列接続された配線パターンＩＮＬ１−１、ＩＮＬ２−１、ＰＰＬ１−１、ＰＰＬ２−１およびＰＢＬ１によって、第１信号線路が構成されることになる。また、送信バッファ回路ＳＣＢ１−１の出力端子と受信バッファ回路ＲＣＢ２−２の入力端子との間に直列接続された配線パターンＩＮＬ１−２、ＩＮＬ２−２、ＰＰＬ１−２、ＰＰＬ２−２およびＰＢＬ２によって、第２信号線路が構成されることになる。
実施の形態１においては、インターポーザＩＮＳ−１、ＩＮＳ−２内における配線パターン（例えば、ＩＮＬ１−１、ＩＮＬ２−１等）の配線幅は、パッケージ基板ＰＰＳ−１、ＰＰＳ−２内における配線パターン（例えば、ＰＰＬ１−１、ＰＰＬ２−１等）およびプリント基板ＰＢＳ内における配線パターン（例えば、ＰＢＬ１等）の配線幅よりも細い。すなわち、インターポーザＩＮＳ−１、ＩＮＳ−２における信号密度を、パッケージ基板およびプリント基板よりも高くすることが可能である。そのため、例えばインターポーザＩＮＳ−１のように、同一のインターポーザに搭載した半導体チップ間を、インターポーザ内の配線パターンによって接続することも容易となる。
また、プリント基板ＰＢＳ内の配線パターンの配線幅は、パッケージ基板ＰＰＳ−１、ＰＰＳ−２内の配線パターンの配線幅よりも太くされている。配線パターンの配線幅に従って、配線パターンに接続される電極のサイズが変わる。そのため、プリント基板ＰＢＳの第１主面ＰＢＦ１に形成されるボール用電極のサイズは、マイクロバンプによって接続されるマイクロバンプ用電極より大きくなる。この実施の形態１においては、パッケージ基板ＰＰＳ−１、ＰＰＳ−２の第１主面ＰＰＦ１に形成されるバンプ用電極のサイズが、マイクロバンプ電極と、ボール用電極との間のサイズにされている。これにより、配線パターンの配線幅が、プリント基板ＰＢＳ、パッケージ基板ＰＰＳ−１、ＰＰＳ−２、インターポーザＩＮＳ−１，ＩＮＳ２の順に細くなるようにされた状態で、それぞれの電極を高密度に配置することが可能となる。
この場合、マイクロバンプＭＢＭ、バンプＳＢＭ、ボールＳＢＬの順に、そのサイズが大きくなる。なお、マイクロバンプＭＢＭ、バンプＳＢＭおよびボールＳＢＬは、電極間を電気的に接続する際に変形する。そのため、ここでのサイズの比較は、電極間を接続する前の状態を意味していると理解してもよい。
実施の形態１では、メモリ半導体チップＭＣＨ−１〜ＭＣＨ−４は、３次元配置であり、ロジック半導体チップＬＣＨ−１は、２次元配置である。そのため、図６に示した半導体装置６０００は、所謂、２．５−Ｄ半導体装置であると理解することもできる。また、図６で説明したＳｅｒＤｅｓ回路は、特に制限されないが、５６Ｇｂｐｓの伝送速度を有するＳｅｒＤｅｓ回路である。
また、インターポーザＩＮＳ−１、ＩＮＳ−２は、シリコンインターポーザであるが、これに限定されるものではない。例えば、インターポーザＩＮＳ−１、ＩＮＳ−２は、ガラス基板または有機基板を用いたインターポーザであってもよい。
図６において、破線で囲んだ領域ＤＦＡ−１およびＤＦＡ−２は、図１等で説明したディジタルフィルタが形成される領域を示している。なお、図６において、ＭＭは、半導体チップとインターポーザとの間の接続部分を覆った絶縁物の部分を示している。
＜ディジタルフィルタの構造＞
次に、実施の形態１に係わるディジタルフィルタの構造を説明する。図７は、図６において、破線領域ＤＦＡ−１の部分を、インターポーザＰＰＳ−１の第１主面ＰＰＦ１から見たときの平面図である。また、図８は、図７におけるＡ−Ａ’断面およびＢ−Ｂ’断面を示す断面図である。図７および図８では、ディジタルフィルタ１００２を構成する遅延素子ＤＬＮが、インターポーザＰＰＳ−１内に形成されている導電層によって構成されている例が示されている。
図７において、ＩＮＳ−Ｌ１０〜ＩＮＳ−Ｌ１４、ＩＮＳ−Ｌ１０〜ＩＮＳ−Ｌ１２のそれぞれは、インターポーザＩＮＳ−１に形成された導電層により形成された配線パターン（信号配線）を示している。後で図８を用いて、一例を説明するが、インターポーザＩＮＳ−１は、互いに絶縁層によって分離された３層の導電層ＩＮＳ−Ｌ１〜ＩＮＳ−Ｌ３を有している。特に制限されないが、配線パターンＩＮＳ−Ｌ１０〜ＩＮＳ−Ｌ１４は、３層の導電層のうち、第１層目の導電層ＩＮＳ−Ｌ１によって形成され、配線パターンＩＮＳ−Ｌ３０〜ＩＮＳ−Ｌ３２のそれぞれは、第３層目の導電層ＩＮＳ−Ｌ３によって形成されている。
図１〜図５において説明したように、遅延素子ＤＬＮは伝送されるべき信号が入出力される信号配線と、この信号配線と平行して延在し、所定の電圧Ｖｓが供給される電圧配線とを備えている。図７においては、配線パターンＩＮＳ−Ｌ１０が、伝送されるべき信号が入出力される信号配線として用いられ、配線パターンＩＮＳ−Ｌ１１およびＩＮＳ−Ｌ１２が、所定の電圧Ｖｓが供給される電圧配線として用いられる。図７から理解されるように、配線パターンＩＮＳ−Ｌ１１およびＩＮＳ−Ｌ１２（第７および第８配線パターン）のそれぞれは、配線パターンＩＮＳ−Ｌ１０と対向（図７では平行）している領域を備えている。
そのため、インターポーザＩＮＳ−１の第１主面ＩＮＦ１から見たとき、配線パターン（信号配線）ＩＮＳ−Ｌ１０は、図７において、横方向に延在し、配線パターン（信号配線）ＩＮＳ−Ｌ１１およびＩＮＳ−Ｌ１２は、平面視において、配線パターンＩＮＳ−Ｌ１０と平行して、図７に示すように、横方向に延在している。配線パターンＩＮＳ−Ｌ１０、ＩＮＳ−Ｌ１１およびＩＮＳ−Ｌ１２のそれぞれの他方の端部は、同図において縦方向に延在し、配線パターンＩＮＳ−Ｌ１０、ＩＮＳ−Ｌ１１およびＩＮＳ−Ｌ１２のそれぞれと直交するように配置された配線パターンＩＮＳ−Ｌ１３に接続されている。また、配線パターンＩＮＳ−Ｌ１１およびＩＮＳ−Ｌ１２のそれぞれの一方の端部は、同図において縦方向に延在し、配線パターンＩＮＳ−Ｌ１０およびＩＮＳ−Ｌ１２のそれぞれと直交するように配置された配線パターンＩＮＳ−Ｌ１４に接続されている。
配線パターンＩＮＳ−Ｌ１４は、導電層間を接続するように導電物で埋められたコンタクトＣＴ２を介して、第３層目の導電層ＩＮＳ−Ｌ３により形成された配線パターンＩＮＳ−Ｌ３１およびＩＮＳ−Ｌ３２に接続されている。また、配線パターンＩＮＳ−Ｌ１４は、コンタクトＣＴ２を介して、インターポーザＩＮＳ−１の第１主面ＩＮＦ１に形成されたマイクロバンプ用電極（以下、電極はパッドとも称することがある）ＩＮＳ−ＭＰＤ１、ＩＮＳ−ＭＰＤ２に接続されている。これに対して、配線パターンＩＮＳ−Ｌ１０の一方の端部は、コンタクトＣＴ２を介して、第３層目の導電層ＩＮＳ−Ｌ３により形成された配線パターンＩＮＳ−Ｌ３０に接続されている。また、配線パターンＩＮＳ−Ｌ１０の一方の端部は、コンタクトＣＴ２を介して、インターポーザＩＮＳ−１の第１主面ＩＮＦ１に形成されたマイクロバンプ用電極ＩＮＳ−ＭＰＤ３に接続されている。
後で説明するが、配線パターンＩＮＳ―Ｌ３１およびＩＮＳ−Ｌ３２には、パッケージ基板ＰＰＳ−１（図６）およびプリント基板ＰＢＳ（図６）に形成された配線パターンを介して、所定の電圧Ｖｓ（例えば回路の接地電圧）が供給される。また、配線パターンＩＮＳ−Ｌ３０には、パッケージ基板ＰＰＳ−１およびプリント基板ＰＢＳに形成された信号配線（配線パターン）を介して、ロジック半導体チップＬＣＨ−２から送信信号が供給される。
マイクロバンプ電極ＩＮＳ−ＭＰＤ１およびＩＮＳ−ＭＰＤ２は、マイクロバンプＭＢＭ（図７では、ＭＢＭ−Ｇ１、ＭＢＭ−Ｇ２）によって、ロジック半導体チップＬＣＨ−１の第２主面ＣＨＦ２における対応するマイクロバンプ用電極に接続される。これにより、ロジック半導体チップＬＣＨ−１に、所定の電圧Ｖｓが給電される。この所定の電圧Ｖｓは、ロジック半導体チップＬＣＨ−１に形成された回路ブロック（例えば、図６に示した送信バッファ回路ＳＣＢ１−１および受信バッファ回路ＲＣＢ１−２）を動作させるための電圧として用いられる。
マイクロバンプ電極ＩＮＳ−ＭＰＤ３は、マイクロバンプＭＢＭ（図７では、ＭＢＭ−Ｓ１）によって、ロジック半導体チップＬＣＨ−１の第２主面ＣＨＦ２における対応するマイクロバンプ電極に接続される。この場合、対応するマイクロバンプ電極は、受信バッファ回路ＲＣＢ１−２の入力端子に接続されている。これにより、ロジック半導体チップＬＣＨ−２からの送信信号が、ロジック半導体チップＬＣＨ−１内に設けられた受信バッファ回路ＲＣＢ１−２に供給されることになる。
図７に示した例では、平面視において、伝送すべき信号が入出力される配線パターンＩＮＳ−Ｌ１０は、所定の電圧Ｖｓが供給され、配線パターンＩＮＳ−Ｌ１０と同じ導電層によって形成された配線パターンＩＮＳ−Ｌ１１〜ＩＮＳ−Ｌ１４により囲まれることになる。これにより、配線パターンＩＮＳ−Ｌ１０に入力される信号が、変化することにより発生する電磁場が漏れるのを防ぐことも可能となる。
次に、図８を用いて、ディジタルフィルタＤＦＡ−１の構造を説明する。図８には、ディジタルフィルタＤＦＡ−１を構成するインターポーザＩＮＳ−１の部分以外に、ロジック半導体チップＬＣＨの一部、パッケージ基板ＰＰＳ−１の一部およびプリント基板ＰＢＳの一部についても、断面が示されている。図８に示す一部は、ディジタルフィルタＤＦＡ−１に関連する部分のみであり、他の部分は省略されている。また、図８は、図７において、Ｂ−Ｂ’側から、Ａ−Ａ’断面の部分を見ている。そのため、図８では、Ａ−Ａ’断面とＢ−Ｂ’断面の一部が重なって描かれていることになる。
プリント基板ＰＢＳは、交互に積み上げられた複数の導電層と複数の絶縁層とを備えているが、図８においては、説明を容易にするために、プリント基板ＰＢＳは、絶縁層ＰＢＯと、その絶縁層ＰＢＯの上に積層された１個の導電層ＰＢＬのみが描かれている。図８に示した導電層ＰＢＬにより、図６に示した配線パターンＰＢＬ１が形成されている。また、図８では、図６で説明したボール用電極ＳＢＬは省略されている。
パッケージ基板ＰＰＳ−１は、特に制限されないが、４層の導電層ＰＰＳ−Ｌ１〜ＰＰＳ−Ｌ４を有しており、４層の導電層間は、絶縁層によって互いに分離されている。
図８には、説明のために、図７で説明したバンプＭＢＭ−Ｓ１に関するパッケージ基板ＰＰＳ−１の部分が描かれている。パッケージ基板ＰＰＳ−１の第２主面ＰＰＦ２には、図６で説明したように、ボール用電極が形成されている。図８では、このボール用電極が、符号ＰＰＳ−ＬＰＤとして示されている。このボール用電極ＰＰＳ−ＬＰＤは、ボールＳＢＬによって、図示しないボール用電極ＳＢＬを介して、配線パターンＰＢＬに接続されている。また、パッケージ基板ＰＰＳ−１の第１主面ＰＰＦ１には、図６で説明したように、バンプ用電極が形成されている。図８では、このバンプ用電極が、符号ＰＰＳ−ＳＰＤとして示されている。
図８において、ＰＰＳ−Ｌ４（Ｒ）、ＰＰＳ−Ｌ３（Ｒ）、ＰＰＳ−Ｌ２（Ｒ）およびＰＰＳ−Ｌ１（Ｒ）は、導電層ＰＰＳ−Ｌ１〜ＰＰＳ−Ｌ４によって形成された所定の配線パターンを示している。ここで、符号（Ｒ）は、図７に示した配線パターンＩＮＳ−Ｌ１０に関連する配線パターンであることを示しており、符号（Ｒ）の前に付された符号は、配線パターンを形成する導電層の層を示している。例えば、ＰＰＳ−Ｌ４（Ｒ）は、第４層目の導電層により形成された、配線パターンＩＮＳ−Ｌ１０に関連する配線パターンであることを示している。配線パターンＰＰＳ−Ｌ３（Ｒ）〜ＰＰＳ−Ｌ１（Ｒ）も、同じ表記方法で示されている。
配線パターンＰＰＳ−Ｌ１（Ｒ）〜ＰＰＳ−Ｌ４（Ｒ）間に介在している絶縁層に開口部が設けられ、開口部に導電物が充填されることにより、コンタクトＣＴ３が形成される。コンタクトＣＴ３により、図８に示すように、配線パターンＰＰＳ−Ｌ１（４）〜ＰＰＳ−Ｌ４（４）は、互いに接続されている。また、コンタクトＣＴ３によって、配線パターンＰＰＳ−Ｌ１（Ｒ）とボール用電極ＰＰＳ−ＬＰＤが接続され、同様に、コンタクトＣＴ３によって配線パターンＰＰＳ−Ｌ４（Ｒ）とバンプ用電極ＰＰＳ−ＭＰＤが接続されている。この結果、配線パターンＰＰＳ−Ｌ１（Ｒ）〜ＰＰＳ−Ｌ４（Ｒ）とコンタクトＣＴ３とにより、ボール用電極ＰＰＳ−ＬＰＤとバンプ用電極ＰＰＳ−ＭＰＤとの間が電気的に接続され、図６に示した配線パターン（信号配線）ＰＰＬ１−１が形成されることになる。
インターポーザＩＮＳ−１は、特に制限されないが、シリコンインターポーザによって構成されている。すなわち、インターポーザＩＮＳ−１は、シリコン基板ＳＳＢＩと、シリコン基板ＳＳＢＩに周知の半導体製造技術によって形成された複数の導電層を有する配線層ＨＳＢ−Ｉとによって構成されている。この実施の形態１においては、配線層ＨＳＢ−Ｉは、３層の導電層ＩＮＳ−Ｌ１〜ＩＮＳ−Ｌ３を有している。勿論、導電層間には、絶縁層が介在している。また、図６で説明したように、インターポーザＩＮＳ−１の第２主面ＩＮＦ２には、バンプ用電極が形成され、第１主面ＩＮＦ１には、マイクロバンプ用電極が形成されている。図８には、第２主面ＩＮＦ２に形成されたバンプ用電極が、符号ＩＮＳ−ＳＰＤで示され、第１主面ＩＮＦ１に形成されたマイクロバンプ電極が、符号ＩＮＳ−ＭＰＤ２、ＩＮＳ−ＭＰＤ３（図７参照）で示されている。
図８において、ＩＮＳ−Ｌ１（Ｒ）〜ＩＮＳ−Ｌ３（Ｒ）は、導電層ＩＮＳ−Ｌ１〜ＩＮＳ−Ｌ３によって形成された配線パターンを示しており、ＩＮＳ−Ｌ１（Ｖ）〜ＩＮＳ−Ｌ３（Ｖ）も、導電層ＩＮＳ−Ｌ１〜ＩＮＳ−Ｌ３によって形成された配線パターンを示している。ここでも、配線パターンは、パッケージ基板の説明で用いた表記方法で表されている。すなわち、符号（Ｒ）は、図７に示した配線パターンＩＮＳ−Ｌ１０に関連する配線パターンであることを示しており、符号（Ｒ）の前の符号は、その配線パターンが形成された導電層の層を示している。また、符号（Ｖ）は、図７に示した配線パターンＩＮＳ−Ｌ１２に関連する配線パターンであることを示しており、符号（Ｖ）の前の符号は、その配線パターンが形成された導電層の層を示している。
図８には、図７に示したＡ−Ａ’断面とＢ−Ｂ’断面とが重なって描かれている。ここでは、先ず、Ａ−Ａ’断面を説明する。図８の左側において、シリコン基板ＳＳＢ−Ｉに開口された開口部に導電物が充填されることにより形成されたコンタクトＣＴ２Ｓにより、バンプ用電極ＴＮＳ−ＳＰＤ（第２電極）は、配線パターンＩＮＳ−Ｌ１（Ｒ）に接続される。この配線パターンＩＮＳ−Ｌ１（Ｒ）は、コンタクトＣＴ２によって、第２層目の配線パターンＩＮＳ−Ｌ２（Ｒ）に接続され、この第２層目の配線パターンＩＮＳ−Ｌ２（Ｒ）は、コンタクトＣＴ２によって、第３層目の配線パターンＩＮＳ−Ｌ３（Ｒ）に接続されている。この第３層目の配線パターンＩＮＳ−Ｌ３（Ｒ）が、図７に示した配線パターンＩＮＳ−Ｌ３０に相当する。すなわち、第３層目の配線パターンＩＮＳ−Ｌ３（Ｒ）を、平面視で見たとき、その一部が図７に配線パターンＩＮＳ−Ｌ３０として描かれた平面形状を有している。
上記した配線パターンＩＮＳ−Ｌ３（Ｒ）は、コンタクトＣＴ２によってマイクロバンプ用電極ＩＮＳ−ＭＰＤ３（第１電極）に接続されている。またこの配線パターンＩＮＳ−Ｌ３（Ｒ）は、図８の右側において、コンタクトＣＴ２により、斜線で埋められた配線パターンＩＮＳ−Ｌ２（Ｒ）に接続され、この第２層目の配線パターンＩＮＳ−Ｌ２（Ｒ）は、コンタクトＣＴ２によって、斜線で埋められた配線パターンＩＮＳ−Ｌ１（Ｒ）（第４配線パターン）に接続されている。この斜線で埋められた第１層目の配線パターンＩＮＳ−Ｌ１（Ｒ）が、図７に示した配線パターンＩＮＳ−Ｌ１０に相当する。すなわち、平面視で見たとき、斜線で埋められた配線パターンＩＮＳ−Ｌ１（Ｒ）は、図７において、配線パターンＩＮＳ−Ｌ１０で示すような平面形状を有している。
次に、図７に示したＢ−Ｂ’断面を説明する。図８には示していないが、インターポーザＩＮＳ−１の第２主面ＩＮＦ２には、所定の電圧Ｖｓが供給されるバンプ用電極が形成されている。図８の左側に示した１層目の配線パターンＩＮＳ−Ｌ１（Ｖ）は、この図示しないバンプ用電極に、コンタクトＣＴ２Ｓで接続されている。また、この配線パターンＩＮＳ−Ｌ１（Ｖ）は、コンタクトＣＴ２によって、配線パターンＩＮＳ−Ｌ２（Ｖ）に接続され、この配線パターンＩＮＳ−Ｌ２（Ｖ）は、コンタクトＣＴ２によって、配線パターンＩＮＳ−Ｌ３（Ｖ）に接続されている。この第３層目の配線パターンＩＮＳ−Ｌ３（Ｖ）が、図７に示した配線パターンＩＮＳ−Ｌ３２に相当する。すなわち、第３層目の配線パターンＩＮＳ−Ｌ３（Ｖ）の一部の平面形状が、図７に示した配線パターンＩＮＳ−Ｌ３２の形状をしている。
配線パターンＩＮＳ−Ｌ３（Ｖ）は、図８の右側において、コンタクトＣＴ２により、斜線で埋められた配線パターンＩＮＳ−Ｌ２（Ｖ）に接続され、さらにこの配線パターンＩＮＳ−Ｌ２（Ｖ）は、コンタクトＣＴ２によって、斜線で埋められた配線パターンＩＮＳ−Ｌ１（Ｖ）（第６配線パターン）に接続されている。この斜線で埋められた第１層目の配線パターンＩＮＳ−Ｌ１（Ｖ）が、図７に示した配線パターンＩＮＳ−Ｌ１２に相当する。すなわち、斜線で埋められた配線パターンＩＮＳ−Ｌ１（Ｖ）の平面形状が、図７に示した配線パターンＩＮＳ−Ｌ１２の形状となっている。
また、第３層目の配線パターンＩＮＳ−Ｌ３（Ｖ）は、コンタクトＣＴによって、マイクロバンプ用電極ＩＮＳ−ＭＰＤ２に接続されている。
なお、図８に示していない上記のバンプ用電極は、図８に示したバンプ用電極ＩＮＳ−ＳＰＤと同様に、パッケージ基板ＰＰＳ−１を介して、プリント基板ＳＢＰの配線パターンに接続されており、このプリント基板ＳＢＰの配線パターンを介して所定の電圧Ｖｓが供給されることになる。なお、コンタクトＣＴ２は、コンタクトＣＴ３と同様に、導電層間に介在する絶縁層に開口部が設けられ、開口部を導電物によって充填することにより形成されている。
図８において、左側に示した配線パターンＩＮＳ−Ｌ１（Ｒ）、ＩＮＳ−Ｌ２（Ｒ）、ＩＮＳ−Ｌ３（Ｒ）と、これらの配線パターンを接続するコンタクトＣＴ２と、コンタクトＣＴ２Ｓによって、図６に示した配線パターンＩＮＬ１−１が構成されていると見なすことができる。
ロジック半導体チップＬＣＨ−１は、素子を構成する半導体領域等が形成された半導体基板、例えばシリコン基板ＳＳＢと、シリコン基板ＳＳＢの主面に形成された配線層ＨＳＢとを備えている。ここで、配線層ＨＳＢは、交互に積層された複数の導電層と複数の絶縁層とを有している。特に制限されないが、この実施の形態１においては、配線層ＨＳＢは、３層の配線層ＬＣＨ−Ｌ１〜ＬＣＨ−Ｌ３を有している。図８において、ＳＳは、半導体基板ＳＳＢに形成された半導体領域を示している。ここでは、半導体領域ＳＳは、受信バッファ回路ＲＣＢ１−２（図６）の入力端子に相当する。
図８において、ＬＣＨ１−Ｌ１（Ｒ）、ＬＣＨ−Ｌ２（Ｒ）、ＬＣＨ−Ｌ３（Ｒ）およびＬＣＨ−Ｌ３は、配線パターンを示している。配線パターンＬＣＨ１−Ｌ１（Ｒ）、ＬＣＨ−Ｌ２（Ｒ）、ＬＣＨ−Ｌ３（Ｒ）は、インターポーザＩＮＳ−１に形成されている配線パターンと同じ表記方法で描かれている。すなわち、符号（Ｒ）は、図７に示した配線パターンＩＮＳ−Ｌ１０に関連する配線パターンであることを示しており、符号（Ｒ）の前の符号は、その配線パターンが形成された導電層の層を示している。
図６で説明したように、ロジック半導体チップＬＣＨ−１の第２主面ＬＣＦ２には、複数のマクロバンプ用電極が形成されている。図８において、ＬＣＨ−ＰＤ２およびＬＣＨ−ＰＤ３は、第２主面ＬＣＦ２に形成されたマイクロバンプ用電極を示している。
上記したインターポーザＩＮＳ−１のマイクロバンプ用電極ＩＮＳ−ＭＰＤ３は、マイクロバンプＭＢＭ−Ｓ１によって、第２主面ＣＨＦ２に形成されているマイクロバンプ用電極ＬＣＨ−ＰＤ３（電極）に接続されている。このマイクロバンプ用電極ＬＣＨ−ＰＤ３は、コンタクトＣＴ１によって、第３層目の配線パターンＬＣＨ−Ｌ３（Ｒ）（第５配線パターン）に接続されている。また、この配線パターンＬＣＨ−Ｌ３（Ｒ）は、コンタクトＣＴ１によって、第２層目の配線パターンＬＣＨ−Ｌ２（Ｒ）に接続され、配線パターンＬＣＨ−Ｌ２は、コンタクトＣＴ１によって、第１層目の配線パターンＬＣＨ−Ｌ１（Ｒ）に接続されている。さらに、配線パターンＬＣＨ−Ｌ１（Ｒ）は、コンタクトＣＴ１によって、半導体領域ＳＳに接続されている。図８に示した配線パターンＩＮＳ−Ｌ３（Ｒ）が、図７に示した配線パターンＩＮＳ−Ｌ３０に相当し、この配線パターンＩＮＳ−Ｌ３（Ｒ）を介して、マイクロバンプ用電極ＩＮＳ−ＭＰＤ３とバンプ用電極ＩＮＳ−ＳＰＤが接続されていることになる。
上記したマイクロバンプ用電極ＬＣＨ−ＰＤ２は、マイクロバンプＭＢＭ−Ｇ２によって、マイクロバンプ用電極ＩＮＳ−ＭＰＤ２に接続され、マイクロバンプ用電極ＩＮＳ−ＭＰＤ２は、コンタクトＣＴ１によって、配線パターンＬＣＨ−Ｌ３（Ｏ）に接続されている。この配線パターンＬＣＨ−Ｌ３（Ｏ）は、例えば、受信バッファ回路ＲＣＢ１−２へ所定の電圧Ｖｓを供給する配線として用いられる。コンタクトＣＴ１は、コンタクトＣＴ２と同様に、導電層間の絶縁層に開口部が設けられ、開口部に導体物が充填されることにより形成される。
このようにして、ロジック半導体チップＬＣＨ−２（図６）からの送信信号は、プリント基板ＰＢＳの配線パターン、パッケージ基板ＰＰＳ−１の配線パターンおよびインターポーザＩＮＳ−１の配線パターンを介して、受信バッファ回路ＲＣＢ１−２の入力端子に伝達されることになる。
図７に示した配線パターンＬ１０（第１配線パターン：図８では、斜線で埋めた配線パターンＩＮＳ−Ｌ１（Ｒ））は、図１等で説明した遅延素子ＤＬＮに相当し、図７に示した配線パターンＩＮＳ−Ｌ１１、ＩＮＳ−Ｌ１２（第２配線パターン：図８では、斜線で埋めた配線パターンＩＮＳ−Ｌ１（Ｖ））が、遅延素子ＤＬＮと、平行して延在し、所定の電圧Ｖｓが供給される配線パターン（電圧配線）となる。ここで、配線パターンＩＮＳ−Ｌ１０は、信号が入力されたとき、入力された信号に対して、出力される信号の遅延時間である往復遅延が、データ幅区間ＵＴの整数分の１となるように設定される（往復信号遅延ＵＴ／ｍ）。
図６において、ロジック半導体チップＬＣＨ−２内の送信バッファ回路ＳＣＢ２−１から出力された送信信号は、インターポーザＩＮＳの配線パターンＩＮＬ２−１およびパッケージ基板ＰＰＳ−２の配線パターンＰＰＬ２−１を介してプリント基板ＰＢＳの配線パターンＰＢＬ１に伝達される。プリント基板ＰＢＳの配線パターンＰＢＬ１に伝達された送信信号は、この配線パターンＰＢＬ１を伝わり、パッケージ基板ＰＰＳ−１の配線パターンＰＰＬ１−１およびインターポーザＩＮＳ−１の配線パターンＩＮＬ１−２を伝達して、図８に示したマイクロバンプ用電極ＬＣＨ−ＰＤ３へ伝えられる。
マイクロバンプ用電極ＬＣＨ−ＰＤ３に伝えられた送信信号は、受信バッファ回路ＲＣＢ１−２の入力端子（例えば半導体領域ＳＳ）に伝達され、増幅されて、処理される。このとき、マイクロバンプ用電極ＬＣＨ−ＰＤ３に伝達された送信信号は、遅延素子ＬＤＮを構成する配線パターンＩＮＳ−Ｌ１０の一方の端部にも入力されることになる。このとき、配線パターンＩＮＳ−Ｌ１０の他方の端部は、所定の電圧Ｖｓに接続されている。そのため、図１等で説明したように、反射波が発生し、配線パターンの一方の端部からマイクロバンプ用電極ＬＣＨ−ＰＤ３へ出力されることになる。
上記した配線パターンＩＮＬ２−１、配線パターンＰＰＬ２−１、配線パターンＰＢＬ１、配線パターンＰＰＬ１−１および配線パターンＩＮＬ１−２が、直列的に接続され、図１等で述べた信号線路１０００を構成することになる。この信号線路１０００の損失により劣化した送信信号が、配線パターンＩＮＳ−Ｌ１０の一方の端部から出力される出力信号（反射波）により、復元（整形）され、受信バッファ回路ＲＣＢ１−２の入力端子に供給されることになる。
この実施の形態１においては、遅延素子ＤＬＮを構成する配線パターンＩＮＳ−Ｌ１０は、その一方の端部が、入力および出力として機能し、その他方の端部は、所定の電圧Ｖｓ（例えば、回路の接地電圧）に接続されている。また、所定の電圧Ｖｓが供給され、遅延素子ＤＬＮを構成する配線パターン（電圧配線）ＩＮＳ−Ｌ１１、ＩＮＳ−Ｌ１２は、平面視において、配線パターン（信号配線）ＩＮＳ−Ｌ１０を、その間に挟むように平行して、延在するように配置されている。すなわち、遅延素子ＤＬＮは、所謂コプレーナウェブガイド（ｃｏ−ｐｌａｎａｒ ｗａｖｅｇｕｉｄｅ）の構造を有している。所定の電圧Ｖｓが、配線パターンＩＮＳ−Ｌ１０〜ＩＮＳ−Ｌ１２のそれぞれの他方の端部に供給されている点で見た場合、遅延素子ＤＬＮを構成する信号配線（配線パターンＩＮＳ−Ｌ１０）と電圧配線（配線パターンＩＮＳ−Ｌ１１、ＩＮＳ−Ｌ１２）のそれぞれの他方の端部は短絡していると見なすことができる。
この実施の形態１においては、インターポーザＩＮＳ−１における導電層の厚みは、どの層においても同じである。遅延素子ＤＬＮの単位長さあたりの信号損失（電気抵抗率）が、信号線路のそれよりも小さいと言う条件から、遅延素子ＤＬＮを構成する信号配線（配線パターンＩＮＳ−Ｌ１０）の線幅ＢＬＤ１（図７）および電圧配線（配線パターンＩＮＳ−Ｌ１１、ＩＮＳ−Ｌ１２）の線幅ＢＬＤ２（図７）を、信号線路（例えば配線パターンＩＮＳ−Ｌ３０）の線幅ＢＬＳ（図７）よりも細くすればよい。
図７および図８は、図６に示した配線パターンＩＮＬ１−１およびＰＰＬ１−１を例にして説明したが、図６に示した配線パターンＩＮＬ１−２、ＰＰＬ１−２、ＩＮＬ２−１、ＰＰＬ２−１、ＩＮＬ２−２およびＰＰＬ２−２についても同様である。この場合、図７および図８で説明した遅延素子ＤＬＮを構成する配線パターンと同様な配線パターンを、それぞれの受信バッファ回路の入力端子に接続してもよいし、それぞれの送信バッファ回路の出力端子に接続してもよい。また、受信バッファ回路の入力端子と送信バッファ回路の出力端子の両方に、それぞれ遅延素子ＤＬＮを構成する配線パターンを接続するようにしてもよい。
図７および図８に示すように、信号線路を構成する配線パターンＩＮＳ−Ｌ３０（第３配線パターン：ＩＮＳ−Ｌ３（Ｒ））と遅延素子ＤＬＮを構成する配線パターンＩＮＳ−Ｌ１０（ＩＮＳ−Ｌ１（Ｒ））、ＩＮＳ−Ｌ１１、ＩＮＳ−Ｌ１２（ＩＮＳ−Ｌ１（Ｖ））とが、互いに異なる層の導電層によって形成する場合には、信号線路を構成する配線パターンの延在方向と遅延素子ＤＬＮを構成する配線パターンの延在方向は、両者が接触しないかぎり、任意に定めることができる。
＜遅延素子の詳細＞
特に制限されないが、遅延素子ＤＬＮを構成する配線パターンＩＮＳ−Ｌ１０は、細い金属配線層によって形成されており、遅延素子ＤＬＮの等価回路は、図１（Ｂ）によって表される。配線パターンＩＮＳ−Ｌ１０の表皮効果により、図１（Ｂ）に示した等価回路における抵抗Ｒは、大きくなる。その結果、信号減衰が大きな遅延素子となる。抵抗Ｒを大きくする代わりに、図１（Ｂ）に示したコンダクタンスＧを大きくしてもよい。この場合には、所定の電圧Ｖｓへ流れる信号が多くなり、信号減衰も大きくなる。
図１等で述べたように、信号線路１０００からの送信信号は、ワイヤードオア接続の部分（ノードＷＲＮ）において、ディジタルフィルタ１００２と受信バッファ回路１００３へ分配される。図３に示した式（７）は、この信号分配を表している。式（７）において、Ｚ０は、遅延素子ＤＬＮを接続しないときの、ワイヤードオア接続の部分（例えば図１のノードＷＲＮ）のインピーダンスを示している。また式（７）において、Ｚｃは、遅延素子ＤＬＮが持つインピーダンスを示している。
インピーダンスＺｃは、式（７）に示すように、図１（Ｂ）に示したインダクタンスＬおよびキャパシタンスＣによって変わる。インダクタンスＬおよびキャパシタンスＣは、図７に示した配線パターンＩＮＳ−Ｌ１０と配線パターンＩＮＳ−Ｌ１１、ＩＮＳ−Ｌ１２との間の距離（間隔）ＢＬＬを変えることによって、変えることが可能である。すなわち、図７に示した間隔ＢＬＬを拡げると、インダクタンスＬが大きくなり、キャパシタンスＣが小さくなる。これに対して、間隔ＢＬＬを狭めると、インダクタンスＬが小さくなり、キャパシタンスＣが大きくなる。これにより、間隔ＢＬＬを、所望の値に設定することにより、インピーダンスＺｃ＜インピーダンスＺ０の状態と、インピーダンスＺｃ＞インピーダンスＺ０の状態とを形成することが可能となる。このようにインピーダンスＺｃ、Ｚ０の状態を設定することにより、式（７）により、信号に分配率（信号分配率）ｂの値を制御することが可能となる。
すなわち、復元（整形）する際に、遅延素子ＤＬＮからワイヤードオア接続の部分に出力される信号の値を、間隔ＢＬＬによって制御することが可能となる。
図７では、遅延素子ＤＬＮが、信号配線（配線パタンＩＮＳ−Ｌ１０）と、この信号線を挟むように配置された電圧配線（配線パターンＩＮＳ−Ｌ１１、ＩＮＳ−Ｌ１２）によって構成され、電圧配線に所定の電圧Ｖｓが供給されていた。しかしながら、電圧配線は、どちらか一方のみの片側に配置するようにしてもよい。この場合、電圧配線が設けられていない側において、電磁場が漏れてしまうことが考えられ、高速な信号の伝送には適さない。しかしながら、面積削減等のために、片側にのみ、電圧配線を配置する場合には、間隔ＢＬＬを狭くし、インピーダンスＺｃ＜インピーダンスＺ０の状態にすることが望ましい。
＜アイパターン＞
図９は、実施の形態１に係わる半導体装置におけるアイパターンを示す図である。ここで、図９において、横軸は時間を示し、縦軸は信号電圧を示している。図９は、プリント基板として、ＦＲ４（Ｆｌａｍｅ Ｒｅｔａｒｄａｎｔ Ｔｙｐｅ４）基板を用い、図６に示したようなロジック半導体チップＬＣＨ−１とＬＣＨ−２を、その間隔が４インチとなるように、プリント基板に搭載し、プリント基板の配線パターンを介して、ロジック半導体チップＬＣＨ−２からＬＣＨ−１へ、５６Ｇｂｐｓの伝送速度で、ＮＲＺ形式の信号を供給した場合を示している。また、インターポーザとしては、シリコンインターポーザが用いられている。図９（Ａ）は、ロジック半導体チップＬＣＨ−１の受信バッファ回路に、上記したディジタルフィルタ１００２を接続したときの、受信バッファ回路の入力端子における信号電圧波形を重ねることによって描かれたアイパターンの図である。一方、図９（Ｂ）は、ロジック半導体チップＬＣＨ−１の受信バッファ回路に、上記したディジタルフィルタ１００２を接続しない状態で、受信バッファ回路の入力端子における電圧波形を重ねることによって描かれたアイパターンの図である。
図９（Ａ）と図９（Ｂ）を比較した場合、図９（Ｂ）では、アイパターンを特定することが困難となるほど、入力端子における電圧波形が変動している。これに対して、図９（Ａ）では、アイパターンを確認することが可能であるため、送信信号の特定を行うことが可能となっている。
図１０は、図９と同様に、受信バッファ回路の入力端子にディジタルフィルタを接続した場合と、ディジタルフィルタを設けなかった場合のアイパターンを示す図である。図９と異なる点は、インターポーザとしてガラスインターポーザを用いていること、ロジック半導体チップ間の間隔を６インチしていること、伝送速度を３１．２５Ｇｂｐｓにしていることである。ここでも、ディジタルフィルタ１００２を接続したときのアイパターンが、図１０（Ａ）に示され、ディジタルフィルタ１００２を設けていないときのアイパターンが、図１０（Ｂ）に示されている。図１０（Ａ）と図１０（Ｂ）を比較した場合、図９と同様に、ディジタルフィルタ１００２が設けられていない場合には、アイパターンを特定することが困難である。これに対して、図１０（Ａ）では、アイパターンを特定することが可能であり、送信信号の特定を行うことが可能である。
すなわち、トランジスタのような能動素子ではなく、受動素子により構成されたディジタルフィルタ１００２を設けることにより、消費電力の増加を抑制しながら、信号（データ）の特定を行うことが可能となる。
＜変形例＞
図８では、信号線路を形成する配線パターンＩＮＳ−Ｌ３０（図７）と遅延素子ＤＬＮを構成する配線パターンＩＮＳ−Ｌ１０（図７）を、異なる層の導電層によって形成していた。すなわち、配線パターンＩＮＳ−Ｌ３０は、図８に示すように、第３層目の配線パターンＩＮＳ−Ｌ３（Ｒ）であり、配線パターンＬ１０は、斜線で埋めた第１層目の配線パターンＩＮＳ−Ｌ１（Ｒ）である。なお、図８において、斜線で埋めた第２層目の配線パターンＩＮＳ−Ｌ２（Ｒ）も、遅延素子ＤＬＮを形成する配線パターンの一部であると見なすこともできる。
これに対して、変形例においては、信号線路を形成する配線パターンと遅延素子ＤＬＮを形成する配線パターンとが、同一の層に形成される。図１１は、この変形例に係わる半導体装置の平面を示す平面図である。また、図１２は、図１１において、Ａ１−Ａ１’断面およびＢ１−Ｂ１’断面を示す断面図である。
図１１は、図７に類似しており、図１２は、図８に類似している。図１１および図１２が、図７および図８と相違している点は、信号線路を形成する配線パターンと遅延素子ＤＬＮを形成する配線パターンが、同じ層によって形成されている点である。ここでは、主に、相違点のみを説明する。
図１１において、信号線路を形成する配線パターンＩＮＳ−Ｌ３０と遅延素子ＤＬＮを形成する配線パターンＩＮＳ−Ｌ１０は、同じ層の導電層によって一体的に形成されている。この変形例においては、第３層目の導電層ＩＮＳ−Ｌ３によって、配線パターンＩＮＳ−Ｌ３０と配線パターンＩＮＳ−Ｌ１０が形成される。図１１においては、平面視において、マイクロバンプ用電極ＩＮＳ−ＭＰＤ３と重なる領域から左側に配置されている配線パターンが、信号線路を形成する配線パターンＩＮＳ−Ｌ３０となり、マイクロバンプ用電極ＩＮＳ−ＭＰＤ３から右側に配置されている配線パターンが、遅延素子ＤＬＮを形成する配線パターンＩＮＳ−Ｌ１０となる。
図１１の例では、配線パターンＩＮＳ−Ｌ３０の線幅ＢＬＳと配線パターンＩＮＳ−Ｌ１０の線幅ＢＬＤ１が異なる。すなわち、線幅ＢＬＤ１は、線幅ＢＬＳよりも狭くなっている。そのため、一体的に形成された配線パターンにおいて、線幅が変わる領域を境として、線幅が広くなった配線パターンを配線パターンＩＮＳ−Ｌ３０とし、線幅が狭くなった配線パターンを配線パターンＩＮＳ−Ｌ１０と区別してもよい。
図１１において、配線パターンＩＮＳ−Ｌ１１、ＩＮＳ−Ｌ１２は、遅延素子ＤＬＮの電圧配線として機能するが、この配線パターンＩＮＳ−Ｌ１１、ＩＮＳ−Ｌ１２も、所定の電圧Ｖｓを供給する配線パターンＩＮＳ−Ｌ３１、ＩＮＳ−Ｌ３２と同じ層の導電層によって形成されている。この変形例においては、配線パターンＩＮＳ−Ｌ１０、ＩＮＳ−Ｌ３０と同じ第３層目の導電層ＩＮＳ−Ｌ３によって形成されている。すなわち、配線パターンＩＮＳ−Ｌ１１は、配線パターンＩＮＳ−Ｌ３１と一体的に形成されており、配線パターンＩＮＳ−Ｌ１２は、配線パターンＩＮＳ−Ｌ３２と一体的に形成されている。
図１１の例では、配線パターンＩＮＳ−Ｌ３１と配線パターンＩＮＳ−Ｌ１１の線幅が異なっている。同様に、配線パターンＩＮＳ−Ｌ３２と配線パターンＩＮＳ−Ｌ１２の線幅が異なっている。すなわち、配線パターンＩＮＳ−Ｌ３１、ＩＮＳ−Ｌ３２に比べて配線パターンＩＮＳ−Ｌ１１、ＩＮＳ−Ｌ１２の線幅ＢＬＤ２が狭くなっている。そのため、線幅が変わる領域を境として、線幅が広い領域を配線パターンＩＮＳ−Ｌ３１、ＩＮＳ−Ｌ３２とし、線幅が狭い領域を配線パターンＩＮＳ−Ｌ１１、ＩＮＳ−Ｌ１２と区別することができる。
配線パターンＩＮＳ−Ｌ１０〜ＩＮＳ−Ｌ１２のそれぞれの他の端部は、配線パターンＩＮＳ−Ｌ１３に接続されている。この配線パターンＩＮＳ−Ｌ１３も、配線パターンＩＮＳ−Ｌ１０〜ＩＮＳ−Ｌ１２と同じ第３層目の導電層ＩＮＳ−Ｌ３によって形成されている。そのため、配線パターンＩＮＳ−Ｌ１０〜ＩＮＳ−Ｌ１３およびＩＮＳ−Ｌ３０−ＩＮＳ−Ｌ３２は、一体的に形成されていると見なすことができる。なお、図７では、配線パターンＩＮＳ−Ｌ１４によって、配線パターンＩＮＳ−Ｌ１１とＩＮＳ−Ｌ１２のそれぞれの一方の端部が、互いに接続されていたが、図１１に示す変形例においては、配線パターンＩＮＳ−Ｌ１４は設けられておらず、配線パターンＩＮＳ−Ｌ１１とＩＮＳ−Ｌ１２のそれぞれの一方の端部は、分離されている。
図１２において、ＩＮＳ−Ｌ３（Ｒ）は、Ａ１−Ａ１’断面を見たときの配線パターンＩＮＳ−Ｌ３０およびＩＮＳ−Ｌ１０を示しており、ＩＮＳ−Ｌ３（Ｖ）は、Ｂ１−Ｂ１’断面を見たときの配線パターンＩＮＳ−Ｌ３２およびＩＮＳ−Ｌ１２を示している。図１２に示すように、配線パターンＩＮＳ−Ｌ１０、ＩＮＳ−Ｌ３０およびＩＮＳ−Ｌ１２、ＩＮＳ−Ｌ３２のそれぞれは、第３層目の導電層によって形成されている。
このように、同じ導電層によって信号線路を形成する配線パターンと、遅延素子ＤＬＮを形成する配線パターンとを形成する場合には、信号線路を形成する配線パターンを、マイクロバンプ用電極ＩＮＳ−ＭＰＤ３を超えて伸展させ、伸展させた領域において線幅を変更すればよい。
この変形例によれば、インターポーザＩＮＳ−１を構成する導電層の層数が少なくても、ディジタルフィルタ１００２を構成することが可能となる。
実施の形態１においては、遅延素子ＤＬＮが、信号が入出力される信号配線と、この信号線路と平走し、所定の電圧Ｖｓが供給される電圧配線とを備えている。言い換えるならば、遅延素子ＤＬＮは、遅延線路によって構成されていると見なすことができる。この場合、信号配線および電圧線路の単位長さあたりの信号損失量は、信号線路の信号損失量よりも大きくされる。実施の形態１では、信号配線および電圧配線のそれぞれの断面周囲長が、信号線路の断面周囲長よりも小さくされる。断面周囲長を小さくするために、信号配線、電圧配線および信号線路の厚みが同じにされ、信号配線および電圧配線の線幅が、信号経路の線幅よりも細くされている。
（実施の形態２）
図１３および図１４は、実施の形態２に係わる半導体装置の構造を示す図である。ここで、図１３は、半導体装置の平面を示す平面図であり、図１４は、図１３において、Ａ２−Ａ２’断面およびＢ２−Ｂ２’断面を示す断面図である。
実施の形態１においては、遅延素子ＤＬＮを構成する信号配線（例えば、図７の配線パターンＩＮＳ−Ｌ１０）と電圧配線（例えば、図７の配線パターンＩＮＳ−Ｌ１２）とが、インターポーザＩＮＳ−１の第１主面ＩＮＦ１から平面視で見たとき、平行して延在するように配置されていた。これに対して、実施の形態２においては、遅延素子ＤＬＮを構成する信号配線と電圧配線が、平面視で見たとき、重なるように配置される。すなわち、信号配線と電圧配線が、インターポーザＩＮＳ−１において、縦積みに配置される。
図１３は、図７と類似しており、図１４は、図８と類似している。ここでは、主に相違点のみを説明する。
図１３に示すように、Ａ２−Ａ２’断面の領域において、遅延素子ＤＬＮを構成する配線パターンＩＮＳ−Ｌ１０と配線パターンＩＮＳ−Ｌ１２（第９配線パターン）が重なっている。後で図１４を用いて述べるが、信号が入出力される信号配線を形成する配線パターンＩＮＳ−Ｌ１０は、第１層目の導電層ＩＮＳ−Ｌ１によって形成され、所定の電圧Ｖｓが供給される電圧配線ＩＮＳ−Ｌ１２は、第３層目の配線層ＩＮＳ−Ｌ３によって形成される。配線パターンＩＮＳ−Ｌ１０の一方の端部は、マイクロバンプ用電極ＩＮＳ−ＭＰＤ３と信号線路を構成する配線パターンＩＮＳ−Ｌ３０に接続され、配線パターンＩＮＳ−Ｌ１０の他方の端部は、第２層目の配線パターンＩＮＳ−Ｌ１６を介して、配線パターンＩＮＳ−Ｌ１２に接続されている。
配線パターンＩＮＳ−Ｌ１２の他方の端部は、第３層目の配線パターンＩＮＳ−Ｌ１４およびＩＮＳ−Ｌ１５に接続されている。配線パターンＩＮＳ−Ｌ１４は、マイクロバンプ用電極ＩＮＳ−ＭＰＤ１および配線パターンＩＮＳ−Ｌ３１に接続され、配線パターンＩＮＳ−Ｌ１５は、マイクロバンプ用電極ＩＮＳ−ＭＰＤ２および配線パターンＩＮＳ−Ｌ３２に接続されている。配線パターンＩＮＳ−Ｌ１２、ＩＮＳ−Ｌ１４およびＩＮＳ−Ｌ１５は、第３層目の配線層ＩＮＳ−Ｌ３によって形成されているため、これらの配線パターンは、一体的に形成するようにしてもよい。
ここで、図１３に示すように、信号が入出力される配線パターンＩＮＳ−Ｌ１０の線幅ＢＬＤ１は、所定の電圧Ｖｓが供給される配線パターンＩＮＳ−Ｌ１２の線幅ＢＬＤ２よりも細く（狭く）なっている。
なお、図７と同様に、配線パターンＩＮＳ−Ｌ３１、ＩＮＳ−Ｌ３２には、所定の電圧Ｖｓが供給され、配線パターンＩＮＳ−Ｌ３０には、送信信号が供給される。また、マイクロバンプ用電極ＩＮＳ−ＭＰＤ１、ＩＮＳ−ＭＰＤ２およびＩＮＳ−ＭＰＤ３は、マイクロバンプＭＢＭ−Ｇ１、ＭＢＭ−Ｓ１およびＭＢＭ−Ｇ２によって、ロジック半導体チップのマイクロバンプ用電極に接続される。
図１４には、図１３におけるＡ２−Ａ２’断面とＢ２−Ｂ２’断面が重ねて描かれている。先ず、Ａ２−Ａ２’断面に関係する構造を説明する。図１４において、プリント基板ＰＢＳ、パッケージ基板ＰＰＳ−１、ボールＳＢＬ、バンプＳＭＢは、図８と同じである。また、図１４において、インターポーザＩＮＳ−１の左側に示した配線パターンＩＮＳ−Ｌ１（Ｒ）およびＩＮＳ−Ｌ２（Ｒ）も、図８と同じである。
図１３と図７を比較すると、実施の形態２においては、マイクロバンプ用電極ＩＮＳ−ＭＰＤ３が、マイクロバンプ用電極ＩＮＳ−ＭＰＤ１、ＩＮＳ−ＭＰＤ２の左側に配置されている。これに合わせて、図１４において、マイクロバンプ用電極ＩＮＳ−ＭＰＤ３は、マイクロバンプ用電極ＩＮＳ−ＭＰＤ２の左側に配置されている。配線パターンＩＮＳ−Ｌ２（Ｒ）は、コンタクトＣＴ２によって、第３層目の配線パターンＩＮＳ−Ｌ３（Ｒ）に接続され、この配線パターンＩＮＳ−Ｌ３（Ｒ）は、コンタクトＣＴ２によって、マイクロバンプ用電極ＩＮＳ−ＭＰＤ３に接続されるとともに、コンタクトＣＴ２によって、斜線で埋められた配線パターンＩＮＳ−Ｌ２（Ｒ）に接続されている。斜線で埋められた配線バターンＩＮＳ−Ｌ２（Ｒ）は、コンタクトＣＴ２によって、斜線で埋められた第１層目の配線パターンＩＮＳ−Ｌ１（Ｒ）の一方の端部に接続されている。
この斜線で埋められた配線パターンＩＮＳ−Ｌ１（Ｒ）は、図１４において、横方向に延在しており、この斜線で埋められた配線パターンＩＮＳ−Ｌ１（Ｒ）の他方の端部は、コンタクトＣＴ２によって、第２層目の配線パターンＩＮＳ−Ｌ２（Ｖ）に接続されている。この斜線で埋められた配線パターンＩＮＳ−Ｌ１（Ｒ）が、図１３に示した配線パターンＩＮＳ−Ｌ１０に相当する。また、配線パターンＩＮＳ−Ｌ２（Ｖ）が、図１３に示した配線パターンＩＮＳ−Ｌ１６に相当する。
配線パターンＩＮＳ−Ｌ２（Ｖ）は、第１層目の配線パターンＩＮＳ−Ｌ３（Ｖ）の他方の端部に、コンタクトＣＴ２で接続され、配線パターンＩＮＳ−Ｌ３（Ｖ）の一方の端部は、コンタクトＣＴ２によって、マイクロバンプ用電極ＩＮＳ−ＭＰＤ２に接続されている。第１層目の配線パターンＩＮＳ−Ｌ３（Ｖ）が、図１３で示した配線パターンＩＮＳ−Ｌ１２に相当する。すなわち、この配線パターンＩＮＳ−Ｌ３（Ｖ）は、第１層目の配線パターンＩＮＳ−Ｌ１（Ｒ）と平行して、延在し、平面視で見たとき、配線パターンＩＮＳ−Ｌ１（Ｒ）を覆うように配置されている。
マイクロバンプ用電極ＩＮＳ−ＭＰＤ３は、マイクロバンプＭＢＭ−Ｓ１によって、マイクロバンプ用電極ＬＣＨ−ＰＤ３に接続される。このマイクロバンプ用電極ＬＣＨ−ＰＤ３は、図８と同様に、配線パターンＬＣＨ−Ｌ３（Ｒ）〜ＬＣＨ−Ｌ１（Ｒ）およびコンタクトＣＴ１を介して、受信バッファ回路の半導体領域ＳＳに接続されている。
上記したマイクロバンプ用電極ＩＮＳ−ＭＰＤ２は、図１３のＢ２−Ｂ２’断面の部分において、マイクロバンプＭＢＭ−Ｇ２により、マイクロバンプ用電極ＬＣＨ−ＰＤ２に接続され、マイクロバンプ用電極ＬＣＨ−ＰＤ２は、ロジック半導体チップＬＣＨ−１において、配線パターンＬＣＨ−Ｌ３（Ｏ）に接続されている。なお、図１４においては、図１３に示した配線パターンＩＮＳ−Ｌ３２は、省略されている。
この実施の形態２においても、信号線路１０００を構成する配線パターンＩＮＳ−Ｌ３０からの信号が、遅延素子ＤＬＮを構成する配線パターン（信号配線）ＩＮＳ−Ｌ１０の一方の端部に入出力される。また、配線パターンＩＮＳ−Ｌ１０の他方の端部は所定の電圧Ｖｓに接続されている。これにより、低消費電力で波形の復元（整形）を行うことが可能となる。また、図１３に示すように、遅延素子ＤＬＮを構成する信号配線（配線パターンＩＮＳ−Ｌ１０）の線幅ＢＬＤ１および電圧配線（配線パターンＩＮＳ−Ｌ１２）の線幅ＢＬＤ２は、信号線路を構成する配線パターンＩＮＳ−Ｌ３０の線幅ＢＬＳよりも細く（狭く）なっている。
図１３および図１４に示した遅延素子ＤＬＮ（マイクロストリップ型遅延素子）においても、その等価回路は、図１（Ｂ）に示した構成となる。ここで、図１３に示した配線パターンＩＮＳ−Ｌ１０の線幅ＢＬＤ１および配線パターンＩＮＳ−Ｌ１２の線幅ＢＬＤ２を太くすれば、図１（Ｂ）に示した等価回路において、インダクタンスＬが減少し、キャパシタンスＣが増加し、抵抗Ｒが減少する。反対に、線幅ＢＬＤ１および線幅ＢＬＤ２を細くすれば、インダクタンスＬが増加し、キャパシタンスＣが減少し、抵抗Ｒが増加することになる。また、図１４において、互いに平行に延在している配線パターンＩＮＳ−Ｌ３（Ｖ）（ＩＮＳ−Ｌ１０）と斜線で埋められた配線パターンＩＮＳ−Ｌ１（Ｒ）（ＩＮＳ−Ｌ１２）との間の間隔ＢＲＶを変えることによって、図１（Ｂ）に示したインダクタンスＬおよびキャパシタンスＣを増減させることができる。例えば、間隔ＢＲＶを離すことにより、インダクタンスＬを増加させ、キャパシタンスＣを減少させることができる。これにより、実施の形態１と同様に、信号損失量を所望の値に設定することが可能となる。
実施の形態２においては、遅延素子ＤＬＮを構成する信号配線と電圧配線が、立体的に配置されており、この信号配線および電圧配線の線幅は、信号線路１０００を構成する配線パターンの線幅より細いため、遅延素子ＤＬＮによって占有される面積を低減することが可能となる。
図１４では、１層目の導電層ＩＮＳ−Ｌ１と３層目の導電層ＩＮＳ−Ｌ３を用いて、遅延素子ＤＬＮを構成することを示したが、これに限定されるものではない。平面視において、少なくとも一部が重なるような配線パターンを形成することが可能であれば、任意の層における配線パターンを、遅延素子ＤＬＮを構成する配線パターンとして用いることが可能である。
（実施の形態３）
図１５および図１６は、実施の形態３に係わる半導体装置の構造を示す図である。実施の形態１および２においては、インターポーザにおける配線パターンによって、遅延素子ＤＬＮを構成する例を示した。この実施の形態３においては、遅延素子ＤＬＮを構成する配線パターンが、ロジック半導体チップＬＣＨ−１に形成される。ロジック半導体チップＬＣＨ−１に、ディジタルフィルタ１００２を構成する遅延素子ＤＬＮが形成されるため、ここでは、インターポーザを用いない半導体装置を例として説明するが、勿論、ロジック半導体チップＬＣＨ−１とパッケージ基板ＰＰＳ−１との間にインターポーザを設けてもよいことは言うまでもない。
図１５は、実施の形態３に係わる半導体装置の断面を示す断面図である。図１６は、ディジタルフィルタ１００２の構造を示す図である。ここで、図１６（Ａ）は、ディジタルフィルタ１００２の平面を示す平面図であり、図１６（Ｂ）は、実施の形態３に係わる遅延素子ＤＬＮの構造を示す断面図である。
図１５は、図１６（Ａ）におけるＡ３−Ａ３’断面を示している。先ず、実施の形態３に係わる半導体装置を、図１５を用いて説明する。図１５は、図８と類似している。すなわち、図１５に示すプリント基板ＰＢＳ、パッケージ基板ＰＰＳ−１、ボールＳＢＬおよびバンプＳＭＢは、図８と同じである。そのため、これらの説明は省略する。
ロジック半導体チップＬＣＨ−１の第２主面ＣＨＦ２には、バンプ用電極ＬＣＨ−ＰＤ３が形成されている。このバンプ用電極ＬＣＨ−ＰＤ３は、バンプＳＭＢによって、パッケージ基板の第１主面ＰＰＦ１に形成されたバンプ用電極ＰＰＳ−ＭＰＤに接続されている。
ロジック半導体チップＬＣＨ−１は、シリコン基板ＳＳＢとシリコン基板ＳＳＢの主面に形成された配線層ＨＳＢを備えている。配線層ＨＳＢは、複数の導電層と複数の絶縁層とを有しており、導電層と絶縁層とが交互に積層されている。特に制限されないが、ここでは、配線層ＨＳＢが、３層の導電層を備えているものとして説明する。勿論、この層数に限定されるものではない。
送信バッファ回路ＳＣＢ１−１、受信バッファ回路ＲＣＢ１−２等の複数の回路ブロックを形成するために、シリコン基板ＳＳＢには、電界効果型トランジスタ（以下、ＭＯＳＦＥＴと称する）のソース、ドレイン等として機能する複数の半導体領域が形成される。形成された複数の半導体領域間が、配線層ＨＣＢにおける導電層によって形成された配線パターンにより接続される。これにより、送信バッファ回路ＳＣＢ１−１、受信バッファ回路ＲＣＢ１−２のような回路ブロックが構成されることになる。図１５には、上記したようなＭＯＳＦＥＴは省略されており、ディジタルフィルタ１００２に係わる部分のみが示されている。
図１５に示したロジック半導体チップＬＣＨ−１において、ＬＣＨ−Ｌ１０（Ｒ）、ＬＣＨ−Ｌ１０（Ｖ）およびＬＣＨ−Ｌ１１（Ｖ）は、第１層目の導電層ＬＣＨ−Ｌ１により形成された配線パターンであって、シリコン基板ＳＳＢの主面に配置されている。後で、図１６を用いて詳しく説明するが、上記した配線パターンＬＣＨ−Ｌ１０（Ｒ）は、絶縁層（ゲート絶縁膜）を介して、シリコン基板ＳＳＢに形成されており、配線パターンＬＣＨ−Ｌ１０（Ｖ）およびＬＣＨ−Ｌ１１（Ｖ）は、シリコン基板ＳＳＢとオーミック接続されるように形成されている。配線パターンＬＣＨ−Ｌ１０（Ｒ）の一方の端部は、コンタクトＣＴ１によって、第２層目の導電層ＬＣＨ−Ｌ２により形成された配線パターンＬＣＨ−Ｌ２０（Ｒ）に接続されており、この配線パターンＬＣＨ−Ｌ２０（Ｒ）は、コンタクトＣＴ１によって、第３層目の導電層ＬＣＨ−Ｌ３により形成された配線パターンＬＣＨ−Ｌ３０（Ｒ）に接続されている。
配線パターンＬＣＨ−Ｌ３０（Ｒ）は、コンタクトＣＴ１によって、バンプ用電極ＬＣＨ−ＰＤ３に接続されている。また、配線パターンＬＣＨ−Ｌ１０（Ｒ）の他方の端部は、コンタクトＣＴ１によって、第２層目の導電層ＬＣＨ−Ｌ２により形成された配線パターンＬＣＨ−Ｌ２１（Ｖ）に接続され、この配線パターンＬＣＨ−Ｌ２１（Ｖ）は、さらにコンタクトＣＴ１によって、配線パターンＬＣＨ−Ｌ１（Ｖ）に接続されている。
配線パターンＬＣＨ−Ｌ１０（Ｖ）は、コンタクトＣＴ１によって、第２層目の導電層ＬＣＨ−Ｌ２により形成された配線パターンＬＣＨ−Ｌ２０（Ｖ）に接続され、この配線パターンＬＣＨ−Ｌ２０（Ｖ）は、コンタクトＣＴ１によって、第３層の配線層ＬＣＨ−Ｌ３により形成された配線パターンＬＣＨ−Ｌ３０（Ｖ）に接続されている。
図１６（Ａ）は、図１５に示した断面部を含む平面図である。図１６（Ａ）に示すように、配線パターンＬＣＨ−Ｌ１０（Ｒ）は、横方向に延在している。この実施の形態３においては、図１６（Ａ）に示すように、配線パターンＬＣＨ−Ｌ３０（Ｒ）は、送信バッファ回路ＳＣＢ１−１（図６）の出力端子に接続されている。そのため、送信バッファ回路ＳＣＢ１−１からの送信信号は、配線パターンＬＣＨ−Ｌ１０（Ｒ）の一方の端部と、バンプ用電極ＬＣＨ−ＰＤ３に出力されることになる。配線パターンＬＣＨ−Ｌ１０（Ｒ）の一方の端部から、入力された信号に応じた信号が出力され、バンプ用電極ＬＣＨ−ＰＤ３に出力された送信信号と合成され、プリント基板ＰＢＳ等に形成された配線パターンを伝達して、ロジック半導体チップＬＣＨ−２（図６）へ伝達される。
図１６（Ａ）には、配線パターンＬＣＨ−Ｌ１０（Ｖ）とＬＣＨ−Ｌ２０（Ｖ）が２組描かれているが、図１６（Ｂ）には、２組のうち、右側の配線パターンＬＣＨ−Ｌ１０（Ｖ）、ＬＣＨ−Ｌ２０（Ｖ）の組のみが描かれている。また、配線パターンＬＣＨ−Ｌ３０（Ｖ）は、図１６（Ｂ）に示すようにメッシュ状に配置されており、例えば、送信バッファ回路ＳＣＢ１−１および受信バッファ回路ＲＣＢ１−２に接続されている。これらのバッファ回路は、例えば、所定の電圧Ｖｓを基準電圧として動作する。
この実施の形態３においては、遅延素子ＤＬＮが、配線パターンＬＣＨ−Ｌ１０（Ｒ）とシリコン基板ＳＳＢによって形成される。この実施の形態３においては、図１（Ｂ）に示した等価回路において、抵抗Ｒだけでなく、コンダクタンスＧを大きくすることが可能となり、信号損失率を制御することが可能である。また、シリコン基板ＳＳＢの持つ大きな誘電率を使って、配線パターンＬＣＨ−Ｌ１０（Ｒ）の単位長さあたりの遅延量を増加させることが可能であり。遅延素子ＤＬＮの小型化を図ることが可能となる。
次に、図１６（Ｂ）を用いて、実施の形態３に係わる遅延素子ＤＬＮを説明する。シリコン基板ＳＳＢは、例えばＰ型シリコン基板である。配線パターンＬＣＨ−Ｌ１０（Ｒ）は、絶縁層として、Ｐ型シリコン基板に形成されたゲート絶縁膜が用いられる。配線パターンＬＣＨ−Ｌ１０（Ｒ）の他方の端部が、Ｐ型シリコン基板とオーミック接続した基板配線パターンＬＣＨ−Ｌ１１（Ｖ）および配線パターンＬＣＨ−Ｌ２１（Ｖ）を介して、Ｐ型シリコン基板に接続されることになる。配線パターンＬＣＨ−Ｌ１０（Ｒ）は、ＭＯＳＦＥＴのゲート電極として作用し、等価的には、ＭＯＳＦＥＴのソースまたはドレインがゲート電極に接続されたＭＯＳダイオード（等価的なダイオード素子）が、形成されることになる。すなわち、分布定数型のＭＯＳダイオードが形成され、遅延素子ＤＬＮとして機能することになる。シリコンインターポーザにおいて絶縁層として用いられる酸化膜の比誘電率は４程度である。また、他のインターポーザにおいて絶縁層として用いられる樹脂材料の比誘電率は、３．１程度である。これらの材料の比誘電率に比べて、シリコンの比誘電率は、１２程度となる。そのため、遅延素子ＤＬＮの単位長さあたりの遅延を大きくすることが可能となり、遅延素子ＤＬＮの小型化を図ることができる。また、等価的にＭＯＳダイオードであるため、電流が流れることになる。この電流は、図１（Ｂ）に示した並列のコンダクタンスＧにより流れる電流に相当する。その結果、図１（Ｂ）に示した抵抗Ｒだけでなく、コンダクタンスＧによっても、信号損失率を制御することが可能となる。
上記した配線パターン等は、周知の半導体製造技術によって形成するが、横方向に延在する配線パターンＬＣＨ−Ｌ１０（Ｒ）の抵抗値が高すぎる場合が考えられる。この場合には、遅延素子ＤＬＮの構造を、図１６（Ｃ）に示すような構造にすればよい。すなわち、配線パターンＬＣＨ−Ｌ２０（Ｒ）を、横方向に延在させ、配線パターンＬＣＨ−Ｌ２１（Ｖ）と接続させる。さらに、延在した配線パターンＬＣＨ−Ｌ２０（Ｒ）と、配線パターンＬＣＨ−Ｌ１０（Ｒ）との間を複数のコンタクトＣＴ１によって接続する。これにより、配線パターンＬＣＨ−Ｌ１０（Ｒ）とＬＣＨ−Ｌ２０（Ｒ）との合成抵抗を低くすることが可能となる。
この実施の形態３においては、遅延素子ＤＬＮがロジック半導体チップＬＣＨ−１に形成される。そのため、遅延素子ＤＬＮの一方の端部を、送信バッファ回路の出力端子または受信バッファ回路の入力端子の近傍に配置することが可能となる。近傍に配置することにより、ワイヤードオア接続の部分（図１のノードＷＮＲ）と入力端子または出力端子との間で発生する信号劣化を低減することが可能となる。
この実施の形態３においては、等価的にＭＯＳダイオードによって遅延素子ＤＬＮが形成されるため、遅延素子ＤＬＮを構成する信号配線および電圧配線の単位長さあたりの所定の電圧Ｖｓ（回路の接地電圧）に対する抵抗Ｒを、信号線路１０００の単位長さあたりの所定の電圧Ｖｓに対する抵抗Ｒよりも小さくすることが可能である。言い換えるならば、対所定の電圧Ｖｓ（回路の接地電圧）に対するコンダクタンスＧを大きくすることが可能である。
シリコン基板として、Ｐ型シリコン基板を例にして説明したが、Ｎ型シリコン基板であってもよいし、図１６（Ｂ）および（Ｃ）に示したシリコン基板は、Ｐ型またはＮ型のウェル領域であってもよい。
（実施の形態４）
図１７および図１８は、実施の形態４に係わる半導体装置の構造を示す図である。この実施の形態４においても、実施の形態３と同様に、遅延素子ＤＬＮは、ロジック半導体チップＬＣＨ−１に形成される。図１７および図１８は、図１５および図１６と類似しているので、相違点を主に説明する。図１５および図１６を用いて説明した実施の形態３においては、遅延素子ＤＬＮが、分布定数型のＭＯＳダイオードによって構成されていた。これに対して、実施の形態４においては、遅延素子ＤＬＮが、分布定数型のＰＮ接合ダイオード（等価的なダイオード素子）によって構成される。
図１７は、図１６と同様に、半導体装置の断面を示す断面図である。また図１８は、図１６と同様に、遅延素子の構造を示す図である。ここで、図１８（Ａ）は、遅延素子の構造を示す平面図であり、同図におけるＡ４−Ａ４’断面が、図１７に示されている。図１８（Ｂ）は、図１６（Ｂ）と同様に、遅延素子の断面を示す断面図である。
この実施の形態４においては、分布定数型のＰＮ接合ダイオードを形成するために、シリコン半導体基板ＳＳＢに、シリコン基板ＳＳＢと逆導電型の半導体領域が形成される。図１７および図１８（Ｂ）において、ＳＳＢ−ｎは、シリコン基板ＳＳＢに形成された半導体領域を示している。シリコン基板ＳＳＢは、例えばＰ型シリコン基板である。この場合、半導体領域ＳＳＢ−ｎは、Ｐ型とは逆の導電型であるＮ型半導体領域である。これにより、Ｐ型シリコン基板ＳＳＢとＮ型半導体領域との接合部において、ＰＮ型ダイオードが形成されることになる。
Ｎ型半導体領域ＳＳＢ−ｎは、図１７および図１８において、横方向に延在している。この横方向へ延在しているＮ型半導体領域ＳＳＢ−ｎは、配線パターンＬＣＨ−Ｌ１０（Ｒ）とオーミック接続している。実施の形態３では、配線パターンＬＣＨ−Ｌ１０（Ｒ）は、ゲート酸化膜を介してシリコン基板ＳＳＢに形成され、ゲート電極として機能していたが、この実施の形態４においては、ＰＮ接合ダイオードの電極として機能する。
この場合、Ｐ型のシリコン基板ＳＳＢは、所定の電圧Ｖｓ（例えば、回路の接地電圧）に接続される。この実施の形態においては、ＰＮ接合ダイオードによって遅延素子ＤＬＮが構成されるため、ＰＮ接合ダイオードを流れる電流を大きくすることが可能となる。このＰＮ接合ダイオードによって構成された遅延素子ＤＬＮの等価回路は、図１（Ｂ）に示した等価回路と同じである。ＰＮ接合ダイオードを流れるダイオード電流が、等価回路において、並列的に接続されたコンダクタンスＧを流れる電流と見なすことができるため、この実施の形態４によれば、より大きなコンダクタンスＧを有する遅延素子ＤＬＮを形成することが可能となる。
図１８（Ｃ）は、図１６（Ｃ）に類似している。すなわち、図１８（Ｃ）においては、配線パターンＬＣＨ−Ｌ２０（Ｒ）が、配線パターンＬＣＨ−Ｌ１０（Ｒ）に沿って延在して配置されている。延在された配線パターンＬＣＨ−Ｌ２０（Ｒ）は、複数のコンタクトＣＴ１によって、配線パターンＬＣＨ−Ｌ１０（Ｒ）と並列的に接続されている。これにより、配線パターンＬＣＨ−Ｌ１０（Ｒ）とＬＣＨ−Ｌ２０（Ｒ）との合成抵抗を低減することが可能となる。すなわち、ＰＮ接合ダイオードの電極の抵抗を低減することが可能となる。なお、実施の形態４では、ダイオードの電極の抵抗を低減するために、配線パターンＬＣＨ−Ｌ２０（Ｒ）が延在されているため、実施の形態３と異なり、延在された配線パターンＬＣＨ−Ｌ２０（Ｒ）は、Ｐ型のシリコン基板に接続された配線パターンＬＣＨ−Ｌ２１（Ｖ）と、電気的に分離されている。
シリコン基板ＳＳＢが、Ｐ型のシリコン基板の場合を例にして説明したが、実施の形態３と同様に、これに限定されるものではない。すなわち、シリコン基板ＳＳＢは、Ｎ型のシリコン基板であってもよいし、Ｐ型またはＮ型のウェルであってもよい。勿論、Ｎ型のシリコン基板またはＮ型のウェルの場合には、Ｎ型半導体領域ＳＳＢ−ｎの代わりにＰ型半導体領域が用いられることになる。
実施の形態３および４においては、送信バッファ回路ＳＣＢ１−１の出力端子に接続されたディジタルフィルタを例にして説明したが、勿論、受信バッファ回路ＲＣＢ１−２の入力端子に、実施の形態３および４で説明したディジタルフィルタが接続されるようにしてもよい。
（実施の形態５）
実施の形態１〜４においては、単相の信号を伝送する信号線路を例として説明したが、差動の信号（差動信号）を伝送する信号線路にも、ディジタルフィルタを適用することができる。この場合にも、消費電力の低減を図りながら、信号の復元（整形）を行うことが可能である。差動信号を転送する信号線路にディジタルフィルタを用いる形態を、実施の形態５として説明する。
図１９は、実施の形態５に係わるディジタルフィルタの構成を示すブロック図である。図１９において、１００１Ｐは、１対の出力端子を有する送信バッファ回路を示しており、１００３Ｐは、１対の入力端子を有する受信バッファ回路を示している。送信バッファ回路１００１Ｐは、例えば図６に示したロジック半導体チップＬＣＨ−２内のＳｅｒＤｅｓ回路に設けられており、受信バッファ回路１００３Ｐは、図６に示したロジック半導体チップＬＣＨ−１内のＳｅｒＤｅｓ回路に設けられている。送信バッファ回路１００１Ｐは、送信すべき信号を受け、受信した信号に従った差動信号を生成する。送信バッファ回路１００１Ｐは、例えば転送速度が５６Ｇｐｂｓで、互いに位相が反転した１対のシリアル信号を差動信号として形成する。形成された差動信号は、送信バッファ回路１００１Ｐの１対の出力端子から、１対の信号線路（第１信号線路および第２信号線路）１０００Ｐ１、１０００Ｐ２の端部ＳＮＩ１、ＳＮＩ２へ供給される。すなわち、形成された１対のシリアル信号のうちの一方のシリアル信号が、信号線路（第１信号線路または第２信号線路）１０００Ｐ１の端部ＳＮＩ１に供給され、他方のシリアル信号が、信号線路（第２信号線路または第１信号線路）１０００Ｐ２の端部ＳＮＩ２に供給される。
１対の信号線路１０００Ｐ１、１０００Ｐ２は、ロジック半導体チップＬＣＨ−１に配置された送信バッファ回路１００１Ｐとロジック半導体チップＬＣＨ−２に配置された受信バッファ回路１００３Ｐ間を接続する配線パターンおよびコンタクトによって構成されている。例えば、プリント基板ＰＢＳに形成された１対の配線パターン等が、１対の信号線路１０００Ｐ１、１０００Ｐ２に含まれる。
１対の信号線路１０００Ｐ１、１０００Ｐ２のそれぞれの端部ＳＮＩ１、ＳＮＩ２に供給された差動信号は、信号線路１０００Ｐ１、１０００Ｐ２を伝搬し、信号線路１０００Ｐ１、１０００Ｐ２のそれぞれの端部ＳＮＯ１、ＳＮＯ２に伝達される。１対の信号線路１０００Ｐ１、１０００Ｐ２のそれぞれは、ノードＷＲＮ１、ＷＲＮ２において、１対のディジタルフィルタ１００２Ｐ１、１００２Ｐ２に接続されている。
受信バッファ回路１００３Ｐの１対の入力端子は、ノードＷＲＮ１、ＷＲＮ２に接続されている。すなわち、受信バッファ回路１００３Ｐの１対の入力端子のうち、一方の入力端子が、ノードＷＲＮ１に接続され、他方の入力端子が、ノードＷＲＮ２に接続されている。受信バッファ回路１００３Ｐは、１対の入力端子に供給された差動信号を増幅して、出力する。受信バッファ回路１００３Ｐは、１対の入力端子に接続された差動回路を備えていると見なすことができる。この場合、１対の入力端子に供給された差動信号が、差動回路によって増幅されることになる。受信バッファ回路１００３Ｐからの出力が、ＳｅｒＤｅｓ回路において処理される。
１対のディジタルフィルタ１００２Ｐ１、１００２Ｐ２は、互いに同じ構成を有しており、その構成は、実施の形態１〜４において述べたディジタルフィルタ１００２と同じである。ディジタルフィルタ１００２Ｐ１は、１対の端部ＤＮ１、ＤＮ２を有する遅延素子ＤＬＮ１を有しており、ディジタルフィルタ１００２Ｐ２は、１対の端部ＤＮ１、ＤＮ２を有する遅延素子ＤＬＮ２を有している。
遅延素子ＤＬＮ１の一方の端部ＤＮ２は、ノードＷＲＮにおいて、信号線路１０００Ｐ１の端部ＳＮＯ１および受信バッファ回路１００３Ｐの一方の入力端子とワイヤードオア接続されており、他方の端部ＤＮ１は、所定の電圧Ｖｓに接続されている。遅延素子ＤＬＮ２も、遅延素子ＤＬＮ１と同様に、その一方の端部ＤＮ２は、ノードＷＲＮにおいて、信号線路１０００Ｐ２の端部ＳＮＯ２および受信バッファ回路１００３Ｐの他方の入力端子とワイヤードオア接続されており、他方の端部ＤＮ１は、所定の電圧Ｖｓに接続されている。
実施の形態１で説明したディジタルフィルタ１００２と、上記した１対のディジタルフィルタ１００２Ｐ１、１００２Ｐ２との対応を述べておくと、次のようになる。すなわち、図１９に示した遅延素子ＤＬＮ１およびＤＬＮ２のそれぞれが、図１（Ａ）で説明した遅延素子ＤＬＮに相当し、遅延素子ＤＬＮと同様に動作する。
同様に動作するため、詳しい説明は省略するが、遅延素子ＤＬＮ１，ＤＬＮ２のそれぞれの一方の端部ＤＮ２が、信号の入力および出力端子として機能する。遅延素子ＤＬＮ１には、信号線路１０００Ｐ１の端部ＳＮＯ１から出力される信号のうち、信号分配率ｂに従った信号が入力され、往復信号遅延ＵＴ／ｍ後に、減衰した信号を出力する（実線矢印）。遅延素子ＤＬＮ１から出力された信号が、ワイヤードオア接続の部分（ノードＷＲＮ１）において合成され、合成された信号が受信バッファ回路１００３Ｐの一方の入力端子に供給されることになる。同様に、遅延素子ＤＬＮ２には、信号線路１０００Ｐ２の端部ＳＮＯ２から出力される信号のうち、信号分配率ｂに従った信号が入力され、往復信号遅延ＵＴ／ｍ後に、減衰した信号を出力する（一点鎖線矢印）。遅延素子ＤＬＮ２から出力された信号が、ワイヤードオア接続の部分（ノードＷＲＮ２）において合成され、合成された信号が受信バッファ回路１００３Ｐの他方の入力端子に供給されることになる。
これにより、受信バッファ回路１００３Ｐの１対の入力端子のそれぞれには、合成により復元（整形）された信号が供給されることになる。１対のディジタルフィルタ１００２Ｐ１、１００２Ｐ２のそれぞれは、受動素子である遅延素子ＤＬＮ１、ＤＬＮ２によって形成されているため、消費電力の低減を図りながら、１対の信号線路における損失により生じた信号劣化を復元することが可能となる。
遅延素子ＤＬＮ１、ＤＬＮ２のそれぞれは、実施の形態１および２において説明したように、インターポーザに形成してもよいし、実施の形態３および４において説明したように、半導体チップに形成するようにしてもよい。また、図１９では、受信バッファ回路１００３Ｐの１対の入力端子側に、１対のディジタルフィルタ１００２Ｐ１、１００２Ｐ２を接続する例を示したが、送信バッファ回路１００１Ｐの１対の出力端子側に、１対のディジタルフィルタ１００２Ｐ１、１００２Ｐ２を接続するようにしてもよい。
（実施の形態６）
図２０は、実施の形態６に係わるディジタルフィルタの構成を示すブロック図である。この実施の形態６においても、差動信号を伝送する信号線路に適したディジタルフィルタが提供される。図２０は、図１９と類似しているため、相違点を主に説明する。
図２０において、１対の信号線路１０００Ｐ１、送信バッファ回路１００１Ｐおよび受信バッファ回路１００３Ｐは、図１９と同じであるため、説明は省略する。図１９では、信号線路１０００Ｐ１、１０００Ｐ２のそれぞれに対してディジタルフィルタ１００２Ｐ１、１００２Ｐ２が設けられていた。これに対して、この実施の形態６においては、１対の信号線路１００２Ｐ１、１００２Ｐ２に対して、１個のディジタルフィルタ１００２Ｐが設けられる。
ディジタルフィルタ１００２Ｐは、１対の端部ＤＮＩＯ１、ＤＮＩＯ２を有する遅延素子ＤＬＮを備えている。遅延素子ＤＬＮの一方の端部ＤＮＩＯ１は、ノードＷＲＮ１において、信号線路１００１Ｐ１の端部ＳＮ０１と受信バッファ回路１００３Ｐの一方の入力端子とにワイヤードオア接続されている。同様に、遅延素子ＤＬＮの他方の端部ＤＮＩＯ２は、ノードＷＲＮ２において、信号線路１００１Ｐ２の端部ＳＮ０２と受信バッファ回路１００３Ｐの他方の入力端子とにワイヤードオア接続されている。遅延素子ＤＬＮは、実施の形態１〜５において説明した遅延素子と異なり、所定の電圧Ｖｓに接続された端部を有していない。
また、図２０では、遅延素子ＤＬＮは、その平面形状が、折り返すように描かれているが、この平面形状に限定されるものではない。例えば、図７に示した配線パターンＩＮＳ−Ｌ１０のように、平面形状が直線状であってもよい。図７に示した配線パターンＩＮＳ−Ｌ１０を、図２０に示した遅延素子ＤＬＮの信号配線として用いる場合、配線パターンＩＮＳ−Ｌ１０と、配線パターンＩＮＳ−Ｌ１３が分離され、配線パターンＩＮＳ−Ｌ１０の一方の端部が、図２０のノードＷＲＮ１に接続され、他方の端部が、図２０ノードＷＲＮ２に接続されることになる。また、この場合であっても、平面視で見た場合には、配線パターンＬ１０は、図７と同様に、遅延素子ＤＬＮを構成する電圧配線である配線パターンＩＮＳ−Ｌ１１とＩＮＳ−Ｌ１２との間に、これらの配線パターンと平行して延在するように配置されている。
図２０に示した遅延素子ＤＬＮは、図１９に示した遅延素子ＤＬＮ１の往復信号遅延と、遅延素子ＤＬＮ２の往復信号遅延の和に相当する往復信号遅延を持つようにする。また、図２０に示した遅延素子ＤＬＮの信号損失量は、遅延素子ＤＬＮ１の信号損失量（ｄｂ）と遅延素子ＤＬＮ２の信号損失量（ｄｂ）の和となるようにする。図１９に示した遅延素子ＤＬＮ１とＤＬＮ２とは、互いに同じ構成を有しているため、図２０に示した遅延素子ＤＬＮは、遅延素子ＤＬＮ１の２倍の長さを有する配線パターンによって形成される。
差動信号を構成する１対の信号（シリアル信号）は、一方の信号（他方の信号）を見るとき、他方の信号（一方の信号）は基準電位として働くと考えることができる。すなわち、各相が互いに基準電位として働く。実施の形態６においては、遅延素子ＤＬＮの一方の端部ＤＮＩＯ１に、差動信号のうちの一方の信号が入力され、遅延素子ＤＬＮの他方の端子ＤＮＩＯ２に、差動信号のうちの他方の信号が入力される。そのため、一方の端部ＤＮＩＯ１に入力された信号を見ると、この信号に対する基準電位が、他方の端部ＤＮＩＯ２に供給されていることになる。同様に、他方の端部ＤＮＩＯ２に入力された信号を見ると、この信号に対する基準電位が、一方の端部ＤＮＩＯ１に供給されていることになる。
その結果、遅延素子ＤＬＮの一方の端部ＤＮＩＯ１に入力された信号は、遅延素子ＤＬＮの他方の端部ＤＮＩＯ２において反射され、反射された信号が、一方の端部ＤＮＩＯ１から出力されることになる（実線矢印）。同様に、遅延素子ＤＬＮの他方の端部ＤＮＩＯ２に入力された信号は、遅延素子ＤＬＮの一方の端部ＤＮＩＯ１において反射され、反射された信号が、他方の端部ＤＮＩＯ２から出力されることになる（一点鎖線矢印）。
遅延素子ＤＬＮの一方の端部ＤＮＩＯ１と他方の端部ＤＮＩＯ２に入力される１対の信号は差動信号であるため、他方の端部ＤＮＩＯ２（または一方の端部ＤＮＩＯ１）に入力されている信号を基準電位として扱うと、一方の端部ＤＮＩＯ１（または他方の端部ＤＮＩＯ２）に入力されている信号は、１対の信号間の中心電位（所定の電圧Ｖｓ）に対して２倍の値となる。そのため、遅延素子ＤＬＮの信号減衰量は、２倍（遅延素子ＤＬＮ１の信号減衰量（ｄｂ）と遅延素子ＤＬＮ２の信号減衰量（ｄｂ）の和）にされる。
また、差動信号を構成する１対の信号は、同じ周波数で変化する。そのため、他方の端部ＤＮＩＯ２に入力されている信号が基準電位として働いているとき、この基準電位を時間に伴って変化しない固定の基準電位と見なした場合、一方の端部ＤＮＩＯ１に入力されている信号は、２倍の周波数を有しているものと見なすことができる。そのため、遅延素子ＤＬＮの往復信号遅延は、２倍にされる。
遅延素子ＤＬＮは、十分に短いため、遅延素子ＤＬＮの往復信号遅延は、遅延素子ＤＬＮの長さに依存することになる。従って、図１９に示した遅延素子ＤＬＮ１とＤＬＮ２の和を、遅延素子ＤＬＮの長さとすることにより、２倍の往復信号遅延を得ることが可能となる。
往復信号遅延は、データ幅区間ＵＴを整数ｍで割った値であり、ここで述べた２倍の往復信号遅延は、整数ｍが１の場合である。そのため、２倍は一例であって、１データ幅区間ＵＴにおいて、往復信号遅延が１回を含む整数（ｍ）回発生するように、遅延素子ＤＬＮの長さ等は定めればよい。
遅延素子ＤＬＮの端部ＤＮＩＯ１からの出力された信号が、ノードＷＲＮ１において合成される。同様に、遅延素子ＤＬＮの端部ＤＮＩＯ２からの出力された信号が、ノードＷＲＮ２において合成される。その結果、受信バッファ回路１００３Ｐの１対の入力端子には、復元（整形）された差動信号が供給されることになる。すなわち、消費電力の低減を図りながら、信号線路において歪んだ波形を整形することが可能となる。
また、この実施の形態６においては、１対の信号線路１０００Ｐ１、１０００Ｐ２に、同相のノイズが入った場合、ノイズに従って、遅延素子の端部ＤＮＩＯ２またはＤＮＩＯ１に供給される基準電位も変化することになる。その結果、端子ＤＮＩＯ１またはＤＮＩＯ２から出力される出力信号は、ノイズによる影響を受けない。すなわち、ノイズによる影響を低減することが可能となる。
図２０では、受信バッファ回路１００３Ｐ側にディジタルフィルタ１００２Ｐを設けた例を示したが、送信バッファ回路１００１Ｐ側にディジタルフィルタ１００２Ｐを設けてもよい。また、遅延素子ＤＬＮは、実施の形態１〜４において述べたように、インターポーザに形成してもよいし、半導体チップに形成してもよい。
（実施の形態７）
実施の形態５および６においては、差動信号を伝送する信号線路（差動信号線路）に用いるディジタルフィルタを説明した。実施の形態７では、差動信号を伝送する信号線路（差動信号線路）に用いるディジタルフィルタのより具体的な形態が提供される。
＜差動信号およびコモンモード信号＞
先ず、信号線路で伝送される差動信号の一例を、図２４を用いて説明する。図２４は、差動信号の電圧波形を示す波形図である。同図において、横軸は時間ｔを示しており、縦軸は電圧を示している。縦軸において、Ｖｒｅｆは基準の電圧（基準電圧）を示しており、＋Ｖｄは、基準電圧Ｖｒｅｆに対して、電圧値が高い電圧を示し、−Ｖｄは、基準電圧Ｖｒｅｆに対して低い電圧を示している。
差動信号は、時間の経過に伴って、その電圧が相補的に変化する１対の信号によって構成されている。図２４では、この１対の信号が、符号ＳＳＩと／ＳＳＩで示されている。信号ＳＳＩが、基準電圧Ｖｒｅｆよりも高い電圧の範囲で、時間の経過に伴って変化すると、信号／ＳＳＩは、基準電圧Ｖｒｅｆよりも低い電圧の範囲で、時間の経過に伴って変化する。時間の経過に伴う信号ＳＳＩと信号／ＳＳＩの変化は、相補的となる。すなわち、信号ＳＳＩの電圧が、基準電圧Ｖｒｅｆから電圧＋Ｖｄに向けて上昇するように変化するとき、信号／ＳＳＩの電圧は、基準電圧Ｖｒｅｆから電圧−Ｖｄに向けて下降するように変化する。同様に、信号ＳＳＩが、電圧＋Ｖｄから基準電圧Ｖｒｅｆに向けて下降するように変化するとき、信号／ＳＳＩの電圧は、電圧−Ｖｄから基準電圧Ｖｒｅｆに向けて上昇するように変化する。
差動回路は、例えば、この１対の信号ＳＳＩと／ＳＳＩ間の電圧差を検出あるいは／および増幅する。本明細書においては、以下、特に明示する必要がない場合には、１対の信号ＳＳＩと／ＳＳＩのそれぞれも差動信号と称する。
図２４において、＋Ｖｐｄは、差動信号ＳＳＩが変化したときのピーク電圧を示し、−Ｖｐｄは、差動信号／ＳＳＩが変化したときのピーク電圧を示している。ここでは、差動信号ＳＳＩの電圧の絶対値と、差動信号／ＳＳＩの電圧の絶対値は、等しいものとして説明する。そのため、基準電圧Ｖｒｅｆからピーク電圧＋Ｖｐｄまでの電圧の絶対値と、基準電圧Ｖｒｅｆからピーク電圧−Ｖｐｄまでの電圧の絶対値は等しい。
図２４において、ＣＭＩは、差動信号ＳＳＩ、／ＳＳＩに同期したコモンモード信号を示している。図２４においては、コモンモード信号ＣＭＩは、差動信号ＳＳＩと同相の信号として示されている。すなわち、差動信号ＳＳＩの上昇に同期して、コモンモード信号ＣＭＩは上昇し、差動信号ＳＳＩの下降に同期して、コモンモード信号ＣＭＩは下降する。基準電圧Ｖｒｅｆに対するコモンモード信号ＣＭＩのピーク電圧が、図２４では、＋Ｖｐｃとして示されている。
コモンモード信号ＣＭＩが、ノイズとして差動信号ＳＳＩ、／ＳＳＩのそれぞれに重畳した場合、差動信号ＳＳＩ、／ＳＳＩのそれぞれの電圧は、コモンモード信号ＣＭＩの電圧分だけ高くなる。なお、この場合、ノイズとして重畳されるため、コモンモード信号ＣＭＩは、コモンモードノイズＣＭＩと見なしてもよいため、以下、コモンモードノイズＣＭＩと称することもある。
コモンモードノイズＣＭＩによって、差動信号ＳＳＩ、／ＳＳＩの電圧が変化しても、その間の電圧差は変化しないため、差動回路は、コモンモードノイズＣＭＩに影響されない検出結果あるいは／および増幅結果を出力することが可能となる。
＜シングルエンドディジタルフィルタ＞
実施の形態５においては、図１９に示すように、１対の信号（差動信号ＳＳＩ、／ＳＳＩ）は、送信バッファ回路１００１Ｐの１対の出力端子から、１対の信号線路１０００Ｐ１、１０００Ｐ２の端部ＳＮＩ１、ＳＮＩ２へ供給される。この差動信号ＳＳＩ、／ＳＳＩは、信号線路１０００Ｐ１、１０００Ｐ２を伝搬し、信号線路１０００Ｐ１、１０００Ｐ２のそれぞれの端部ＳＮＯ１、ＳＮＯ２に伝達される。実施の形態５では、１対の信号線路１０００Ｐ１、１０００Ｐ２のそれぞれは、ノードＷＲＮ１、ＷＲＮ２において、１対のディジタルフィルタ１００２Ｐ１、１００２Ｐ２に接続されている。
ディジタルフィルタ１００２Ｐ１、１００２Ｐ２のそれぞれは、図１９に示すように、他方の端部ＤＮ１が、所定の電圧Ｖｓに接続された遅延素子ＤＬＮ１、ＤＬＮ２を備えている。他方の端部ＤＮ１が、例えば接地電圧のような所定の電圧Ｖｓに接続されているため、図１９に示したディジタルフィルタ１００２Ｐ１、１００２Ｐ２のそれぞれは、シングルエンドディジタルフィルタと見なすことができる。
＜＜コモンモード信号＞＞
図１９に示した送信バッファ回路１００１Ｐが、１対の差動信号を１対の信号線路１０００Ｐ１、１０００Ｐ２へ供給するが、この送信バッファ回路１００１Ｐは、現実的には幾分かのコモンモード信号を発生してしまう。また、信号線路１０００Ｐ１と１０００Ｐ２との間で、非対称の箇所が存在する場合、コモンモード信号が発生することがある。このようにして発生したコモンモード信号は、信号線路１０００Ｐ１、１０００Ｐ２のそれぞれにノイズとして与えられることになる。図１９に示したディジタルフィルタ（シングルエンドディジタルフィルタ）１００２Ｐ１、１００２Ｐ２では、与えられたコモンモード信号（コモンモードノイズ）も等化するように動作する。本発明者は、シングルエンドディジタルフィルタの場合、差動信号だけでなく、コモンモードノイズも等化することを調べたので、その結果を次に説明する。
図２５は、図１９に示すように、ディジタルフィルタ１００２Ｐ１、１００２Ｐ２のそれぞれを、シングルエンドディジタルフィルタで構成した場合のアイパターンを示す図である。図２５において、横軸は時間を示し、縦軸は信号電圧を示している。このアイパターンは、図９と同様の条件で求めている。すなわち、プリント基板として、ＦＲ４基板を用い、図６に示したようなロジック半導体チップＬＣＨ−１とＬＣＨ−２を、その間隔が４インチとなるように、プリント基板に搭載し、プリント基板の配線パターンを介して、ロジック半導体チップＬＣＨ−２からＬＣＨ−１へ、５６Ｇｂｐｓの伝送速度で、ＮＲＺ形式の差動信号を供給した場合を示している。また、インターポーザとしては、シリコンインターポーザが用いられている。図２５では、ロジック半導体チップＬＣＨ−１の受信バッファ回路として、図１９に示したような受信バッファ回路１００３Ｐが用いられ、１対の差動信号は、図１９に示すような１対の信号線路１０００Ｐ１、１０００Ｐ２を介して受信バッファ回路１００３Ｐへ供給される。
図２５（Ａ）は、図１９に示すように、ディジタルフィルタ１００２Ｐ１、１００２Ｐ２が、ノードＷＲＮ１、ＷＲＮ２に接続された状態で、受信バッファ回路１００３Ｐの入力端子における信号電圧波形を重ねることによって描かれたアイパターンの図である。図２５（Ａ）において、ドットで埋めた波形ＳＳＩＢは、差動信号ＳＳＩ、／ＳＳＩの成分を等化することにより生じる信号電圧波形であり、実線の波形ＣＭＩＢは、コモンモードノイズＣＭＩの成分を等化することにより生じる信号電圧波形を示している。なお、図２５では、コモンモードノイズＣＭＩのピーク電圧＋Ｖｐｃ（図２４）の値が、差動信号ＳＳＩのピーク電圧＋Ｖｐｄと差動信号／ＳＳＩのピーク電圧−Ｖｐｄの間の電圧差の２０％の場合を示している。
図２５（Ｂ）は、図２５（Ａ）から、差動信号ＳＳＩ、／ＳＳＩの成分を等化することによって生じた信号電圧波形ＳＳＩＢを抽出して、アイパターンとした示した図である。また、図２５（Ｃ）は、図２５（Ａ）から、コモンモード信号ＣＭＩの成分を等化することによって生じた信号電圧波形ＣＭＩＢを抽出して、アイパターンとして示した図である。
図２５（Ｂ）に示すように、アイパターンが開いていることにより、ディジタルフィルタ１００２Ｐ１および１００２Ｐ２によって、差動信号ＳＳＩおよび／ＳＳＩの成分に対して等化が行われ、送信された差動信号の識別が可能となっていることが判る。しかしながら、図２５（Ｃ）に示すように、コモンモード信号ＣＭＩの成分についても、アイパターンが開いている。すなわち、コモンモード信号ＣＭＩの成分についても、ディジタルフィルタ１００２Ｐ１および１００２Ｐ２によって、等化が行われていることになる。その結果、図２５（Ａ）に示すように、アイパターンには、差動信号ＳＳＩ、／ＳＳＩの成分を等化することによって生じた信号電圧波形ＳＳＢＩＢと、コモンモードノイズの成分を等化することによって生じた信号電圧波形ＣＭＩＢとが混在した状態となっている。
このように混在した状態では、例えば受信バッファ回路１００３Ｐにおいて、送信された差動信号（シリアル信号）の論理値を識別する場合、コモンモード信号ＣＭＩの信号電圧波形ＣＭＩＢを基にして差動信号の論理値を誤って識別してしまうことが考えられ、誤動作に繋がる。
＜＜スキュー＞＞
対とされた差動信号ＳＳＩと差動信号／ＳＳＩ間では、互いに同期して変化することが望ましいが、差動信号ＳＳＩと差動信号／ＳＳＩとの間には遅延（スキュー）が生じることがある。例えば、送信バッファ回路１００１Ｐ（図１９）における特性のバラツキ、信号線路１０００Ｐ１、１０００Ｐ２間の遅延バラツキ等によって、差動信号ＳＳＩと差動信号／ＳＳＩとの間で、遅延が生じる。一例を述べると、差動信号ＳＳＩの電圧が変化するタイミングに比べて、差動信号／ＳＳＩの電圧が変化するタイミングが遅れることがある。
本発明者は、１対の差動信号ＳＳＩ、／ＳＳＩ間にスキューがある場合のアイパターンも調べた。図２６は、本発明者が、調べたアイパターンを示す図である。図２６も、ディジタルフィルタ１００２Ｐ１、１００２Ｐ２のそれぞれが、シングルエンドディジタルフィルタによって構成されている場合のアイパターンを示している。図２６においては、信号線路における遅延バラツキによって、３ピコセカンド（ｐｓｅｃ）のスキューが、差動信号ＳＳＩと差動信号／ＳＳＩとの間に存在する場合のアイパターンが示されている。図２６についても、横軸は時間を表し、縦軸は信号電圧を表している。図２６に示したアイパターンは、図２５と同様の条件で求めている。
図２６（Ａ）において、ドットで埋めた波形ＳＳＩＢは、差動信号ＳＳＩ、／ＳＳＩの成分を等化することにより生じた信号電圧波形を示しており、実線の波形ＳＫＹＢは、スキューを等化することによって生じた信号電圧波形を示している。また、図２６（Ｂ）は、図２５（Ｂ）と同様に、図２６（Ａ）から、差動信号ＳＳＩ、／ＳＳＩの成分によって生じた信号電圧波形ＳＳＩＢを抽出して、アイパターンとして示した図である。図２６（Ｃ）は、図２６（Ａ）から、スキューによって生じた信号電圧波形ＳＫＹＢを抽出して、アイパターンとして示した図である。
図２５では、差動信号と同相のコモンモードノイズＣＭＩが、差動信号ＳＳＩ、／ＳＳＩのそれぞれに混入して場合を示していたため、差動信号の成分により生じた信号電圧波形ＳＳＩＢとコモンモードノイズＣＭＩの成分により生じた信号電圧波形ＣＭＩＢとが同相になっている。すなわち、信号電圧波形ＳＳＩＢによるアイパターンと信号電圧波形ＣＭＩＢによるアイパターンとは、同相になっており、信号電圧波形ＳＳＩＢによるアイパターンが開いているタイミングと信号電圧波形ＣＭＩＢによるアイパターンが開いているタイミングとが、一致している。これに対して、図２６では、スキューにより生じる信号電圧波形ＳＫＹＢによるアイパターンが開いているタイミングは、信号電圧波形ＳＳＩＢにより生じるアイパターンが開いているタイミングからずれている。
スキューが存在する場合にも、図２６（Ｃ）に示すように、スキューに応じたアイパターンが発生するため、コモンモード信号ＣＭＩが混入した場合と同様に、誤動作に繋がることになる。
＜ディジタルフィルタの構成＞
図２７は、実施の形態７に係わるディジタルフィルタの構成およびその等価回路を示す図である。ここで、図２７（Ａ）は、ディジタルフィルタの構成を示しており、図２７（Ｂ）は、図２７（Ａ）に示したディジタルフィルタの等価回路を示している。
図２７（Ａ）は、図２０に示したディジタルフィルタの構成と類似しているので、相違点のみを説明する。図２０に示したディジタルフィルタにおいては、遅延素子ＤＬＮは、屈曲した遅延配線（以下、遅延線路とも称する）によって構成されていた。それに対して、この実施の形態７においては、遅延素子ＤＬＮは、直線形状の遅延線路によって構成されている。しかしながら、この実施の形態７においても、図２０に示したように、屈曲した遅延線路によって遅延素子ＤＬＮを構成するようにしてもよい。遅延素子ＤＬＮが、直線形状の遅延線路によって構成されていることを除いて、図２７（Ａ）に示すディジタルフィルタの構成および動作は、図２０と同様である。
また、図２７（Ｂ）に示した等価回路は、図１（Ｂ）に示した等価回路と類似している。相違点は、遅延素子ＤＬＮが有する１対の端部ＤＮＩＯ１、ＤＮＩＯ２が、信号線路１０００Ｐ１、１０００Ｐ２に接続されていることである。すなわち、遅延素子ＤＬＮの端部ＤＮＩＯ１は、信号線路１０００Ｐ１にワイヤードオア接続され、端部ＤＮＩＯ２は、信号線路１０００Ｐ２にワイヤードオア接続されている。この信号線路１０００Ｐ１、１０００Ｐ２のそれぞれは、送信バッファ回路１００１Ｐと受信バッファ回路１００３Ｐとの間に接続されており、遅延素子ＤＬＮとのワイヤードオア接続は、受信バッファ回路１００３Ｐの近傍で行われている。
図２７（Ｂ）に示した等化回路図においては、図１（Ｂ）と同様に、インダクタンスＬ、抵抗Ｒ、キャパシタンスＣおよびコンダクタンスＧによって構成されπ型の分布定数回路によって、遅延素子ＤＬＮが表されている。図２７（Ｂ）においては、端部ＤＮＩＯ１、ＤＮＩＯ２のそれぞれに、インダクタンスＬと抵抗Ｒとが接続されるように、分布定数回路が表されているが、これに限定されるものではない。後で説明するが、遅延素子ＤＬＮを構成する遅延線路に沿って、電圧配線が配置されている。この電圧配線に、所定の電圧Ｖｓが供給される。この電圧配線に供給される所定の電圧Ｖｓが、図２７（Ｂ）に示した電圧Ｖｓとして機能する。図２７（Ｂ）に示した等化回路図で説明すると、この電圧配線と遅延線路との間に並列的に形成されたキャパシタンスとコンダクタンスが、図２７（Ｂ）に示した分布定数回路を構成するキャパシタンスＣとコンダクタンスＧによって表されている。
実施の形態６と同様に、ディジタルフィルタ１００２Ｐは、１対の端部ＤＮＩＯ１、ＤＮＩＯ２を有する遅延素子ＤＬＮを備えている。遅延素子ＤＬＮの一方の端部ＤＮＩＯ１は、ノードＷＲＮ１において、信号線路１００１Ｐ１の端部ＳＮ０１と受信バッファ回路１００３Ｐの一方の入力端子とにワイヤードオア接続されている。また、遅延素子ＤＬＮの他方の端部ＤＮＩＯ２は、ノードＷＲＮ２において、信号線路１００１Ｐ２の端部ＳＮ０２と受信バッファ回路１００３Ｐの他方の入力端子とにワイヤードオア接続されている。このように、遅延素子ＤＬＮは、実施の形態６と同様に、所定の電圧Ｖｓに接続された端部を有していない。
図２０の説明から理解されるように、対を構成する差動信号ＳＳＩ、／ＳＳＩは、一方の差動信号ＳＳＩ（または他方の差動信号／ＳＳＩ）を見るとき、他方の差動信号／ＳＳＩ（または一方の差動信号ＳＳＩ）は基準電位として働くと考えることができる。すなわち、差動信号の一方または他方が、互いに基準電位として働く。図２７（Ａ）において、遅延素子ＤＬＮの一方の端部ＤＮＩＯ１に、差動信号のうちの一方の差動信号ＳＳＩが入力され、遅延素子ＤＬＮの他方の端子ＤＮＩＯ２に、差動信号のうちの他方の差動信号／ＳＳＩが入力される場合、一方の端部ＤＮＩＯ１に入力された差動信号を見ると、この差動信号ＳＳＩに対する基準電位が、他方の端部ＤＮＩＯ２に供給されていることになる。同様に、他方の端部ＤＮＩＯ２に入力された差動信号／ＳＳＩを見ると、この差動信号／ＳＳＩに対する基準電位が、一方の端部ＤＮＩＯ１に供給されていることになる。
その結果、遅延素子ＤＬＮの一方の端部ＤＮＩＯ１に入力された差動信号ＳＳＩは、遅延素子ＤＬＮの他方の端部ＤＮＩＯ２において反射され、反射された差動信号が、一方の端部ＤＮＩＯ１から出力されることになる。同様に、遅延素子ＤＬＮの他方の端部ＤＮＩＯ２に入力された差動信号／ＳＳＩは、遅延素子ＤＬＮの一方の端部ＤＮＩＯ１において反射され、反射された信号が、他方の端部ＤＮＩＯ２から出力されることになる。
遅延素子ＤＬＮの端部ＤＮＩＯ１から出力された差動信号が、ノードＷＲＮ１において、信号線路１０００Ｐ１からの差動信号ＳＳＩの信号分（１−ｂ）と合成される。同様に、遅延素子ＤＬＮの端部ＤＮＩＯ２から出力された差動信号が、ノードＷＲＮ２において、信号線路１０００Ｐ２からの差動信号／ＳＳＩの信号分（１−ｂ）と合成される。その結果、受信バッファ回路１００３Ｐの１対の入力端子には、復元（整形）された差動信号ＳＳＩ、／ＳＳＩが供給されることになる。すなわち、消費電力の低減を図りながら、信号線路において劣化した差動信号成分の波形を整形することが可能となる。
この実施の形態７においては、１対の信号線路１０００Ｐ１、１０００Ｐ２に、コモンモードノイズが入った場合、このコモンモードノイズに従って、遅延素子の端部ＤＮＩＯ２およびＤＮＩＯ１のそれぞれの電位は、同様に変化する。すなわち、コモンモードノイズに従って、端部ＤＮＩＯ１、ＤＮＩＯ２のそれぞれにおける電位は、同相で変化する。そのため、端部ＤＮＩＯ１およびＤＮＩＯ２のいずれか一方の端部における電位を基準電位として見ると、他方の端部における電位は、コモンモードノイズに影響されない。その結果、端部ＤＮＩＯ１、ＤＮＩＯ２に供給された信号のうち、差動信号の成分は、遅延素子ＤＬＮによって等化が行われることになる。一方、コモンモードノイズによって生じる端部ＤＮＩＯ１、ＤＮＩＯ２における同相の電位の変化は、遅延素子ＤＬＮによって等化されずに、受信バッファ回路１００３Ｐへ伝達される。言い換えるならば、実施の形態７に係わるディジタルフィルタ１００２Ｐは、コモンモードノイズの成分による波形の劣化に対しては、等化の機能を実行せずに、出力することになる。
これにより、図２５で説明したようなコモンモードノイズによって生じる信号電圧波形ＣＭＩＢにより、開いたアイパターンが形成されるのを防ぐことが可能となる。その結果、コモンモードノイズＣＭＩを、送信された差動信号として、誤って特定するような誤動作を防ぐことが可能となる。コモンモードノイズＣＭＩは、同相の電位変化として、受信バッファ回路１００３Ｐへ伝達されることになるが、受信バッファ回路１００３Ｐは、差動回路を備えている。そのため、同相の電位変化が供給されても、検出あるいは／および増幅には影響しない。
差動信号ＳＳＩ、／ＳＳＩ間にスキューが存在する場合においても、スキューによって差動信号ＳＳＩと差動信号／ＳＳＩが、同じ電圧方向へ変化しているときには、コモンモードノイズと同様な動作を、ディジタルフィルタ１００２Ｐは実行することになる。すなわち、スキューによって、差動信号ＳＳＩと差動信号／ＳＳＩの両方が、同じ電圧方向、例えば図２４に示した電圧＋Ｖｄの方向へ変化するときには、遅延素子ＤＬＮの端部ＤＮＩＯ１、ＤＮＩＯ２のそれぞれが、ともに電圧＋Ｖｄの方向へ変化することになる。これにより、コモンモードノイズのときと同様に、ディジタルフィルタ１００２Ｐは、等化を行わずに、この電圧の変化は、受信バッファ回路１００３Ｐへ伝達されることになる。
スキューが存在している場合であって、差動信号ＳＳＩと／ＳＳＩとがコモンモードノイズと同様な電圧の状態になっているときには、遅延素子ＤＬＮによる等化が行われないため、スキューによって生じる信号電圧波形ＳＫＹＢによりアイパターンが開くのを抑制することが可能となる。その結果、スキューによって、誤動作が発生するのを低減することが可能となる。
＜アイパターン＞
図２８および図２９は、図２７（Ａ）で示したように、ディジタルフィルタ１００２Ｐを構成する遅延素子ＤＬＮを、受信バッファ回路１００３Ｐの近傍で、信号線路１０００Ｐ１と１０００Ｐ２のそれぞれにワイヤードオア接続した場合のアイパターンを示している。
＜＜コモンモードノイズ＞＞
図２８に示しているアイパターンは、図２５で述べた条件と同じ条件で求めている。この図２８は、信号線路１０００Ｐ１、１０００Ｐ２にコモンモード信号ＣＭＩが与えられた場合を示している。ここで、信号線路１０００Ｐ１、１０００Ｐ２に与えられるコモンモード信号ＣＭＩのピーク電圧＋Ｖｐｃ（図２４）は、図２５で述べた値と同じで、差動信号ＳＳＩのピーク電圧＋Ｖｐｄと差動信号／ＳＳＩのピーク電圧−Ｖｐｄの間の電圧差の２０％の場合を示している。
図２８において、横軸は時間を表しており、縦軸は電圧を表している。図２８（Ａ）は、受信バッファ回路１００３Ｐの入力端子における信号電圧波形によるアイパターンを示している。図２８（Ａ）において、ドットで埋めた波形ＳＳＩＢは、差動信号ＳＳＩ、／ＳＳＩの成分を等化することによって生じた信号電圧波形を示している。また、図２８（Ａ）において、実線で埋めた波形ＣＭＩＢは、コモンモード信号ＣＭＩの成分によって生じる信号電圧波形を示している。信号電圧波形ＳＳＩＢによって形成されるアイパターンは、図２８（Ａ）に示すように、開いた状態となっているのに対して、信号電圧波形ＣＭＩＢについては、アイパターンを認識することが困難となっている。
図２８（Ｂ）は、図２８（Ａ）から、差動信号ＳＳＩ、／ＳＳＩの成分を等化することによって得られた信号電圧波形ＳＳＩＢを抽出して、アイパターンとして示した図である。また、図２８（Ｃ）は、図２８（Ａ）から、信号電圧波形ＣＭＩＢを抽出して、示した図である。
差動信号ＳＳＩ、／ＳＳＩの成分は、ディジタルフィルタ１００２Ｐによって等化が行われ、歪んだ波形が整形されている。これにより、図２８（Ａ）および図２８（Ｂ）に示すように、信号電圧波形ＳＳＩＢによって形成されるアイパターンは、開いた状態になり、差動信号ＳＳＩ、／ＳＳＩによって表された論理値を、精度よく識別し、特定することが可能となっている。
これに対して、コモンモード信号ＣＭＩの成分は、ディジタルフィルタ１００２Ｐによって等化が行われず、そのまま受信バッファ回路１００３Ｐの入力端子に供給される。そのため、図２８（Ａ）および図２８（Ｃ）に示すように、アイパターンを識別することが困難な状態となっており、コモンモード信号ＣＭＩの成分が、誤って送信された差動信号の論理値として識別されるのを防ぐことが可能となる。
＜＜スキュー＞＞
図２９に示しているアイパターンは、図２５で述べた条件と同じ条件で求めている。また、図２９は、差動信号ＳＳＩと差動信号／ＳＳＩとの間に３ピコセカンドのスキューが存在する場合を示している。
図２９において、横軸は時間を表しており、縦軸は電圧を表している。図２９（Ａ）は、受信バッファ回路１００３Ｐの入力端子における信号電圧波形によるアイパターンを示している。図２９（Ａ）において、ドットで埋めた波形ＳＳＩＢは、差動信号ＳＳＩ、／ＳＳＩの成分によって生じる信号電圧波形を示している。また、図２９（Ａ）において、実線で埋めた波形ＳＫＹＢは、スキューによって生じる信号電圧波形を示している。
図２９（Ｂ）は、図２９（Ａ）から、信号電圧波形ＳＳＩＢを抽出して、信号電圧波形ＳＳＩＢにより形成されたアイパターンを示す図である。すなわち、図２９（Ｂ）は、差動信号ＳＳＩ、／ＳＳＩの成分によって生じた信号電圧波形ＳＳＩＢにより形成されたアイパターンを示す図である。また、図２９（Ｃ）は、図２９（Ａ）から、信号電圧波形ＳＫＹＢを抽出して、信号電圧波形ＳＫＹＢによって形成されたアイパターンを示す図である。すなわち、図２９（Ｃ）は、スキューによって生じた信号電圧波形ＣＭＩＢにより形成されたアイパターンを示す図である。
信号電圧波形ＳＳＩＢによって形成されるアイパターンは、図２９（Ａ）および図２９（Ｂ）に示すように、開いた状態となっているのに対して、信号電圧波形ＣＭＩＢによって形成されるアイパターンは、開いた部分を認識することが困難となっている。差動信号の成分は、ディジタルフィルタ１００２Ｐによって等化が行われ、歪んだ波形が整形されている。これにより、信号電圧波形ＳＳＩＢによって形成されるアイパターンは、図２９（Ｂ）に示すように開いた状態になり、差動信号ＳＳＩ、／ＳＳＩによって表された差動信号の論理値を、精度よく識別し、特定することが可能となっている。
これに対して、スキューにおいてコモンモード信号に相当する成分は、ディジタルフィルタ１００２Ｐによって等化されずに、そのまま受信バッファ回路１００３Ｐへ伝達される。そのため、受信バッファ回路１００３Ｐの入力端子に供給される信号電圧波形ＳＫＹＢは、図２９（Ｃ）に示すように、アイパターンの外形形状が判別できる程度で、開いたアイパターンを確認することが困難となっている。これにより、スキューによって生じる信号電圧波形が、誤って差動信号の論理値として識別されるのを防ぐことが可能となる。
＜遅延素子＞
次に、ディジタルフィルタ１００２Ｐを構成する遅延素子ＤＬＮについて説明する。遅延素子ＤＬＮは、受信バッファ回路の入力端子の近傍において、信号線路１０００Ｐ１と１０００Ｐ２のそれぞれの端部ＳＮＯ１とＳＮＯ２との間に接続された遅延線路によって構成されている。この遅延線路の単位長さあたりの信号損失は、信号線路１０００Ｐ１、１０００Ｐ２の信号損失よりも高くされている。
この信号損失を高くする方法としては、例えば、遅延素子ＤＬＮを構成する遅延線路が、図２７（Ｂ）に示すような複数の分布定数回路によって構成されていると見なし、遅延線路の単位長さあたりに相当する複数の分布定数回路における直列抵抗Ｒの値を、信号線路のそれよりも高い値にする。または／および単位長さあたりに相当する複数の分布定数回路において、所定の電圧Ｖｓに対する並列抵抗を、信号線路のそれよりも低くする。これは、例えば、図２７（Ｂ）において、分布定数回路におけるコンダクタンスＧを大きくすることに相当する。
また、遅延線路により構成される遅延素子ＤＬＮにおける往復信号遅延は、データ幅区間ＵＴを係数ｍｍで割った値に設定することが望ましい。すなわち、往復信号遅延は、ＵＴ／ｍｍとすることが望ましい。ここで、係数ｍｍは、１／２または整数ｍである。整数ｍは、例えば１、２、３等の自然数である。
上記したように、差動信号ＳＳＩおよび／ＳＳＩにおいては、一方の差動信号ＳＳＩ（または他方の差動信号／ＳＳＩ）に対して他方の差動信号／ＳＳＩ（または一方の差動信号ＳＳＩ）は、基準電位と見なすことができる。このように見なした場合、図２７（Ｂ）に示した遅延素子ＤＬＮの等価回路は、差動信号が端部ＤＮＩＯ１、ＤＮＩＯ２に供給されたとき、実施の形態１で説明した等価回路（図１（Ｂ））と等価になる。そのため、差動信号ＳＳＩ、／ＳＳＩにおいて、コモンモード信号等を除いた差動信号の成分に対しては、実施の形態１で説明したように、等化機能が働き、歪んだ波形を復元することが可能となる。
図２７（Ｂ）に示した等価回路と図１（Ｂ）に示した等価回路とを等価にするためには、図２７（Ｂ）に示した等価回路において、例えば端部ＤＮＩＯ２に基準電位（実施の形態１で所定の電圧Ｖｓ）が供給されているとき、この端部ＤＮＩＯ２を基準として、端部ＤＮＩＯ１から見た複素インピーダンスを、図３０に示す式（１４）のようにしておくことが必要である。ここで、ＺＤＦは、図２７（Ａ）に示した遅延素子ＤＬＮの複素インピーダンスを示し、ＺＳＥは、図１（Ａ）に示した遅延素子ＤＬＮの複素インピーダンスを示している。
式（１４）において、右辺は、同じ複素インピーダンスＺＳＥを有する遅延素子を２個直列に接続することを意味している。そのため、図２７（Ｂ）の等価回路と図１（Ｂ）の等価回路を等価にするためには、図２７（Ａ）に示した遅延素子ＤＬＮの損失および遅延のそれぞれが、図１（Ａ）に示した遅延素子ＤＬＮの２倍になる。そのため、この実施の形態７においては、図２７（Ａ）に示した遅延素子ＤＬＮにおける往復信号遅延は、実施の形態１とは異なり、データ幅区間ＵＴを１でなく、半分（すなわち１／２）から始まるようにされている。すなわち、往復信号遅延を定める係数ｍｍは、１から始まる整数ではなく、１／２または１から始まる整数とされている。
実施の形態７においては、コモンモード信号（同相信号）が、１対の信号線路（差動信号線）１０００Ｐ１、１０００Ｐ２を伝わってきた場合，遅延素子ＤＬＮの両端部が等電位であるから、遅延素子ＤＬＮへ伝わる信号はない。従って、遅延素子ＤＬＮは、等化を行うディジタルフィルタ動作をすることはない。一方、差動信号が伝わってきた場合には，遅延素子ＤＬＮの両端部の電位差が発生することにより、遅延素子ＤＬＮは、実施の形態１等と同様に、等化を行うディジタルフィルタ動作を行う。
すなわち、この実施の形態７においては、遅延素子ＤＬＮは、差動信号の成分に対してのみ選択的に働くディジタルフィルタとなる。
さらに、実施の形態７においては、イコライザ性能の向上を図ることが可能である。すなわち、差動信号によってシリアル通信が行われるため、直流的な接続を排除することが可能である。そのため、電源電圧、接地電圧（所定の電圧Ｖｓ）におけるノイズの影響を受けなくすることが可能であり、イコライザ性能の向上を図ることが可能である。また、所謂、限界性能の向上を図ることも可能である。
実施の形態７では、遅延素子ＤＬＮのそれぞれの端部において、差動信号の反射と差動信号の合成が起こるのには、現実的には有限の時間が必要とされる。この時間は、反射、合成する周波数によって若干異なる、所謂周波数分散がある。ディジタル信号が持つ、受信に必要とされる周波数帯は、図３０に示した式（１５）によって表される。ここで、Ｎは最大データ長を表している。この周波数帯における信号の反射および合成にかかる時間の変動幅をΔｔとし、遅延素子ＤＬＮの信号遅延をτとすると、例え遅延量の周波数分散が０であっても、信号の反射の際には、図３０に示した式（１６）によって表される相対タイミング誤差が発生することになる。実施の形態７に示すように差動信号を用いる場合には、信号遅延τが、２倍となるため、相対タイミング誤差も半分になる。式（１６）は、限界性能を示すものであり、フィルタが理想に近い場合、実施の形態１に示したディジタルフィルタに比べて、実施の形態７に示したディジタルフィルタの相対タイミング誤差は低減されることになる。
＜ディジタルフィルタの構造＞
次に、実施の形態７に係わるディジタルフィルタ１００２Ｐの構造を説明する。図３１は、図６において、破線領域ＤＦＡ−１の部分を、インターポーザＰＰＳ−１の第１主面ＰＰＦ１から見たときの平面図である。また、図３２は、図３１におけるＡ５−Ａ５’断面を示す断面図である。図３１および図３２では、ディジタルフィルタ１００２Ｐを構成する遅延素子ＤＬＮが、インターポーザＰＰＳ−１内に形成されている導電層によって構成されている。
図３１および図３２は、先に説明した図７および図８に類似している。ここでは、図７および図８との相違点を主に説明する。先ず、図７および図８では、信号線路を伝達するシリアル信号が、所定の電圧Ｖｓを基準電位として変化するシングルエンドの場合を説明した。これに対して、この実施の形態７では、１対の信号線路を用いて差動信号が伝達される。これに合わせて、図６に示した送信バッファ回路ＳＣＢ１−１、ＳＣＢ２−１および受信バッファ回路ＲＣＢ１−１、ＲＣＢ１−２、ＲＣＢ２−１、ＲＣＢ２−２のそれぞれは、差動回路によって構成されている。
図３１において、ＳＳＮ−Ｌ３０およびＳＳＰ−Ｌ３０は、１対の差動信号を伝送する１対の信号線路（配線パターン）を示しており、ＳＳＧ−Ｌ３０は、所定の電圧Ｖｓが供給される電圧配線（配線パターン）を示している。また、図３１において、ＳＳＤ−Ｌ１０は、遅延素子ＤＬＮを構成する遅延線路（配線パターン）を示しており、ＳＳＧ−Ｌ１０は、所定の電圧Ｖｓが供給される電圧配線（配線パターン）を示している。
この実施の形態７において、遅延線路ＳＳＤ−Ｌ１０は、後で図３２で述べるインターポーザＩＮＳ−１に形成された第１層目の導電層ＩＮＳ−Ｌ１によって形成されている。また、電圧配線ＳＳＧ−Ｌ１０も、インターポーザＩＮＳ−１に形成された第１層目の導電層ＩＮＳ−Ｌ１によって形成されている。すなわち、遅延線路ＳＳＤ−Ｌ１０と電圧配線ＳＳＧ−Ｌ１０は、ともに同じ第１層目の導電層によって形成されている。平面視で見たとき、電圧配線ＳＳＧ−Ｌ１０は、遅延線路ＳＳＤ−Ｌ１０に沿って近接し、平行に延在している。電圧配線ＳＳＧ−Ｌ１０と遅延線路ＳＳＤ−Ｌ１０は、離間するように配置されているため、電圧配線ＳＳＧ−Ｌ１０と遅延線路ＳＳＤ−Ｌ１０とは電気的に分離されている。遅延線路ＳＳＤ−Ｌ１０は、この近接して配置されている電圧配線ＳＳＧ−Ｌ１０との間で、図２７（Ｂ）に示したキャパシタンスＣおよびコンダクタンスＧが形成されることになる。
遅延線路ＳＳＤ−Ｌ１０の一方の端部は、コンタクトＣＴ２によって信号線路ＳＳＰ−Ｌ３０に接続され、その他方の端部は、コンタクトＣＴ２によって信号線路ＳＳＮ−Ｌ３０に接続されている。また、信号線路ＳＳＮ−Ｌ３０は、コンタクトＣＴ２によってマイクロバンプ用電極ＩＮＳ−ＭＰＤ２Ｎに接続され、信号線路ＳＳＰ−Ｌ３０は、コンタクトＣＴ２によってマイクロバンプ用電極ＩＮＳ−ＭＰＤ２Ｐに接続されている。マイクロバンプ用電極ＩＮＳ−ＭＰＤ２ＮおよびＩＮＳ−ＭＰＤ２Ｐのそれぞれは、マイクロバンプＭＢＭ−ＳＮおよびＭＢＭ−ＳＰにより、図示しないロジック半導体チップＬＣＨ−１の第２主面ＣＬＦ２に形成された対応するマイクロバンプ用電極に接続され、半導体領域ＳＳに形成された受信バッファ回路ＲＣＢ１−２の１対の入力端子に接続されている。
信号線路ＳＳＮ−Ｌ３０およびＳＳＰ−Ｌ３０には、図示しないプリント基板ＰＢＳを介して、ロジック半導体チップＬＣＨ−２から１対の差動信号が供給される。これにより、ロジック半導体チップＬＣＨ−２からの１対の差動信号が、１対の信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０を伝搬して、ロジック半導体チップＬＣＨ−１の受信バッファ回路ＲＣＢ１−２の１対の入力端子に供給されることになる。
平面視で見たときに、遅延線路ＳＳＤ−Ｌ１０を囲うように、信号線路ＳＳＤ−Ｌ１０に沿って配置された電圧配線ＳＳＧ−Ｌ１０の一方の端部は、コンタクトＣＴ２によって、電圧配線ＳＳＧ−Ｌ３０に接続され、その他方の端部も、コンタクトＣＴ２によって、電圧配線ＳＳＧ−Ｌ３０に接続されている。電圧配線ＳＳＧ−Ｌ３０は、コンタクトＣＴ２によって、対応するマイクロバンプ用電極ＩＮＳ−ＭＰＤ１に接続され、それぞれのマイクロバンプ用電極ＩＮＳ−ＭＰＤ１は、マイクロバンプＭＢＭ−Ｇによって、図示しないロジック半導体チップＬＣＨ−１の第２主面ＣＬＦ２に形成された対応するマイクロバンプ用電極に接続されている。
電圧配線ＳＳＧ−Ｌ３０には、図示しないパッケージ基板ＰＰＳ−１内に形成された配線を介して、プリント基板ＰＢＳから所定の電圧Ｖｓが供給される。これにより、所定の電圧Ｖｓが、ロジック半導体チップＬＣＨ−１に供給されるとともに、電圧配線ＳＳＧ−Ｌ１０にも供給されることになる。
図３２には、図３１のＡ５−Ａ５’断面が示されている。図３２において、プリント基板ＰＢＳ、パッケージ基板ＰＰＳ−１等は、図８と同じであるため、説明は省略する。ロジック半導体チップＬＣＨ−２からの１対の差動信号は、プリント基板ＰＢＳおよびパッケージ基板ＰＰＳ−１を介して、パッケージ基板ＰＰＳ−１の第１主面ＰＰＦ１に形成されたバンプ用電極ＰＰＳ−ＭＰＤに伝達される。このバンプ用電極ＰＰＳ−ＭＰＤは、バンプ電極ＳＭＢによって、インターポーザＩＮＳ−１の第２主面ＩＮＦ２に形成されたバンプ用電極ＩＮＳ−ＳＰＤに接続されている。
バンプ用電極ＩＮＳ−ＳＰＤは、シリコン基板ＳＳＢ−Ｉに形成されたコンタクトＣＴ２Ｓによって、インターポーザＩＮＳ−１に形成された第１層目の導電層ＩＮＳ−Ｌ１により構成された配線パターンＩＮＳ−Ｌ１（Ｒ）に接続され、この配線パターンＩＮＳ−Ｌ１（Ｒ）は、コンタクトＣＴ２によって、第２層目の導電層ＩＮＳ−Ｌ２により形成された配線パターンＩＮＳ−Ｌ２（Ｒ）に接続されている。また、配線パターンＩＮＳ−Ｌ２（Ｒ）は、コンタクトＣＴ２によって、第３層目の導電層ＩＮＳ−Ｌ３により形成された配線パターンである信号線路ＳＳＰ−Ｌ３０に接続されている。
この信号線路ＳＳＰ−Ｌ３０は、図３２では、横方向に延在している。延在した部分において、信号線路ＳＳＰ−Ｌ３０は、コンタクトＣＴ２により、マイクロバンプ用電極ＩＮＳ−ＭＰＤ２Ｐに接続されている。また、信号線路ＳＳＰ−Ｌ３０は、コンタクトＣＴ２により、第２層目の導電層ＩＮＳ−Ｌ２により形成された配線パターンＩＮＳ−Ｌ２（Ｒ）に接続され、この配線パターンＩＮＳ−Ｌ２（Ｒ）は、コンタクトＣＴ２によって、遅延線路ＳＳＤ−Ｌ１０に相当する配線パターンの一方の端部に接続されている。この遅延線路ＳＳＤ−Ｌ１０は、インターポーザＩＮＳ−１に形成された第１層目の導電層ＩＮＳ−Ｌ１によって構成されている。
また、マイクロバンプ用電極ＩＮＳ−ＭＰＤ２Ｐは、マイクロバンプＭＢＭ−ＳＰにより、ロジック半導体チップＬＣＨ−１の第２主面ＣＨＦ２に形成されたマイクロバンプ用電極ＬＣＨ−ＰＤ３に接続され、マイクロバンプ用電極ＬＣＨ−ＰＤ３は、シリコン基板ＳＳＢの主面に形成された配線層ＨＳＢの配線パターンＬＣＨ−Ｌ１（Ｒ）〜ＬＣＨ−Ｌ３（Ｒ）およびコンタクトＣＴ１を介して、半導体領域ＳＳに接続されている。この半導体領域ＳＳに、受信バッファ回路ＲＣＢ１−２が形成されており、ロジック半導体チップＬＣＨ−２からの差動信号が、受信バッファ回路ＲＣＢ１−２の入力端子に供給されることになる。
この実施の形態７においては、往復信号遅延ＵＴ／ｍｍが、遅延線路ＳＳＤ−Ｌ１０の一方の端部と他方の端部との間を伝達する信号の遅延時間によって定められる。所望の往復信号遅延となるように、例えば遅延線路ＳＳＤ−Ｌ１０の一方の端部と他方の端部との間の長さや、遅延線路ＳＳＤ−Ｌ１０の線幅が設定される。図３１に示すように、この実施の形態７においても、遅延線路ＳＳＤ−Ｌ１０の線幅ＢＬＤ１は、信号線路ＳＳＰ−Ｌ３０、ＳＳＮ−Ｌ３０の線幅ＢＬＳよりも細くされている。遅延線路ＳＳＤ−Ｌ１０と信号線路ＳＳＰ−Ｌ３０およびＳＳＮ−Ｌ３０とが一体となっていると見なした場合、線路の線幅が変わる部分を境として、線幅が細くなっている線路が遅延線路ＳＳＤ−Ｌ１０に相当し、この線幅の細い線路を挟んだ線幅の広い線路が信号線路ＳＳＰ−Ｌ３０およびＳＳＮ−Ｌ３０に相当すると見なすことができる。
図３２には、信号線路ＳＳＰ−Ｌ３０と遅延線路ＳＳＤ−Ｌ１０の一方の端部との接続部分に関する断面のみが示されているが、信号線路ＳＳＮ−Ｌ３０と遅延線路ＳＳＤ−Ｌ１０の他方の端部との接続も同様である。また、この実施の形態７においては、電圧配線ＳＳＧ−Ｌ１０が、遅延線路ＳＳＤ−Ｌ１０と同じ導電層によって形成されているため、電圧配線ＳＳＧ−Ｌ３０と電圧配線ＳＳＧ−Ｌ１０との間の接続部分も、図３２と同様である。
この実施の形態７において、遅延素子ＤＬＮを構成する遅延線路は、１対の差動信号を伝達する１対の信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０のそれぞれが接続される１対のマイクロバンプ用電極ＩＮＳ−ＭＰＤ２Ｎ、ＩＮＳ−ＭＰＤ２Ｐの近傍において、１対の信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０にコンタクトＣＴ２等により接続された第１層目の導電層ＩＮＳ−Ｌ１によって形成されている。１対の信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０のそれぞれは、第３層目の導電層ＩＮＳ−Ｌ３によって形成されているため、遅延線路ＳＳＤ−Ｌ１０と信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０とは、互いに異なる導電層によって形成されていることになり、遅延線路ＳＳＤ−Ｌ１０は、１対のマイクロバンプ用電極ＩＮＳ−ＭＰＤ２Ｎ、ＩＮＳ−ＭＰＤ２Ｐ間に接続されていることになる。
また、遅延線路ＳＳＤ−Ｌ１０を伝達する信号は、基準電位に対して変化するシングルエンド信号である。この基準電位を供給する電圧配線が、特定されないと、遅延線路ＳＳＤ−Ｌ１０を図２７（Ｂ）に示すように等価回路で表したとき、例えばキャパシタンスＣおよびコンダクタンスＧの値を特定することが困難となる。そのため、この実施の形態７においては、基準電位である所定の電圧Ｖｓが供給される電圧配線ＳＳＧ−Ｌ１０が、遅延線路ＳＳＤ−Ｌ１０と同じ第１層目の導電層ＩＮＳ−Ｌ１によって形成され、この電圧線路ＳＳＧ−Ｌ１０は、遅延線路ＳＳＤ−Ｌ１０の近傍で、遅延線路ＳＳＤ−Ｌ１０に平行して沿うように配置されている。また、平面視で見たとき、この電圧配線ＳＳＧ−Ｌ１０の線幅ＢＬＤ２は、特に制限されないが、遅延線路ＳＳＤ−Ｌ１０の線幅ＢＬＤ１と同じにされ、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０および電圧配線ＳＳＧ−Ｌ３０のそれぞれの線幅ＢＬＳよりも細くされている。また、遅延素子ＤＬＮの往復信号遅延は、データ幅区間ＵＴをシリアル信号の１データ単位とした場合、ＵＴ／ｍｍとなる。ここで、ｍｍは、１／２または自然数（1から始まる整数）である。ｍｍを１／２とした場合、往復信号遅延は、データ幅区間ＵＴの２倍に相当することになる。
図３１では、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０と遅延線路ＳＳＤ−Ｌ１０の一部とが直線状になるように配置され、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０と電圧配線ＳＳＧ−Ｌ１０の一部とが直線状になるように配置されている。信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０を形成する導電層は、遅延線路ＳＳＤ−Ｌ１０および電圧配線ＳＳＧ−Ｌ１０のそれぞれを形成する導電層と異なる層の導電層であるため、直線状でなくてもよい。すなわち、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０と、遅延線路ＳＳＤ−Ｌ１０および電圧配線ＳＳＧ−Ｌ１０との配置関係は任意である。例えば、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０に対して、遅延線路ＳＳＤ−Ｌ１０および電圧配線ＳＳＧ−Ｌ１０は、直交するように配置されていてもよい。
＜変形例＞
図３３および図３４は、実施の形態７の変形例に係わるディジタルフィルタの構造を示す平面図および断面図である。図３４は、図３３におけるＡ６−Ａ６’部分の断面を示す断面図である。図３３および図３４は、図３１および図３２に類似している。ここでは、相違点を主に説明する。
図３１および図３２では、遅延素子ＤＬＮを構成する遅延線路ＳＳＤ−Ｌ１０およびこの遅延線路ＳＳＤ−Ｌ１０に沿って配置された電圧配線ＳＳＧ−Ｌ１０のそれぞれは、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０および電圧配線ＳＳＧ−Ｌ３０と異なり、第１層目の導電層ＩＮＳ−Ｌ１によって形成されていた。これに対して、図３３および図３４においては、遅延線路ＳＳＤ−Ｌ１０および電圧配線ＳＳＧ−Ｌ１０のそれぞれは、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０および電圧配線ＳＳＧ−Ｌ３０と同じ第３層目の配線層ＩＮＳ−Ｌ３によって形成されている。図３３および図３４では、遅延線路は、ＳＳＤ−Ｌ３０として示され、遅延線路ＳＳＤ−Ｌ３０に沿って配置された電圧配線は、ＳＳＧ−Ｌ３２として示されている。
信号線路ＳＳＮ−Ｌ３０、ＳＳＰ―Ｌ３０および遅延線路ＳＳＤ−Ｌ３０が、同じ第３層目の導電層ＩＮＳ−Ｌ３によって形成されるため、これらの線路は一体となっている。図３１および図３２では、遅延線路ＳＳＤ−Ｌ１０と信号線路ＳＳＮ―Ｌ３０およびＳＳＰ−Ｌ３０とを接続するために、コンタクトＣＴ２と配線パターンＩＮＳ−Ｌ２（Ｒ）が必要とされていたが、図３３および図３４では、これらのコンタクトＣＴ２と配線パターンＩＮＳ−Ｌ２（Ｒ）は設けられていない。
同様に、電圧配線ＳＳＧ−Ｌ３０および電圧配線ＳＳＧ−Ｌ３２が、同じ第３層目の導電層ＩＮＳ−Ｌ３によって形成されるため、これらの配線は一体となっている。図３１および図３２では、電圧配線ＳＳＧ−Ｌ３０と電圧配線ＳＳＧ―Ｌ１０とを接続するために、コンタクトＣＴ２と図示しない配線パターンが必要とされていたが、図３３および図３４では、これらのコンタクトＣＴ２と配線パターンは設けられていない。
信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０と遅延線路ＳＳＤ−Ｌ３０とが一体となっているが、信号線路と遅延線路との境は、線路の線幅が変化する部分として特定することができる。この場合、線路の線幅がＢＬＳからＢＬＤ１へ変わる部分と、線路の線幅がＢＬＤ１からＢＬＳに変わる部分が、信号線路と遅延線路との境界である。線路の線幅が、ＢＬＤ１と細くなっている線路の領域が、遅延線路ＳＳＤ−Ｌ３０に相当する。このとき、線路の線幅が、ＢＬＳとなっている領域が、信号線路ＳＳＮ−Ｌ３０およびＳＳＰ−Ｌ３０に相当する。
同様に、電圧配線ＳＳＧ−Ｌ３０と、電圧配線ＳＳＧ−Ｌ３２との境界も、配線の線幅が変化する部分として特定することができる。この場合、配線の線幅が、線幅ＢＬＳよりも細く、線幅ＢＬＤ２となっている領域が、遅延線路ＳＳＤ−Ｌ３０に沿って配置された電圧配線ＳＳＧ−Ｌ３２に相当し、配線の線幅がＢＬＳとなっている領域が、電圧配線ＳＳＧ−Ｌ３０に相当する。
信号線路ＳＳＰ−Ｌ３０と遅延線路ＳＳＤ−Ｌ３０は一体となっているため、図３４では、第３層目の導電層ＩＮＳ−Ｌ３によって形成された配線パターンが、横方向に延在し、信号配線ＳＳＰ−Ｌ３０および遅延線路ＳＳＤ−Ｌ３０となっている。図３４には、配線パターンによって一体として形成された信号線路ＳＳＰ−Ｌ３０および遅延線路ＳＳＤ−Ｌ３０のみが示されているが、他の信号線路および電圧配線についても、図３４と同様になっている。すなわち、信号配線ＳＳＮ−Ｌ３０および遅延線路ＳＳＤ−Ｌ３０も、第３層目の導電層ＩＮＳ−Ｌ３によって一体的に形成されている。また、電圧配線ＳＳＧ−Ｌ３０とＳＳＧ−Ｌ３２も、第３層目の導電層ＩＮＳ−Ｌ３によって一体的に形成されている。
この変形例においては、遅延線路ＳＳＤ−Ｌ３０と電圧配線ＳＳＧ−Ｌ３２が、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０および電圧配線ＳＳＧ−Ｌ３０と同じ導電層により形成される。そのため、ディジタルフィルタ１００２Ｐを構成する導電層の数を低減することが可能となる。言い換えるならば、ディジタルフィルタ１００２Ｐを構成する導電層を節約することが可能となる。
なお、特に制限されないが、この実施の形態７において、マイクロバンプＭＢＭ−ＳＰは、銅（Ｃｕ）であり、バンプＳＢＬは、半田ボールである。
ここで、図３１〜図３４で説明したディジタルフィルタの構造と、図１および図２７に示したディジタルフィルタとの対応を説明すると、次のようになる。
図２７に示したワイヤードオア接続部であるノードＷＲＮ１、ＷＲＮ２は、図３１および図３２では、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０と遅延線路ＳＳＤ−Ｌ１０とを接続するコンタクトＣＴ２に対応する。また、図３３および図３４では、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０と遅延線路ＳＳＤ−Ｌ３０との境界が、図２７に示したノードＷＲＮ１、ＷＲＮ２に対応する。すなわち、線路の線幅が変化する境界領域が、ノードＷＲＮ１、ＷＲＮ２に対応することになる。
１対の信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０を１対の差動信号の成分のみが伝搬して、ワイヤード接続部であるノードＷＲＮ１、ＷＲＮ２に到達すると、ノードＷＲＮ１とＷＲＮ２間で信号の反射が繰り返される、すなわち多重信号反射が発生し、ノードＷＲＮ１、ＷＲＮ２において合成される。これにより、ディジタルフィルタ１００２Ｐは、差動信号の成分については、等価的に図１（Ｃ）に示した式（１）を計算することになる。これは、例えば互いに別々のロジック半導体装置に設けられた送信バッファ回路と受信バッファ回路との間を結ぶ信号線路が有する伝達関数に対して、等価的に逆伝達関数を計算していることを意味している。なお、ディジタルフィルタ１００２Ｐは、能動素子を有していないため、等価的な逆伝達関数の計算においては、減衰のみが発生する。そのため、減衰に相当する定数分だけずれた逆伝達関数の計算が、等価的な逆伝達関数の計算として行われることになる。
また、この実施の形態７では、差動信号の成分であるため、上記した式（１）では、係数ｍの代わりに、上記した係数ｍｍが使われる。すなわち、整数だけでなく、１／２が、係数ｍとして、上記した式（１）に代入されることが可能となる。
この実施の形態７においては、遅延線路ＳＳＤ−Ｌ１０（ＳＳＤ−Ｌ３０）と同じ層に形成された電圧配線ＳＳＧ−Ｌ１０（ＳＳＧ−Ｌ３２）が、遅延線路ＳＳＤ−Ｌ１０（ＳＳＤ−Ｌ３０）に近接して配置されている。この遅延線路ＳＳＤ−Ｌ１０（ＳＳＤ−Ｌ３０）および電圧配線ＳＳＧ−Ｌ１０（ＳＳＧ−Ｌ３２）のそれぞれの単位長さあたりの信号損失は、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０の単位長さあたりの信号損失よりも大きくされている。例えば、遅延線路ＳＳＤ−Ｌ１０（ＳＳＤ−Ｌ３０）および電圧配線ＳＳＧ−Ｌ１０（ＳＳＧ−Ｌ３２）のそれぞれの断面周囲長が、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０の断面周囲長が小さくされている。これらの線路の信号損失を調整することにより、図１（Ｃ）および図２７（Ｂ）に示した分布定数回路における例えばインダクタンスＬおよび抵抗Ｒを任意の値に調整することができる。また、遅延線路ＳＳＤ−Ｌ１０（ＳＳＤ−Ｌ３０）と電圧配線ＳＳＧ−Ｌ１０（ＳＳＧ−Ｌ３２）との間の間隔を調整することにより、分布定数回路におけるキャパシタンスＣおよびコンダクタンスＧを任意の値に調整することができる。勿論、延線路ＳＳＤ−Ｌ１０（ＳＳＤ−Ｌ３０）と電圧配線ＳＳＧ−Ｌ１０（ＳＳＧ−Ｌ３２）の断面周囲長（線幅を含む）、間隔を調整することにより、インダクタンスＬ、抵抗Ｒ、キャパシタンスＣおよびコンダクタンスＧを調整するようにしてもよい。これにより、任意の逆伝達関数を、遅延線路により、等価的に計算することが可能となる。
（実施の形態８）
図３５および図３６は、実施の形態８に係わるディジタルフィルタの構造を示す平面図および断面図である。図３６は、図３５におけるＡ７−Ａ７’部分の断面を示す断面図である。図３５および図３６は、図３１〜図３４に類似している。ここでは、図３１および図３２との相違点を主に説明する。
図３５において、ＳＳＤ−Ｌ１０は、ディジタルフィルタ１００２Ｐを構成する遅延線路を示し、ＳＳＧ−Ｌ３２は、所定の電圧Ｖｓが供給される電圧配線を示している。この実施の形態８においては、図３６に示すように、遅延線路ＳＳＤ−Ｌ１０は、インターポーザＩＮＳ−１に形成される３層の導電層のうち、第１層目の導電層によって形成されている。また、電圧配線ＳＳＧ−Ｌ３２は、第３層目の導電層によって形成されている。電圧配線ＳＳＧ−Ｌ３２は、図３５に示すように、平面視で見たとき、その一部分が、遅延線路ＳＳＤ−Ｌ１０と重なるように配置されている。すなわち、実施の形態７では、平面視で見たとき、電圧配線ＳＳＧ−Ｌ１０（ＳＳＧ−Ｌ３２）は、遅延線路ＳＳＤ−Ｌ１０（ＳＳＤ−Ｌ３０）に近接し、平行するように配置されていたのに対して、実施の形態８では、立体的に、電圧配線ＳＳＧ−Ｌ３２は、遅延線路ＳＳＤ−Ｌ１０に近接し、平行するように配置されている。勿論、電圧配線ＳＳＧ−Ｌ３２と遅延線路ＳＤ−Ｌ１０との間には、絶縁層が存在し、これらの間は電気的に分離されている。
この実施の形態８においても、遅延線路ＳＳＤ−Ｌ１０のそれぞれの端部は、コンタクトＣＴ２によって、１対の信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０に接続されている。また、電圧配線ＳＳＧ−Ｌ３２は、電圧配線ＳＳＧ−Ｌ３０と一体的に形成されている。
この実施の形態８においても、遅延線路ＳＳＤ−Ｌ１０および電圧配線ＳＳＧ−Ｌ３２のそれぞれは、１対の信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０に比べて、その単位長さあたりの信号損失が、大きくなるように設定されている。例えば、遅延線路ＳＳＤ−Ｌ１０および電圧配線ＳＳＧ−Ｌ３２のそれぞれの断面周囲長が、信号線路ＳＳＮ−Ｌ３０，ＳＳＰ−Ｌ３０の断面周囲長よりも小さくされている。図３５の例では、遅延線路ＳＳＤ−Ｌ１０の線幅が、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０の線幅に比べて細くすることにより、断面周囲長が小さくされている。また、電圧配線ＳＳＧ−Ｌ３２は、その厚さが、信号線路ＳＳＤ−Ｌ１０の厚さに比べて薄くなるようにして、断面周囲長が小さくされている。
実施の形態８においては、例えば、遅延線路ＳＳＤ−Ｌ１０および電圧配線ＳＳＧ−Ｌ３２の断面周囲長と、これらが重なって領域における間の距離（層間距離）を調整することにより、分布時定数回路におけるインダクタンスＬ、抵抗Ｒ、キャパシタンスＣおよびコンダクタンスＧを調整する。実施の形態８に係わるディジタルフィルタ１００２Ｐの動作は、実施の形態７と同じであるため、説明は省略する。
遅延線路ＳＳＤ−Ｌ１０は、信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０等に比べて、その線幅が細くなる。また、電圧配線ＳＳＧ−Ｌ３２は、遅延線路ＳＳＤ−Ｌ１０と重なっている。そのため、平面視で見たとき、ディジタルフィルタ１００２Ｐを、小さい面積に配置することが可能となる。そのため、例えば、平面視で見たときに、インターポーザＩＮＳ−１に面積的な余裕が少ない場合に、実施の形態８は適している。一方、実施の形態７で説明したディジタルフィルタ１００２Ｐは、インターポーザＩＮＳ−１に形成される導電層の数が制限される場合に、適している。
（実施の形態９）
図３７および図３８は、実施の形態９に係わるディジタルフィルタの構造を示す平面図および断面図である。この実施の形態９においては、インターポーザＩＮＳ−１ではなく、ロジック半導体チップＬＣＨ−１がディジタルフィルタ１００２Ｐを備えている構造が提供される。図３７は、ロジック半導体装置ＬＣＨ−１を第２主面側ＣＨＦ２から見たときの平面図である。また、図３８は、図３７において、Ａ８−Ａ８’の断面を示す断面図である。なお、図３８には、Ａ８−Ａ８’断面におけるパッケージ基板ＰＰＳ−１およびプリント基板ＰＢＳの断面も示されている。
この実施の形態９においては、実施の形態３で説明したのと同様に、遅延素子ＤＬＮを構成する配線パターンが、ロジック半導体チップＬＣＨ−１に形成される。ロジック半導体チップＬＣＨ−１に、ディジタルフィルタ１００２Ｐを構成する遅延素子ＤＬＮが形成されるため、ここでは、インターポーザＩＮＳ−１を用いない半導体装置を例として説明するが、勿論、ロジック半導体チップＬＣＨ−１とパッケージ基板との間にインターポーザＩＮＳ−１を設けてもよいことは言うまでもない。
図３８において、ＰＰＳ−１はパッケージ基板を示し、ＰＢＳはプリント基板を示している。パッケージ基板ＰＰＳ−１およびプリント基板ＰＢＳの構造については、例えば実施の形態３に係わる図１５において説明しているので、ここでは省略する。ロジック半導体チップＬＣＨ−１は、その第２主面ＣＨＦ２が、パッケージ基板ＰＰＳ−１の第１主面ＰＰＦ１に対向するように、パッケージ基板ＰＰＳ−１に搭載される。また、パッケージ基板ＰＰＳ−１の第１主面ＰＰＦ１に形成されたバンプ用電極ＰＰＳ−ＭＰＤは、バンプＳＭＢによって、ロジック半導体チップＬＣＨ−１の第２主面ＣＨＦ２に形成されているマイクロバンプ用電極に接続されている。同図では、このマイクロバンプ用電極が、ＬＣＨ−ＰＤＰとして示されている。
ロジック半導体チップＬＣＨ−１は、素子を構成する半導体領域等が形成されるシリコン基板ＳＳＢと、シリコン基板ＳＳＢの主面に形成された配線層ＨＳＢとを備えている。配線層ＨＳＢは、交互に積層された複数の導電層と複数の絶縁層とを有している。この実施の形態９においては、配線層ＨＳＢは、３層の導電層（配線層）を有している。図３８では、ＬＣＨ−Ｌ１０（Ｒ）が第１層目の導電層により形成された配線パターンを示し、ＬＣＨ−Ｌ２０（Ｒ）が第２層目の導電層により形成された配線パターンを示し、ＬＣＨ−Ｌ３０（Ｒ）が第３層目の導電層により形成された配線パターンを示している。また、ＣＴ１は、導電層間に設けられた絶縁層を介して導電層間を電気的に接続するコンタクトを示している。
さらに、図３８において、ＷＥＬは、シリコン基板ＳＳＢに形成されたウェル領域を示している。このウェル領域ＷＥＬは、シリコン基板ＳＳＢの導電型に対して反対の導電型にされている。例えば、シリコン基板ＳＳＢがＮ型半導体であれば、ウェル領域ＷＥＬはＰ型半導体領域である。同図において、ＧＩＯは、絶縁膜を示している。絶縁膜ＧＩＯは、ウェル領域ＷＥＬの主面に形成され、この絶縁膜ＧＩＯ上に配線パターンＬＣＨ−Ｌ１０（Ｒ）が形成されている。この絶縁膜ＧＩＯは、例えば、ＭＯＳＦＥＴのゲート絶縁膜であり、配線パターンＬＣＨ−Ｌ１０（Ｒ）は、ゲート絶縁膜上に形成されたゲート電極である。
図３７は、図３８において矢印Ａ８で示した方向（目視方向）から見た平面図である。すなわち、ロジック半導体チップＬＣＨ−１を、その第２主面ＣＨＦ２から見たときの平面図である。図３７において、ＬＣＨ−ＰＤＧは、バンプＳＭＢによって、パッケージ基板ＰＰＳ−１に形成されたバンプ用電極ＰＰＳ−ＭＰＤに接続され、パッケージ基板ＰＰＳ−１を介してプリント基板ＰＢＳから所定の電圧Ｖｓが供給されるマイクロバンプ用電極を示している。
また、図３７において、ＬＣＨ−ＰＤＮおよびＬＣＨ−ＰＤＰは、バンプＳＭＢによって、パッケージ基板ＰＰＳ−１に形成されたバンプ用電極ＰＰＳ−ＭＰＤに接続され、パッケージ基板ＰＰＳ−１を介してプリント基板ＰＢＳから１対の差動信号が供給されるマイクロバンプ用電極を示している。すなわち、マイクロバンプ用電極ＬＣＨ−ＰＤＮ、ＬＣＨ−ＰＤＰには、プリント基板ＰＢＳおよびパッケージ基板ＰＰＳ−１に形成された導電層を、１対の信号経路として、１対の差動信号が供給される。
マイクロバンプ用電極ＬＣＨ−ＰＤＧは、コンタクトＣＴ１によって、ロジック半導体チップＬＣＨ−１の配線層ＨＳＢに形成された第３層目の導電層により構成された電圧配線ＳＳＧ−Ｌ３０に接続されている。また、この電圧配線ＳＳＧ−Ｌ３０は、コンタクトＣＴ１によって、ウェル領域ＷＥＬにオーミック接続されている。これにより、電圧配線ＳＳＧ−Ｌ３０を介して、ロジック半導体チップＬＣＨ−１内の図示しない回路ブロックに、所定の電圧Ｖｓが供給されるとともに、ウェル領域ＷＥＬにも所定の電圧Ｖｓが供給されることになる。
マイクロバンプ用電極ＬＣＨ−ＰＤＮは、コンタクトＣＴ１によって、ロジック半導体チップＬＣＨ−１の配線層ＨＳＢに形成された第３層目の導電層により形成された信号線路ＳＳＮ−Ｌ３０に接続されている。また、マイクロバンプ用電極ＬＣＨ−ＰＤＰは、コンタクトＣＴ１によって、ロジック半導体チップＬＣＨ−１の配線層ＨＳＢに形成された第３層目の導電層により形成された信号線路ＳＳＰ−Ｌ３０に接続されている。この信号線路ＳＳＮ−Ｌ３０およびＳＳＰ−Ｌ３０は、ロジック半導体チップＬＣＨ−１に内蔵された受信バッファ回路（実施の形態７で述べた受信バッファ回路に相当）の１対の入力端子に接続されている。これにより、別のロジック半導体チップ（例えば、図６に示したＬＣＨ−２）からの１対の差動信号が、プリント基板ＰＢＳ、パッケージ基板ＰＰＳ−１等の導電層により形成された信号線路を介して、受信バッファ回路の１対の入力端子に供給されることになる。
信号線路ＳＳＮ−Ｌ３０およびＳＳＰ−Ｌ３０のそれぞれは、さらに、ディジタルフィルタ１００２Ｐを構成する遅延素子ＤＬＮに接続されている。この実施の形態９においては、遅延素子ＤＬＮは、ロジック半導体チップＬＣＨ−１の導電層ＨＳＢ内の第１層目の導電層により形成された遅延線路ＳＳＤ−Ｌ１０を備えており、遅延線路ＳＳＤ−Ｌ１０の一方の端部は、信号線路ＳＳＰ−Ｌ３０に接続され、遅延線路ＳＳＤ−Ｌ１０の他方の端部は、信号線路ＳＳＮ−Ｌ３０に接続されている。
信号線路ＳＳＰ−Ｌ３０と遅延線路ＳＳＤ−Ｌ１０との接続を、図３８を用いて説明する。図３８において、第３層目の導電層により形成された配線パターンＬＣＨ−Ｌ３０（Ｒ）が、図３７に示した信号線路ＳＳＰ−Ｌ３０に相当し、図３８において、第１層目の導電層により形成された配線パターンＬＣＨ−Ｌ１０（Ｒ）が、遅延線路ＳＳＤ−Ｌ１０に相当する。信号線路ＳＳＰ−Ｌ３０（ＬＣＨ−Ｌ３０（Ｒ））は、コンタクトＣＴ１を介して、第２層目の導電層によって形成された配線パターンＬＣＨ−Ｌ２０（Ｒ）に接続され、この配線パターンＬＣＨ−Ｌ２０（Ｒ）は、コンタクトＣＴ１を介して、遅延線路ＳＳＤ−Ｌ１０（ＬＣＨ−Ｌ１０（Ｒ））の一方の端部に接続されている。なお、図３７では、図面が複雑になるのをさけるために、配線パターンＬＣＨ−Ｌ２０（Ｒ）は省略されている。
同様にして、信号線路ＳＳＮ−Ｌ３０は、遅延線路ＳＳＤ−Ｌ１０（ＬＣＨ−Ｌ１０（Ｒ））の他方の端部に接続されている。これにより、１対の差動信号が供給される１対の信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０間には、絶縁膜ＧＩＯを介して、所定の電圧Ｖｓが供給されたウェル領域ＷＥＬ上に配置された遅延線路ＳＳＤ−Ｌ１０が接続されることになる。
この実施の形態９においては、遅延線路ＳＳＤ−Ｌ１０に相当する配線パターンＬＣＨ−Ｌ１０（Ｒ）と所定の電圧Ｖｓが供給されるウェル領域ＷＥＬとの間に、絶縁膜ＧＩＯが介在している。これにより、絶縁膜ＧＩＯを誘電体とし、遅延線路ＳＳＤ−Ｌ１０とウェル領域ＷＥＬを電極としたＭＯＳ容量素子が形成されることになる。このＭＯＳ容量素子は、等価的にはＭＯＳダイオード素子として捉えることができる。そのため、遅延線路ＳＳＤ−Ｌ１０を図２７（Ｂ）に示した等価回路として見たとき、配線パターンＬＣＨ−Ｌ１０（Ｒ）の有する抵抗Ｒだけでなく、配線パターンＬＣＨ−Ｌ１０（Ｒ）とウェル領域ＷＥＬとの間に等価的に形成されるキャパシタンスＣおよびコンダクタンスＧも調整して、遅延線路ＳＳＤ−Ｌ１０における信号損失量を制御することが可能となる。絶縁膜ＧＩＯは、例えばＭＯＳＦＥＴのゲート絶縁膜により形成される。この場合、シリコン基板の誘電率が大きいため、遅延線路ＳＳＤ−Ｌ１０の単位長さあたりの遅延量の増加を図ることができ、ディジタルフィルタ１００２Ｐの小型化を図ることも可能である。
＜変形例＞
図３９および図４０は、実施の形態９の変形例に係わるディジタルフィルタ１００２Ｐの構造を示す平面図および断面図である。図３９も、図３７と同様に、ロジック半導体チップＬＣＨ−１を、その第２主面ＣＨＦ２側から見た平面図である。この目視方向が、図４０において、矢印Ａ９として示されている。図４０は、図３９において、Ａ９−Ａ９’断面を示す断面図である。図４０には、図３８と同様に、Ａ９−Ａ９’断面におけるパッケージ基板ＰＰＳ−１およびプリント基板ＰＢＳの断面も示されている。
図３９および図４０は、図３７および図３８に類似しているので、相違点を主に説明する。図３７および図３８では、シリコン基板ＳＳＢに形成されたウェル領域ＷＥＬに所定の電圧Ｖｓが供給され、このウェル領域ＷＥＬ上に絶縁膜ＧＩＯを介して配置された配線パターンＬＣＨ−Ｌ１０（Ｒ）を遅延線路ＳＳＤ−Ｌ１０として用いていた。
図３９および図４０に示す変形例においては、所定の電圧Ｖｓが供給されるウェル領域ＷＥＬに、ウェル領域ＷＥＬの導電型とは反対の導電型の半導体領域が形成され、この半導体領域に配線パターンＬＣＨ−Ｌ１０（Ｒ）がオーミック接続される。この配線パターンＬＣＨ−Ｌ１０（Ｒ）が、遅延素子ＤＬＮを構成する遅延線路ＳＳＤ−Ｌ１０として用いられる。
図４０において、ＤＦＲは、ウェル領域ＷＥＬに形成された半導体領域を示している。例えば、ウェル領域ＷＥＬが、Ｐ型半導体領域であった場合、半導体領域ＤＦＲは、ウェル領域ＷＥＬに形成されたＮ型半導体拡散領域となる。この半導体領域ＤＦＲは、平面視で見たとき、図３７に示すように、コの字型に形成されている。配線層ＨＳＢ内の第１層目の導電層によって、半導体領域ＤＦＲと重なるようなコの字型の配線パターンＬＣＨ−Ｌ１０（Ｒ）が形成される（図３９では、遅延線路ＳＳＤ−Ｌ１０と表示）。この配線パターンＬＣＨ−Ｌ１０（Ｒ）は、重なっている半導体領域ＤＦＲと、オーミック接続される（図４０）。
この配線パターンＬＣＨ−Ｌ１０（Ｒ）は、図４０に示すように、その一方の端部が、コンタクトＣＴ１および第２層目の配線パターンＬＣＨ−Ｌ２０（Ｒ）ＨＳＢによって、信号線路ＳＳＰ−Ｌ３０となる配線パターンＬＣＨ−Ｌ３０（Ｒ）に接続されている。同様にして、配線パターンＬＣＨ−Ｌ１０（Ｒ）の他方の端部も、コンタクトＣＴ１および第２層目の配線パターンによって、信号線路ＳＳＮ−Ｌ３０となる配線パターンに接続されている。なお、図３９では、図面が複雑になるのを避けるために、第２層目の導電層により形成された配線パターン（例えば配線パターンＬＣＨ−Ｌ２０（Ｒ））は、省略されている。
この変形例においては、半導体領域ＤＦＲがウェル領域ＷＥＬに形成されているため、半導体領域ＤＦＲとウェル領域ＷＥＬとによってＰＮ接合ダイオード素子が形成されることになる。ウェル領域ＷＥＬに所定の電圧Ｖｓが供給され、遅延線路ＳＳＤ−Ｌ１０（ＬＣＨ−Ｌ１０（Ｒ））は、半導体領域ＤＦＲにオーミック接続されるため、このＰＮ接続ダイオード素子が、所定の電圧Ｖｓと遅延線路ＳＳＤ−Ｌ１０との間に接続されることになる。遅延素子ＤＬＮの等価回路（図２７）を見た場合、ＰＮ接合ダイオード素子を接合電流が流れるため、コンダクタンスＧを大きくすることが可能となる。これにより、遅延素子ＤＬＮにおける信号損失を大きくすることが可能となり、ディジタルフィルタ１００２Ｐの小型化を図ることが可能となる。また、ＰＮ接合ダイオード素子に供給される逆バイアス電圧を制御することにより、コンダクタンスＧを制御することが可能となり、遅延素子ＤＬＮにおける信号損失を制御することが可能である。
酸化膜の比誘電率は４程度であるが、シリコンの比誘電率は１２程度にもなる。そのため、遅延素子ＤＬＮにおける遅延を、（１２／４）の正の平方根である１．７倍程度に大きくすることが可能となり、ディジタルフィルタ１００２Ｐの小型化を図ることが可能となる。
この実施の形態９およびその変形例において、配線パターンＬＣＨ−Ｌ１０（Ｒ）の抵抗が、所望の抵抗値よりも高い場合には、例えば図１６（Ｃ）に示したように、配線パターンＬＣＨ−Ｌ１０（Ｒ）に対して、例えば第２層目の導電層により形成された配線パターンを、並列的に接続するようにすればよい。
この実施の形態９においては、所定の電圧Ｖｓに対する遅延線路ＳＳＤ−Ｌ１０の単位長さあたりの抵抗Ｒが、信号線路のそれよいも小さくされ、所定の電圧Ｖｓに対する遅延線路ＳＳＤ−Ｌ１０の単位長さあたりのコンダクタンスＧが高くされる。
ここでは、ロジック半導体チップＬＣＨ−１にディジタルフィルタを形成する例を説明したが、これに限定されるものではない。例えばインターポーザＩＮＳ−１として、シリコンインターポーザを用いる場合、このシリコンインターポーザに図３７〜図４０で説明したウェル領域ＷＥＬ、半導体領域ＤＦＲおよび配線パターンＬＣＨ−Ｌ１０（Ｒ）を形成し、これらを用いて上記したようにディジタルフィルタ１００２Ｐを構成するようにしてもよい。また、ＭＯＳ容量素子（等価的にはＭＯＳダイオード素子）を構成する電極として、ウェル領域ＷＥＬを用いる例を説明したが、ウェル領域ＷＥＬではなく、シリコン基板ＳＳＢであってもよい。さらに、ＰＮ接合ダイオード素子を構成する半導体領域ＤＦＲは、ウェル領域ＷＥＬではなく、シリコン基板ＳＳＢに形成してもよい。
（実施の形態１０）
図４１は、実施の形態１０に係わる半導体装置の構成を示すブロック図である。この実施の形態１０においては、実施の形態９で説明したように、ロジック半導体チップＬＣＨ−１にディジタルフィルタ１００２Ｐが形成されている場合を説明する。
図４１は、実施形態９に係わる図３７と類似している。ここでは、図３７と図４１とで同じ構成の部分を、先ず述べておく。図４１において、シリコン基板ＳＳＢ、ウェル領域ＷＥＬ、信号線路ＳＳＰ−Ｌ３０、ＳＳＮ−Ｌ３０、電圧配線ＳＳＧ−Ｌ３０、マイクロバンプ用電極ＬＣＨ−ＰＤＧ、ＬＣＨ−ＰＤＮ、ＬＣＨ−ＰＤＰ、コンタクトＣＴ１およびバンプＳＭＢは、図３７と同じである。そのため、これらの説明は省略する。
図３７においては、ウェル領域ＷＥＬ上に、絶縁膜ＧＩＯを介して、遅延線路ＳＳＤ−Ｌ１０が配置され、遅延線路ＳＳＤ−Ｌ１０のそれぞれの端部が、信号線路ＳＳＮ−Ｌ３０およびＳＳＰ−Ｌ３０に接続されていた。これに対して、この実施の形態１０においては、ウェル領域ＷＥＬ上に、絶縁膜ＧＩＯを介して、複数の遅延線路が配置される。これらの複数の遅延線路から所望の数の遅延線路が選択され、選択された遅延線路の一方の端部は、信号線路ＳＳＰ−Ｌ３０に接続され、選択された遅延線路の他方の端部は、信号線路ＳＳＮ−Ｌ３０に接続される。これにより、選択された数の遅延線路が、信号線路ＳＳＰ−Ｌ３０とＳＳＮ−Ｌ３０との間に並列的に接続されることになる。これにより、任意の逆伝達関数の特性を有するディジタルフィルタ１００２Ｐを提供することが可能となる。
図４１においては、絶縁膜ＧＩＯを介して、ウェル領域ＷＥＬ上に配置された遅延線路の数が４個の場合が示されている。同図では、これらの４個の遅延線路に符号ＳＳＤ１０−Ｌ１０〜ＳＳＤ１３−Ｌ１０が付されている。この遅延線路ＳＳＤ１０−Ｌ１０〜ＳＳＤ１３−Ｌ１０のそれぞれの端部は、スイッチアレイＳＡＲ１を介して、コンタクトＣＴ１によって、信号線路ＳＳＮ−Ｌ３０とＳＳＰ−Ｌ３０に接続されている。
スイッチアレイＳＡＲ１は、ＭＯＳＦＥＴＳ１０Ａ〜Ｓ１３ＡおよびＭＯＳＦＥＴＳ１０Ｂ〜Ｓ１３Ｂを備えている。これらのＭＯＳＦＥＴＳ１０Ａ〜Ｓ１３Ａ、Ｓ１０Ｂ〜Ｓ１３Ｂは、それぞれ２個のＭＯＳＦＥＴが１組とされ、遅延線路の数に対応した数の組に分けられている。すなわち、ＭＯＳＦＥＴＳ１０ＡとＳ１０Ｂが１組とされ、この組が、遅延線路ＳＳＤ１０−Ｌ１０に対応し、ＭＯＳＦＥＴＳ１１ＡとＳ１１Ｂが１組とされ、この組が、遅延線路ＳＳＤ１１−Ｌ１０に対応している。同様に、ＭＯＳＦＥＴＳ１２ＡとＳ１２Ｂが１組とされ、この組が、遅延線路ＳＳＤ１２−Ｌ１０に対応し、ＭＯＳＦＥＴＳ１３ＡとＳ１３Ｂが１組とされ、遅延線路ＳＳＤ１３−Ｌ１０に対応している。
遅延線路ＳＳＤ１０−Ｌ１０の一方の端部は、対応する組のＭＯＳＦＥＴＳ１０Ａを介して、信号線路ＳＳＰ−Ｌ３０に接続され、その他方の端部は、対応する組のＭＯＳＦＴＳ１０Ｂを介して、信号線路ＳＳＮ−Ｌ３０に接続されている。また、遅延線路ＳＳＤ１１−Ｌ１０の一方の端部は、対応する組のＭＯＳＦＥＴＳ１１Ａを介して、信号線路ＳＳＰ−Ｌ３０に接続され、その他方の端部は、対応する組のＭＯＳＦＴＳ１１Ｂを介して、信号線路ＳＳＮ−Ｌ３０に接続されている。同様に、遅延線路ＳＳＤ１２−Ｌ１０の一方の端部は、対応する組のＭＯＳＦＥＴＳ１２Ａを介して、信号線路ＳＳＰ−Ｌ３０に接続され、その他方の端部は、対応する組のＭＯＳＦＴＳ１２Ｂを介して、信号線路ＳＳＮ−Ｌ３０に接続されている。さらに、遅延線路ＳＳＤ１３−Ｌ１０の一方の端部は、対応する組のＭＯＳＦＥＴＳ１３Ａを介して、信号線路ＳＳＰ−Ｌ３０に接続され、その他方の端部は、対応する組のＭＯＳＦＴＳ１３Ｂを介して、信号線路ＳＳＮ−Ｌ３０に接続されている。
スイッチアレイＳＡＲ１を構成するこれらのＭＯＳＦＥＴは、遅延線選択レジスタＳＲＥＧ１に格納されている遅延線選択情報に従って、オン状態にされる。例えば、遅延線選択情報が、遅延線路ＳＳＤ１０−Ｌ１０を指定している場合、遅延線選択レジスタＳＲＥＧ１からの選択信号ＳＥＬＡ１、ＳＥＬＢ１（それぞれ４ビット）によって、この遅延線路ＳＳＦ−Ｌ１０に対応した組を構成するＭＯＳＦＥＴＳ１０ＡとＳ１０Ｂがオン状態とされ、残りのＭＯＳＦＥＴＳ１１Ａ〜Ｓ１３ＡおよびＳ１１Ｂ〜Ｓ１３Ｂはオフ状態とされる。また、遅延線選択情報が、遅延線路ＳＳＤ１０−Ｌ１０とＳＳＤ１２−Ｌ１０とを指定している場合には、遅延線選択レジスタＳＲＥＧ１からの選択信号ＳＥＬＡ１、ＳＥＬＢ１によって、これらの遅延線路に対応した組を構成するＭＯＳＦＥＴＳ１０Ａ、Ｓ１０Ｂ、Ｓ１２ＡおよびＳ１２Ｂがオン状態とされ、残りのＭＯＳＦＥＴＳ１１Ａ、Ｓ１１Ｂ、Ｓ１３ＡおよびＳ１３Ｂはオフ状態となる。以下同様にして、遅延線選択レジスタＳＲＥＧ１に格納されている遅延線選択情報によって、１組以上で、任意の数の組のＭＯＳＦＥＴがオン状態にされる。
例えば、ＭＯＳＦＥＴＳ１０Ａ、Ｓ１０Ｂのみがオン状態とされた場合には、遅延線路ＳＳＤ１０−Ｌ１０の一方の端部が、信号線路ＳＳＰ−Ｌ３０に接続され、この遅延線路ＳＳＤ１０−Ｌ１０の他方の端部は、信号線路ＳＳＮ−Ｌ３０に接続されることになる。また、このとき、ＭＯＳＦＥＴＳ１２Ａ、Ｓ１２Ｂもオン状態とされた場合には、遅延線路ＳＳＤ１０−Ｌ１０およびＳＳＤ１２−Ｌ１０のそれぞれの一方の端部が、信号線路ＳＳＰ−Ｌ３０に接続され、遅延線路ＳＳＤ１０−Ｌ１０およびＳＳＤ１２−Ｌ１０のそれぞれの他方の端部は、信号線路ＳＳＮ−Ｌ３０に接続されることになる。このようにして、任意の遅延線路を１個または複数個選択し、選択された１個または複数個の遅延線路の一方の端部は、信号線路ＳＳＰ−Ｌ３０に接続され、他方の端部は、信号線路ＳＳＮ−Ｌ３０に接続されるようになる。
予め所望の遅延量や信号損失を有するようにした遅延線路ＳＳＤ１０−Ｌ１０〜ＳＳＤ１３−Ｌ１０を用意しておく。遅延素子ＤＬＮとして適切な損失量にあわせて、遅延線路ＳＳＤ１０−Ｌ１０〜ＳＳＤ１３−Ｌ１０から１個または複数個の遅延線路を選択する遅延線路選択情報を求め、求めた遅延線選択情報を遅延線選択レジスタＳＲＥＧ１に格納する。これにより、遅延線選択レジスタＳＲＥＧ１に格納された遅延線選択情報によって指定された１個または複数個の遅延線路が、遅延線路ＳＳＤ１０−Ｌ１０〜ＳＳＤ１３−Ｌ１０から選択され、信号線路ＳＳＰ−Ｌ３０とＳＳＮ−Ｌ３０との間に接続されることになる。
図４１に示した構成は、信号線路を伝達する差動信号のビットレートが、ほぼ固定されている場合に適している。この場合、遅延線選択信号により遅延線路の切り換えは、例えば遅延素子ＤＬＮの損失量を調整するために用いられる。このとき、遅延素子ＤＬＮの遅延量は、例えば後で変形例で説明するが、バイアス情報を調整することによって、微調整する。
選択された１個または複数個の遅延線路が、遅延素子ＤＬＮとして機能するため、必要とされる等化の強さが変わった場合等に対して、動的にディジタルフィルタ１００２Ｐの逆伝達関数を変更することが可能となる。ビットレートが同じであっても、例えば信号線路の長さが変わることにより、送受信間の信号チャンネルで生じる減衰が変わる。この減衰が大きくなった場合には、強い等化作用が必要とされ、減衰が小さくなった場合には、弱い等化作用が必要とされることになる。等化作用を強くするには、遅延素子ＤＬＮの損失量が小さくなるように、遅延線路を選択すればよい。逆に、等化作用を弱くするには、遅延素子ＤＬＮの損失量が大きくなるように、遅延線路を選択すればよい。
さらに、この実施の形態１０では、ウェル領域ＷＥＬに供給される電圧が、任意に変更できるようにされている。すなわち、ロジック半導体チップＬＣＨ−１には、上記した遅延線選択レジスタＳＲＥＧ１およびスイッチアレイＳＡＲ１以外に、電源回路ＲＧとバイアス電圧レジスタＢＲＥＧが設けられている。バイアス電圧レジスタＢＲＥＧに格納されたバイアス情報に基づいて、電源回路ＲＧは、例えば所定の電圧Ｖｓと、この所定の電圧Ｖｓとは電圧値が異なる電圧Ｖｄとの間の電圧を、ウェル領域ＷＥＬに、バイアス電圧として供給する。これにより、ウェル領域ＷＥＬの電圧を、任意の電圧値にすることが可能となる。図２７（Ｂ）に示した等価回路で見た場合、互いに並列接続されたキャパシタンスＣおよびコンダクタンスＧの値は、ウェル領域ＷＥＬのバイアス電圧を変えることにより、変化する。例えば、等価的にＭＯＳダイオード素子として捉えた場合、このＭＯＳダイオード素子を逆バイアスするバイアス電圧を変えることにより、キャパシタンスＣおよびコンダクタンスＧの値を制御することができる。これにより、遅延素子ＤＬＮの逆伝達関数の特性を変更することが可能となる。
この実施の形態１０では、遅延線選択情報によって、図２７（Ｂ）に示した等価回路の抵抗Ｒが主に変更され、バイアス情報によって、等価回路のキャパシタンスＣおよびコンダクタンスＧが主に変更されることになる。これにより、より精度よく、逆伝達関数を合わせることが可能となり、精度よく等化を行うことが可能となる。
実施の形態１０では、遅延線選択情報とバイアス情報の両方を用いて、遅延素子ＤＬＮを調整することを述べたが、これに限定されるものではない。すなわち、遅延選択情報とバイアス情報のいずれか一方のみで、遅延素子ＤＬＮを調整するようにしてもよい。また、バイアス情報で調整を行う場合には、電圧配線ＳＳＧ−Ｌ３０に所定の電圧Ｖｓが供給されないようにするか、電圧配線ＳＳＧ−Ｌ３０とウェル領域ＷＥＬとが電気的に分離されるようにしておく。
＜変形例＞
図４２は、実施の形態１０の変形例に係わる半導体装置の構成を示すブロック図である。図４２は、図４１と類似しているため、ここでは主に相違点のみを説明する。図４１と異なる部分は、スイッチアレイ、遅延線路および遅延線選択レジスタである。残りの部分は、図４１と同じであるため、説明は原則省略する。
図４１に示した構成は、差動信号のビットレートがほぼ固定されている場合に適している。この場合、ビットレートがほぼ固定しているため、遅延線選択信号による遅延線路の切り換えは、例えば遅延素子ＤＬＮの損失量を調整するために用いる。また、バイアス情報は、遅延素子ＤＬＮの遅延量を微調整するのに用いる。
これに対して、この変形例では、差動信号のビットレートが複数あり、動的にビットレートが変化する場合に適している。
この変形例においても、図４１と同様に、絶縁膜ＧＩＯを介して、ウェル領域ＷＥＬ上に、遅延線路ＳＳＤ２０−Ｌ１０〜ＳＳＤ２３−Ｌ１０が配置される。遅延線路ＳＳＤ２０−Ｌ１０〜ＳＳＤ２３−Ｌ１０のそれぞれは、ビットレートのそれぞれに対して適した遅延素子ＤＬＮとして動作するように、予め適した遅延量や損失量を有するように形成されている。例えば、第１のビットレートでは、遅延線路ＳＳＤ２０−Ｌ１０が遅延素子ＤＬＮとして適しているように、遅延線路ＳＳＤ２０−Ｌ１０は形成されている。第１のビットレートと異なる第２のビットレートでは、遅延線路ＳＳＤ２１−Ｌ１０が遅延素子ＤＬＮとして適しているように、遅延線路ＳＳＤ２１−Ｌ１０は形成されている。以下、同様に、第３のビットレートに適するように、遅延線路ＳＳＤ２２−Ｌ１０が形成され、第４のビットレートに適するように、遅延線路ＳＳＤ２３−Ｌ１０が形成されている。
スイッチアレイＳＡＲ２は、スイッチアレイＳＡＲ１と同様に、遅延線路ＳＳＤ２０−Ｌ１０〜ＳＳＤ２３−Ｌ１０のそれぞれに対応したＭＯＳＦＥＴの組を備えている。図４２においては、遅延線路ＳＳＤ２０−Ｌ１０に対応した組は、ＭＯＳＦＥＴＳ２０Ａ、Ｓ２０Ｂにより構成され、遅延線路ＳＳＤ２１−Ｌ１０に対応した組は、ＭＯＳＦＥＴＳ２１Ａ、Ｓ２１Ｂにより構成されている。同様に、遅延線路ＳＳＤ２２−Ｌ１０に対応した組は、ＭＯＳＦＥＴＳ２２Ａ、Ｓ２２Ｂにより構成され、遅延線路ＳＳＤ２３−Ｌ１０に対応した組は、ＭＯＳＦＥＴＳ２３Ａ、Ｓ２３Ｂにより構成されている。
遅延線路ＳＳＤ２０−Ｌ１０〜ＳＳＤ２３−Ｌ１０のそれぞれの一方の端部は、対応する組のＭＯＳＦＥＴＳ２０Ａ〜Ｓ２３Ａを介して、信号線路ＳＳＰ−Ｌ３０に接続されている。一方、遅延線路ＳＳＤ２０−Ｌ１０〜ＳＳＤ２３−Ｌ１０のそれぞれの他方の端部は、対応する組のＭＯＳＦＥＴＳ２０Ｂ〜Ｓ２３Ｂを介して、信号線路ＳＳＮ−Ｌ３０に接続されている。
この変形例においては、遅延線選択レジスタＳＲＧ２は、遅延線路ＳＳＤ２０−Ｌ１０〜ＳＳＤ２３−Ｌ１０のうちの１つを選択する遅延線選択情報を格納する。この遅延線選択情報に基づいた選択信号ＳＥＬＡ２、ＳＥＬＢ２（それぞれ４ビット）により、遅延線選択情報によって指定された遅延線路が選択され、選択された遅延線路が、スイッチアレイＳＡＲ２により、信号線路ＳＳＰ−Ｌ３０とＳＳＮ−Ｌ３０との間に接続される。
例えば、遅延線選択情報によって、遅延線路ＳＳＤ２０−Ｌ１０が指定されている場合、選択信号ＳＥＬＡ２、ＳＥＬＢ２によって、この選択線路ＳＳＤ２０−Ｌ１０に対応した組を構成するＭＯＳＦＥＴＳ２０ＡとＳ２０Ｂがオン状態にされ、残りのＭＯＳＦＥＴＳ２１Ａ〜Ｓ２３ＡおよびＳ２１Ｂ〜Ｓ２３Ｂはオフ状態にされる。また、遅延線選択情報によって、遅延線路ＳＳＤ２２−Ｌ１０が指定されている場合、選択信号ＳＥＬＡ２、ＳＥＬＢ２によって、この選択線路ＳＳＤ２２−Ｌ１０に対応した組を構成するＭＯＳＦＥＴＳ２２ＡとＳ２２Ｂがオン状態にされ、残りのＭＯＳＦＥＴＳ２０Ａ、Ｓ２１Ａ、Ｓ２３ＡおよびＳ２０Ｂ、Ｓ２１Ｂ、Ｓ２３Ｂはオフ状態にされる。以下、同様にして、択一的に１組を構成するＭＯＳＦＥＴのみがオン状態とされる。
遅延線選択情報によって指定された遅延線路に対応する組のＭＯＳＦＥＴがオン状態なることにより、遅延線路ＳＳＤ２０−Ｌ１０〜ＳＳＤ２３−Ｌ１０のうち、遅延線選択信号によって指定されている遅延線路のみが、択一的に信号線路ＳＳＮ−Ｌ３０、ＳＳＰ−Ｌ３０間に電気的に接続されることになる。
これにより、差動信号のビットレートが、例えば第１のビットレートから第３のビットへ変化しても、遅延線選択レジスタＳＲＥＧ２に格納されている遅延線選択情報を、第１のビットレートに対応した遅延線路ＳＳＤ２０−Ｌ１０を指定する情報から、第３のビットレートに対応した遅延線路ＳＳＤ２３−Ｌ１０を指定する情報へ変更することにより、ビットレートが変化しても、適切に等化を行うことが可能となる。
また、図４１で説明したように、バイアス電圧レジスタＢＲＥＧに格納しているバイアス情報を変更することにより、それぞれのビットレートの際に、遅延素子ＤＬＮの遅延量を微調整することが可能である。なお、この変形例においても、バイアス情報で調整を行う場合には、電圧配線ＳＳＧ−Ｌ３０に所定の電圧Ｖｓが供給されないようにするか、電圧配線ＳＳＧ−Ｌ３０とウェル領域ＷＥＬとが電気的に分離されるようにしておく。
実施の形態１０およびその変形例においては、絶縁膜ＧＩＯを介して、ウェル領域ＷＥＬに配置された遅延線路を用いて遅延素子ＤＬＮを構成する例を説明したが、これに限定されるものではない。例えば、実施の形態９の変形例で示したように、ウェル領域ＷＥＬに形成された半導体領域ＤＥＦにオーミック接続された遅延線路を、実施の形態１０およびその変形例において、それぞれの遅延線路として用いるようにしてもよい。
また、図４１に示した遅延線選択レジスタＳＲＥＧ１、バイアス電圧レジスタＢＲＥＧ、電源回路ＲＧおよびスイッチアレイＳＡＲ１は、遅延素子ＤＬＮを制御すると言う観点で見た場合、これらによって制御回路が構成されていると見なすことができる。同様に、図４２に示した遅延線選択レジスタＳＲＥＧ２、バイアス電圧レジスタＢＲＥＧ、電源回路ＲＧおよびスイッチアレイＳＡＲ２についても、これらによって制御回路が構成されていると見なすことができる。
図４１および図４２において、遅延素子ＤＬＮは、複数の遅延線路を備えている。遅延素子ＤＬＮにおける信号遅延の時間、すなわち往復信号遅延は、制御回路によって変更することが可能であるため、遅延素子ＤＬＮは、可変遅延素子であると見なすことができる。言い換えるならば、可変遅延素子である遅延素子ＤＬＮの遅延時間が、制御回路によって定められると見なすことができる。この場合、遅延素子ＤＬＮに含まれるダイオード素子に供給されるバイアス電圧または／および信号線路間に接続される遅延線路が、制御回路によって定められることにより、可変遅延素子の遅延時間が定められることになる。
実施の形態１０においては、１対の差動信号が供給される遅延素子ＤＬＮを例にして説明したが、実施の形態１０で説明した遅延線選択レジスタ、バイアス電圧レジスタ、電源回路およびスイッチアレイは、実施の形態３または４にも適用することが可能である。すなわち、シングルエンド信号に対応した遅延素子にも適用することが可能である。この場合、実施の形態３または４において、遅延線路が複数にされ、遅延線選択レジスタに格納された遅延線選択情報によって指定された遅延線路によって、遅延素子が構成されることになる。また、実施の形態１０と同様に、シリコン基板ＳＳＢでウェル領域が形成され、電源回路とバイアス電圧レジスタによって、ウェル領域の電圧が調整されることにより、遅延素子の遅延量が調整されることになる。
実施の形態１〜６で説明した遅延素子ＤＬＮは、信号線路に接続される。信号線路に接続されると言う観点でみると、遅延素子は、所謂ショートスタブの１種と考えられる場合がある。しかしながら、実施の形態において説明した遅延素子は、次に説明するように、ショートスタブとは全く異なるものである。
すなわち、ショートスタブは、それ自体の損失が大きくては、十分に機能しない。これに対して、遅延素子は、それ自体の損失が大きくなるようにする。図１（Ｂ）に示した等価回路で見た場合、抵抗Ｒまたは並列コンダクタンスＧが大きくなるように、遅延素子は設定される。また、ショートスタブにおいては、その長さが、原理上、入力信号周波数に対する電磁波波長が１／４内外に設定される。これに対して、遅延素子は、電磁波波長と直接的な関係はなく、その長さは、電磁波波長の長さによっては定まらない。遅延素子の長さは、例えば往復信号遅延の時間によって定まるが、この往復信号遅延も１データ幅区間ＵＴの整数分の１で定まるものであり、電磁波波長の長さではない。
さらに、ショートスタブが、ショートスタブとして機能するためには、信号源からショートスタブまでの線路長が、伝送路と見なされるだけ必要とされる。例えば、信号源からショートスタブまでの線路長を、電磁波波長の１／４にすることが必要とされる。これに対して、遅延素子は、伝送路と見なされない程度に、送信バッファ回路（信号源）または受信バッファ回路の近傍に接続することが望ましい。すなわち、遅延素子は、ショートスタブとしては機能しないような位置に、接続することが望ましい。
実施の形態１〜６では、ディジタルフィルタを、インターポーザまたは半導体チップに形成する例を説明した。しかしながら、実施の形態１〜６で述べたディジタルフィルタ１００２を、小型のインターポーザに形成し、この小型のインターポーザを、パッケージ基板、プリント基板に埋め込むようにしてもよい。
実施の形態７〜１０においては、受信バッファ回路の１対の入力端子の近傍に、遅延素子ＤＬＮをワイヤードオア接続する例を示したが、これに限定されるものではない。例えば、遅延素子ＤＬＮの一方の端部を、送信バッファ回路の１対の出力端子のうちの一方の出力端子にワイヤードオア接続し、遅延素子ＤＬＮの他方の端部を、送信バッファ回路の他方の出力端子にワイヤードオア接続してもよい。この場合、差動信号の成分については、１対の信号線路によって伝達される前に、１対の信号線路の伝達関数を等化するような逆伝達関数による波形整形が行われることになり、受信バッファ回路の１対の入力端子には歪みが低減された差動信号成分の波形が供給されることになる。このとき、コモンモード信号の成分については、等化されずに、受信バッファ回路の１対の入力端子に伝達されることになる。その結果、コモンモード信号の成分が誤認識されるのを防ぐことが可能である。
実施の形態７および８では、遅延線路を、インターポーザ内に形成された配線パターンを用いる例を説明したが、これに限定されるものではない。例えばインターポーザＩＮＳ−１としては、シリコンインターポーザ以外の，有機基板やガラス基板を用いたインターポーザであってもよい。また、ロジック半導体チップに形成される配線パターンを、遅延線路として用いるようにしてもよい。さらに、実施の形態７〜１０で述べた遅延線路および遅延線路に沿って配置された電圧配線が形成された小型の半導体チップ（等化用半導体チップ）を用意し、この等化用半導体チップを、パッケージ基板ＰＰＳ−１または／およびインターポーザＩＮＳ−１に埋め込むようにしてもよい。すなわち、等化用半導体チップをパッケージ基板ＰＰＳ−１の第１主面ＰＰＦ１と第２主面ＰＰＦ２との間に埋め込むように、配置してもよい。また、等化用半導体チップをインターポーザＩＮＳ−１の第１主面ＩＮＦ１と第２主面との間に埋め込むように、配置してもよい。
＜付記＞
本明細書には、複数の発明が開示されており、その内のいくつかは、請求の範囲に記載しているが、これ以外の発明も開示しており、その代表的なものを次に列記する。
（Ａ）１対の差動信号線路と、
前記１対の差動信号線路のそれぞれの端部に接続され、前記１対の差動信号線路から差動信号が供給される、または前記１対の差動信号線路へ差動信号を供給する第１回路と、
前記１対の差動信号線路のうちの一方の差動信号線路の端部にワイヤードオア接続された一方の端部と、前記１対の差動信号線路のうちの他方の差動信号線路の端部にワイヤードオア接続された他方の端部とを備え、前記１対の差動信号線路の端部における差動信号の波形を整形する遅延素子と、
を備える、半導体装置。
（Ｂ）前記（Ａ）に記載の半導体装置において、
前記遅延素子は、１対の端部を有する遅延線路を備え、前記遅延線路の一方の端部が、前記遅延素子の一方の端部として、前記一方の差動信号線路の端部にワイヤードオア接続され、前記遅延線路の他方の端部が、前記遅延素子の他方の端部として、前記他方の差動信号線路の端部にワイヤードオア接続され、
前記半導体装置は、前記遅延線路に沿って配置され、所定の電圧が供給される電圧配線を備える、
半導体装置。
（Ｃ）前記（Ｂ）に記載の半導体装置において、
前記遅延線路は、前記一方の端部または前記他方の端部に入力された信号と前記一方の端部または前記他方の端部から出力される出力信号との間の往復信号遅延が、前記信号の１データ幅区間の時間の２倍もしくは整数分の１となるようにされている、半導体装置。
（Ｄ）前記（Ａ）に記載の半導体装置において、
前記半導体装置は、ダイオード素子を有し、前記遅延素子は、前記ダイオード素子によって構成されている、半導体装置。
（Ｅ）前記（Ａ）に記載の半導体装置において、
前記遅延素子は、遅延時間が変更可能な可変遅延素子であり、
前記半導体装置は、前記可変遅延素子の遅延時間を定める制御回路を備える、半導体装置。
（Ｆ）前記（Ｅ）に記載の半導体装置において、
前記半導体装置は、ダイオード素子を有し、前記可変遅延素子は、前記ダイオード素子を含み、前記制御回路によって、前記ダイオード素子に供給されるバイアス電圧が設定される、半導体装置。
（Ｇ）前記（Ｅ）に記載の半導体装置において、
前記可変遅延素子は、複数の遅延線路を有し、前記制御回路によって選択された遅延線路が、前記１対の差動信号経路の端部間に接続される、半導体装置。
（Ｈ）差動信号が入力または出力される１対の電極が形成された主面を有する第１半導体チップと、
１対の第１電極が形成された第１主面と、前記第１主面と対向し、前記１対の第１電極と電気的に接続された１対の第２電極が形成された第２主面とを備え、前記第１半導体チップの前記１対の電極が、前記１対の第１電極に接続されるように、前記第１半導体チップの主面が、前記第１主面と対向するように搭載されるインターポーザと、
を備え、
前記１対の電極のうちの一方の電極にワイヤードオア接続された一方の端部と、前記１対の電極のうちの他方の電極にワイヤードオア接続された他方の端部とを有する遅延線路によって、前記１対の第２電極と前記１対の電極との間を差動信号が伝達するとき、差動信号の整形が行われる、半導体装置。
（Ｉ）前記（Ｈ）に記載の半導体装置において、
前記半導体装置は、前記遅延線路に沿って配置され、所定の電圧が供給される電圧配線を備える、半導体装置。
（Ｊ）前記（Ｉ）に記載の半導体装置において、
前記遅延線路と前記電圧配線は、前記第１半導体チップに形成された配線である、半導体装置。
（Ｋ）前記（Ｉ）に記載の半導体装置において、
前記遅延線路と前記電圧配線は、前記インターポーザに形成された配線である、半導体装置。
（Ｌ）前記（Ｉ）に記載の半導体装置において、
前記半導体装置は、前記遅延線路と前記電圧配線が形成された等化用半導体チップを備える、半導体装置。
（Ｍ）前記（Ｌ）に記載の半導体装置において、
前記等化用半導体チップは、前記インターポーザの前記第１主面と前記第２主面との間に配置されている、半導体装置。
（Ｎ）差動信号が入力または出力される１対の電極が形成された主面を有する第１半導体チップと、
１対の第１電極が形成された第１主面と、前記第１主面と対向し、前記１対の第１電極と電気的に接続された１対の第２電極が形成された第２主面とを備え、前記第１半導体チップの前記１対の電極が、前記第１電極に接続されるように、前記第１半導体チップの主面が、前記第１主面と対向するように搭載される第１インターポーザと、
前記第１インターポーザの第２主面と対向する主面と、前記主面に形成された１対の第３電極と、前記主面に形成された１対の第４電極と、前記１対の第３電極と前記１対の第４電極とを電気的に接続する配線パターンとを備えた基板と、
前記第１半導体チップの前記１対の電極のうちの一方の電極に接続された一方の端部と、前記第１半導体チップの前記１対の電極のうちの他方の電極に接続された他方の端部とを有する遅延線路とを備え、
前記１対の第３電極は、前記１対の第２電極に電気的に接続され、前記１対の第４電極と前記第１半導体チップの前記１対の電極との間を信号が伝達するとき、前記遅延線路によって、前記差動信号の整形が行われる、半導体装置。
（Ｏ）前記（Ｎ）に記載の半導体装置において、
前記半導体装置は、
１対の電極が形成された主面を有する第２半導体チップと、
１対の第５電極が形成された第１主面と、前記第１主面と対向し、前記１対の第５電極と電気的に接続された１対の第６電極が形成された第２主面とを有し、前記第２半導体チップの前記１対の電極が、前記１対の第５電極に接続されるように、前記第２半導体チップの主面が、前記第１主面と対向するように搭載される第２インターポーザと、
を備え、
前記第２インターポーザの第２主面は、前記基板の主面と対向し、前記第２インターポーザの前記１対の第６電極は、前記１対の第４電極に電気的に接続され、
前記第１半導体チップは、前記第１半導体チップの前記１対の電極からの信号を増幅する第１回路を備え、前記第２半導体チップは、シリアル信号を、前記第２半導体チップの前記１対の電極へ出力する第２回路を備える、半導体装置。
（Ｐ）前記（Ｏ）に記載の半導体装置において、
前記半導体装置は、前記遅延線路に沿って配置され、所定の電圧が供給される電圧配線を備える、半導体装置。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体チップとして、ロジック半導体チップを例にして説明したが、ロジック半導体チップに限定されるものではない。また、実施の形態１〜６において説明したディジタルフィルタに加え、半導体チップにアナログフィルタ回路または／およびディジタルフィルタ回路を設けるようにしてもよい。この場合、これらのアナログフィルタまたは／およびディジタルフィルタ回路によって、信号の復元の精度を、より向上させることが可能となり、例えば図９および図１０に示したアイパターンの顕在化を可能にすることができる。
１０００、２１００ 信号線路
１００１、２１０４、ＳＣＢ１−１、ＳＣＢ２−１ 送信バッファ回路
１００２、１００２Ｐ１、１００２Ｐ２ ディジタルフィルタ
１００３、２１０３、ＲＣＢ１−１、ＲＣＢ１−２、ＲＣＢ２−１、ＲＣＢ２−２ 受信バッファ回路
６０００ 半導体装置
ＤＬＮ、ＤＬＮ１、ＤＬＮ２ 遅延素子
ＰＢＳ プリント基板
ＰＰＳ−１、ＰＰＳ−２ パッケージ基板
ＩＮＳ−１、ＩＮＳ−２ インターポーザ
ＭＣＨ−１〜ＭＣＨ−４ メモリ半導体チップ
ＬＣＨ−１、ＬＣＨ−２ ロジック半導体チップ

Claims (20)

  1. 信号線路と、
    前記信号線路の端部に接続され、前記信号線路から信号が供給または前記信号線路へ信号を供給する第１回路と、
    前記信号線路の端部にワイヤードオア接続され、前記信号線路の端部における信号の波形を整形する遅延素子と、
    を備える、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記遅延素子は、前記信号線路の端部にワイヤードオア接続された一方の端部と、所定の電圧に接続された他方の端部を有する遅延線路を備え、前記一方の端部に入力された信号に対応する出力信号によって、前記信号線路の端部における信号の波形の整形が行われる、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記遅延線路は、前記一方の端部に入力された信号と前記一方の端部から出力される出力信号との間の信号遅延が、前記信号の１データ幅区間の時間の整数分の１となるようにされている、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第１回路には、前記信号線路からの信号が供給され、
    前記半導体装置は、前記信号線路に、前記信号を供給する第２回路を備える、半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記半導体装置は、前記信号線路を介して信号が供給される第２回路を備え、
    前記第１回路は、前記信号を、前記信号線路の端部に供給し、
    前記遅延線路は、前記端部における信号を前記出力信号により調整することにより、整形された信号が、前記第２回路に供給される、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記信号線路は、互いに相補的に変化する差動信号を伝達する第１信号線路と第２信号線路とを備え、
    前記第１回路は、前記第１信号線路と前記第２信号線路に接続された差動回路を備え、
    前記遅延素子は、前記第１信号線路の端部にワイヤードオア接続された一方の端部と前記第２信号線路の端部にワイヤードオア接続された他方の端部とを備える、半導体装置。
  7. 電極が形成された主面を有する半導体チップと、
    第１電極が形成された第１主面と、前記第１主面と対向し、前記第１電極と電気的に接続された第２電極が形成された第２主面とを備え、前記半導体チップの電極が、前記第１電極に接続されるように、前記半導体チップの主面が、前記第１主面と対向するように搭載されるインターポーザと、
    を備え、
    前記電極に接続された一方の端部と、所定の電圧が供給される他方の端部とを有する第１配線パターンによって、前記第２電極と前記電極との間を信号が伝達するとき、前記信号の整形が行われる、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記半導体装置は、前記所定の電圧が供給され、前記第１配線パターンの他方の端部が接続された第２配線パターンを備え、前記第２配線パターンは、前記第１配線パターンと対向する領域を備えている、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１配線パターンは、前記半導体チップの主面に形成されている、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記インターポーザは、前記第１電極と前記第２電極とを電気的に接続する第３配線パターンを備え、
    前記第１配線パターンの電気抵抗率は、前記第３配線パターンの電気抵抗率よりも小さい、半導体装置。
  11. 請求項９に記載の半導体装置において、
    前記半導体チップは、前記第１配線パターンに接続された等価的なダイオード素子を備えている、半導体装置。
  12. 請求項７に記載の半導体装置において、
    前記第１配線パターンは、前記インターポーザの第１主面と前記インターポーザの第２主面との間に配置された第４配線パターンを備えている、半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記インターポーザは、前記第１主面と前記第２主面との間に配置され、前記第４配線パターンよりも線幅が広い第５配線パターンを備え、
    前記第１電極と前記第２電極は、前記第５配線パターンを介して、電気的に接続されている、半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記インターポーザは、前記第１主面と前記第２主面との間に配置され、前記第５配線パターンよりも、線幅が狭い第６配線パターンを備えている、半導体装置。
  15. 請求項１２に記載の半導体装置において、
    前記インターポーザの第１主面側から見たとき、前記インターポーザは、前記第４配線パターンを挟むように配置された第７配線パターンおよび第８配線パターンを備えている、半導体装置。
  16. 請求項１２に記載の半導体装置において、
    前記インターポーザの第１主面側から見たとき、前記インターポーザは、前記第４配線パターンと重なるように配置された第９配線パターンを備えている、半導体装置。
  17. 電極が形成された主面を有する第１半導体チップと、
    第１電極が形成された第１主面と、前記第１主面と対向し、前記第１電極と電気的に接続された第２電極が形成された第２主面と、前記電極に接続された一方の端部と、所定の電圧が供給される他方の端部とを有する第１配線パターンとを備え、前記第１半導体チップの電極が、前記第１電極に接続されるように、前記第１半導体チップの主面が、前記第１主面と対向するように搭載される第１インターポーザと、
    前記第１インターポーザの第２主面と対向する主面と、前記主面に形成された第３電極と、前記主面に形成された第４電極と、前記第３電極と前記第４電極とを電気的に接続する第２配線パターンとを備えた基板と、
    を備え、
    前記第３電極は、前記第２電極に電気的に接続され、前記第４電極と前記電極との間を信号が伝達するとき、前記第１配線パターンによって、前記信号の整形が行われる、半導体装置。
  18. 請求項１７に記載の半導体装置において、
    前記半導体装置は、
    電極が形成された主面を有する第２半導体チップと、
    第５電極が形成された第１主面と、前記第１主面と対向し、前記第５電極と電気的に接続された第６電極が形成された第２主面とを有し、前記第２半導体チップの電極が、前記第５電極に接続されるように、前記第２半導体チップの主面が、前記第１主面と対向するように搭載される第２インターポーザと、
    を備え、
    前記第２インターポーザの第２主面は、前記基板の主面と対向し、前記第２インターポーザの前記第６電極は、前記第４電極に電気的に接続され、
    前記第１半導体チップは、前記電極からの信号を増幅する第１回路を備え、前記第２半導体チップは、シリアル信号を、前記電極へ出力する第２回路を備える、半導体装置。
  19. 請求項１８に記載の半導体装置において、
    前記半導体装置は、前記基板と前記第１インターポーザとの間に介在する第１パッケージ基板と、前記基板と前記第２インターポーザとの間に介在する第２パッケージ基板を備え、
    前記第１パッケージ基板は、前記第１インターポーザの第２主面と対向する第１主面と、前記基板の主面と対向する第２主面と、前記第１主面に形成され、前記第２電極に接続される第７電極と、前記第２主面に形成され、前記第３電極に接続される第８電極と、前記第７電極と前記第８電極とを接続する配線パターンとを有し、
    前記第２パッケージ基板は、前記第２インターポーザの第２主面と対向する第１主面と、前記基板の主面と対向する第２主面と、前記第１主面に形成され、前記第４電極に接続される第９電極と、前記第２主面に形成され、前記第５電極に接続される第１０電極と、前記第９電極と前記第１０電極とを接続する配線パターンとを有し、
    前記電極と前記第１電極との間と、前記電極と前記第５電極との間は、それぞれ第１バンプによって電気的に接続され、
    前記第２電極と前記第７電極との間と、前記第６電極と前記第９電極との間は、それぞれ第２バンプによって電気的に接続され、
    前記第８電極と前記第３電極との間と、前記第１０電極と前記第４電極との間は、それぞれ第３バンプによって電気的に接続され、
    前記第１バンプのサイズは、前記第２バンプのサイズよりも小さく、前記第２バンプのサイズは、前記第３バンプのサイズよりも小さい、半導体装置。
  20. 請求項１９に記載の半導体装置において、
    前記第１インターポーザの第１主面には、第３半導体チップが搭載されている、半導体装置。

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