JP2006147961A - 半導体集積回路 - Google Patents

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Abstract

【課題】 ＭＯＳトランジスタの容量成分の増大によって状態遷移に時間が要することを回避し高速のスイッチング動作を実現可能な半導体集積回路を提供する。
【解決手段】 本発明の半導体集積回路は、半導体基板２０上の同一ウエル２２（２３）内に形成された一対のＭＯＳトランジスタを有し、この一対のＭＯＳトランジスタは、互いのドレイン拡散層Ｄ１、Ｄ２（Ｄ３、Ｄ４）の間で電荷交換が可能な距離に近接配置され、この一対のＭＯＳトランジスタに対し、互いに逆相の信号ＩＮ、／ＩＮを各ゲートＧ１、Ｇ２（Ｇ３、Ｇ４）に印加するとともに、共通の電位Ｖｄｄ（Ｖｓｓ）を各ソースＳ１、Ｓ２（Ｓ３、Ｓ４）に印加するように配線構造が形成されている。これにより、ドレイン拡散層Ｄ１、Ｄ２（Ｄ３、Ｄ４）の間の電荷交換効果により高速のスイッチグ動作が可能となる。
【選択図】 図２

Description

本発明は、半導体集積回路に関し、特にディジタル回路においてＧＨｚ帯の周波数の高速信号を伝送可能に構成された半導体集積回路に関するものである。
近年、ＭＯＳ回路を用いた半導体集積回路の微細化が一層進み、例えば０．１８μｍのプロセスは広く普及し、０．１３μｍのプロセスが立ち上がりつつあり、０．０９μｍの導入が始まっている。また、半導体集積回路の微細化とともに、高周波のクロックを用いた高速動作が要請され、数ＧＨｚの帯域におけるスイッチング動作の保証が求められている。
半導体集積回路において一層の高速動作を実現するため様々な試みがなされている。動作速度の向上には、さらなる微細化を進めて集積度を高めることが有利であり、それに加えて配線やゲート絶縁膜の材料、縦型ゲート構造の採用などの新たな技術が注目されている。しかし、このように材料、構造、プロセス自体などを変更することは困難が多く、現行のプロセスと要素技術を用いて半導体集積回路をより高速化することが望まれている。
一般に、高周波領域においてＭＯＳトランジスタの容量が増大し高速動作を妨げる要因となる。特に、ドレイン拡散層の空乏層容量が増大することにより、スイッチング動作に伴う状態遷移の際、電荷の移動に時間を要することが問題となる。また、半導体集積回路の全体で、ＭＯＳトランジスタの入出力信号を伝送する配線や電源グランドとの間の配線においてＲＣ遅延が存在することも高速動作の制約となる。
プロセスや材料を変更することなく、ＭＯＳトランジスタにおける状態遷移の際の高速動作を実現する技術が提案されている（特許文献１参照）。この特許文献１に開示された回路構成によれば、ＭＯＳトランジスタに隣接してバラクタデバイスを配置することで、バラクタ効果によってＭＯＳトランジスタの高速なスイッチングが実現される。
特開２００２−１２４６３５
一方、高速信号を伝送するために、互いに逆相の信号からなる差動信号を入出力信号とする差動回路が広く知られている。一般には、ＰＭＯＳ及びＮＭＯＳトランジスタからなる直列回路を２系統設けて差動回路が構成され、各々のＭＯＳトランジスタを同一構造とし、一定電流を流すように制御すれば差動成分のみを得ることができる。しかし、互いに逆相の信号がゲートに印加されるＭＯＳトランジスタ間で、上述したようにスイッチング動作の際、信号レベルの遷移時に遅延が生じることにより理想的な動作は実現困難となる。また、かかる問題は、特許文献１に開示された技術によっては対応が難しい。
そこで、本発明はこれらの問題を解決するためになされたものであり、高速の差動信号をＭＯＳトランジスタに供給する場合、容量成分の増大によって状態遷移に時間が要することを回避し、高速なスイッチング動作を実現可能な半導体集積回路を提供することを目的とする。
上記課題を解決するために、本発明の半導体集積回路は、半導体基板上の同一ウエル内に形成された一対のＭＯＳトランジスタを有し、前記一対のＭＯＳトランジスタは、互いのドレイン拡散層容量の間で電荷交換が可能な距離に近接配置され、前記一対のＭＯＳトランジスタに対し、互いに逆相の信号を各ゲートに印加するとともに、共通の電位を各ソースに印加するように配線構造が形成されたことを特徴とする。
このように構成された本発明によれば、一対のＭＯＳトランジスタ（ペアトランジスタ）を高速信号により駆動する際、高周波領域で問題となるＭＯＳトランジスタの容量成分に応じた高速な電荷供給が必要となり、双方の電荷は各ゲートに逆相の信号を印加するため逆極性で変化する。このとき、ペアトランジスタの各ドレイン拡散層が同一ウエル内で近接配置されているため、入力信号の反転時に一方のドレイン拡散層容量の電荷は短時間で他方のドレイン拡散層容量に移動し、高速な状態遷移に追随して電荷交換効果が確実に発揮され、特に差動構成としたときに高速なスイッチング動作が可能となる。これにより、特別なプロセスや材料を用いることなく、ＭＯＳトランジスタで構成された論理回路の高速動作を実現することができる。
また、本発明の半導体集積回路は、前記一対のＭＯＳトランジスタの各ドレイン拡散層は、前記電荷交換による電荷の移動時間が前記逆相の信号の電圧反転時の遷移時間より小さくなる距離に近接配置されることを特徴とする。
また、本発明の半導体集積回路は、前記一対のＭＯＳトランジスタを用いて差動回路を構成し、正信号と反転信号からなる差動入力信号のうち、前記正信号を前記一対のＭＯＳトランジスタの一方のゲートに印加して前記反転信号を前記一対のＭＯＳトランジスタの他方のゲートに印加するとともに、前記一対のＭＯＳトランジスタの各ドレイン拡散層から差動出力信号を取り出すように配線構造が形成されたことを特徴とする。
また、本発明の半導体集積回路は、前記同一ウエル内には、前記一対のＭＯＳトランジスタ以外に一又は複数の他のＭＯＳトランジスタが形成され、前記一対のＭＯＳトランジスタの各ドレイン拡散層と前記他のＭＯＳトランジスタのドレイン拡散層との間で前記電荷交換による干渉を生じない距離を隔てて配置されることを特徴とする。
また、本発明の半導体集積回路は、前記一対のＭＯＳトランジスタの各ドレイン拡散層の間の距離をｄとし、前記一対のＭＯＳトランジスタの各ドレイン拡散層と前記他のＭＯＳトランジスタの各ドレイン拡散層との最小の距離をｋとしたとき、１．５×ｄ≦ｋの関係を満たすように配置されることを特徴とする。
また、本発明の半導体集積回路は、前記一対のＭＯＳトランジスタは、前記各ドレイン拡散層のゲート幅方向の側面が対向するように近接配置されることを特徴とする。
また、本発明の半導体集積回路は、前記同一ウエル内には、複数の前記一対のＭＯＳトランジスタが配列され、それぞれのゲート同士、ドレイン同士、ソース同士が共通接続されることを特徴とする。
以上のような本発明の一連の特徴により、同一ウエル内のおける一対のＭＯＳトランジスタの配置は、電荷交換が発揮されることを前提に多様な平面レイアウトを適用することができ、同一ウエル内に他のペアトランジスタが存在する状態や、ドライバビリティを高めるため複数のペアトランジスタを配列した状態が許容される。
また、本発明の半導体集積回路は、前記一対のＭＯＳトランジスタの配線構造は、前記互いに逆相の信号をそれぞれ伝送する２本の線路からなる一対の伝送線路を接続することにより形成されることを特徴とする。
また、本発明の半導体集積回路は、前記一対の伝送線路の特性インピーダンスは、５０Ωから２００Ωの範囲に定められることを特徴とする。
また、本発明の半導体集積回路は、前記一対の伝送線路のうち一方の線路と他方の線路の間の距離をａとし、前記一対の伝送線路と当該一対の線路に隣接する他の一対の線路との間の距離をｂとしたとき、２ａ≦ｂの関係を満たすことを特徴とする。
また、本発明の半導体集積回路は、前記一対のＭＯＳトランジスタの配線構造は、各ソースに接続される電源グランドペア線路を含むことを特徴とする。
以上のような本発明の一連の特徴により、本発明のペアトランジスタの構造と、上記の伝送線路構造を組合わせる構成とすることにより、回路動作の一層の高速化を図ることができる。すなわち、差動信号の伝送用に上記一対の伝送線路を用いればＲＣ遅延の影響を軽減することができる。例えば、一対の伝送線路を介して差動入力信号を各ゲートに印加し、ＭＯＳトランジスタの電荷交換効果に基づく高速なスイッチング動作を行った後、一対の伝送線路を介して差動出力信号を伝送し、さらに電源グランドペア線路で電源供給を行う構成とすれば、理想的な高速伝送が可能となる。
また、本発明の半導体集積回路は、半導体基板上の同一ウエル内に形成された一対のＭＯＳトランジスタを有し、前記一対のＭＯＳトランジスタは、互いのドレイン拡散層容量の間で電荷交換が可能な距離に近接配置され、互いに逆相の信号を伝送する第１の線路と第２の線路に対して前記一対のＭＯＳトランジスタの各々のオン抵抗を用いた終端抵抗回路を構成し、前記一対のＭＯＳトランジスタの一方のドレイン拡散層に前記第１の線路を接続し、前記一対のＭＯＳトランジスタの他方のドレイン拡散層に前記第２の線路を接続するように配線構造が形成されたことを特徴とする。
また、本発明の半導体集積回路は、半導体基板上の同一ウエル内に形成された一対の拡散層抵抗を有し、前記一対の拡散層抵抗は、互いに電荷交換が可能な距離に近接配置され、互いに逆相の信号を伝送する第１の線路と第２の線路に対して前記一対の拡散層抵抗を用いた終端抵抗回路を構成し、前記一対の拡散層抵抗の一方に前記第１の線路を接続し、前記一対の拡散層抵抗の他方に前記第２の線路を接続するように配線構造が形成されたことを特徴とする。
以上のような本発明の特徴により、終端抵抗回路に対し電荷交換が可能な構造を持たせ、他の論理回路の入力側又は出力側に付加すれば、高速信号に追随して安定な終端抵抗を保持し得る回路構成を実現可能となる。
本発明によれば、一対のＭＯＳトランジスタを同一ウエル内に形成し、各々のドレイン拡散層が近接配置されるような構造とし、各々のゲートに対し互いに逆相の信号を印加するように構成したので、入力信号が高速で反転するときの状態遷移時に、各々のドレイン拡散層容量の間で電荷交換が速やかに行われ、高速なスイッチング動作が可能となる。また、かかるＭＯＳトランジスタの構造に加えて伝送線路構造を組合せることで、一層の高速動作が可能となる。このように、本発明により、特別なプロセスや材料を用いることなく、ＭＯＳトランジスタで構成された論理回路の高速動作を実現することができる。
以下、本発明の実施形態について図面を参照しながら説明する。
まず、ＭＯＳトランジスタで構成されたディジタル回路の一例である差動ドライバ回路に対して本発明を適用する場合を説明する。図１は、本発明の基本構成例としての差動ドライバ回路の回路構成図である。図１に示す差動ドライバ回路は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１１と、ＰＭＯＳトランジスタ１２と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１３と、ＮＭＯＳトランジスタ１４と、ＮＭＯＳトランジスタ１５を含んで構成されている。このように構成される差動ドライバ回路には、一対の伝送線路である入力伝送線路Ｌｉｎを介して、高周波の入力信号ＩＮ及び反転入力信号／ＩＮがペアになって入力されるとともに、同様に一対の伝送線路である出力伝送線路Ｌｏｕｔを介して、出力信号ＯＵＴ及び反転出力信号／ＯＵＴがペアになって出力される。
図１において、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１３は、それぞれゲートに入力信号ＩＮが印加されるとともに、互いに接続されたドレインから反転出力信号／ＯＵＴが出力される。また、ＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１４は、それぞれゲートに反転入力信号／ＩＮが入力されるとともに、互いに接続されたドレインから出力信号ＯＵＴが出力される。そして、ＰＭＯＳトランジスタ１１、１２の各ソースは電源Ｖｄｄに接続され、ＮＭＯＳトランジスタ１３、１４の各ソースとグランドＶｓｓの間にはＮＭＯＳトランジスタ１５が介在している。このＮＭＯＳトランジスタ１５には、ゲートに印加される基準電圧Ｖｒｅｆに応じた定電流が流れる。
本実施形態において、ＰＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２は、相補的なペアトランジスタＰａを構成し、半導体基板上で後述するような構造により近接配置される。また、ＮＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１４は、相補的なペアトランジスタＰｂを構成し、半導体基板上でペアトランジスタＰａの場合と同様の構造により近接配置される。かかる構造的な特徴を持つ差動ドライバ回路を構成することにより、高速信号に対する差動動作が可能となるが、具体的な作用、動作については後述する。
図２は、図１の差動ドライバ回路に対応する半導体集積回路の断面構造モデルを示す図である。図２に示す断面構造モデルにおいては、Ｐ型シリコンからなるＰ型半導体基板２０にＮウエル２１とＮウエル２２が形成され、さらにＮウエル２１中にＰウエル２３が形成されている。Ｎウエル２２はペアトランジスタＰａを配置するＮ型拡散層であり、Ｐウエル２３はペアトランジスタＰｂを配置するＰ型拡散層である。
ペアトランジスタＰａが配置されるＮウエル２２の一方の領域には、ＰＭＯＳトランジスタ１１のソースＳ１とドレインＤ１の拡散層が形成され、その上部に酸化膜を挟んでゲートＧ１の電極が設けられている。同様に、Ｎウエル２２の他方の領域には、ＰＭＯＳトランジスタ１２のソースＳ２とドレインＤ２の拡散層が形成され、その上部に酸化膜を挟んでゲートＧ２の電極が設けられている。そして、ＰＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２は、互いのドレインＤ１、Ｄ２同士が近接して対向配置される相補構造となっている。このとき、ドレインＤ１とドレインＤ２の拡散層間の距離や位置関係は、それぞれの空乏層容量に蓄積された電荷についての電荷交換効果を十分に生じる程度に設定されるが、この電荷交換効果の原理については後述する。
また、ペアトランジスタＰｂが配置されるＰウエル２３の一方の領域には、ＮＭＯＳトランジスタ１３のソースＳ３とドレインＤ３の拡散層が形成され、その上部に酸化膜を挟んでゲートＧ３の電極が設けられている。同様に、Ｐウエル２３の他方の領域には、ＮＭＯＳトランジスタ１４のソースＳ４とドレインＤ４の拡散層が形成され、その上部に酸化膜を挟んでゲートＧ４の電極が設けられている。この場合もＮウエル２２と同様、ＮＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１４は、互いのドレインＤ３、Ｄ４同士が近接して対向配置される相補構造となっており、上述の電荷交換効果を十分に生じる程度の距離、位置関係に保たれる。
Ｎウエル２２において、ペアトランジスタＰａの２つのソースＳ１、Ｓ２は電源Ｖｄｄに接続される。また、Ｐウエル２３において、ペアトランジスタＰｂの２つのソースＳ３、Ｓ４はグランドＶｓｓに接続される。また、入力信号ＩＮ、反転入力信号／ＩＮ、出力信号ＯＵＴ、反転出力信号／ＯＵＴは、いずれもＮウエル２２とＰウエル２３をまたがって配線される。すなわち、入力信号ＩＮは２つのゲートＧ１、Ｇ３に接続され、反転入力信号／ＩＮは２つのゲートＧ２、Ｇ４に接続され、出力信号ＯＵＴは２つのドレインＤ２、Ｄ４に接続され、反転出力信号／ＯＵＴは２つのドレインＤ１、Ｄ３に接続され、これにより全体が図１の回路構成に対応した配線構造となる。
なお、Ｎウエル２１を省略した構造としてもよい。また、Ｐ型半導体基板２０は、Ｎ型半導体基板に変更することも可能である。この場合は、Ｎウエル２１をＰウエルに変更してＮウエル２２を囲むように構成される。また、上記と同様にＮウエル２２を囲むＰウエルを省略した構造としてもよい。
次に、図３〜図５を参照して、本実施形態の相補構造を持つペアトランジスタに関し、その基本原理について説明する。本実施形態においては主にトランジスタ動作の高速化を目的としているが、一般的に、半導体集積回路に形成されるＭＯＳトランジスタには高速動作を妨げる構造上の種々の要因がある。特に問題となるのは、ＭＯＳトランジスタに各種の容量が存在することにより、スイッチング動作に伴う状態遷移の際、蓄積電荷の放出と電荷供給に時間を要し、高速化の制約となる点である。以下、本実施形態における基本原理の前提として、一般的なＭＯＳトランジスタの基本構造と挙動を説明する。
図３は、一般的なＮＭＯＳトランジスタの断面構造図であり、図４は、図３のＮＭＯＳトランジスタの基本回路図である。図３に示すＮＭＯＳトランジスタは、Ｐ型シリコンからなる半導体基板３０にドレインＤ及びソースＳの拡散層がそれぞれ形成され、その中央上部に絶縁膜を介してゲートＧが設けられる。ゲートＧ、ドレインＤ、ソースＳには、それぞれ電圧Ｖｇ、Ｖｄ、Ｖｓが印加され、半導体基板３０はサブ電位Ｖｓｕｂに保たれるものとする。図３に示すように、ゲートＧとソースＳの間には容量Ｃｇｓを生じ、ゲートＧとドレインＤの間には容量Ｃｇｄを生じ、ゲートＧと基板２０の間には容量Ｃｇｓｕｂを生じるものとする。
ここで、Ｖｓ＝Ｖｄ＝Ｖｇの状態を基準として、ゲートＧにプラスの電圧Ｖｇが印加されると、ゲートＧの絶縁膜直下の基板３０の領域が反転して反転層が形成されるとともに、その下方に空乏層が形成される。このとき、ゲートＧの電極と反転層は絶縁膜を挟んで電荷(電子）が対峙し、容量Ｃｏｘを生じる。一方、反転層と基板３０は空乏層を挟んで電荷が対峙し、容量Ｃｇｓｕｂ’を生じる。また、ソースＳと基板３０の間、及びドレインＤと基板３０の間には、それぞれ空乏層を挟んでドレイン空乏層容量Ｃｊｄと、ソース空乏層容量Ｃｊｓを生じる。
そして、ソースＳとドレインＤの間のチャネルのピンチオフが解消してチャネルが完成する状態を考える。このような状態では、ドレインＤの電圧Ｖｄが低化してサブ電位Ｖｓｕｂに近くなり、ドレインＤ側の空乏層が狭くなって容量Ｃｊｄが増大する。この際、ＮＭＯＳトランジスタの状態に応じて、ゲート容量Ｃｇとドレイン拡散容量Ｃｄが変化していく。これらの各容量は、図４の回路構成における入力側と出力側に付加される容量Ｃｇ、Ｃｄを規定している。以下では、ＮＭＯＳトランジスタの全容量をＣｍｏｓ（Ｃｇ＋Ｃｄ）と表すことにする。
図５は、全容量Ｃｍｏｓに対する相対容量とゲート電圧Ｖｇの関係を表した図である。図５では、ゲート電圧（ゲート基板間電圧Ｖｇｂ又はゲートソース間電圧Ｖｇｓ）を横軸にとり、全容量Ｃｍｏｓに対する相対容量を縦軸にとっている。また、全容量Ｃｍｏｓに対応するゲート容量Ｃｇの変化を重ねて示している。横軸のゲート電圧について、ＮＭＯＳトランジスタの動作状態に対応して、ゲート電圧の低い範囲から順に蓄積層範囲、空乏層範囲、弱反転層範囲、中間反転層範囲、強反転層範囲に区分している。図５に示されるように、ゲート容量Ｃｇが最小になるときに相対容量の最小点がある。また、ドレイン拡散容量Ｃｄは、蓄積層範囲では小さいが、反転層が完成した状態の強反転層範囲では相対容量への寄与が若干大きくなる。
また、図５において、ドレイン拡散容量Ｃｄの影響が支配的になった場合の相対容量の変化を点線で示している。この場合、ＭＯＳトランジスタは電圧に依存して容量が変化する可変容量素子とみなすことができる（バラクタ効果）。全容量Ｃｍｏｓのうち主たる要素である上記容量Ｃｏｘと、ドレイン空乏層容量Ｃｊｄは、それぞれ以下のように表される。
ただし、κox：ゲート絶縁膜の誘電率
κsi：シリコンの比誘電率
Ｓ ：チャネル面積
ｔox：ゲート絶縁膜の厚み
Ｎａ：アクセプタの濃度
Ｎｄ：ドナーの濃度
φ ：拡散電圧
図５において、全容量Ｃｍｏｓの最低値をＣｍｉｎとしたとき、この最低値Ｃｍｉｎを基準として、ゲートＧを介して電荷反転のために所定の電荷量Ｑtranの注入が必要となる。この電荷量Ｑtranは、ゲート電圧における信号電圧Ｖswingに対し、Ｑtran＝２Ｖswing（Ｃｍｏｓ）で求められる。なお、この係数２は、自身を動作させるためのエネルギーであって、ＭＯＳトランジスタの出力電荷とは無関係である。
例えば、信号電圧Ｖswing＝０．５Ｖ、全容量Ｃｍｏｓ＝５ｆＦの場合、Ｑtran＝５ｆCとなり、このときのゲートＧの印加信号の遷移時間（立上がり又は立下りの時間）が２５ｐｓであるとすると、ＭＯＳトランジスタの駆動時に瞬時電流ｉtran=０．２ｍＡを余分に流す必要が有る。一般にＭＯＳトランジスタにおける電源・グランドの状態は理想的なものではなく、寄生インダクタンスの影響による電源電圧の降下やグランドレベルの上昇が生じ得る。このような電圧変動ｖは、インダクタンスをＬとしたとき、ｖ＝（ｄｉtran／ｄｔ）Ｌで表される。上述の条件下で、例えばインダクタンスＬ＝１ｎＨに対し、電圧変動ｖ＝８ｍＶとなり、瞬時電流を供給する際に妨げとなる可能性がある。この点を解決するために、本実施形態の構成を採用することが有効となる。
なお、図３〜５は、ＮＭＯＳトランジスタに対しての説明であるが、ＰＭＯＳトランジスタに関しても、ゲートＧに印加される電圧特性の正負を逆にして考えれば、同様の挙動を示すので、その説明を省略する。
上記のような挙動を示すＭＯＳトランジスタをペアにして相補構造を持たせ、図１に示すような差動ドライバ回路を構成することにより、高速な状態遷移を実現することができる。図６は、同一ウエル内でドレイン同士が近接配置されたペアトランジスタに関して、電荷交換効果の作用を模式的に説明する図である。図６（ａ）は、比較のため本実施形態の相補構造を持たない従来のＭＯＳトランジスタのドレイン空乏層容量の構造を模式的に示した図であり、ＭＯＳトランジスタの端子を容量でモデル化して表している。この場合、２つのＭＯＳトランジスタのドレイン同士は距離が十分に離れて配置されているため、それぞれの容量と電源・グランドの配線の寄生インダクタンスとの直列回路で表されることになる。よって、高速信号が入力されたときに電荷を供給する際、寄生インダクタンスによって瞬時電流が制限され、高速動作が困難となる。
これに対し、図６（ｂ）は、本実施形態のペアトランジスタの相補構造を模式的に示した図であり、初期時、遷移時、出力反転後の３つの状態について示している。図６（ｂ）においては、ペアトランジスタの２つのドレイン空乏層容量が並列接続されるとともに、そこに共通の寄生インダクタンスが直列接続されるモデルで表される。差動構成に基づいて、一方のトランジスタのドレイン端子がＨレベルの状態にあると、他方のトランジスタのドレイン端子は逆相のＬレベルの状態にある。初期時にＨレベル側のドレイン空乏層容量に蓄積された電荷は、Ｌレベルに極性が反転する途中の遷移時に強制的にウエル内に排出される。他方のドレイン端子はＬレベルからＨレベルに極性が遷移していく状態にあるため、一方のトランジスタのドレイン空乏層容量からウエル内に排出された電荷を受け取る。そして、出力反転後は、ＬレベルとＨレベルの極性反転が完了し、初期時とは逆側のトランジスタのドレイン空乏層容量に電荷が移動した状態となる。このような作用により、差動構成に基づいて信号の極性が交互に反転するのと同期して、２つのトランジスタ間で交互に電荷の交換を繰り返すことになる。
このとき、双方のトランジスタのドレイン空乏層容量間の電荷の移動は、ドレイン同士が近接配置される場合は、空間的に近い側の同一ウエル内で行われ、遠方側の共通の寄生インダクタンスを通ることなく行われる。よって、寄生インダクタンスの電圧降下を引き起こすことなく瞬時電流が流れるので、高速動作が可能となる。この場合、同一ウエル内でドレイン同士が近接して電荷の移動距離が短くなるほど、電荷交換効果が有効に作用する。
例えば、キャリアがホールである場合の電荷交換効果に伴う移動時間ｔを求めてみる。キャリア濃度１０１４〜１０１５（ｃｍ−３）としたときホールのモビリティｍは、ｍ＝４×１２２（ｃｍ２／Ｖｓ）となる。一方、Ｖｄｄ＝１．８Ｖとしたとき、ドリフト拡散速度Ｄｓは、Ｄｓ＝７．２×１０２（ｃｍ２／ｓ）となる。同一ウエル内におけるキャリア移動の最大寸法をＸとすると、Ｘ＝（Ｄｓ・ｔ）１／２が成り立つので、移動時間ｔは、ｔ＝Ｘ２／Ｄとなる。従って、最大寸法Ｘ＝１μｍ（０．００１ｃｍ）としたとき、０．００１ｃｍ＝（７．２×１０２・ｔ）１／２となり、ｔ＝０．１４×１０−９（ｓ）＝０．１４（ｎｓ）と求めることができる。なお、キャリアがより高速な電子である場合は、ｔ＝１４（ｐｓ）程度となる。いずれの場合も周波数に換算するとＧＨｚオーダーとなり、ウエル内の移動距離を小さくすることにより、高速化に大きな効果を得ることができる。
図１に示した差動ドライバ回路の例では、２組のペアトランジスタＰａ、Ｐｂに対し、上記の電荷交換効果が働くように構成している。つまり、差動構成により互いに逆相信号が入力され、かつ高速動作させる必要があるＭＯＳトランジスタをペアにして、上述の相補構造を持たせることが条件となる。また、図２に示すように、全体の基板２０におけるＮウエル２２、Ｐウエル２３内で、ペアトランジスタＰａ、Ｐｂに対する電荷の移動距離が相対的に小さくなるような寸法構造になっているので、電荷交換効果を十分に発揮することができる。
次に、本実施形態の相補構造を持つペアトランジスタに対応する平面レイアウトの具体例を図７〜図９に示す。図７は、Ｎウエル２２とＰウエル２３のそれぞれに４個のＭＯＳトランジスタを配置した例である。Ｎウエル２２には、ペアトランジスタＰａを構成するＰＭＯＳトランジスタ１１、１２が配置されるとともに、他の２つのＰＭＯＳトランジスタ４１、４２が配置されている。相補構造を持つＰＭＯＳトランジスタ１１、１２は、双方のドレインＤ１、Ｄ２の側面が間隔ｓを隔てて対向する位置関係にある。また、ＰＭＯＳトランジスタ１１、１２の一列に対し、距離ｋを隔てて他のＰＭＯＳトランジスタ４１、４２の一列が配置されている。同様に、Ｎウエル２１（不図示）中に形成されたＰウエル２３には、ペアトランジスタＰｂを構成するＮＭＯＳトランジスタ１３、１４と、他のＮＭＯＳトランジスタ４３、４４が配置されている。この配置は、Ｎウエル２２の場合と対称的な配置となっている。
このとき、ＰＭＯＳトランジスタ１１、１２のドレイン同士、及びＮＭＯＳトランジスタ１３、１４のドレイン同士は、ゲート幅方向に沿う側面が対向するように配置される。この場合、各々のドレイン拡散層の側面は、少なくともプロセスの設計条件を満たすような間隔Ｓを置いて配置する必要がある。また、各々のドレインの中心は、ペアトランジスタにおいて十分な電荷交換効果を得られる程度に小さい距離ｄ（実効電荷交換距離）だけ隔てて配置される。なお、この距離ｄは、例えば各々のドレイン拡散層の中心間の距離として定義すればよい。一方、これらの各ＭＯＳトランジスタ１１〜１４と、他のＭＯＳトランジスタ４１〜４４の間で隣接干渉を避けることが望ましく、不要な電荷交換効果を生じないように距離ｋを距離ｄに比べて十分大きく設定する必要がある。なお、平面レイアウトにおいて規定すべき寸法条件については後述する。
また、図７におけるＮウエル２２のペアトランジスタＰａとＰウエル２３のペアトランジスタＰｂに対し、ゲート側の配線が入力伝送線路Ｌｉｎにより接続され、ドレイン側の配線が出力伝送線路Ｌｏｕｔにより接続される。また、ＰＭＯＳトランジスタ１１、１２の各ソースＳ１、Ｓ２には電源Ｖｄｄが共通に接続され、ＮＭＯＳトランジスタ１３、１４の各ソースＳ３、Ｓ４にはグランドＶｓｓが共通に接続され、これらは後述するように電源グランドペア線路として構成される。このように各ペアトランジスタＰａ、Ｐｂの入出力の配線と電源グランドの配線を伝送線路構造とすることで、配線に起因する遅延への対策を施しているが詳しくは後述する。
次に図８は、Ｎウエル２２とＰウエル２３のそれぞれに１０個のＭＯＳトランジスタ（５つのペアトランジスタ）を配置した例である。Ｎウエル２２にはペアトランジスタＰ０〜Ｐ４を構成する１０個のＰＭＯＳトランジスタが配置されている。同様の配置に従ってＰウエル２３には、ペアトランジスタＰ５〜Ｐ９を構成する１０個のＮＭＯＳトランジスタが配置されている。図８の配置は、５個ずつのＭＯＳトランジスタを並列接続することにより実効ゲート幅を増大させることができるため、回路のドライバビリティを向上させる場合に有効な構成である。
また図９は、Ｎウエル２２とＰウエル２３においてＭＯＳトランジスタを千鳥状に配置した例である。例えば、Ｎウエル２２中のＰＭＯＳトランジスタ５１、５２がペアトランジスタを構成し、同様にＰウエル２３中のＮＭＯＳトランジスタ５３、５４がペアトランジスタを構成している。図９に示すように、ＰＭＯＳトランジスタ５１のドレインＤａとＰＭＯＳトランジスタ５２のドレインＤｂが近接して配置され、ＮＭＯＳトランジスタ５３のドレインＤｃとＮＭＯＳトランジスタ５４のドレインＤｄが近接して配置されている。このように、図７及び図８の場合は、ペアトランジスタにおいてドレイン同士がゲート幅方向に沿う側面側で対向配置される位置関係であるのに対し、図９の場合は、ペアトランジスタにおいてドレイン同士がゲート長方向に沿う側面側で対向配置される位置関係である点が異なっている。
本実施形態においては、上述したような多様な平面レイアウトを採用することができるが、相補構造を持つペアトランジスタを配置するに際し、以下に述べるような条件を規定する。まず、ペアトランジスタの対向するドレイン同士で十分な電荷交換効果を得るために、図７に示す距離ｄと距離ｋに関し、１．５×ｄ≦ｋの関係を規定する。一方、上述の距離ｄが４μｍとすると、上述の移動時間ｔの計算に当てはめた場合、キャリア（ホール）到達時間が０．５６ｎｓとなるが、これは高速化に対しては不十分である。
ここで、距離ｄの最大値として最大実効電荷交換距離ｄｍａｘを定めると、次式の条件が規定される。
ｄｍａｘ≦ｔｒμＥ＝０．３５μＥ／ｆ
ただし、μ（ｃｍ２／ｓＶ）：ウエル内のホールのモビリティ
Ｅ（Ｖ／ｃｍ）：有効な電荷交換対向面の電界強度
ｔｒ（ｓ）：必要動作パルスの立上がり時間
ｆ（Ｈｚ）：必要クロック周波数
例えば、μ＝４×１０４（ｃｍ２／ｓＶ）、Ｅ＝４．５×１０３（Ｖ／ｃｍ）、ｆ＝３（ＧＨｚ）としたとき、ｄｍａｘ＝２．１（μｍ）と計算され、かなり短い距離に設定する必要がある。
また、ペアトランジスタの２つのＭＯＳトランジスタのドレイン同士を近接配置する際、互いにパンチスルーが起こらないようなドレイン間の間隔ｓを確保する必要がある。一般には、ゲート長の２倍程度かそれよりやや大きい間隔ｓを確保すれば、ドレイン同士のパンチスルーを防止することができる。例えば、０．１８μｍプロセスを採用する場合、０．３６μｍの間隔を置くようにペアトランジスタを配置すればよい。
次に、本実施形態の相補構造を適用する際、高速動作を実現するために不可欠となる入出力の配線の伝送線路構造について説明する。半導体回路における配線には、直列の抵抗成分（インダクタンス成分）と並列の容量成分の影響により信号伝送に遅延を生じ、波形がなまる原因となる。本実施形態では、動作周波数として想定している１０ＧＨｚオーダーの信号に対しては２５ｐｓ程度の遷移時間となり、ジッターの許容量としては１〜３ｐｓ程度となる。この場合の配線のＲＣ時定数は数ｐｓ程度以下に抑える必要がある。例えば、配線の抵抗成分とトランジスタのオン抵抗の合計が１００Ω程度とすると、容量成分は併せて数十ｐＦ以下に抑えなければならず、半導体回路としては実現困難である。
本実施形態においては、互いに逆相の信号を伝送する２つの線路をペアにした配線構造を用いることで、ＲＣ時定数を極力小さくして遅延を無視し得る程度の特性を確保している。例えば、図１に示す差動ドライバ回路では、互いに逆相となる信号のペア関係を明確にして入力伝送線路Ｌｉｎと出力伝送線路Ｌｏｕｔを構成し、半導体回路の全体でこうした配線構造を採用することで高速動作の特性向上を図っている。なお、各々の伝送線路の出力インピーダンスは、５０〜２００Ωの範囲に定めるのが望ましい。例えば、特性インピーダンス１００Ωに統一して全ての伝送線路を設計すればよい。この場合、伝送線路とともに回路全体の入出力回路を特性インピーダンスに整合させるとともに、終端位置では反射が生じないように終端抵抗で整合させる必要がある。
図１０は、本実施形態における伝送線路構造の具体例を示す図である。図１０（ａ）にはスタックトペア線路を用いた伝送線路構造を示している。スタックドペア線路は、互いに距離ａを置いて並列配置された２本の線路からなるペア線路であって、一のペア線路から距離ｂだけ離れた位置に他のペア線路が隣接して並列配置され、かつ距離ａと距離ｂの方向が互いに直交する配置になる。この場合、距離ａと距離ｂの関係は、２ａ≦ｂを満たすことが条件となる。
また、図１０（ｂ）にはペアコプレーナ線路を用いた伝送線路構造を示している。ペアコプレーナ線路は、互いに距離ａを置いて並列配置された２本の線路からなるペア線路であって、一のペア線路から距離ｂだけ離れた位置に他のペア線路が隣接して並列配置され、かつ距離ａと距離ｂの方向が互いに平行する配置になる。この場合、距離ａと距離ｂの関係は、スタックトペア線路の場合と同様、２ａ≦ｂを満たすことが条件となる。
本実施形態において、上記の伝送線路構造を入出力用の配線に適用することに加え、電源用の配線とグランド用の配線からなる電源グランドペア線路にも上記の伝送線路構造を適用することが望ましい。伝送線路構造を適用した電源グランドペア線路では、高周波領域で問題となる電源ラインの寄生インダクタンスを無視でき、本実施形態のペアトランジスタに対して高速に電荷供給を行うことができる。なお、図７〜図９に示した平面レイアウトの例では、電源グランドぺア線路の適用を想定した電源Ｖｄｄ及びグランドＶｓｓの各配線が形成されている。この場合、電源グランドペア線路の特性インピーダンスは、入出力用の伝送線路に比べ、特性インピーダンスを小さくすることが望ましい。
次に、図１の差動ドライバ回路に関し、本発明に基づく効果を確認するための動作特性の検証結果を説明する。図１１は、差動ドライバ回路の動作特性を実測するための測定系の構成図である。図１１の測定系では、図１の差動ドライバ回路が半導体チップ１００上に形成され、外部と信号を入出力するためのボンディングＢ１〜Ｂ４が設けられている。差動ドライバ回路に流れる電流を測定するために、電源Ｖｄｄの配線に直列の測定用抵抗Ｒｍが挿入されている。半導体チップ１００内の入力伝送線路Ｌｉｎは、特性インピーダンスＺ０＝１００Ωに整合され、ボンディングＢ１、Ｂ２を経由して外部から差動信号が入力される。また、半導体チップ１００内の出力伝送線路Ｌｏｕｔも同様に特性インピーダンスＺ０＝１００Ωに整合され、その出力信号がボンディングＢ３、Ｂ４を経由して、終端抵抗Ｒｅ（例えばＲｅ＝１００Ω）に供給され、その両端の電圧を外部に取り出す構成になっている。
図１１の測定系に基づく電流特性を図１２に示す。図１２においては、差動信号の周波数を広い範囲にわたって変化させた際、上述の測定抵抗Ｒｍにより測定された電流の変化を示している。図１２では、Ｖｄｄ＝１．８（Ｖ）とし、かつ所定周波数の差動信号を印加したときの電流実測値Ｉｍと、そのうちの直流成分Ｉｄｃと、さらにＭＯＳトランジスタの容量特性に基づく電流計算値Ｉｃａｌとを重ねて示している。周波数が低い領域では、ＭＯＳトランジスタの容量の影響が現れず、電流実測値Ｉｍ、直流成分Ｉｄｃ、電流計算値Ｉｃａｌは同様の値で平坦な特性となっている。
一方、周波数がＧＨｚオーダーの領域では、ＭＯＳトランジスタの容量成分の周波数特性（１／ωＣのインピーダンス成分を持つ）の影響で電流計算値Ｉｃａｌは急激に増大していく。これに対し、電流実測値Ｉｍは、周波数が８００ＭＨｚを超えると若干増大する傾向があるが、電流計算値Ｉｃａｌに比べて十分小さな値を保持している。これは、ＭＯＳトランジスタの容量が増大した状況で、反転に必要な電荷が相補構造を持つペアトランジスタの電荷交換によって速やかに供給される効果に基づく特性である。
図１３は、本実施形態の差動ドライバ回路に供給される電源Ｖｄｄの電圧値の変動を示す図である。図１３においては、Ｖｄｄ＝２．２（Ｖ）とし、差動信号の周波数を１００ＭＨｚ、１ＧＨｚ、２ＧＨｚ、３ＧＨｚと変化させたときの電源Ｖｄｄの波形を示している。上述したように高周波領域では電流が増加するため、電源グランドインダクタンス成分の影響による電圧値の変動も大きくなることがわかる。しかし、図１３における電源Ｖｄｄの変動成分は、３ＧＨｚの場合でも数ｍＶのオーダーであり、動作上は問題ないレベルである。
図１４は、本実施形態の差動ドライバ回路からの出力信号に関し、差動信号の周波数に応じた波形変化を示す図である。図１４においては、Ｖｄｄ＝１．８（Ｖ）としたときに、１ＧＨｚ、１．５ＧＨｚ、１．７ＧＨｚ、２ＧＨｚについての４通りの波形を比較して示している。高周波領域では正弦波に近づいていくが、いずれの周波数に対しても十分な振幅が確保されているので、本実施形態の差動ドライバ回路の動作範囲であることが確認される。
図１５は、本実施形態の差動ドライバ回路の入出力特性をアイパターンにより表した図である。差動ドライバ回路への入力信号の伝送速度に応じたアイパターンの波形を比較するため、伝送速度として８Ｇｂｐｓ〜１２Ｇｂｐｓの範囲で１Ｇｂｐｓずつ変化させたときのアイパターンの波形をそれぞれ図１５（ａ）〜（ｅ）に示している。伝送速度の増大とともにアイパターンのアイ部分のサイズが小さくなる。図１５の各アイパターンを参照すると、１２Ｇｂｐｓではアイ部分が識別できなくなるが、８Ｇｂｐｓ〜１０Ｇｂｐｓでは十分なサイズがあり、１１Ｇｂｐｓでも識別できる程度の状態である。このように、本実施形態の差動ドライバ回路は、最大で１０Ｇｂｐｓ〜１１Ｇｂｐｓの高速な伝送信号に対しての動作を実現することができる。
次に、本実施形態の差動ドライバ回路に関し、差動信号と同相信号をそれぞれ入力する場合の動作特性を比較する。すなわち、同相信号の入力時は、本実施形態のペアトランジスタの電荷交換効果と伝送線路構造の効果がともに排除されるので、同相信号と差動信号のそれぞれ入力したときの出力波形の相違によって、本実施形態の効果を確認するものである。かかる目的に沿う動作特性を実測するための測定系の構成図を図１６に示す。図１６では、図１１の構成図と比べると、測定用抵抗Ｒｍは挿入されないが、出力側の線路ペアにそれぞれ終端抵抗Ｒｅ１、Ｒｅ２が挿入されている。なお、同相信号入力を想定して各々の終端抵抗Ｒｅ１、Ｒｅ２をグランドに接続する構成とした上で、許容電流を超えないようにするため、各々の終端抵抗Ｒｅ１、Ｒｅ２はやや大きい値（３３０Ω程度）を選択する必要がある。
図１７は、図１６の測定系において、入力伝送線路Ｌｉｎを介して差動信号と同相信号をそれぞれ入力したときの出力波形を示す図である。ここで、同相信号入力とは、図１６の測定系において、２つの入力端子に同じ信号を入力することであり、この場合の測定系は、概ねインバータとしての動作を示し、出力信号のＯＵＴ及び／ＯＵＴも同相となる。図１７（ａ）は、差動信号入力時の出力信号ペアＯＵＴ及び／ＯＵＴと、同相信号入力時の出力信号ペアＯＵＴ及び／ＯＵＴについて、４通りの立上がり波形を示している。また、図１７（ｂ）は、同様の入力条件下で、４通りの立下り波形を示している。また、図１７（ａ）の４通りの立上がり波形に対応するライズタイムと、図１７（ｂ）の４通りの立下り波形に対応するフォールタイムとを併せて示している。
差動信号入力時は、同相信号入力時に比べて立上がり、立下りのいずれも急峻に変化していることがわかる。それを反映して差動信号入力時のライズタイム及びフォールタイムは、同相信号時の場合と比べて大幅に短縮されている。差動信号入力時には、電荷交換効果に基づいてペアトランジスタ内を電荷が高速に移動することに加え、伝送線路構造に基づきＲＣ遅延への対策が施されたことにより高速動作が可能であるのに対し、同相入力時には、いずれの要素とも無効になるため高速動作は困難になると考えられる。
次に、本実施形態の差動ドライバ回路の応用例を説明する。図１８は、ＤＲＡＭチップのデータ入出力回路に本実施形態の差動ドライバ回路を用いる場合の構成例を示している。ＤＲＡＭチップ２００には、所定の容量のＤＲＡＭアレイ２０１が複数設けられ、それぞれに付随する入出力回路としてパラレル信号をシリアル信号に変換するシリアル変換部２０２が設けられている。シリアル変換部２０２は、所定本数のデータ線をシリアル信号に変換し、例えば１６本のデータ線を１本の線路にまとめて外部に伝送する必要がある。そのため、変換の比率に応じて伝送周波数が高くなり、ＧＨｚオーダーの周波数で動作することが求められ、本実施形態の差動ドライバ回路を組み込むことにより高速動作が可能となる。
上記の実施形態では、基本構成例として差動ドライバ回路に本発明と適用する場合を説明したが、他の半導体回路においても本発明の種々の適用例がある。以下では、例えばインバータ回路等の論理回路の入力側に設けられる終端抵抗回路に対して本発明を適用する場合を説明する。
図１９は、本発明を適用した第１の終端抵抗回路を含む回路ブロックを示す図である。図１９においては、インバータ回路６０の入力側に終端抵抗回路７０を接続した構成を備えている。インバータ回路６０は、例えば、図１の差動ドライバ回路を用いて構成することができ、図１のＭＯＳトランジスタ１１〜１５に対応するＭＯＳトランジスタ６１〜６５と、基準電圧Ｖｒｅｆを定めるＭＯＳトランジスタ６６、６７から構成される。
終端抵抗回路７０は、ＰＭＯＳトランジスタ７１、７２とＮＭＯＳトランジスタ７３、７４を接続して構成され、これらのオン抵抗が電源Ｖｄｄとグランドの間に接続された抵抗回路として動作する。ＰＭＯＳトランジスタ７１、７２のゲートはグランドに接続され、ＮＭＯＳトランジスタ７３、７４のゲートは電源Ｖｄｄに接続され、全体が常にオン状態に保たれる。そして、伝送線路Ｌｉｎの一方の入力信号ＩＮは、ＰＭＯＳトランジス７１とＮＭＯＳトランジスタ７３の各ドレインに接続され、伝送線路Ｌｉｎの他方の反転入力信号／ＩＮは、ＰＭＯＳトランジス７２とＮＭＯＳトランジスタ７４の各ドレインに接続される。
図１９の構成において、ＰＭＯＳトランジスタ７１、７２は、相補構造を持つペアトランジスタＰｃを構成し、同一ウエル内でドレイン同士が近接配置される。同様に、ＮＭＯＳトランジスタ７３、７４は、相補構造を持つペアトランジスタＰｄを構成し、同一ウエル内でドレイン同士が近接配置される。このように２組のペアトランジスタＰｃ、Ｐｄを設けることにより、図１の場合と同様、互いに逆相の高速信号を用いる場合、実質的にドレイン容量の影響を抑えて電荷交換効果に基づく高速動作を実現することができる。なお、図１９において、ペアトランジスタＰｃ、Ｐｄの基本的な原理及び構造は、差動ドライバ回路に対応する図１のペアトランジスタと同様であるので説明を省略する。
次に図２０は、本発明を適用した第２の終端抵抗回路を含む回路ブロックを示す図である。図２０においては、インバータ回路６０の入力側に終端抵抗回路８０を接続した構成は図１９と同様であるが、終端抵抗回路８０の構成が図１９とは異なっている。すなわち、終端抵抗回路８０は、ＭＯＳトランジスタの代わりに４つの拡散層抵抗８１〜８４を用いて構成されている。伝送線路Ｌｉｎの一方の入力信号ＩＮは、拡散層抵抗８１と拡散層抵抗８３の間に接続され、伝送線路Ｌｉｎの他方の反転入力信号／ＩＮは、拡散層抵抗８２と拡散層抵抗８４の間に接続される。そして、拡散層抵抗８１、８２の一端が電源Ｖｄｄに接続され、拡散層抵抗８３、８４の一端がグランドに接続される。
図２０の構成において、電源Ｖｄｄ側の拡散層抵抗８１、８２は、相補構造を持つペア抵抗Ｐｅを構成し、同一ウエル内で各々の拡散層同士が近接配置される。同様に、グランド側の拡散層抵抗８３、８４は、相補構造を持つペア抵抗Ｐｆを構成し、同一ウエル内で各々の拡散層同士が近接配置される。このように２組のペア抵抗Ｐｅ、Ｐｆを設けることにより、互いに逆相の高速信号を用いる場合に実質的に拡散層容量の影響を抑えることができ、図１９の場合と同様、電荷交換効果に基づく高速動作を実現することができる。
以上、本実施形態に基づいて本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態では、主に差動ドライバ回路と終端抵抗回路に対して本発明を適用する場合を説明したが、拡散層が近接配置される構造を有する半導体集積回路において他の各種論理回路に対して広く本発明を適用することができる。
本発明の基本構成例としての差動ドライバ回路の回路構成図である。 図１の差動ドライバ回路に対応する半導体集積回路の断面構造モデルを示す図である。 一般的なＮＭＯＳトランジスタの断面構造図である。 図３のＮＭＯＳトランジスタの基本回路図である。 全容量Ｃｍｏｓに対する相対容量とゲート電圧Ｖｇの関係を表した図である。 同一ウエル内でドレイン同士が近接配置されたペアトランジスタに関して、電荷交換効果の作用を模式的に説明する図である。 本実施形態の相補構造を持つペアトランジスタに対応する平面レイアウトの具体例であり、Ｎウエル２２とＰウエル２３のそれぞれに４個のＭＯＳトランジスタを配置した例である。 本実施形態の相補構造を持つペアトランジスタに対応する平面レイアウトの具体例であり、Ｎウエル２２とＰウエル２３のそれぞれに１０個のＭＯＳトランジスタを配置した例である。 本実施形態の相補構造を持つペアトランジスタに対応する平面レイアウトの具体例であり、Ｎウエル２２とＰウエル２３においてＭＯＳトランジスタを千鳥状に配置した例である。 本実施形態における伝送線路構造の具体例を示す図である。 本実施形態の差動ドライバ回路の動作特性を実測するための測定系の構成図である。 図１１の測定系に基づく電流特性を示す図である。 本実施形態の差動ドライバ回路に供給される電源Ｖｄｄについて、差動信号の周波数に応じた電圧値の変動を示す図である。 本実施形態の差動ドライバ回路からの出力信号に関し、差動信号の周波数に応じた波形変化を示す図である。 本実施形態の差動ドライバ回路の入出力特性をアイパターンにより表した図である。 本実施形態の差動ドライバ回路に関し、差動信号と同相信号をそれぞれ入力する場合の動作特性を実測するための測定系の構成図である。 図１６の測定系において、入力伝送線路Ｌｉｎを介して差動信号と同相信号をそれぞれ入力したときの出力波形を示す図である。 本実施形態の差動ドライバ回路の応用例として、ＤＲＡＭチップのデータ入出力回路に本実施形態の差動ドライバ回路を用いる場合の構成例を示す図である。 本発明を適用した第１の終端抵抗回路を含む回路ブロックを示す図である。 本発明を適用した第２の終端抵抗回路を含む回路ブロックを示す図である。
符号の説明
１１、１２、５１、５２…ＰＭＯＳトランジスタ
１３、１４、１５、５３、５４…ＮＭＯＳトランジスタ
２０…Ｐ型半導体基板
３０…半導体基板
２１、２２…Ｎウエル
２３…Ｐウエル
４１、４２…同一ウエル内の他のＰＭＯＳトランジスタ
４３、４４…同一ウエル内の他のＮＭＯＳトランジスタ
６０…インバータ回路
６１〜６７…ＭＯＳトランジスタ
７０、８０…終端抵抗回路
７１、７２…ＰＭＯＳトランジスタ
７３、７４…ＮＭＯＳトランジスタ
８１、８２、８３、８４…拡散層抵抗
１００…半導体チップ
２００…ＤＲＡＭチップ
２０１…ＤＲＡＭアレイ
２０２…シリアル変換部
Ｌｉｎ…入力伝送線路
Ｌｏｕｔ…出力伝送線路
Ｐａ、Ｐｂ、Ｐｃ、Ｐｄ、Ｐ０〜Ｐ９…ペアトランジスタ
Ｐｅ、Ｐｆ…ペア拡散抵抗
ＩＮ…入力信号
／ＩＮ…反転入力信号
ＯＵＴ…出力信号
／ＯＵＴ…反転出力信号
Ｓ１、Ｓ２、Ｓ３、Ｓ４…ソース
Ｄ１、Ｄ２、Ｄ３、Ｄ４…ドレイン
Ｇ１、Ｇ２、Ｇ３、Ｇ４…ゲート
Ｒｍ…測定用抵抗
Ｒｅ…終端抵抗
Ｂ１〜Ｂ４…ボンディング

Claims (13)

  1. 半導体基板上の同一ウエル内に形成された一対のＭＯＳトランジスタを有し、
    前記一対のＭＯＳトランジスタは、互いのドレイン拡散層容量の間で電荷交換が可能な距離に近接配置され、
    前記一対のＭＯＳトランジスタに対し、互いに逆相の信号を各ゲートに印加するとともに、共通の電位を各ソースに印加するように配線構造が形成されたことを特徴とする半導体集積回路。
  2. 前記一対のＭＯＳトランジスタの各ドレイン拡散層は、前記電荷交換による電荷の移動時間が前記逆相の信号の電圧反転時の遷移時間より小さくなる距離に近接配置されることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記一対のＭＯＳトランジスタを用いて差動回路を構成し、正信号と反転信号からなる差動入力信号のうち、前記正信号を前記一対のＭＯＳトランジスタの一方のゲートに印加して前記反転信号を前記一対のＭＯＳトランジスタの他方のゲートに印加するとともに、前記一対のＭＯＳトランジスタの各ドレイン拡散層から差動出力信号を取り出すように配線構造が形成されたことを特徴とする請求項１又は２に記載の半導体集積回路。
  4. 前記同一ウエル内には、前記一対のＭＯＳトランジスタ以外に一又は複数の他のＭＯＳトランジスタが形成され、前記一対のＭＯＳトランジスタの各ドレイン拡散層と前記他のＭＯＳトランジスタのドレイン拡散層との間で前記電荷交換による干渉を生じない距離を隔てて配置されることを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
  5. 前記一対のＭＯＳトランジスタの各ドレイン拡散層の間の距離をｄとし、前記一対のＭＯＳトランジスタの各ドレイン拡散層と前記他のＭＯＳトランジスタの各ドレイン拡散層との最小の距離をｋとしたとき、
    １．５×ｄ≦ｋ
    の関係を満たすように配置されることを特徴とする請求項４に記載の半導体集積回路。
  6. 前記一対のＭＯＳトランジスタは、前記各ドレイン拡散層のゲート幅方向の側面が対向するように近接配置されることを特徴とする請求項１から５のいずれかに記載の半導体集積回路。
  7. 前記同一ウエル内には、複数の前記一対のＭＯＳトランジスタが配列され、それぞれのゲート同士、ドレイン同士、ソース同士が共通接続されることを特徴とする請求項６に記載の半導体集積回路。
  8. 前記一対のＭＯＳトランジスタの配線構造は、前記互いに逆相の信号をそれぞれ伝送する２本の線路からなる一対の伝送線路を接続することにより形成されることを特徴とする請求項１から７のいずれかに記載の半導体集積回路。
  9. 前記一対の伝送線路の特性インピーダンスは、５０Ωから２００Ωの範囲に定められることを特徴とする請求項８に記載の半導体集積回路。
  10. 前記一対の伝送線路のうち一方の線路と他方の線路の間の距離をａとし、前記一対の伝送線路と当該一対の線路に隣接する他の一対の線路との間の距離をｂとしたとき、
    ２ａ≦ｂ
    の関係を満たすことを特徴とする請求項８又は９に記載の半導体集積回路。
  11. 前記一対のＭＯＳトランジスタの配線構造は、各ソースに接続される電源グランドペア線路を含むことを特徴とする請求項８から１０のいずれかに記載の半導体集積回路。
  12. 半導体基板上の同一ウエル内に形成された一対のＭＯＳトランジスタを有し、
    前記一対のＭＯＳトランジスタは、互いのドレイン拡散層容量の間で電荷交換が可能な距離に近接配置され、
    互いに逆相の信号を伝送する第１の線路と第２の線路に対して前記一対のＭＯＳトランジスタの各々のオン抵抗を用いた終端抵抗回路を構成し、前記一対のＭＯＳトランジスタの一方のドレイン拡散層に前記第１の線路を接続し、前記一対のＭＯＳトランジスタの他方のドレイン拡散層に前記第２の線路を接続するように配線構造が形成されたことを特徴とする半導体集積回路。
  13. 半導体基板上の同一ウエル内に形成された一対の拡散層抵抗を有し、
    前記一対の拡散層抵抗は、互いに電荷交換が可能な距離に近接配置され、
    互いに逆相の信号を伝送する第１の線路と第２の線路に対して前記一対の拡散層抵抗を用いた終端抵抗回路を構成し、前記一対の拡散層抵抗の一方に前記第１の線路を接続し、前記一対の拡散層抵抗の他方に前記第２の線路を接続するように配線構造が形成されたことを特徴とする半導体集積回路。
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