TWI828285B - 用於薄氧化物技術的互補式金氧半導體施密特觸發式接收器及其操作方法 - Google Patents

用於薄氧化物技術的互補式金氧半導體施密特觸發式接收器及其操作方法 Download PDF

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Abstract

本文提供了一種包含反相器電路、磁滯控制電路(Hysteresis Control Circuit)和高側輸入位準移位器的元件。反相器電路具有一輸出並包含至少兩個串聯連接的P型通道金屬氧化物半導體(Positive-Channel Metal Oxide Semiconductor，PMOS)電晶體，在該輸出處串聯到至少兩個串聯連接的N型通道金屬氧化物半導體(Negative-Channel Metal Oxide Semiconductor，NMOS)電晶體。磁滯控制電路耦接輸出以提供回饋信號給至少兩個串聯連接的PMOS電晶體和至少兩個串聯連接的NMOS電晶體。高側輸入位準移位器連接到至少兩個PMOS電晶體的閘極，並經配置以將輸入信號的低位準偏移到較高位準，並將較高位準提供給至少兩個PMOS的閘極中的一或多個電晶體。

Description

用於薄氧化物技術的互補式金氧半導體施密特觸發式接收器及其操作方法
本發明實施例是關於一種用於薄氧化物技術的互補式金氧半導體施密特觸發式接收器。
通常，互補式金氧半導體(Complementary Metal-Oxide-Semiconductor，CMOS)技術是將厚氧化物元件和薄氧化物元件結合在同一晶粒上。一般來說，厚氧化層元件用於類比電路、輸入/輸出(Input/Output，I/O)電路和靜電放電(Electro-Static Discharge，ESD)控制電路，而薄氧化層元件用於元件核心的類比電路和邏輯電路。厚氧化物元件用於接收I/O電源電壓VDDIO的I/O電路，用於發送和接收I/O信號，薄氧化物元件用於元件核心中，該元件核心接收小於I/O電源電壓VDDIO的元件核心電源電壓VDDC。厚氧化層元件與薄氧化層元件的整合滿足了元件的需求，包含I/O電路、ESD控制電路和核心邏輯電路。然而，在場效電晶體(Field-Effect Transistor，FET)的進化路徑中，從平面場效電晶體到鰭式場效電晶體，再到全繞式閘極場效電晶體(Gate-All-Around Field-Effect Transistor，GAAFET)和多橋通道場效電晶體(Multibridge Channel Field Effect Transistor，MBCFET)，在同一晶粒上整合厚氧化物元件和薄氧化物元件變得越來越困難。至少在某些情況下，例如在GAAFET和MBCFET技術中，不容許在同一晶粒上製造厚氧化物元件和薄氧化物元件。此外，因為額外的光罩以及包含厚氧化物元件和薄氧化物元件之間的禁區的較大佈局區域，使得在同一晶粒上製造厚氧化物元件和薄氧化物元件的成本更高。
根據本發明的一實施例，一種半導體元件，包含：一反相器電路，其具有一輸出並包含至少兩個串聯連接的PMOS電晶體，在該輸出與至少兩個串聯連接的NMOS電晶體串聯；一磁滯控制電路，其耦接該輸出以向該等至少兩個串聯連接的PMOS電晶體和該等至少兩個串聯連接的NMOS電晶體提供回饋；及一高側輸入位準移位器，其連接到該等至少兩個串聯連接的PMOS電晶體的閘極並且經配置以將一輸入信號的一低位準移位為一較高位準並且將該較高位準提供給該等至少兩個串聯連接的PMOS電晶體的該閘極中的一或多個。
根據本發明的一實施例，一種半導體元件，包含：一反相器電路，其具有一輸出並包含至少兩個串聯連接的PMOS電晶體，在該輸出與至少兩個串聯連接的NMOS電晶體串聯；及一第一磁滯控制電路，其具有一PMOS磁滯回饋電晶體，該PMOS磁滯回饋電晶體具有連接到該等至少兩個串聯連接的PMOS電晶體之間的一連接的一汲極/源極區域以及連接到一PMOS疊接電晶體的一汲極/源極區域的另一汲極/源極區域，該PMOS疊接電晶體具有連接到一參考電壓的另一汲極/源極區域，以及一高側輸出位準移位器包含具有一第一閘極的一第一PMOS電晶體以及具有一第二閘極的一第二PMOS電晶體，該第一PMOS電晶體具有連接以接收一高位準參考信號的一汲極/源極區域以及連接到該PMOS磁滯回饋電晶體的該閘極的另一汲極/源極區域，該第二PMOS電晶體具有連接到該輸出和該第一PMOS電晶體的該第一閘極的一汲極/源極區域以及連接到該PMOS磁滯回饋電晶體的該閘極的另一汲極/源極區域，連接該第二PMOS電晶體的該第二閘極以接收該高位準參考電壓。
根據本發明的一實施例，一種操作施密特觸發器電路的方法，包含：在一高側輸入位準移位器和一低側輸入位準移位器處接收一第一輸入信號；經由該高側輸入位準移位器或該低側輸入位準移位器將該第一輸入信號移位為電壓高於或低於該第一輸入信號的一第一移位信號；使用該第一輸入信號偏壓截止一第一電晶體；及使用該第一移位信號偏壓導通一第二電晶體，以提供一第一輸出信號。
以下揭露提供用於實施所提供標的之不同特徵之諸多不同實施例或實例。下文將描述組件及配置的特定實例以簡化本揭露。當然，此等僅為實例且不意在產生限制。例如，在以下描述中，在第二構件上方或第二構件上形成第一構件可包含其中形成直接接觸之第一構件及第二構件的實施例，且亦可包含其中可在第一構件與第二構件之間形成額外構件使得第一構件及第二構件可不直接接觸的實施例。另外，本揭露可在各個實例中重複參考元件符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，例如「在…之下」、「下方」、「下」、「在…之上」、「上方」及其類似之空間相對術語在本文中可用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示出的。除了圖中所描繪之方向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同方向。設備可依其他方式定向(旋轉90度或依其他方向)且亦可因此解釋本文中所使用之空間相對描述詞。
本揭露實施例提供了一種施密特觸發器電路，其經配置以用於接收I/O電源電壓VDDIO和元件核心電源電壓VDDC的混合電壓I/O介面中。施密特觸發器經配置以實現GAAFET元件和MBCFET元件中I/O電路的需求。在一些實施例中，施密特觸發器經配置以實現下一個世代技術中I/O電路的需求。
在一些實施例中，僅使用薄氧化物FET元件來設計和製造施密特觸發器。這些薄氧化物FET元件經配置以用於更快的數位電路，例如標準單元邏輯電路和標準單元邏輯區塊，並在較低電壓下(例如，核心元件電源電壓VDDC)運行。在其他實施例中，使用薄氧化物FET元件和厚氧化物元件來設計和製造施密特觸發器，其中厚氧化物元件經配置以在較高電壓下(例如，I/O電源電壓VDDIO)工作而不會損壞，並用於I/O電路發送和接收應用。在又一些實施例中，僅使用厚氧化物FET元件來設計和製造施密特觸發器。
在一些實施例中，施密特觸發器元件包含反相器電路，其具有一輸出並包含至少兩個串聯連接的P型通道金屬氧化物半導體(Positive-Channel Metal Oxide Semiconductor，PMOS)電晶體，在反相器電路輸出串聯到至少兩個串聯連接的N型通道金屬氧化物半導體(Negative-Channel Metal Oxide Semiconductor，NMOS)電晶體，以及磁滯控制電路，該磁滯控制電路耦接輸出以提供回饋信號到至少兩個串聯連接的PMOS電晶體和至少兩個串聯連接的NMOS電晶體。施密特觸發器還包含高側輸入位準移位器，該高側輸入位準移位器經配置以將輸入信號(例如接地信號)的低位準移位為較高電壓位準，並將該較高電壓位準提供給至少兩個PMOS電晶體中的一個PMOS電晶體的閘極。其中一個PMOS電晶體在PMOS電晶體的汲極/源極區域接收較高電壓的I/O電源電壓VDDIO。這限制了從PMOS電晶體的閘極到汲極/源極區域的電壓，這樣會使得如果PMOS電晶體是薄氧化物PMOS電晶體的話就不會被損壞。在一些實施例中，施密特觸發器還包含低側輸入位準移位器，該低側輸入位準移位器經配置以將輸入信號的高位準(例如1.2伏(V))移位為較低的電壓位準，並將該較低電壓位準提供給至少兩個NMOS電晶體中的一個NMOS電晶體的閘極。其中一個NMOS電晶體在NMOS電晶體的汲極/源極區域連接到參考電壓，例如接地。這限制了從NMOS電晶體的閘極到汲極/源極區域的電壓，這樣會使得如果NMOS電晶體是薄氧化物NMOS電晶體的話就不會被損壞。
在一些實施例中，施密特觸發器包含具有PMOS磁滯回饋電晶體的第一磁滯控制電路，該PMOS磁滯回饋電晶體具有一個汲極/源極區域，該汲極/源極區域連接到反相器的至少兩個串聯連接的PMOS電晶體之間的連接，高側輸出位準移位器連接PMOS磁滯回饋電晶體的輸出和閘極。高側輸出位準移位器經配置以將輸出信號(例如接地)的低位準移位為較高的電壓位準，並將該較高的電壓位準提供給PMOS磁滯回饋電晶體的閘極。這限制了從PMOS磁滯回饋電晶體的閘極到汲極/源極區域的電壓，這樣會使得如果PMOS磁滯回饋電晶體是薄氧化物PMOS電晶體的話就不會損壞。
在一些實施例中，施密特觸發器包含具有NMOS磁滯回饋電晶體的第二磁滯控制電路，該NMOS磁滯回饋電晶體具有一個汲極/源極區域，該汲極/源極區域連接到反相器的至少兩個串聯連接的NMOS電晶體之間的連接，低側輸出位準移位器連接到NMOS磁滯回饋電晶體的輸出和閘極。低側輸出位準移位器經配置以將輸出信號的高位準(例如1.2V) 移位為較低的電壓位準，並將較低的電壓位準提供給NMOS磁滯回饋電晶體的閘極。這限制了從NMOS磁滯回饋電晶體的閘極到汲極/源極區域的電壓，這樣會使得如果NMOS磁滯回饋電晶體是薄氧化物NMOS電晶體的話就不會損壞。
本揭露實施例包含一種製造積體電路的方法，該方法包含形成PMOS場效電晶體核心，其具有圍繞該PMOS場效電晶體核心的第一N分接頭(n-tap)防護環以及圍繞第一N分接頭防護環的第一P分接頭(p-tap)防護環，以及形成與PMOS場效電晶體核心平行對齊排列的NMOS場效電晶體核心，並且在NMOS場效電晶體核心周圍具有第二P分接頭防護環以及圍繞第二P分接頭的第二N分接頭防護環。
在一些實施例中，該方法還包含在PMOS場效電晶體核心中形成至少兩個反相器電路的PMOS電晶體，以及在NMOS場效應核心中形成至少兩個反相器電路的NMOS電晶體，其中至少兩個PMOS電晶體與至少兩個NMOS電晶體的中心線對齊。在一些實施例中，該方法還包含在PMOS場效電晶體核心中形成具有兩個PMOS電晶體的高側位準移位器，以及在NMOS場效電晶體核心中形成具有兩個NMOS電晶體的低側位準移位器，其中兩個PMOS電晶體與兩個NMOS電晶體的中心線對齊。
本文所揭露實施例的優點包含，在包含施密特觸發器的電路中僅使用薄氧化物FET元件，該施密特觸發器電路僅使用薄氧化物FET元件來設計和製造。這消除了在同一晶粒上整合厚氧化物元件和薄氧化物元件的問題，並經由除去厚氧化物FET元件的額外光罩以及經由除去厚氧化物FET元件和薄氧化物FET元件之間的隔離區來降低成本。此外，僅使用薄氧化物FET元件來設計和製造的施密特觸發器可用於GAAFET和MBCFET技術以及其他下一代技術。此外，在電路中僅使用薄氧化物FET元件有助於佈局和製造，其可以提供更均勻的圖案和密度，從而提高產量、降低密度梯度效應(Density Gradient Effect，DGE)以及降低FET之間的不匹配。
圖1是繪示出根據一些實施例的包含耦接位準轉換器24和核心邏輯元件26的施密特觸發器22的I/O介面20的示意圖。施密特觸發器22包含電氣連接I/O連接墊30的輸入28以及電氣連接位準轉換器24的輸出32，該位準轉換器24電氣連接核心邏輯元件26。在一些實施例中，I/O介面20是在34處耦接邏輯核心元件26並且經配置以用於核心邏輯元件26和一或多個晶片外(off-chip)元件之間的雙向通信的收發器，使得I/O連接墊30可以向一或多個晶片外元件提供信號以及可以從一或多個晶片外元件接收信號。
在一些實施例中，施密特觸發器22僅由薄氧化物FET元件來設計和製造。在其他實施例中，施密特觸發器22由薄氧化物FET元件和厚氧化物FET元件來設計和製造，或僅由厚氧化物FET元件來設計和製造。
I/O連接墊30從一或多個晶片外元件接收輸入信號，並將輸入信號提供給施密特觸發器22的輸入28。輸入28接收來自I/O連接墊30的輸入信號，施密特觸發器22的輸出28提供對應於輸入信號的輸出信號給位準轉換器24。位準轉換器24將輸出信號的電壓位準移位為提供給核心邏輯元件26的核心域輸入信號。在一些實施例中，I/O連接墊30處的輸入信號的電壓範圍為0-1.2伏(V)，並且在一些實施例中，來自施密特觸發器的輸出信號的電壓範圍為0-1.2V。
I/O介面20是接收I/O電源電壓VDDIO和元件核心電源電壓VDDC的混合電壓I/O介面。在一些實施例中，I/O電源電壓VDDIO等於或大於1.2V，例如1.2V、1.5V、1.8V和2.5V。在一些實施例中，元件核心電源電壓VDDC為0.75V。
圖2是繪示出根據一些實施例的施密特觸發器22的示意圖。施密特觸發器22僅由薄氧化物FET元件來設計和製造。在其他實施例中，施密特觸發器22由薄氧化物FET元件和厚氧化物FET元件兩者來設計和製造，或僅由厚氧化物FET元件來設計和製造。
施密特觸發器22包含反相器電路40、磁滯控制電路42、高側輸入位準移位器44和低側輸入位準移位器46。反相器電路40包含第一PMOS電晶體48、第二PMOS電晶體50、第一NMOS電晶體52和第二NMOS電晶體54。第一PMOS電晶體48和第二PMOS電晶體50彼此電氣串聯連接，其中電氣連接第一PMOS電晶體48的一個汲極/源極區域以接收I/O電源電壓VDDIO，並且第一PMOS電晶體48的另一個汲極/源極區域電氣連接第二PMOS電晶體50的一個汲極/源極區域。第二PMOS電晶體50的另一個汲極/源極區域電氣連接輸出56。此外，第一NMOS電晶體52和第二NMOS電晶體54彼此電氣串聯連接，其中第一NMOS電晶體52的一個汲極/源極區域電氣連接參考電壓58，例如接地，並且第一NMOS電晶體52的另一個汲極/源極區域電氣連接第二NMOS電晶體54的一個汲極/源極區域電晶體。第二NMOS電晶體54的另一個汲極/源極區域電氣連接輸出56以及第二PMOS電晶體50的另一個汲極/源極區域。在一些實施例中，I/O電源電壓VDDIO等於或大於1.2V，例如1.2V、1.5V、1.8V和2.5V。
磁滯控制電路42包含耦接輸出56的PMOS磁滯回饋電晶體60和耦接輸出56的NMOS磁滯回饋電晶體62。PMOS磁滯回饋電晶體60和NMOS磁滯回饋電晶體62耦接輸出56以向至少兩個串聯連接的PMOS電晶體48和50以及至少兩個串聯連接的NMOS電晶體52和54提供回饋信號。
PMOS磁滯回饋電晶體60包含電氣連接輸出56的閘極，以及電氣連接第一PMOS電晶體48的汲極/源極區域和第二PMOS電晶體50的汲極/源極區域的一個汲極/源極區域，第一PMOS電晶體48的汲極/源極區域和第二PMOS電晶體50的汲極/源極區域彼此電氣連接。PMOS磁滯回饋電晶體60的另一個汲極/源極區域接收一個高位準參考電壓VSSH，VSSH大於參考電壓58的電壓。在一些實施例中，高位準參考電壓VSSH為0.45V。
NMOS磁滯回饋電晶體62包含電氣連接輸出56的閘極，以及電氣連接第一NMOS電晶體52的汲極/源極區域和第二NMOS電晶體54的汲極/源極區域的一個汲極/源極區域，第一NMOS電晶體52的汲極/源極區域和第二NMOS電晶體54的汲極/源極區域彼此電氣連接。NMOS磁滯回饋電晶體62的另一個汲極/源極區域接收元件核心電源電壓VDDC。在一些實施例中，元件核心電源電壓VDDC為0.75V。
高側輸入位準移位器44包含第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66。第一PMOS位準移位器電晶體64具有電氣連接以接收高位準參考電壓VSSH的一個汲極/源極區域，以及電氣連接第一PMOS電晶體48的閘極和第二PMOS位準移位器電晶體66的一個汲極/源極區域的另一個汲極/源極區域。第二PMOS位準移位器電晶體66的一個汲極/源極區域也電氣連接第一PMOS電晶體48的閘極。第二PMOS位準移位器電晶體66的另一汲極/源極區域電氣連接第一PMOS位準移位器電晶體64的閘極，並接收輸入信號PAD_IN。此外，第二PMOS位準移位器電晶體66的閘極電氣連接第二PMOS電晶體50的閘極，並接收高位準參考電壓VSSH。高側輸入位準移位器44包含電氣連接第一PMOS電晶體48和第二PMOS電晶體50的閘極的第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66，以將輸入信號PAD_IN的較低位準移位為較高位準，例如高位準參考電壓VSSH，並將這個高位準提供給第一PMOS電晶體48的閘極。
低側輸入位準移位器46包含第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70。第一NMOS位準移位器電晶體68具有一個汲極/源極區域，其電氣連接以接收元件核心電源電壓VDDC，且另一個汲極/源極區域電氣連接第一NMOS電晶體52的閘極以及第二NMOS位準移位器電晶體70的一個汲極/源極區域。第二NMOS位準移位器電晶體70的一個汲極/源極區域也電氣連接第一NMOS電晶體52的閘極。第二NMOS位準移位器電晶體70的另一汲極/源極區域電氣連接第一NMOS位準移位器電晶體68的閘極並接收輸入信號PAD_IN。此外，第二NMOS位準移位器電晶體70的閘極電氣連接第二NMOS電晶體54的閘極並接收元件核心電源電壓VDDC。低側輸入位準移位器46包含第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70，第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70電氣連接第一NMOS電晶體52和第二NMOS電晶體54的閘極以將輸入信號PAD_IN的較高位準移位為低位準，例如元件核心電源電壓VDDC，並將該低位準提供給第一NMOS電晶體52的閘極。
在施密特觸發器22的操作中，如果輸入信號PAD_IN處於低電壓位準，例如0V，則將第一PMOS位準移位器電晶體64偏壓以導通並且將高位準參考電壓VSSH(例如0.45V)提供給第一PMOS電晶體48的閘極。此外，將高位準參考電壓VSSH提供給第二PMOS位準移位器電晶體66和第二PMOS電晶體50的閘極，使得第二PMOS位準移位器電晶體66偏壓截止(biased off)且第二PMOS電晶體50偏壓導通(biased on)。在第一PMOS電晶體48和第二PMOS電晶體50偏壓導通的情況下，通過第一PMOS電晶體48和第二PMOS電晶體50向輸出56提供例如1.2V的I/O電源電壓VDDIO。
在第一PMOS電晶體48和在第二PMOS電晶體50的閘極的電壓位準處於高位準參考電壓VSSH時，即使第一PMOS電晶體48和第二PMOS電晶體50是薄氧化物FET元件，第一PMOS電晶體48和第二PMOS電晶體50都不會被汲極/源極到閘極電壓位準損壞。此外，在第一PMOS位準移位器電晶體64的汲極/源極處和在第二PMOS位準移位器電晶體66的閘極的電壓位準處於高位準參考電壓VSSH時，即使第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66是薄氧化物FET元件，第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66不會被汲極/源極到閘極電壓位準損壞。
對於第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70，輸入信號PAD_IN處於低電壓位準(例如0V)，第一NMOS位準移位器電晶體68偏壓截止並且第二NMOS位準移位器電晶體70偏壓導通以將在輸入信號PAD_IN的低電壓位準提供給第一NMOS電晶體52的閘極。這使第一NMOS電晶體52偏壓截止。此外，由於輸出56處於或接近I/O電源電壓VDDIO(例如1.2V)，並且第二NMOS電晶體54的閘極處於核心電源電壓VDDC(例如0.75V)，第二NMOS電晶體54偏壓截止。在第一NMOS位準移位器電晶體68的汲極/源極和在第二NMOS位準移位器電晶體70的閘極的電壓位準處於元件核心電源電壓VDDC時，即使第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70是薄氧化物FET元件，第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70也不會被汲極/源極到閘極電壓位準損壞。
輸出56處的高電壓使PMOS磁滯回饋電晶體60偏壓截止並且使NMOS磁滯回饋電晶體62偏壓導通，以向第一NMOS電晶體52和第二NMOS電晶體54之間的連接提供元件核心電源電壓VDDC。在第二NMOS電晶體54的閘極電壓位準處於元件核心電源電壓VDDC且輸出56處於I/O電源電壓VDDIO的情況下，即使第二NMOS電晶體54是薄氧化物FET元件，第二NMOS電晶體54也不會被汲極/源極到閘極電壓位準損壞。此外，由於第一NMOS電晶體52的汲極/源極電壓處於元件核心電源電壓VDDC且閘極處於低位準輸入電壓，即使第一NMOS電晶體52是薄氧化物FET元件，第一NMOS電晶體52也不會被汲極/源極至閘極電壓位準損壞。
當輸入信號PAD_IN從低電壓(例如0V)切換到高電壓(例如1.2V)時，第一PMOS位準移位器電晶體64偏壓截止並且第二PMOS位準移位器電晶體66偏壓導通以將輸入信號PAD_IN的高電壓提供給第一PMOS電晶體48的閘極，這會使第一PMOS電晶體48偏壓截止。此外，輸出56切換到低電壓位準並且第二PMOS電晶體50偏壓截止。當第一PMOS位準移位器電晶體64的汲極/源極和在第二PMOS位準移位器電晶體66的閘極的電壓位準處於高位準參考電壓VSSH時，即使第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66是薄氧化物FET元件，第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66也不會被汲極/源極到閘極電壓位準損壞。
此外，在輸入信號PAD_IN處於高電壓位準的情況下，第二NMOS位準移位器電晶體70偏壓截止並且第一NMOS位準移位器電晶體68偏壓導通，以將元件核心電源電壓VDDC提供給元件的閘極。將第一NMOS電晶體52偏壓導通，將第二NMOS電晶體54偏壓導通，但是只有在輸入信號PAD_IN上升到足夠高的電壓位準並且第一NMOS電晶體52和第二NMOS電晶體54之間的連接已經下降到足夠低的電壓位準以使第二NMOS電晶體54偏壓導通，並提供接近參考電壓58的低電壓位準到輸出56。在第一NMOS電晶體52和第二NMOS電晶體54之間的連接處具有核心電源電壓VDDC，在輸入信號PAD_IN處造成較高的輸入電壓位準，用於將輸出56從接近I/O電源電壓VDDIO(例如1.2V)的高電壓位準切換到接近參考電壓58的低電壓位準(例如0V)。
在第一NMOS電晶體52和第二NMOS電晶體54的閘極的電壓位準處於核心電源電壓VDDC的情況下，即使第一NMOS電晶體52和第二NMOS電晶體54是薄氧化物FET元件，第一NMOS電晶體52和第二NMOS電晶體54都不會被汲極/源極到閘極電壓位準損壞。此外，第一NMOS位準移位器電晶體68的汲極/源極和在第二NMOS位準移位器電晶體70的閘極的電壓位準處於核心電源電壓VDDC，即使第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70是薄氧化物FET元件，第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70也不會被汲極/源極到閘極電壓位準損壞。
在輸出56的低電壓位準偏壓截止NMOS磁滯回饋電晶體62並偏壓導通PMOS磁滯回饋電晶體60，以向第一PMOS電晶體48和第二PMOS電晶體50之間的連接提供高位準參考電壓VSSH。由於第二PMOS電晶體50閘極的電壓位準處於高位準參考電壓VSSH並且在輸出56處於或接近參考電壓58，因此即使第二PMOS電晶體是薄氧化物FET元件，第二PMOS電晶體也不會被汲極/源極到閘極電壓位準損壞。此外，由於第一PMOS電晶體48的汲極/源極電壓處於I/O電源電壓VDDIO，並且閘極處於高電壓輸入信號PAD_IN，因此即使第一PMOS電晶體是薄氧化物FET元件，第一PMOS電晶體48也不會被汲極/源極到閘極電壓位準損壞。
當輸入信號PAD_IN從高電壓位準切換到低電壓位準時，第一NMOS位準移位器電晶體68偏壓截止並且第二NMOS位準移位器電晶體70偏壓導通，以將輸入信號PAD_IN的低電壓提供給第一NMOS電晶體52的閘極，這使第一NMOS電晶體52偏壓截止。此外，在輸出56處於高電壓位準的情況下，第二NMOS電晶體54是偏壓截止的。此外，將第二PMOS位準移位器電晶體66偏壓截止並且將第一PMOS位準移位器電晶體64偏壓導通，以將高位準參考電壓VSSH提供給第一PMOS電晶體48的閘極。將第一PMOS電晶體48偏壓導通，將第二PMOS電晶體50偏壓導通，但是只有在輸入信號PAD_IN已經下降到足夠低的電壓位準並且第一PMOS電晶體48和第二PMOS電晶體50之間的連接已經上升到足夠高的電壓位準以偏壓導通第二PMOS電晶體50，這會將接近I/O電源電壓VDDIO的高電壓位準提供到輸出56。在第一PMOS電晶體48和第二PMOS電晶體50之間的連接處具有高位準參考電壓VSSH，在輸入信號PAD_IN處造成較低的輸入電壓位準，用於將輸出56從接近參考電壓58的低電壓位準(例如0V)切換到接近I/O電源電壓VDDIO的高電壓位準(例如1.2V)。
PMOS磁滯回饋電晶體60由在輸出56的高電壓偏壓截止，並且NMOS磁滯回饋電晶體62由在輸出56的高電壓偏壓導通，以將核心電源電壓VDDC提供給第一NMOS電晶體52和第二NMOS電晶體54之間的連接。
在施密特觸發器22中，將第二PMOS電晶體50的閘極偏壓到高位準參考電壓VSSH，使得第二PMOS電晶體50用作保護第一PMOS電晶體48免受過應力(overstressed)的疊接電晶體(cascode transistor)。此外，將第二NMOS電晶體54的閘極偏壓到核心電源電壓VDDC，使得第二NMOS電晶體54用作保護第一NMOS電晶體52免受過應力的疊接電晶體。此外，當輸入信號PAD_IN從低電壓位準切換到高電壓位準時，在第一NMOS電晶體52和第二NMOS電晶體54之間的連接處具有核心電源電壓VDDC導致用於將輸出56從接近I/O電源電壓VDDIO的高電壓位準切換到接近參考電壓58的低電壓位準，當輸入信號PAD_IN從高電壓位準切換到低電壓位準時，在第一PMOS電晶體48和第二PMOS電晶體50之間的連接處具有高位準參考電壓VSSH導致用於將輸出56從接近參考電壓58的低電壓位準切換到接近I/O電源電壓VDDIO的高電壓位準的較低輸入電壓位準。這造成輸入信號PAD_IN中的不同轉換輸入閾值電壓ViH和ViL，與簡單的反相器相比，這提供了磁滯視窗以及更好的雜訊抗擾性(noise immunity)。
圖3是繪示出根據一些實施例的施密特觸發器的輸入-輸出傳遞曲線100示意圖表。輸入-輸出傳遞曲線100是以在102處沿x軸的輸入信號PAD_IN和以在104處沿y軸的輸出56的輸出信號OUT所繪製的。如所顯示的，在106處，在輸入信號PAD_IN處於例如0V的低電壓的情況下，輸出信號OUT處於例如1.2V的高電壓。
隨著輸入信號PAD_IN從106處的低電壓增加到108處的較高電壓，第一PMOS位準移位器電晶體64偏壓截止並且第二PMOS位準移位器電晶體66偏壓導通，以將輸入信號PAD_IN的較高電壓提供給第一PMOS電晶體48的閘極，這會偏壓截止第一PMOS電晶體48和第二PMOS電晶體50。此外，將第二NMOS位準移位器電晶體70偏壓截止並且將第一NMOS位準移位器電晶體68偏壓導通以將元件核心電源電壓VDDC提供給第一NMOS電晶體52的閘極，這會偏壓導通第一NMOS電晶體52和第二NMOS電晶體54，但是只有在輸入信號PAD_IN上升到足夠高的電壓並且第一NMOS電晶體52和第二NMOS電晶體54之間的連接已經下降到足夠低的電壓以偏壓導通第二NMOS電晶體54，並在輸出56的輸出信號OUT處提供低電壓位準。從下降輸入-輸出曲線的中點110沿x軸102測量到在輸出56的這種從高到低的轉變的輸入電壓ViH。在第一NMOS電晶體52和第二NMOS電晶體54之間的連接處具有核心電源電壓VDDC，導致較高的輸入電壓ViH用於將輸出56從接近I/O電源電壓VDDIO(例如 1.2V)的高電壓位準切換到接近參考電壓58(例如0V)的低電壓位準。
如所顯示的，在112處，在輸入信號PAD_IN處於例如1.2V的高電壓的情況下，輸出信號OUT處於例如0V的低電壓。隨著輸入信號PAD_IN的電壓從112處的高電壓降低到114處的較低電壓，第一NMOS位準移位器電晶體68偏壓截止並且第二NMOS位準移位器電晶體70偏壓導通以將輸入信號PAD_IN的較低電壓提供給第一NMOS電晶體52的閘極，這會偏壓截止第一NMOS電晶體52和第二NMOS電晶體54。此外，將第二PMOS位準移位器電晶體66偏壓截止，而將第一PMOS位準移位器電晶體64偏壓導通，以向第一PMOS電晶體48的閘極提供高位準參考電壓VSSH，這會偏壓導通第一PMOS電晶體48和第二PMOS電晶體50，但是只有在輸入信號PAD_IN已經下降到足夠低的電壓，並且第一PMOS電晶體48和第二PMOS電晶體50之間的連接已經上升到足夠高的電壓以偏壓導通第二PMOS電晶體50，並將接近I/O電源電壓VDDIO的高電壓位準提供到輸出56。從上升的輸入-輸出曲線的中點116處沿x軸102測量到輸出56的這種從低到高的轉變的輸入電壓ViL。在第一PMOS電晶體48和第二PMOS電晶體50之間的連接處具有高位準參考電壓VSSH，導致在輸入信號PAD_IN處有較低輸入電壓位準，用於將輸出56從接近參考電壓58(例如0V)的低電壓位準切換到接近I/O電源電壓VDDIO的高電壓位準(例如1.2V)。
輸入-輸出傳遞曲線100分別具有不同的從高到低和從低到高的轉變輸入閾值電壓ViH和ViL。輸入閾值電壓ViH和ViL之間的差值是施密特觸發器22的磁滯視窗，其中，磁滯視窗的大小由第一磁滯控制電晶體60和第二磁滯控制電晶體62所控制。
圖4是繪示出根據一些實施例的在圖2中的節點A信號122和節點B信號124的輸入信號PAD_IN 120從0V到1.2V的I/O電壓位準到核心電壓位準的位準移位曲線圖。當第一PMOS電晶體48是薄氧化物FET元件時，節點A處的信號122不會使第一PMOS電晶體48過應力，並且當第一NMOS電晶體52是薄氧化物FET元件時，節點B處的信號124不會使第一NMOS電晶體52過應力。
在一些實施例中，高側輸入位準移位器44將輸入信號PAD_IN從0V至1.2V的I/O電壓移位為節點A處的0.45V至1.2 V的電壓。在一些實施例中，低側輸入位準移位器46將輸入信號PAD_IN從0V至1.2V的I/O電壓移位為節點B處的0V至0.75V的電壓。因此，第一PMOS電晶體48和第一NMOS電晶體52的汲極/源極到閘極電壓不超過0.75V。當第一PMOS電晶體48和第一NMOS電晶體52是薄氧化物FET元件時，這防止汲極/源極到閘極電壓對第一PMOS電晶體48和第一NMOS電晶體52造成過應力，並將具有核心電壓調平的正確信號提供到薄氧化物FET元件。
在高側輸入位準移位器44中，如果輸入信號PAD_IN處於低電壓位準，例如0V，將第一PMOS位準移位器電晶體64偏壓導通，並且在節點A處向第一PMOS電晶體48的閘極提供例如0.45V的高位準參考電壓VSSH。此外，將高位準參考電壓VSSH提供給第二PMOS位準移位器電晶體66和第二PMOS電晶體50的閘極，使得第二PMOS位準移位器電晶體66偏壓截止並且使第二PMOS電晶體50偏壓導通。在第一PMOS電晶體48和第二PMOS電晶體50是偏壓導通的情況下，將I/O電源電壓VDDIO(例如1.2V)提供給輸出56。此外，如果輸入信號PAD_IN為高電壓，例如1.2，使第一PMOS位準移位器電晶體64偏壓截止並且使第二PMOS位準移位器電晶體66偏壓導通以向第一PMOS電晶體48的閘極提供高電壓，這會偏壓截止第一PMOS電晶體48和(輸出56處於低電壓位準)第二PMOS電晶體50。
因此，高側輸入位準移位器44將輸入信號PAD_IN從0至1.2V的I/O電壓移位為節點A處的0.45至1.2V的核心電壓以操作第一PMOS電晶體48，即使是薄氧化物PMOS FET，也不會對其施加過應力。
在低側輸入位準移位器46中，如果輸入信號PAD_IN處於低電壓位準，例如0V，第一NMOS位準移位器電晶體68偏壓截止並且第二NMOS位準移位器電晶體70偏壓導通以向第一NMOS電晶體52的閘極提供低電壓位準。這使第一NMOS電晶體52和(在輸出56處於I/O電源電壓VDDIO的情況下)第二NMOS電晶體54偏壓截止。此外，如果輸入信號PAD_IN處於高電壓位準，例如1.2V，第二NMOS位準移位器電晶體70偏壓截止，第一NMOS位準移位器電晶體68偏壓導通，以向第一NMOS電晶體52的閘極提供元件核心電源電壓VDDC，例如0.75V。第一NMOS電晶體52偏壓導通，第二NMOS電晶體54偏壓導通，以向輸出56提供接近參考電壓58的低電壓位準。
因此，低側輸入位準移位器46將輸入信號PAD_IN從0至1.2V的I/O電壓移位為節點B處的0V至0.75V的核心電壓以操作第一NMOS電晶體52，即使是薄氧化物NMOS FET，也不會對其施加過應力。
參考圖3，施密特觸發器22提供包含磁滯的輸入-輸出傳遞曲線100。輸入閾值電壓ViH和ViL之間的差異限定了施密特觸發器22的磁滯視窗的大小，其由PMOS磁滯控制電晶體60和NMOS磁滯控制電晶體62所控制。此外，磁滯視窗的大小根據提供給施密特觸發器22的電壓而變化。將I/O電源電壓VDDIO和高位準參考電壓VSSH提供給PMOS電晶體48、50、60、64和66，稱為施密特觸發器42的高側，將元件核心電源電壓VDDC和參考電壓VSS 58提供給NMOS電晶體52、54、62、68和70，稱為施密特觸發器22的低側。施密特觸發器22的磁滯視窗的大小根據以下之間的差異而變化：(1).I/O電源電壓VDDIO和高位準參考電壓VSSH之間的電壓變化範圍；以及(2).核心電源電壓VDDC和參考電壓VSS 58之間的電壓變化範圍。
圖5是繪示出根據一些實施例的I/O電源電壓VDDIO和高位準參考電壓VSSH之間的電壓變化範圍與核心電源電壓VDDC和參考電壓VSS 58之間的電壓變化範圍之間的差異的示意表格圖
在一些實施例中，在高側，在140處的I/O電源電壓VDDIO具有1.05V的代表電壓值，其可以變化高達20%或有最大電壓值1.26V，並且在142處的高位準參考電壓VSSH具有0.45V的代表電壓值，其可以變化高達10％或有最大電壓值0.495V。這使得在144處的I/O電源電壓VDDIO和高位準參考電壓VSSH之間有差量，代表電壓值為0.6V，最大電壓值為0.765V，這是代表電壓值0.6V的1.28倍。
在一些實施例中，在低側，在146處的核心電源電壓VDDC具有0.75V的代表電壓值，其可以變化高達10%或有最大電壓值0.825V，並且在148的參考電壓VSS的代表電壓值為0V，最大電壓值為0V。這使得在150處的核心電源電壓VDDC和參考電壓VSS之間有差量，代表電壓值為0.75V，最大電壓值為0.825V，這是代表電壓值0.75V的1.1倍。
因此，高側電壓中的電壓變化範圍是代表電壓值的1.28倍並且低側電壓中的電壓變化範圍是代表電壓值的1.1倍。這些電壓變化範圍的差異導致來自PMOS磁滯控制電晶體60的回饋與來自NMOS磁滯控制電晶體62的回饋之間的不平衡，從而導致施密特觸發器42的磁滯視窗大小的變化。
磁滯視窗大小的變化是由施密特觸發器22中的電晶體兩端的電壓差異引起的。例如，第一PMOS電晶體48的汲極/閘極到源極電壓和第一NMOS電晶體52的汲極/閘極到源極電壓。其中，第一PMOS電晶體48的汲極/閘極至源極電壓基於I/O電源電壓VDDIO至高位準參考電壓VSSH，其電壓變化範圍為代表電壓值的1.28倍，並且第一NMOS電晶體52的汲極/閘極到源極電壓基於核心電源電壓VDDC到參考電壓VSS，其電壓變化範圍為代表電壓值的1.1倍。
此外，例如，PMOS磁滯回饋電晶體60的汲極到源極電壓和NMOS磁滯回饋電晶體62的汲極到源極電壓。其中，PMOS磁滯回饋電晶體60的汲極到源極電壓是基於I/O電源電壓VDDIO到高位準參考電壓VSSH，其電壓變化範圍為代表電壓值的1.28倍，NMOS磁滯回饋電晶體62的汲極到源極電壓基於核心電源電壓VDDC到參考電壓VSS，其電壓變化範圍為代表電壓值的1.1倍。
圖6是繪示出根據一些實施例的施密特觸發器200的示意圖，該施密特觸發器200包含減小施密特觸發器200的磁滯視窗大小變化的磁滯控制電路202。施密特觸發器200僅由薄氧化物FET元件來設計和製造。在一些實施例中，施密特觸發器200用於I/O介面20(如圖1所示)。在一些實施例中，施密特觸發器200可以用來代替施密特觸發器22(如圖1所示)。在其他實施例中，施密特觸發器200由薄氧化物FET元件和厚氧化物FET元件兩者來設計和製造或僅由厚氧化物FET元件來設計和製造。
施密特觸發器200包含反相器電路40、磁滯控制電路202、高側輸入位準移位器44和低側輸入位準移位器46。反相器電路40、高側輸入位準移位器44和低側輸入位準移位器46類似於施密特觸發器22中的反相器電路40、高側輸入位準移位器44和低側輸入位準移位器46。
反相器電路40包含第一PMOS電晶體48、第二PMOS電晶體50、第一NMOS電晶體52和第二NMOS電晶體54。第一PMOS電晶體48和第二PMOS電晶體50彼此電氣串聯連接，其中第一PMOS電晶體48的一個汲極/源極區域電氣連接以接收I/O電源電壓VDDIO，並且第一PMOS電晶體48的另一個汲極/源極區域電氣連接第二PMOS電晶體50的一個汲極/源極區域。第二PMOS電晶體50的另一個汲極/源極區域電氣連接輸出56。此外，第一NMOS電晶體52和第二NMOS電晶體54彼此電氣串聯連接，其中第一NMOS電晶體52的一個汲極/源極區域電氣連接參考電壓VSS 58，例如接地，第一NMOS電晶體52的另一個汲極/源極區域與第二NMOS電晶體54的一個汲極/源極區域電氣連接。第二NMOS電晶體54的另一個汲極/源極區域電氣連接輸出56和第二PMOS電晶體50的另一個汲極/源極區域。在一些實施例中，I/O電源電壓VDDIO等於或大於1.2V，例如1.2V、1.5V、1.8V和2.5V。
磁滯控制電路202不同於磁滯控制電路42(圖2所示)。磁滯控制電路202包含PMOS磁滯回饋電晶體204、疊接PMOS電晶體206、包含第一PMOS位準移位器電晶體210和第二PMOS位準移位器電晶體212的高側輸出位準移位器208、NMOS磁滯回饋電晶體214、疊接NMOS電晶體216和包含第一NMOS位準移位器電晶體220和第二NMOS位準移位器電晶體222的低側輸出位準移位器218。
PMOS磁滯回饋電晶體204耦接輸出56並且NMOS磁滯回饋電晶體206耦接輸出56以分別向至少兩個串聯連接的PMOS電晶體48和50以及至少兩個串聯連接NMOS電晶體52和54提供回饋信號。
PMOS磁滯回饋電晶體204包含電氣連接到彼此電氣連接第一PMOS電晶體48的汲極/源極區域和第二PMOS電晶體50的汲極/源極區域的一個汲極/源極區域。PMOS磁滯回饋電晶體204的另一個汲極/源極區域電氣連接疊接PMOS電晶體206的一個汲極/源極區域，並且疊接PMOS電晶體206的另一個汲極/源極區域電氣連接參考電壓VSS 58。疊接PMOS電晶體206的閘極電氣連接以接收高於參考電壓VSS 58電壓的高位準參考電壓VSSH。在一些實施例中，高位準參考電壓VSSH為0.45V。
在高側輸出位準移位器208中，第一PMOS位準移位器電晶體210具有電氣連接以接收高位準參考電壓VSSH的一個汲極/源極區域以及電氣連接PMOS磁滯回饋電晶體204的閘極和第二PMOS位準移位器電晶體212的一個汲極/源極區域的另一個汲極/源極區域。第二PMOS位準移位器電晶體212的一個汲極/源極區域也電氣連接PMOS磁滯回饋電晶體204的閘極。第二PMOS位準移位器電晶體212的另一個汲極/源極區域電氣連接第一PMOS位準移位器電晶體210的閘極和輸出56。此外，第二PMOS位準移位器電晶體212的閘極電氣連接以接收高位準參考電壓VSSH。高側輸出位準移位器208包含第一PMOS位準移位器電晶體210和第二PMOS位準移位器電晶體212，其電氣連接PMOS磁滯回饋電晶體204的閘極，以將輸出56處的低位準輸出信號移位為較高位準，例如高位準參考電壓VSSH，並將這個較高位準提供給PMOS磁滯回饋電晶體204的閘極。
NMOS磁滯回饋電晶體214包含電氣連接彼此電氣連接的第一NMOS電晶體52的汲極/源極區域和第二NMOS電晶體54的汲極/源極區域的一個汲極/源極區域。NMOS磁滯回饋電晶體214的另一個汲極/源極區域電氣連接疊接NMOS電晶體216的一個汲極/源極區域，並且疊接NMOS電晶體216的另一個汲極/源極區域電氣連接I/O電源電壓VDDIO。疊接NMOS電晶體216的閘極電氣連接以接收核心電源電壓VDDC。在一些實施例中，元件核心電源電壓VDDC為0.75V。
在低側輸出位準移位器218中，第一NMOS位準移位器電晶體220具有一個汲極/源極區域，其電氣連接以接收元件核心電源電壓VDDC，另一個汲極/源極區域電氣連接NMOS磁滯回饋電晶體214的閘極和第二NMOS位準移位器電晶體222的一個汲極/源極區域。第二NMOS位準移位器電晶體222的一個汲極/源極區域也電氣連接NMOS磁滯回饋電晶體214的閘極。第二NMOS位準移位器電晶體222的另一個汲極/源極區域電氣連接第一NMOS位準移位器電晶體220的閘極和輸出56。此外，第二NMOS位準移位器電晶體222的閘極電氣連接以接收元件核心電源電壓VDDC。低側輸出位準移位器218包含第一NMOS位準移位器電晶體220和第二NMOS位準移位器電晶體222，其電氣連接NMOS磁滯回饋電晶體214的閘極，以將輸出56處的高位準輸出信號移位為較低位準，例如元件核心電源電壓VDDC，並將這個較低位準提供給NMOS磁滯回饋電晶體214的閘極。
高側輸入位準移位器44包含第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66。第一PMOS位準移位器電晶體64具有電氣連接以接收高位準參考電壓VSSH的一個汲極/源極區域以及電氣連接第一PMOS電晶體48的閘極和第二PMOS位準移位器電晶體66的一個汲極/源極區域的另一個汲極/源極區域。第二PMOS位準移位器電晶體66的一個汲極/源極區域也電氣連接第一PMOS電晶體48的閘極。第二PMOS位準移位器電晶體66的另一汲極/源極區域電氣連接第一PMOS位準移位器電晶體64的閘極並接收輸入信號PAD_IN。此外，第二PMOS位準移位器電晶體66的閘極電氣連接第二PMOS電晶體50的閘極並接收高位準參考電壓VSSH。高側輸入位準移位器44包含電氣連接第一PMOS電晶體48和第二PMOS電晶體50的閘極的第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66以將輸入信號PAD_IN的較低位準移位為較高位準，例如高位準參考電壓VSSH，並將這個較高位準提供給第一PMOS電晶體48的閘極。
低側輸入位準移位器46包含第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70。第一NMOS位準移位器電晶體68具有電氣連接以接收元件核心電源電壓VDDC一個汲極/源極區域，以及電氣連接第一NMOS電晶體52的閘極和第二NMOS位準移位器電晶體70的一個汲極/源極區域的另一個汲極/源極區域。第二NMOS位準移位器電晶體70的一個汲極/源極區域也電氣連接第一NMOS電晶體52的閘極。第二NMOS位準移位器電晶體70的另一汲極/源極區域電氣連接第一NMOS位準移位器電晶體68的閘極並接收輸入信號PAD_IN。此外，第二NMOS位準移位器電晶體70的閘極電氣連接第二NMOS電晶體54的閘極並接收元件核心電源電壓VDDC。低側輸入位準移位器46包含第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70，其電氣連接第一NMOS電晶體52和第二NMOS電晶體54的閘極以將輸入信號PAD_IN從較高位準移位為較低位準，例如元件核心電源電壓VDDC，並將較低位準提供給第一NMOS電晶體52的閘極。
在施密特觸發器200的操作中，如果輸入信號PAD_IN處於低電壓位準，例如0V，將第一PMOS位準移位器電晶體64偏壓導通，並且將高位準參考電壓VSSH，例如0.45V，提供給第一PMOS電晶體48的閘極。此外，將高位準參考電壓VSSH提供給第二PMOS位準移位器電晶體66和第二PMOS電晶體50的閘極，使得第二PMOS位準移位器電晶體66偏壓截止並且第二PMOS電晶體50偏壓導通。在第一PMOS電晶體48和第二PMOS電晶體50偏壓導通的情況下，通過第一PMOS電晶體48和第二PMOS電晶體50將例如1.2V的I/O電源電壓VDDIO提供給輸出56。
在第一PMOS電晶體48和第二PMOS電晶體50的閘極的電壓位準處於高位準參考電壓VSSH時，即使第一PMOS電晶體48和第二PMOS電晶體50是薄氧化物FET元件，第一PMOS電晶體48和第二PMOS電晶體50都不會被汲極/源極到閘極電壓位準損壞。此外，第一PMOS位準移位器電晶體64的汲極/源極和第二PMOS位準移位器電晶體66的閘極的電壓位準處於高位準參考電壓VSSH時，即使第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66是薄氧化物FET元件，第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66不會被汲極/源極到閘極電壓位準損壞。
對於第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70，輸入信號PAD_IN處於低電壓位準，例如0V，第一NMOS位準移位器電晶體68偏壓截止並且第二NMOS位準移位器電晶體70偏壓導通以將輸入信號PAD_IN處的低電壓位準提供給第一NMOS電晶體52的閘極。這使第一NMOS電晶體52偏壓截止。此外，由於輸出56處於或接近I/O電源電壓VDDIO，例如1.2V，第二NMOS電晶體54的閘極在核心電源電壓VDDC，例如0.75V時，第二NMOS電晶體54偏壓截止。在第一NMOS位準移位器電晶體68的汲極/源極處和第二NMOS位準移位器電晶體70的閘極處的電壓位準處於元件核心電源電壓VDDC時，即使第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70是薄氧化物FET元件，第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70不會被汲極/源極到閘極電壓位準損壞。
對於磁滯控制電路202，在輸出56的高電壓偏壓截止第一PMOS位準移位器電晶體210並且偏壓導通第二PMOS位準移位器電晶體212以將在輸出56的高電壓提供給閘極PMOS磁滯回饋電晶體204。這使PMOS磁滯回饋電晶體204和疊接PMOS電晶體206偏壓截止。在輸出56的高電壓偏壓導通第一NMOS位準移位器電晶體220並且偏壓截止第二NMOS位準移位器電晶體222，這將核心電源電壓VDDC提供給NMOS磁滯回饋電晶體214的閘極，這偏壓導通NMOS磁滯回饋電晶體214和疊接NMOS電晶體216上，以向第一NMOS電晶體52和第二NMOS電晶體54之間的連接提供較高電壓。在第二NMOS電晶體54的閘極電壓位準處於元件核心電源電壓VDDC且輸出56處於I/O電源電壓VDDIO的情況下，即使第二NMOS電晶體54是薄氧化物FET元件，第二NMOS電晶體54也不會被汲極/源極到閘極電壓位準損壞。此外，即使第一NMOS電晶體52是薄氧化物FET元件，第一NMOS電晶體52也不會被汲極/源極到閘極電壓位準損壞。
當輸入信號PAD_IN從例如0V的低電壓切換到例如1.2V的高電壓時，第一PMOS位準移位器電晶體64偏壓截止並且第二PMOS位準移位器電晶體66偏壓導通以將輸入信號PAD_IN的高電壓提供給第一PMOS電晶體48的閘極，這會偏壓截止第一PMOS電晶體48。此外，輸出56切換到低電壓位準，例如0V，第二PMOS電晶體50偏壓截止。當第一PMOS位準移位器電晶體64的汲極/源極和第二PMOS位準移位器電晶體66的閘極處的電壓位準處於高位準參考電壓VSSH時，即使第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66是薄氧化物FET元件，第一PMOS位準移位器電晶體64和第二PMOS位準移位器電晶體66不會被汲極/源極到閘極電壓位準損壞。
此外，在輸入信號PAD_IN處於高電壓位準的情況下，第二NMOS位準移位器電晶體70偏壓截止並且第一NMOS位準移位器電晶體68偏壓導通以將元件核心電源電壓VDDC提供給第一NMOS電晶體52。第一NMOS電晶體52偏壓導通且第二NMOS電晶體54偏壓導通，但是只有在輸入信號PAD_IN上升到足夠高的電壓位準並且第一NMOS電晶體52和第二NMOS電晶體54之間的連接已經下降到足夠低的電壓位準以偏壓導通第二NMOS電晶體54，並提供接近參考電壓VSS 58的低電壓位準到輸出56。在第一NMOS電晶體52和第二NMOS電晶體54之間的連接處具有較高的電壓，導致在輸入信號PAD_IN的較高輸入電壓位準，用於將輸出56從接近I/O電源電壓VDDIO的高電壓位準(例如1.2V)切換到接近參考電壓VSS 58的低電壓位準(例如0V)。
在第一NMOS電晶體52和第二NMOS電晶體54的閘極的電壓位準處於核心電源電壓VDDC的情況下，即使第一NMOS電晶體52和第二NMOS電晶體54是薄氧化物FET元件，第一NMOS電晶體52和第二NMOS電晶體54都不會被汲極/源極到閘極電壓位準損壞。此外，在第一NMOS位準移位器電晶體68的汲極/源極和第二NMOS位準移位器電晶體70的閘極處的電壓位準處於核心電源電壓VDDC的情況下，即使第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70是薄氧化物FET元件，第一NMOS位準移位器電晶體68和第二NMOS位準移位器電晶體70不會被汲極/源極到閘極電壓位準損壞。
對於磁滯控制電路202，在輸出56的低電壓偏壓導通第一PMOS位準移位器電晶體210並且偏壓截止第二PMOS位準移位器電晶體212，這將高位準參考電壓VSSH提供給PMOS磁滯回饋電晶體204的閘極。這會偏壓導通PMOS磁滯回饋電晶體204和疊接PMOS電晶體206。在輸出56的低電壓偏壓截止第一NMOS位準移位器電晶體220並偏壓導通第二NMOS位準移位器電晶體222，以將在輸出56的低電壓提供給NMOS磁滯回饋電晶體214的閘極，這會偏壓截止NMOS磁滯回饋電晶體214和疊接NMOS電晶體216。在第二PMOS電晶體50的閘極的電壓位準處於高位準參考電壓VSSH並且輸出56處於或接近參考電壓VSS時，即使第二PMOS電晶體50是薄氧化物FET元件，第二PMOS電晶體50不被汲極/源極至閘極電壓位準損壞。此外，即使第一PMOS電晶體48是薄氧化物FET元件，第一PMOS電晶體48也不會被汲極/源極到閘極電壓位準損壞。
當輸入信號PAD_IN從高電壓位準切換到低電壓位準時，第一NMOS位準移位器電晶體68偏壓截止並且第二NMOS位準移位器電晶體70偏壓導通以將輸入信號PAD_IN的低電壓提供給第一NMOS電晶體52的閘極，這會偏壓截止第一NMOS電晶體52，並且在輸出56處於高電壓位準的情況下，第二NMOS電晶體54偏壓截止。此外，第二PMOS位準移位器電晶體66偏壓截止並且第一PMOS位準移位器電晶體64偏壓導通以將高位準參考電壓VSSH提供給第一PMOS電晶體48的閘極。第一PMOS電晶體48偏壓導通，第二PMOS電晶體50偏壓導通，但是只有在輸入信號PAD_IN已經下降到足夠低的電壓位準並且第一PMOS電晶體48和第二PMOS電晶體50之間的連接已經上升到足夠高的電壓位準以偏壓導通第二PMOS電晶體50，這提供接近I/O電源電壓VDDIO的高電壓位準到輸出56。使PMOS磁滯回饋電晶體204提供較低電壓給第一PMOS電晶體48和第二PMOS電晶體50之間的連接，使得在輸入信號PAD_IN處產生較低輸入電壓，以用於偏壓導通第一PMOS電晶體48和第二PMOS電晶體50以將輸出56從接近參考電壓VSS 58的低電壓位準(例如0V)切換到接近I/O電源電壓VDDIO(例如1.2V)的高電壓位準。
當輸入信號PAD_IN從低電壓位準切換到高電壓位準時，在第一NMOS電晶體52和第二NMOS電晶體54之間的連接處具有較高電壓導致較高的輸入電壓位準，用於將輸出56從接近I/O電源電壓VDDIO的高電壓位準切換到接近參考電壓VSS 58的低電壓位準，當輸入信號PAD_IN從高電壓位準切換到低電壓位準時，在第一PMOS電晶體48和第二PMOS電晶體50之間的連接處具有較低電壓，導致用於切換輸出56的較低輸入電壓位準，輸出56是從接近參考電壓VSS 58的低電壓位準到接近I/O電源電壓VDDIO的高電壓位準。這導致輸入信號PAD_IN中的不同轉換輸入閾值電壓ViH和ViL，與簡單的反相器相比，這提供了磁滯視窗和更好的雜訊抗擾性。
在施密特觸發器200中，磁滯控制電路202的磁滯回饋迴路中的高側輸出位準移位器208和低側輸出位準移位器218隔離高側和低側電壓變動(voltage swings)。這減少了由IO電源電壓VDDIO和核心電壓(包含核心電源電壓VDDC和高位準參考電壓VSSH)引起的磁滯視窗大小的變化，這些電壓具有不同的電壓變化範圍。
此外，在施密特觸發器200中，將疊接PMOS電晶體206的閘極偏壓到高位準參考電壓VSSH，使得疊接PMOS電晶體206保護PMOS磁滯回饋電晶體204免受過應力。此外，疊接NMOS電晶體216的閘極偏壓到核心電源電壓VDDC，使得疊接NMOS電晶體216保護NMOS磁滯回饋電晶體214免受過應力。
圖7是繪示出根據一些實施例的從圖2的施密特觸發器22到圖6的施密特觸發器200的磁滯視窗大小的變化範圍(spread)或變化(variation)的減小的示意表格圖。
在本示例中，該表包含在240的圖2的施密特觸發器22的信息，以及在242的圖6的施密特觸發器200的信息。在列244顯示磁滯視窗244的大小範圍並以毫伏(mV)為單位，在列246顯示最大變化範圍(max)，在列248顯示最小變化範圍(min)。
在列246的最大變化範圍(max)是最大磁滯電壓除以代表磁滯電壓。在列248的最小變化範圍(min)是最小磁滯電壓除以代表磁滯電壓。
在250的圖2的施密特觸發器22最小變化範圍(min)約為-25%，而在252的圖6的施密特觸發器200最小變化範圍(min)為約-25%。在254的圖2的施密特觸發器22最大變化範圍(max)約為80％，在256的圖6的施密特觸發器200最大變化範圍(max)約為30％，或減少約50%。因此，磁滯變化範圍或變化從[-25%到80%]的範圍減少到[-25%到30%]的範圍。
在一些實施例中，圖2的施密特觸發器22僅由薄氧化物FET元件製成，而圖6的施密特觸發器200僅由薄氧化物FET元件製成。
圖8是繪示出根據一些實施例的僅包含薄氧化物FET元件302的積體電路(Integrated Circuit，IC)300的示意圖。積體電路300不包含厚氧化物FET元件，使得積體電路300可以通過薄氧化物FET元件製造得更小並且在厚氧化物FET元件和薄氧化物FET元件之間不存在排除區域(Keep out zone)。在一些實施例中，積體電路300包含圖1的I/O介面20。在一些實施例中，積體電路300包含圖2的施密特觸發器22，其僅由薄氧化物FET元件製成。在一些實施例中，積體電路300包含圖6的施密特觸發器200，其僅由薄氧化物FET元件製成。
具有僅有/所有薄氧化物FET元件302的積體電路300的優點包含：緊密的佈局面積；均勻通道長度(Lg)，例如最小通道長度；較好的量率；較少密度梯度效應(Density Gradient Effect，DGE)；降低電晶體之間的不匹配；由於缺少厚氧化物FET元件，成本更低。
圖9是繪示出根據一些實施例的包含圖2的施密特觸發器22的積體電路310示意圖，該施密特觸發器22僅由薄氧化物FET元件製成。積體電路310包含PMOS薄氧化物FET元件核心312、NMOS薄氧化物FET元件核心314以及圍繞PMOS薄氧化物FET元件核心312和NMOS薄氧化物FET元件核心314的防護環316a-316e。PMOS薄氧化物FET元件核心312與NMOS薄氧化物FET元件核心314平行排列。防護環316a-316e減少或消除來自例如圖1的I/O介面20中的I/O連接墊30的靜電放電(ESD)閂鎖風險。在一些實施例中，積體電路310類似於圖8的積體電路300。
施密特觸發器22的平面配置圖包含佈置在PMOS薄氧化物FET元件核心312中的PMOS薄氧化物FET元件48、50、60、64和66以及佈置在NMOS薄氧化物FET元件核心314中的NMOS薄氧化物FET元件52、54、62、68和70。在施密特觸發器22的佈局中，PMOS薄氧化物FET元件48、50、60、64和66以及NMOS薄氧化物FET元件52、54、62、68和70對稱佈局，以提高性能和提供一個穩定的、對稱的磁滯視窗。此外，成對的PMOS薄氧化物FET元件48、50、60、64和66以及NMOS薄氧化物FET元件52、54、62、68和70是中心線對齊的，以提供對稱佈局，將虛設區域318、320和322作為空區域插入以中心線對齊的PMOS薄氧化物FET元件48、50、60、64和66與NMOS薄氧化物FET元件52、54、62、68和70的對。
例如，在324的第二PMOS位準移位器電晶體66和第二NMOS位準移位器電晶體70的電晶體對、在326的第一PMOS位準移位器電晶體64和第一NMOS位準移位器電晶體68的電晶體對、在328的第二PMOS電晶體50和第二NMOS電晶體54的電晶體對、在330的第一PMOS電晶體48和第一NMOS電晶體52的電晶體對、以及在332的PMOS磁滯回饋電晶體60和NMOS磁滯回饋電晶體62的電晶體對的中心線對齊以提供對稱佈局。此外，為節點A和節點B生成匹配的路由以獲得更好的對稱性。
圖10是繪示出根據一些實施例的積體電路350示意圖，該積體電路350包含圍繞PMOS薄氧化物FET元件核心354的雙防護環352以及圍繞NMOS薄氧化物FET元件核心358的雙防護環356。在一些實施例中，防護環316a-316e(如圖9所示)類似於雙防護環352和356。在一些實施例中，圖9的積體電路310類似於積體電路350。
雙防護環352包含圍繞PMOS薄氧化物FET元件核心354的N分接頭防護環360和圍繞N分接頭防護環360的P分接頭防護環362。雙防護環356包含圍繞NMOS薄氧化物FET元件核心358的P分接頭防護環364和圍繞P分接頭防護環364的N分接頭防護環366。雙防護環352和356減少或消除來自例如圖1的I/O介面20中的I/O連接墊30的靜電放電(ESD)閂鎖風險。
圖11是繪示出根據一些實施例的製造積體電路的示意方法流程圖。在一些實施例中，積體電路類似於圖8的積體電路300。在一些實施例中，積體電路類似於圖9的積體電路310。在一些實施例中，積體電路類似於圖10的積體電路350。在以下示例中，數字指標取自先前的附圖以增強描述而非限制性。
在400，該方法包含形成一PMOS場效應電晶體核心312、354。在一些實施例中，該方法包含在PMOS場效應電晶體核心312、354周圍形成第一N分接頭防護環360，並且在一些實施例中，該方法包含在第一N分接頭防護環360周圍形成第一P分接頭防護環362。
在402，該方法包含形成與該PMOS場效應電晶體核心312、354平行排列的一NMOS場效應電晶體核心314、358。在一些實施例中，該方法包含在NMOS場效應電晶體核心314、358周圍形成第二P分接頭防護環364，並且在一些實施例中，該方法包含在第二P分接頭防護環364周圍形成第二N分接頭防護環366。
在404，該方法包含在該PMOS場效應電晶體核心312、354中形成一反相器電路40的至少兩個PMOS電晶體48和50，並且在406，在該NMOS場效應電晶體核心314、358中形成該反相器電路40的至少兩個NMOS電晶體52和54。在一些實施例中，反相器電路40在至少兩個NMOS電晶體52和54與至少兩個PMOS電晶體48和50之間的連接處具有輸出56。此外，在一些實施例中，至少兩個NMOS電晶體52和54分別與至少兩個PMOS電晶體48和50的中心線對齊。
在408，該方法包含在該PMOS場效應電晶體核心312、354中形成具有兩個PMOS電晶體64和66的一高側輸入位準移位器44，並且在410，在該NMOS場效應電晶體核心314、358中形成具有兩個NMOS電晶體68和70的一低側輸入位準移位器46。在一些實施例中，至少兩個NMOS電晶體68和70分別與至少兩個PMOS電晶體64和66的中心線對齊。
在一些實施例中，該方法進一步包含在PMOS場效應電晶體核心312、354中形成PMOS磁滯控制電晶體60、204，以及在NMOS場效應電晶體核心314、358中形成NMOS磁滯控制電晶體62、214。在一些實施例中，NMOS磁滯控制電晶體62、214與PMOS磁滯控制電晶體60、204的中心線對齊。
在一些實施例中，該方法包含形成PMOS磁滯回饋電晶體204，其具有連接到至少兩個PMOS電晶體48和50之間的連接的一個汲極/源極區域，並形成PMOS疊接電晶體206，其具有一個汲極/源極區域連接到PMOS磁滯回饋電晶體204的另一個汲極/源極區域，而PMOS疊接電晶體206的另一個汲極/源極區域連接到參考電壓VSS。
在一些實施例中，該方法包含形成連接到輸出56和PMOS磁滯回饋電晶體204的閘極的高側輸出位準移位器208，以及在一些實施例中，該方法包含形成連接到輸出56和NMOS磁滯回饋電晶體214的閘極的低側輸出位準移位器218。
此外，在一些實施例中，形成高側輸出位準移位器208包含形成第一PMOS電晶體210，其具有第一閘極並具有經配置以接收高位準參考信號VSSH的一個汲極/源極區域和連接到PMOS磁滯回饋電晶體204的閘極的另一個汲極/源極區域，以及形成第二PMOS電晶體212，其具有第二閘極並且具有連接到輸出56和第一PMOS電晶體210的第一閘極的一個汲極/源極區域以及連接到PMOS磁滯回饋電晶體204的閘極的另一個汲極/源極區域，第二PMOS電晶體212的第二閘極經配置以接收高位準參考電壓VSSH。
此外，在一些實施例中，形成低側輸出位準移位器218包含形成第一NMOS電晶體220，其具有第一閘極並具有經配置以接收核心電源電壓VDDC的一個汲極/源極區域以及連接到NMOS磁滯回饋電晶體214的閘極的另一個汲極/源極區域，以及形成第二NMOS電晶體222，其具有第二閘極並且具有連接到輸出56和第一NMOS電晶體220的第一閘極的一個汲極/源極區域以及連接到NMOS磁滯回饋電晶體214的閘極的另一個汲極/源極區域，第二NMOS電晶體222的第二閘極經配置以接收核心電源電壓VDDC。
圖12是繪示出根據一些實施例的施密特觸發器電路(例如圖2的施密特觸發器22和圖6的施密特觸發器200)的示意操作方法流程圖。
在500，該方法包含在一高側輸入位準移位器44和一低側輸入位準移位器46接收一第一輸入信號PAD_IN。該第一輸入信號PAD_IN可以是一低電壓位準輸入信號或一高電壓位準輸入信號。
在502，該方法包含經由該高側輸入位準移位器44或該低側輸入位準移位器46將該第一輸入信號PAD_IN移位為電壓高於或低於該第一輸入信號PAD_IN的一第一移位信號。
在504，該方法包含使用該第一輸入信號PAD_IN偏壓截止一第一電晶體，例如PMOS電晶體48或NMOS電晶體52，並且在506，該方法包含使用該第一移位信號偏壓導通一第二電晶體，例如PMOS電晶體48或是NMOS電晶體52的另一個，以在輸出56提供一第一輸出信號OUT。
在一些實施例中，該方法還包含在高側輸入位準移位器44和低側輸入位準移位器46處接收第二輸入信號PAD_IN，其中第二輸入信號PAD_IN為低電壓位準輸入信號和高電壓位準輸入信號中的另一個。此外，在一些實施例中，該方法包含：經由高側輸入位準移位器44或低側輸入位準移位器46將第二輸入信號PAD_IN移位為電壓高於或低於第二輸入信號PAD_IN的第二移位信號；使用第二輸入信號PAD_IN偏壓截止使用第一移位信號偏壓導通的第二電晶體；使用第二移位信號偏壓導通使用第一輸入信號PAD_IN偏壓截止的第一電晶體，以在輸出56處提供第二輸出信號OUT。
在一些實施例中，該方法進一步包含：在高側輸出位準移位器208和低側輸出位準移位器218處接收第一輸出信號OUT；經由高側輸出位準移位器208或低側輸出位準移位器218將第一輸出信號OUT移位為電壓高於或低於第一輸出信號OUT的第一移位輸出信號；使用第一輸出信號OUT偏壓截止第一磁滯回饋電晶體，例如磁滯回饋電晶體204或磁滯回饋電晶體214；使用第一移位輸出信號偏壓導通第二磁滯回饋電晶體，例如磁滯回饋電晶體204和磁滯回饋電晶體214中的另一個，以提供磁滯回饋控制信號。
在一些實施例中，該方法進一步包含：在高側輸出位準移位器208和低側輸出位準移位器218處接收第二輸出信號OUT；經由高側輸出位準移位器208或低側輸出位準移位器218將第二輸出信號OUT移位為電壓高於或低於第二輸出信號OUT的第二移位輸出信號；使用第二輸出信號OUT偏壓截止使用第一移位輸出信號偏壓導通的第二磁滯回饋電晶體；使用第二移位輸出信號偏壓導通使用第一輸出信號OUT偏壓截止的第一磁滯回饋電晶體，以提供磁滯回饋控制信號。
因此，所揭露的實施例提供了在混合電壓I/O介面中使用的施密特觸發器，其接收I/O電源電壓VDDIO、元件核心電源電壓VDDC和高位準參考電壓VSSH。在一些實施例中，施密特觸發器僅使用經配置以用於更快速數位電路的薄氧化物FET元件來設計和製造，例如標準單元邏輯電路，並在較低電壓(例如核心元件電源電壓VDDC)下工作。在一些實施例中，施密特觸發器經配置以滿足GAAFET元件和MBCFET元件以及下一代技術中的I/O電路的需求。
在其他實施例中，施密特觸發器是使用薄氧化物FET元件和厚氧化物FET元件來設計和製造的，其中厚氧化物FET元件在較高電壓(例如I/O電源電壓VDDIO)下工作而不會損壞。在又一些實施例中，施密特觸發器僅使用厚氧化物FET元件來設計和製造。
此外，所揭露的實施例包含一種製造積體電路的方法，該方法包含形成具有圍繞PMOS FET核心的第一N分接頭防護環和圍繞第一N分接頭防護環的第一P分接頭防護環的PMOS FET核心，以及形成與PMOS FET核心平行排列的NMOS FET核心，並與圍繞NMOS FET核心的第二P分接頭防護環和圍繞第二P分接頭防護環的第二N分接頭防護環對齊。在一些實施例中，該方法進一步包含在PMOS FET核心中形成反相器電路的至少兩個PMOS電晶體並且在NMOS FET核心中形成反相器電路的至少兩個NMOS電晶體，其中至少兩個PMOS電晶體與至少兩個NMOS電晶體的中心線對齊。在一些實施例中，該方法進一步包含在PMOS FET核心中形成具有兩個PMOS電晶體的高側位準移位器，並在NMOS FET核心中形成具有兩個NMOS電晶體的低側位準移位器，其中兩個PMOS電晶體與兩個NMOS電晶體的中心線對齊。
本文所揭露實施例的優點包含提供僅包含薄氧化物FET元件的施密特觸發器，這消除了在同一晶粒上組合厚氧化物FET元件和薄氧化物FET元件相關的問題。此外，提供僅包含薄氧化物FET元件的施密特觸發器，通過除去厚氧化物FET元件的額外光罩和減少佈局面積來降低成本，例如通過除去厚氧化物FET元件和薄氧化物FET元件之間的隔離區。此外，在電路中僅使用薄氧化物FET元件便於佈局和製造，可以提供更均勻的圖案和密度，從而產生更好的良率、更少的密度梯度效應和降低FET 之間的不匹配。
根據一些實施例，一種半導體裝置包含反相器電路、磁滯控制電路和高側輸入位準移位器。反相器電路具有輸出並包含至少兩個串聯連接的PMOS電晶體，在輸出串聯到至少兩個串聯連接的NMOS電晶體。磁滯控制電路耦接輸出以向至少兩個串聯連接的PMOS電晶體和至少兩個串聯連接的NMOS電晶體提供回饋信號。高側輸入位準移位器連接到至少兩個PMOS電晶體的閘極並經配置以將輸入信號的低位準移位為較高位準並將較高位準提供給至少兩個PMOS的閘極中的一或多個電晶體，
根據進一步的實施例，一種半導體裝置包含反相器電路和第一磁滯控制電路。反相器電路具有輸出並包含至少兩個串聯連接的PMOS電晶體，在輸出串聯到至少兩個串聯連接的NMOS電晶體。第一磁滯控制電路具有PMOS磁滯回饋電晶體，該PMOS磁滯回饋電晶體具有連接到至少兩個串聯連接的PMOS電晶體之間的連接的一個汲極/源極區域以及連接到PMOS疊接電晶體的一個汲極/源極區域的另一個汲極/源極區域，該PMOS疊接電晶體具有連接到參考電壓的另一個汲極/源極區域。第一磁滯控制電路還包含高側輸出位準移位器，該高側輸出位準移位器包含具有第一閘極的第一PMOS電晶體以及具有第二閘極的第二PMOS電晶體。第一PMOS電晶體具有連接以接收高位準參考信號的一個汲極/源極區域以及連接到PMOS磁滯回饋電晶體的閘極的另一個汲極/源極區域。第二PMOS電晶體具有連接到輸出和第一PMOS電晶體的第一閘極的一個汲極/源極區域以及連接到PMOS磁滯回饋電晶體的閘極的另一個汲極/源極區域，第二PMOS電晶體的第二閘極連接以接收高位準參考電壓。
根據又進一步揭露的方面，施密特觸發器電路的操作方法包含：在高側輸入位準移位器和低側輸入位準移位器處接收第一輸入信號；經由高側輸入位準移位器或低側輸入位準移位器將第一輸入信號移位為電壓高於或低於第一輸入信號的第一移位信號；使用第一輸入信號偏壓截止第一電晶體；使用第一移位信號偏壓導通第二電晶體，以提供第一輸出信號。
上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於將本揭露用作設計或修改其他程式及結構以實施相同於本文中所引入之實施例之目的及/或達成相同於本文中所引入之實施例之優點的一基礎。熟習技術者亦應認識到，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇的情況下對本文作出各種改變、替換及變更。
20: I/O介面 22: 施密特觸發器 24: 位準轉換器 26: 核心邏輯元件 28:輸入 30: I/O連接墊 32: 輸出 34: 連接 40: 反相器電路 42: 磁滯控制電路 44: 高側輸入位準移位器 46: 低側輸入位準移位器 48: 第一PMOS電晶體 50: 第二PMOS電晶體 52: 第一NMOS電晶體 54: 第二NMOS電晶體 56: 輸出 58: 參考電壓 60: PMOS磁滯回饋電晶體/第一/PMOS磁滯控制電晶體 62: NMOS磁滯回饋電晶體/第二/NMOS磁滯控制電晶體 64: 第一PMOS位準移位器電晶體 66: 第二PMOS位準移位器電晶體 68: 第一NMOS位準移位器電晶體 70: 第二NMOS位準移位器電晶體 100: 輸入-輸出傳遞曲線 102: 沿x軸的輸入信號 104: 沿y軸的輸出信號 106: 輸入信號 108: 輸入信號 110: 曲線的中點 112: 電壓 114: 電壓 116: 曲線的中點 120: 輸入信號 122: 節點A信號 124: 節點B信號 140: I/O電源電壓VDDIO 142: 參考電壓VSSH 144: 差量 146: 核心電源電壓VDDC 148: 參考電壓VSS 150: 差量 200: 施密特觸發器 202: 磁滯控制電路 204: PMOS磁滯回饋電晶體/PMOS磁滯控制電晶體 206: 疊接PMOS電晶體206 208: 高側輸出位準移位器 210: 第一PMOS位準移位器電晶體 212: 第二PMOS位準移位器電晶體 214: NMOS磁滯回饋電晶體/NMOS磁滯控制電晶體 216: 疊接NMOS電晶體216 218: 低側輸出位準移位器 220: 第一NMOS位準移位器電晶體 222: 第二NMOS位準移位器電晶體 240: 施密特觸發器22的信息 242: 施密特觸發器200的信息 244: 磁滯視窗大小範圍 246: 最大變化範圍 248: 最小變化範圍 250: 施密特觸發器22最小變化範圍 252: 施密特觸發器200最小變化範圍 254: 施密特觸發器22最大變化範圍 256: 施密特觸發器200最大變化範圍 300: 積體電路 302: 薄氧化物FET元件 310: 積體電路 312: PMOS薄氧化物FET元件核心/PMOS場效應電晶體核心 314: NMOS薄氧化物FET元件核心/NMOS場效應電晶體核心 316a-316e: 防護環 318: 虛設區域 320: 虛設區域 322: 虛設區域 324: 電晶體對 326: 電晶體對 328: 電晶體對 330: 電晶體對 332: 電晶體對 350: 積體電路 352: 雙防護環 354: PMOS薄氧化物FET元件核心/PMOS場效應電晶體核心 356: 雙防護環 358: NMOS薄氧化物FET元件核心/NMOS場效應電晶體核心 360: N分接頭防護環 362: P分接頭防護環 364: P分接頭防護環 366: N分接頭防護環 400: 方法步驟 402: 方法步驟 404: 方法步驟 406: 方法步驟 408: 方法步驟 410: 方法步驟 500: 方法步驟 502: 方法步驟 504: 方法步驟 506: 方法步驟 A: 節點 B: 節點 PAD_IN: 輸入信號 VDDC: 核心電源電壓 VDDIO: I/O電源電壓 VSS: 參考電壓 VSSH: 參考電壓
在本文中一或多個實施例通過示例且以非限制性的方式來進行說明，在附圖的圖示中，具有相同附圖標號的元件自始至終都表示相同的元件。除非另有說明，否則附圖不是按比例繪製的。
圖1是繪示出根據一些實施例的包含耦接位準移位器和核心邏輯元件的施密特觸發器的I/O介面示意圖。
圖2是繪示出根據一些實施例的施密特觸發器的示意圖。
圖3是繪示出根據一些實施例的施密特觸發器的輸入-輸出傳遞曲線示意圖表。
圖4是繪示出根據一些實施例的在圖2中的節點A和B處輸入信號從I/O電壓位準到核心電壓位準的位準移位曲線圖。
圖5是繪示出根據一些實施例的I/O電源電壓VDDIO和高位準參考電壓VSSH之間的電壓變化範圍與核心電源電壓VDDC和參考電壓VSS之間的電壓變化範圍之間的差異的示意表格圖。
圖6是繪示出根據一些實施例的施密特觸發器的示意圖，該施密特觸發器包含減少施密特觸發器磁滯視窗大小變化的磁滯控制電路。
圖7是繪示出根據一些實施例的從圖2的施密特觸發器到圖6的施密特觸發器的磁滯視窗大小的變化範圍(spread)或變化(variation)的減小的示意表格圖。
圖8是繪示出根據一些實施例的僅包含薄氧化物FET元件的積體電路(Integrated Circuit，IC)示意圖。
圖9是繪示出根據一些實施例的包含圖2的施密特觸發器的積體電路示意圖，該施密特觸發器僅由薄氧化物FET元件製成。
圖10是繪示出根據一些實施例的積體電路示意圖，該積體電路包含圍繞PMOS薄氧化物FET元件核心的雙防護環以及圍繞NMOS薄氧化物FET元件核心的雙防護環。
圖11是繪示出根據一些實施例的製造積體電路的示意方法流程圖。
圖12是繪示出根據一些實施例的施密特觸發器電路的示意操作方法流程圖。
20: I/O介面 22: 施密特觸發器 24: 位準轉換器 26: 核心邏輯元件 28:輸入 30: I/O連接墊 32: 輸出 34: 連接

Claims (10)

  1. 一種半導體元件，包含：一反相器電路，其具有一輸出並包含至少兩個串聯連接的PMOS電晶體，在該輸出與至少兩個串聯連接的NMOS電晶體串聯；一磁滯控制電路，其耦接該輸出以向該等至少兩個串聯連接的PMOS電晶體和該等至少兩個串聯連接的NMOS電晶體提供回饋；及一高側輸入位準移位器，其連接到該等至少兩個串聯連接的PMOS電晶體的閘極並且經配置以將一輸入信號的一低位準移位為一較高位準並且將該較高位準提供給該等至少兩個串聯連接的PMOS電晶體的該閘極中的一或多個，其中，該磁滯控制電路包含一第一磁滯控制電晶體，其具有連接到該等兩個串聯連接的PMOS電晶體之間的一連接的一第一汲極/源極區域。
  2. 如請求項1之半導體元件，其中該高側輸入位準移位器包含具有一第一閘極的一第一PMOS電晶體以及具有一第二閘極的一第二PMOS電晶體，該第一PMOS電晶體具有連接以接收一高位準參考電壓的一汲極/源極區域以及連接到該等至少兩個串聯連接的PMOS電晶體的一閘極的另一汲極/源極區域，該第二PMOS電晶體具有連接到該等至少兩個串聯連接的PMOS電晶體的該閘極的一汲極/源極區域以及連接到該第一PMOS電晶體的該第一閘極的另一汲極/源極區域並接收該輸入信號，連接該第二PMOS電晶體的該第二閘極以接收該高位準參考電壓。
  3. 如請求項1之半導體元件，其中該等至少兩個串聯連接的PMOS電晶體包含一第一PMOS電晶體和一第二PMOS電晶體，該第一PMOS電晶體具有連接以接收一I/O電源電壓的一汲極/源極區域以及連接到該第二PMOS電晶體的一汲極/源極區域的另一汲極源極區域，該第二PMOS電晶體的另一汲極/源極區域連接到該輸出，以及該第一PMOS電晶體的該閘極連接到該高側輸入位準移位器。
  4. 如請求項1之半導體元件，包含：一低側輸入位準移位器，其連接到該等至少兩個串聯連接的NMOS電晶體的閘極並經配置以將該輸入信號的一高位準移位為一較低位準並將該較低位準提供給該等至少兩個串聯連接的NMOS電晶體的該閘極中的一或多個。
  5. 如請求項1之半導體元件，其中該磁滯控制電路更包含：一第二磁滯控制電晶體，其具有連接到該等兩個串聯連接的NMOS電晶體之間的一連接的一第二汲極/源極區域。
  6. 一種半導體元件，包含：一反相器電路，其具有一輸出並包含至少兩個串聯連接的PMOS電晶體，在該輸出與至少兩個串聯連接的NMOS電晶體串聯；及一第一磁滯控制電路，其具有一PMOS磁滯回饋電晶體，該PMOS磁滯回饋電晶體具有連接到該等至少兩個串聯連接的PMOS電晶體之間的一連接的一汲極/源極區域以及連接到一PMOS疊接電晶體的一汲極/源極區域的另一汲極/源極區域，該PMOS疊接電晶體具有連接 到一參考電壓的另一汲極/源極區域，以及一高側輸出位準移位器包含具有一第一閘極的一第一PMOS電晶體以及具有一第二閘極的一第二PMOS電晶體，該第一PMOS電晶體具有連接以接收一高位準參考信號的一汲極/源極區域以及連接到該PMOS磁滯回饋電晶體的該閘極的另一汲極/源極區域，該第二PMOS電晶體具有連接到該輸出和該第一PMOS電晶體的該第一閘極的一汲極/源極區域以及連接到該PMOS磁滯回饋電晶體的該閘極的另一汲極/源極區域，連接該第二PMOS電晶體的該第二閘極以接收該高位準參考電壓。
  7. 如請求項6之半導體元件，包含：一第二磁滯控制電路，其具有一NMOS磁滯回饋電晶體，該NMOS磁滯回饋電晶體具有連接到該等至少兩個串聯連接的NMOS電晶體之間的一連接的一汲極/源極區域以及連接到一NMOS疊接電晶體的一汲極/源極區域的另一汲極/源極區域，該NMOS疊接電晶體具有連接到一I/O電源電壓的另一汲極/源極區域，以及一低側輸出位準移位器，其連接到該輸出和該NMOS磁滯回饋電晶體的一閘極。
  8. 一種操作施密特觸發器電路的方法，包含：在一高側輸入位準移位器和一低側輸入位準移位器處接收一第一輸入信號；經由該高側輸入位準移位器或該低側輸入位準移位器將該第一輸入信號移位為電壓高於或低於該第一輸入信號的一第一移位信號；使用該第一輸入信號偏壓截止一第一電晶體；及使用該第一移位信號偏壓導通一第二電晶體，以提供一第一輸出 信號。
  9. 如請求項8之方法，包含：在該高側輸入位準移位器和該低側輸入位準移位器處接收一第二輸入信號；經由該高側輸入位準移位器或該低側輸入位準移位器將該第二輸入信號移位為電壓高於或低於該第二輸入信號的一第二移位信號；使用該第二輸入信號偏壓截止該第二電晶體；及使用該第二移位信號偏壓導通該第一電晶體，以提供一第二輸出信號。
  10. 如請求項8之方法，包含：在一高側輸出位準移位器和一低側輸出位準移位器處接收該第一輸出信號；經由該高側輸出位準移位器或該低側輸出位準移位器將該第一輸出信號移位為電壓高於或低於該第一輸出信號的一第一移位輸出信號；使用該第一輸出信號偏壓截止一第一磁滯回饋電晶體；及使用該第一移位輸出信號偏壓導通一第二磁滯回饋電晶體，以提供磁滯回饋控制。
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