JP6095175B2 - 受動イコライザ - Google Patents

Description

本発明は受動イコライザに係り、伝送損失によって劣化した伝送信号の波形品位を回復させる波形等化回路として用いられ、特に、１０Ｇビット／秒を超える超高速シリアル信号の伝送に適用される受動イコライザに関する。

高速シリアル信号の伝送では、伝送内容によってデジタル伝送信号のパルス幅が動的に変化するから、その伝送信号は広い周波数成分を有する。そのため、伝送損失が発生すると、パルス幅の狭い、すなわち周波数成分の高いパルスほど振幅が減衰し易い。

特に、「０」や「１」のパルスを単発で発生する最小パルス幅信号である１ユニットインターバル信号（ＵＩ信号）は、その周波数が最も高く、伝送損失の影響を最も強く受けるから、「０」や「１」のパルスが２回連続する２ＵＩ信号や、「０」や「１」のパルスが３回連続する３ＵＩ信号等の複数ＵＩ信号に比べ、振幅が小さいという現象が発生し易い。

このように、１ＵＩ信号のみ振幅が小さくなると、同一レベルが連続した後に１ＵＩ信号が単発で発生した場合、１ＵＩ信号が所定レベルまで立上り切れない状況が起こり易い。

このような立上り切れない１ＵＩ信号は、電子回路中のレシーバーＩＣで認識されず、伝送信号を誤って受信するビットエラーを生じさせ易い。

そのような問題を回避する手段として、伝送信号全体の振幅を１ＵＩ信号の振幅に合わせ込み、単発の１ＵＩ信号に対する振幅減衰を相対的に回復させることが有効である。

そのような目的で、伝送信号の振幅を調整する手段として、低い周波数に向かうほど減衰量が増える伝搬特性を持つ所謂「イコライザ」を伝送回路に挿入し、低い周波数信号を１ＵＩ信号の振幅に近付けるよう振幅を等化する手法が広く用いられている。

この種のイコライザとしては、電気通信普及財団の研究調査報告書「Ｎｏ．２３ ２００８、ｐ６０３」（非特許文献１）に示すように、抵抗と周波数特性を有するインピーダンス素子とを組み合わせたハイパスフィルタ方式の受動イコライザが報告されている。その等価回路例を図１７に示す。

この受動イコライザは、受動部品であるため、電子回路への接続も容易であり、市販のディスクリートなチップ部品を用いて簡単に構成可能であることから、１２．５Ｇビット／秒まで対応可能な製品として市場に供給されている。

他方、特開２００９−０５５２８４号公報（特許文献１）に示されるように、差動線路を薄い絶縁層を挟んで上下に対向させ、高い周波数になるほど上下の線路間の結合容量を通過し易いという特性を応用した受動イコライザも知られている。

電気通信普及財団 研究調査報告書 Ｎｏ.２３ ２００８、ｐ６０３「通信・信号処理技術をチップ内／間高速高効率情報伝送に利用した集積回路システムの構築 」

特開２００９−０５５２８４号公報

しかしながら、上述した非特許文献１に示す回路を市販のチップ部品で構成し、１０Ｇビット／ｓを超え、次の世代の２５Ｇ〜２８Ｇビット／ｓといった伝送速度まで対応させようとした場合、チップ部品の端子に生じるインダクタ成分によって特性のずれが生じ、設計通りの特性が得られない問題や、キャパシタの容量値がクリティカルになり易い問題がある。

そのため、所望の容量値のキャパシタが入手できるとは限らず、入手できたとしても、量産購入時には規格内誤差が大きく影響して特性が安定しないといった問題が発生し易く、１０Ｇビット／ｓを超える用途では、市販のチップ部品による構成は適さない。

そこで、積層セラミック構造等のモノリシック構成の受動イコライザが望まれることになる。

ところが、２５Ｇ〜２８Ｇビット／ｓ向け用途では伝送信号の波長が短くなるので、図１７の構成を集中定数的回路となるよう積層セラミック構成で実現しようとすると、別の問題が生じ易い。

すなわち、キャパシタ電極が分布定数線路としても機能し、電極寸法形状がコプレーナー線路やストリップ線路といった伝送線路としての適正な寸法と一致しないと、インピーダンスミスマッチによって信号が反射したり、減衰したりするという問題が発生し易い。

逆に、チップキャパシタ向けに特化していない一般の積層セラミック構成は、伝送線路としての適正な寸法を優先させると、所望の容量値が得られないという問題が発生し易く、受動イコライザの設計が容易ではない。

一方、特許文献１の構成は、構成が簡単で、正確な線路インピーダンス値とキャパシタ容量を得やすいが、絶縁層を挟んだ上下の線路パターンどうしをキャパシタ電極として機能させるため、一般的なカップリングコンデンサと同様、比較的広帯域に伝送信号が通過してしまい、１ＵＩ信号付近の周波数を選択的に低損失にする等といった所望の周波数特性が得難い。

しかも、この構成では直流（ＤＣ）が遮断されるため、直流近傍の信号も大きく減衰し、超高速シリアル信号の伝送において、同じ論理レベルが長時間続く低い周波数成分の伝送信号を通過させ難くなり、低い周波数成分を多く含む伝送信号でビットエラーを起こすという問題点も発生する。

本発明はそのような課題を解決するためになされたもので、超高速シリアル信号の伝送、特に２５Ｇ〜２８Ｇビット／秒の伝送信号にも対応可能で、内部電極寸法の寸法誤差が大きくても良好な通過特性が得られる受動イコライザを提供するものである。

そのような課題を解決するために本発明の請求項１に係る受動イコライザは、誘電体層の片面に形成され、一端が信号入力位置となり、他端が第１の終端抵抗に接続された第１のミアンダ線路と、その誘電体層を介して第１のミアンダ線路と対面する側に第１のミアンダ線路に沿うとともにこれと対面するよう形成された第２のミアンダ線路であって、その一端が第１のミアンダ線路の他端側に位置して信号出力位置となり、他端が第２の終端抵抗に接続された第２のミアンダ線路と、この第２のミアンダ線路の形成面と間隔を置いて対面するように形成され、一端が信号入力位置となるとともに他端が信号出力位置となり、少なくとも１箇所が途中で分断された第１の導線路と、この第１の導線路の分断区間を結ぶように直列接続された第１の直列抵抗と、を具備している。

本発明の請求項２に係る受動イコライザは、上記第１および第２のミアンダ線路が、これらの信号入力位置と信号出力位置との間の中間を横切る仮想の中間線に一部の折れ曲がり線路が重なるような折り返し周期を有し、その中間線に対し互いの間で線対称となるよう同一形状で形成されている。

本発明の請求項３に係る受動イコライザは、上記第１の導線路がミアンダ線路である。

本発明の請求項４に係る受動イコライザは、上記第１の導線路の形成面と間隔を置いて対面する形成面に上記第１の導線路に沿ってこれに対面するよう形成され、一端がその信号入力位置となるとともに他端がその信号出力位置となり、少なくとも１箇所が途中で分断された第２の導線路と、この第２の導線路の分断区間を結ぶように直列接続された第２の直列抵抗と、を具備している。

本発明の請求項５に係る受動イコライザは、上記第１および第２の導線路の分断区間が、その中間線から互いに離れた位置に形成された構成である。

本発明の請求項６に係る受動イコライザは、上記第２の導線路がミアンダ線路である。

本発明の請求項７に係る受動イコライザは、上記第１および第２の導線路が、その中間線に対し互いの間で線対称となるよう同一形状で形成されている。

本発明の請求項８に係る受動イコライザは、以下の点を特徴としている。
すなわち、上記誘電体層にあって第１のミアンダ線路の形成面にて、その第１のミアンダ線路に対して差動伝送路対として線対称な形状で形成され、一端がその信号入力位置とは差動逆極性となる逆相信号入力位置となり、他端がその第１の終端抵抗と同じ形成面に形成された第３の終端抵抗の一端に接続された第３のミアンダ線路と、その第２のミアンダ線路の形成面にて、その第２のミアンダ線路に対して差動伝送路対として線対称な形状で形成され、その第３のミアンダ線路の他端側に位置する一端がその逆相信号出力位置となり、他端がその第２の終端抵抗と同じ形成面に形成された第４の終端抵抗の一端に接続された第４のミアンダ線路と、その第１の導線路と同じ形成面にて、その第１の導線路に対して差動線路対として線対称な形状で形成され、一端がその逆相信号入力位置となるとともに他端がその逆相信号出力位置となり、少なくとも１箇所が途中で分断された第３の導線路と、この第３の導線路の分断区間を結ぶように直列接続された第３の直列抵抗と、を有している。

本発明の請求項９に係る受動イコライザは、上記第１および第２のミアンダ線路が、これらの信号入力位置と信号出力位置との間の中間を横切る仮想の中間線上に一部の折れ曲がり線路が重なるような折り返し周期を有し、その中間線に対し互いの間で線対称となるよう同一形状で形成されている。

本発明の請求項１０に係る受動イコライザは、上記第１および第３の導線路がミアンダ線路である。

本発明の請求項１１に係る受動イコライザは、上記第１の導線路に沿うとともにこれの形成面と間隔を置いて対面するよう形成され、一端が信号入力位置となるとともに他端が信号出力位置となり、少なくとも１箇所が途中で分断された第２の導線路と、この第２の導線路の分断区間を結ぶように直列接続された第２の直列抵抗と、その第２の導線路と同じ形成面にて、その第２の導線路に対して差動線路対としての線対称な形状で形成され、一端が逆相信号入力位置となるとともに他端が逆相信号出力位置となり、少なくとも１箇所が途中で分断された第４の導線路と、この第４の導線路の分断区間を結ぶように直列接続された第４の直列抵抗と、を有している。

本発明の請求項１２に係る受動イコライザは、上記第１〜第４の導線路の分断区間が、その中間線から互いに離れた位置に形成された構成である。

本発明の請求項１３に係る受動イコライザは、上前記第２および第４の導線路がミアンダ線路である。

本発明の請求項１４に係る受動イコライザは、上記第１および第２の導線路が、その中間線に対し互いの間で線対称となるよう同一形状で形成されている。

このような発明の請求項１に係る受動イコライザでは、対面する第１および第２のミアンダ線路間を高い周波数の信号が低損失で通過する一方、低い周波数の信号が第１の導線路を通過して第１の直列抵抗で減衰され、イコライザとして機能し易く、超高速シリアル信号の伝送、特に２５Ｇ〜２８Ｇビット／秒の伝送信号にも対応可能で、内部電極寸法の寸法誤差が大きくても良好な通過特性が得られる。

本発明の請求項２に係る受動イコライザでは、受動イコライザとしてより好特性が得られ易いうえ、パターンが共用できコストを下げ易い。

本発明の請求項３に係る受動イコライザでは、各種の伝搬特性を調整し易い。

本発明の請求項４に係る受動イコライザでは、低い周波数の通過特性を調整し易い。

本発明の請求項５に係る受動イコライザでは、高い周波数の通過特性を調整し易い。

本発明の請求項６に係る受動イコライザでは、上記第２の導線路がミアンダ線路で構成されているから、各種の伝搬特性を調整し易い。

本発明の請求項７に係る受動イコライザでは、各種の伝搬特性を調整し易いうえ、回路パターンを共用できてコストを下げ易い。

本発明の請求項８に係る受動イコライザでは、差動信号に対してもイコライザとして機能し易い。

本発明の請求項９に係る受動イコライザでは、差動信号に対しても、イコライザとしてより好特性が得られ易い上、回路パターンが共用できコストを下げ易い。

本発明の請求項１０に係る受動イコライザでは、上記第１および第３の導線路がミアンダ線路で構成されているので、差動信号に対しても、各種の伝搬特性を調整し易い。

本発明の請求項１１に係る受動イコライザでは、差動信号に対しても、低い周波数の通過特性を調整し易い。

本発明の請求項１２に係る受動イコライザでは、差動信号に対しても、高い周波数の通過特性を調整し易い。

本発明の請求項１３に係る受動イコライザでは、上記第２および第４の導線路がミアンダ線路で構成されているから、差動信号に対しても、各種の伝搬特性を調整し易い。

本発明の請求項１４に係る受動イコライザでは、差動信号に対しても、各種の伝搬特性を調整し易いうえ、回路パターンが共用できてコストを下げ易い。

本発明に係る受動イコライザの実施の形態を示す分解斜視図である。 図１の受動イコライザの等価回路である。 図１の受動イコライザの周波数特性図である。 図１の受動イコライザに入力する伝送損失の影響を受けたパルス応答波形である。 図１の受動イコライザのパルス応答波形である。 図５の等価回路の周波数特性図である。 本発明に係る受動イコライザの別の実施の形態を示す分解斜視図である。 図７の受動イコライザの周波数特性図である。 本発明に係る受動イコライザの別の実施の形態を示す分解斜視図である。 図９の受動イコライザの等価回路である。 図９の受動イコライザの周波数特性図である。 本発明に係る受動イコライザの別の実施の形態を示す分解斜視図である。 図１２の受動イコライザの周波数特性図である。 本発明に係る受動イコライザの別の実施の形態を示す分解斜視図である。 図１４の受動イコライザの等価回路である。 図１４の受動イコライザの周波数特性図である。 従来の受動イコライザの等価回路である。

以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明に係る受動イコライザＥの構成を差動伝送路対を例にして示す分解斜視図である。

図１において、長方形板状の誘電体層（第１の誘電体層）９Ａの片面（図１中上面）には、各々１対のミアンダ線路（第１、第３のミアンダ線路）１Ａ、１Ｂ、終端抵抗（第１、第３の終端抵抗）５Ａ、５Ｂ、抵抗接続パット１７Ａ、１７Ｂ、１９Ａ、１９Ｂが形成されている。

１対のミアンダ線路１Ａ、１Ｂは、誘電体層９Ａにおいて長手方向で対向する短辺間に、矩形状に複数回折り曲げた形状で形成されており、各短辺の中間を通って誘電体層９Ａを二分等分する仮想線ｘ−ｘ‘を間に挟むようにして形成されている。

ミアンダ線路１Ａの一方の端部は信号入力位置となって後述する入力端子１１Ａに、ミアンダ線路１Ｂの一方の端部は信号入力位置となって後述する入力端子１１Ｂに接続されている。

ミアンダ線路１Ａの他方の端部は、誘電体層９Ａの長手方向の短辺近傍に形成された抵抗接続パッド１７Ａに接続され、ミアンダ線路１Ｂの他方の端部は、同じ短辺近傍に形成された抵抗接続パッド１７Ｂに接続されている。

抵抗接続パッド１７Ａには、帯状の終端抵抗５Ａの一方の端部が接続されており、終端抵抗５Ａの他方の端部は、誘電体層９Ａの長手方向に沿った長辺中程に形成された抵抗接続パッド１９Ａに接続されている。

抵抗接続パッド１７Ｂには、終端抵抗５Ａと同様な帯状の終端抵抗５Ｂの一方の端部が接続されており、終端抵抗５Ｂの他方の端部は、誘電体層９Ａの長手方向に沿った長辺中程に形成された抵抗接続パッド１９Ｂに接続されている。

抵抗接続パッド１９Ａは、後述するグランド端子１５Ａに接続されており、抵抗接続パッド１９Ｂは、後述するグランド端子１５Ｂに接続されている。

各終端抵抗５Ａ、５Ｂは、ミアンダ線路１Ａ、１Ｂの他方の端部から誘電体層９Ａの長辺近傍に沿って折り返すように、例えば印刷抵抗膜によって形成されている。各終端抵抗５Ａ、５Ｂは、ミアンダ線路１Ａ、１Ｂ等の導体と重なる領域が小さいと抵抗値が安定しないため、そのような接続パッド１７Ａ、１７Ｂ、１９Ａ、１９Ｂを介することが好ましい。

それらミアンダ線路１Ａ、１Ｂ、終端抵抗５Ａ、５Ｂ、入力端子１１Ａ、１１Ｂ、グランド端子１５Ａ、１５Ｂ、抵抗接続パッド１７Ａ、１７Ｂおよび抵抗接続パッド１９Ａ、１９Ｂは、仮想線ｘ−ｘ‘を挟んで線対称に形成配置されており、差動伝送路対を形成している。

誘電体層９Ａの対向面（図中下面）には、誘電体層９Ａと同材料で同形状の誘電体層（第３の誘電体層）９Ｂが積層されるように配置されている。

誘電体層９Ｂの片面（図１中上面）には、各々１対のミアンダ線路（第２、第４のミアンダ線路）１Ｃ、１Ｄ、終端抵抗（第２、第４の終端抵抗）５Ｃ、５Ｄ、抵抗接続パッド１７Ｃ、１７Ｄ、１９Ｃ、１９Ｄが形成されている。

１対のミアンダ線路１Ｃ、１Ｄは、誘電体層９Ｂの長手方向の対向する短辺間に矩形状に複数回折り曲げた状態で形成され、誘電体層９Ａを介してミアンダ線路１Ｃとミアンダ線路１Ａが、ミアンダ線路１Ｄとミアンダ線路１Ｂがほぼ等長で対面している。

それらミアンダ線路１Ｃの一方の端部は、第１のミアンダ線路１Ａの他端側に位置して信号出力位置となって後述する出力端子１３Ａに接続され、同様にミアンダ線路１Ｄの一方の端部は後述する出力端子１３Ｂに接続されている。

ミアンダ線路１Ｃの他方の端部は抵抗接続パッド１７Ｃに接続され、ミアンダ線路１Ｄの他方の端部は抵抗接続パッド１７Ｄに接続されている。

抵抗接続パッド１７Ｃには帯状の終端抵抗５Ｃの一方の端部が接続され、抵抗接続パッド１７Ｄには帯状の終端抵抗５Ｄの一方の端部が接続されている。

終端抵抗５Ｃの他方の端部は、誘電体層９Ｂの長手方向に沿った一方の長辺において、この中間位置に形成された抵抗接続パッド１９Ｃに接続されている。終端抵抗５Ｄの他方の端部は、誘電体層９Ｂの他方の長辺中間位置に形成された抵抗接続パッド１９Ｄに接続されている。

各終端抵抗５Ｃ、５Ｄは、ミアンダ線路１Ｃ、１Ｄの端部から誘電体層９Ｂの長辺近傍に沿って折り返すように形成されており、抵抗接続パッド１９Ｃ、１９Ｄがグランド端子１５Ａ、１５Ｂに接続されている。

それらミアンダ線路１Ｃ、１Ｄ、終端抵抗５Ｃ、５Ｄ、抵抗接続パッド１７Ｃ、１７Ｄおよび抵抗接続パッド１９Ｃ、１９Ｄも、仮想線ｘ−ｘ‘に対して線対称に形成配置され、差動伝送路対を構成している。

ミアンダ線路１Ａ、１Ｂの折り曲げ周期（折り返しピッチ）と、ミアンダ線路１Ｃ、１Ｄの折り曲げ周期（折り返しピッチ）とは必ずしも一致させる必要はないし、個々のミアンダ線路内での折り曲げ周期（折り返しピッチ）は必ずしも均一でなくともよい。

誘電体層９Ｂの下方には、誘電体層９Ｂと同材料で同形状の誘電体層（第２の誘電体層）９Ｃが積層されるように配置されている。

誘電体層９Ｃの片面（図１中上面）には、各々１対の導線路（第１、第３の道線路）３Ａ、３Ｂ、直列抵抗（第１、第３の直列抵抗）７Ａ、７Ｂが形成されている。

導線路３Ａ、３Ｂは、ミアンダ線路１Ｃ、１Ｄと誘電体層３Ｂを介して対面するように誘電体層９Ｃの長手方向に形成されている。導線路３Ａの一方の端部は入力端子１１Ａに、他方の端部が出力端子１３Ａに接続されており、導線路３Ｂの一方の端部は入力端子１１Ｂに、他方の端部は出力端子１３Ｂに接続されている。

導線路３Ａ、３Ｂは、途中の任意位置で切り離すように分割され、その分割された導線路３Ａ間を結ぶように直列抵抗７Ａが直列接続されており、分割された導線路３Ｂ間を結ぶように直列抵抗７Ｂが直列接続されている。

これにより、直流を含む低い周波数信号が、直列抵抗７Ａ、７Ｂを経由してこの経路を通り、直流信号の減衰が実現されようになっている。

誘電体層９Ａの上方には、誘電体層９Ａと同材料で同形状の誘電体層（第４の誘電体層）９Ｄが積層されるように配置されている。

誘電体層９Ｄは、カバー層として他の誘電体層９Ａ、９Ｂよりも厚い厚みを有し、入力端子１１Ａ、１１Ｂおよび出力端子１３Ａ、１３Ｂが、その長手方向に沿って対応する両長辺に形成されている。

グランド端子１５Ａ、１５Ｂは、両長辺において入力端子１１Ａ、１１Ｂとグランド端子１５Ａ、１５Ｂの間に形成されている。

図１では、各構成要素を分解し、かつ斜視状態で示しているが、入力端子１１Ａ、１１Ｂには上述したミアンダ線路１Ａ、１Ｂの一方の端部が、出力端子１３Ａ、１３Ｂには上述したミアンダ線路１Ｃ、１Ｄの一方の端部が、グランド端子１５Ａ、１５Ｂには上述した各終端抵抗５Ａ、５Ｂ、５Ｃ、５Ｄの他端の端部が接続されている。

グランド端子１５Ａ、１５Ｂは、当該受動イコライザＥが実装されたとき、回路の電源グランドに接地しても良いが、回路構成によっては、信号の振幅中心電位をＩＣの閾値に合わせ込むために、プルアップ抵抗を介して信号ラインを外部電圧ラインへ接続する場合がある。

そのような目的のために、グランド端子１５Ａ、１５Ｂを外部電圧ラインに接続しても良い。これにより、プルアップ抵抗を省略することができる。

誘電体層９Ａは、ミアンダ線路１Ａと１Ｃ間、ミアンダ線路１Ｂと１Ｄ間の電磁結合を強めるため、他の誘電体層９Ｂ、９Ｃ、９Ｄよりも最も薄くなっている。

なお、上述した誘電体層９Ｃもカバー層の役割を担うので、中間層の誘電体層９Ａ、９Ｂより厚くなっている。

上述した差動伝送路対を有するイコライザＥは、例えば以下のような積層セラミック工程によって製造される。

すなわち、グリーンシート状態の誘電体９Ａ〜９Ｃの各面（図１中上面）に、銀ペースト又は銀パラジウムペースト等の印刷によって各導体パターンを形成し、抵抗ペーストの印刷によって各抵抗を形成した後、誘電体９Ａ〜９Ｃを重ねるとともに誘電体９Ａの上に誘電体９Ｄを重ね、積層プレスにて一体化された後、個品サイズに切断、焼成する。

その後、製品側面、下面パッド位置および上面パッド位置に銀ペースト又は銀パラジウムペーストを塗布、再焼成することで、入力電極１１Ａ，１１Ｂ、出力電極１３Ａ、１３Ｂ、グランド電極１５Ａ、１５Ｂを形成、接続し、チップ部品として完成させる。

図２は、図１の構成の等価回路である。対向する上下のミアンダ線路１Ａ、１Ｃ間とミアンダ線路１Ｂ、１Ｄ間は、ＬＣ直列共振回路を構成するとともに、直流（ＤＣ）を含む低い周波数信号からは抵抗のみが接続されているように見え、これがπ型アッテネータを構成する。

上述した各ＬＣ直列共振回路は、直列抵抗７Ａ、７Ｂに並列接続されており、共振周波数でのインピーダンスが最小となる。そのため、その共振周波数信号は、直列抵抗７Ａ、７Ｂを迂回してＬＣ直列共振回路を低損失で通過する。すなわち、１ＵＩ信号の周波数が共振周波数となるよう設定すれば、その周波数の信号のみを低損失で通過させるとともに、他の周波数の信号は直列抵抗７Ａ、７Ｂを経由して減衰される。

以上の等価回路上での考察に基き、イコライザＥは、高速のデジタル差動信号を伝送信号として入力電極１１Ａ，１１Ｂに印加して出力電極１３Ａ、１３Ｂから出力させと、対面するミアンダ線路１Ａと１Ｃ間、１Ｂと１Ｄ間の電磁結合により、高い周波数の信号が低損失でその間を通過する。

他方、低い周波数の信号が導線路３Ａ、３Ｂを通過し、導線路３Ａ、３Ｂ内に挿入された直列抵抗７Ａ、７Ｂでそれが減衰され、イコライザとして機能するうえ、終端抵抗５Ａ、５Ｂ、５Ｃ、５Ｄの接地先もグランドや電源ライン等所望の位置へ接続可能である。

このような構成のイコライザＥにおいて、高速のデジタル差動信号を伝送信号として入力電極１１Ａ，１１Ｂに印加し、出力電極１３Ａ、１３Ｂから出力させる構成を考え、電磁界シミュレーションによる周波数特性を図３に示す。

図３において、Ｓｄｄ１１−（１）は差動信号に対する反射特性、Ｓｄｄ２１−（１）は差動信号に対する通過特性、ＧＤ２１−（１）は差動通過信号に対する群遅延特性である。図３によれば、群遅延特性に多少の暴れが見られるが、通過特性は１４ＧＨｚ付近で最小損失となる。

他方、直流（ＤＣ）付近では約６ｄＢの損失で、２５Ｇ〜２８Ｇビット／ｓ向けイコライザとして機能させるための最低限度の特性が得られている。反射特性Ｓｄｄ１１−（１）も１７ＧＨｚまで−１５ｄＢ以下に抑えられており、良好なインピーダンスマッチングが得られている。

そこで、このような特性のイコライザで、波形振幅の等化が可能か否か、回路シミュレーションによって確認を行う。

図４は、伝送損失によって１ＵＩ信号のみ振幅が減衰した２５Ｇビット／ｓ差動信号の正相パルス波形Ｖ（＋）、負相のパルス波形Ｖ（−）および差動アイパターンＶ（Ｅｙｅ）である。これにより、振幅差が発生しているのみならず、立上がり／立下りエッジが広がってジッタが発生している。

このような波形信号を、図３の特性を持つイコライザに通した場合の出力波形は、図５のようになる。全体の振幅は減衰しているが、振幅差がなくなるとともに立上がり／立下りエッジのジッタが解消している。

このように、図１に示した受動イコライザＥは、多少群遅延特性が暴れていても、図３の特性で充分イコライザとして機能することが示される。

このような回路の周波数特性を図２の等価回路に対する回路シミュレーションで求めると、図６のようになる。

図６において、各符号は図３の場合と同じ意味を示し、図３と類似した特性を示している。群遅延特性ＧＤ２１−（２）は、図３よりも小さい値となっているが、これは端子や基板ランド等による伝搬遅延時間のない、正味の群遅延特性であることによる。

なお、図６の特性を導出するに当たり、上述した図２の等価回路中、ＬＣ直列共振回路部は、上下のインダクタの値が等しく、タップを中心から取り出し、キャパシタの値を全て均一としている。

このように、図２の等価回路では、ＬＣ直列共振回路部がバランスのとれた構成である分、共振周波数が分散しなくなり、通過特性Ｓｄｄ２１−（２）および群遅延特性ＧＤ２１−（２）に暴れがない特性が得られていると考えられる。

そこで、実際の構造でも、対向する上下のミアンダ線路を、バランスのとれた構成にすれば、図１の構成よりも更に良好な特性になることが予想される。

図７は本発明に係る受動イコライザＥの別の構成を示す分解斜視図であり、対向する上下のミアンダ線路をバランスさせたものである。

図７において、ミアンダ線路１Ｃ、１Ａ間およびミアンダ線路１Ｄ、１Ｂ間は、入力端子（信号入力位置）１１Ａ、１１Ｂと出力端子（信号出力位置）１３Ａ、１３Ｂ間の中間でミアンダ線路１Ａ、１Ｂを横切る仮想の中間線ｙ−ｙ‘に対し、互いの間で線対称（ミラー反転）とさせたものである。

さらに、ミアンダ線路１Ａ、１Ｃの折り返し周期は、端部の接続引き出し線を除き均一となっており、両者とも折れ曲がりコーナー部の線路が中間線ｙ−ｙ‘上に重なるような折り返し周期となっている。すなわち、両者で折れ曲がり周期が同相で重なるのではなく、逆相で重なるような形状である。

このような構成は、差動線路対を形成しているので、ミアンダ線路１Ａと１Ｂ間、ミアンダ線路１Ｃと１Ｄ間は対称であり、ミアンダ線路１Ｃ、１Ａとの関係、ミアンダ線路１Ｄと１Ｂとの関係は、中間線ｙ−ｙ‘上での線対称の関係、および逆相で重なる折り返し周期が成立する。それ以外の構成は図１と同様である。

なお、このような線対称のパターンどうしの場合、パターン印刷時に１８０度回転することで、ミアンダ線路等の導体形成用の印刷マスクは１つのものを共用でき、マスク費用が節約できる。

図８は、図７に示すイコライザＥの周波数特性である。各符号の意味は図３と同様である。

図８において、Ｓｄｄ１１−（７）は差動信号に対する反射特性、Ｓｄｄ２１−（７）は差動信号に対する通過特性、ＧＤ２１−（７）は差動通過信号に対する群遅延特性である。

これによれば、図３に比べ、特性の暴れが少なくなっていることが示されている。従って、図示は省略するが、アイパターン改善効果も図５と同等以上のものが実現可能である。

ミアンダ線路１Ａ〜１Ｄの形状は、図７と図１とで大きく異なるが、両者で近い特性が得られており、所望の特性を得るためのミアンダ線路１Ａ〜１Ｄの形状は許容範囲が大きいと言える。

従って、本発明に係る受動イコライザＥは、ディスクリートなチップ部品で図１７の回路を構成するよりも特性が安定し易い。

図９は本発明に係る受動イコライザＥの別の構成を示す分解斜視図であり、低い周波数信号を通すための導線路も対向する２層構成としたものである。

図９においては、図７の構成からさらに、誘電体層９Ｂと９Ｃとの間に、新たな誘電体層（第５の誘電体層）９Ｅが挿入されている。

誘電体層９Ｅの片面（図９中上面）には、誘電体層９Ｃ上に構成された導線路３Ａ、３Ｂおよび直列抵抗７Ａ、７Ｂを中間線ｙ−ｙ‘上で線対称とさせたものと同等の、導線路（第２、第４の導線路）３Ｃ、３Ｄおよび直列抵抗（第２、第４の直列抵抗）７Ｃ、７Ｄが形成されている。

しかも、直列抵抗７Ａ、７Ｂは、中間線ｙ−ｙ‘から入力端子１１Ａ、１１Ｂ側に寄った位置で導線路３Ａ、３Ｂに接続され、直列抵抗７Ｃ、７Ｄは、中間線ｙ−ｙ‘から出力端子１３Ａ、１３Ｂ側へ寄った位置で導線路３Ｃ、３Ｄに接続されている。

その結果、直列抵抗７Ａと７Ｃで挟まれた導線路３Ａと３Ｃとの対向区間、および直列抵抗７Ｂと７Ｄで挟まれた導線路３Ｂと３Ｄとの対向区間は、平板キャパシタを構成し、高周波信号がこの平板キャパシタを通ることによって直列抵抗７Ａ〜７Ｄをバイパスする。

これにより、高周波信号の経路がミアンダ線路１Ａ〜１Ｄの経路と平板キャパシタ経路との併用となり、高周波信号の損失を更に軽減することが可能となる。それ以外の構成は図７と同じである。

ここで、導線路３Ｃ、３Ｄおよび直列抵抗７Ｃ、７Ｄは、必ずしも導線路３Ａ、３Ｂおよび直列抵抗７Ａ、７Ｂを線対称にする必要はないが、互いの間で線対称の関係となっていれば、パターンの印刷マスクが共用でき、印刷マスク費用軽減が可能である。

また、直列抵抗７Ａ、７Ｂと直列抵抗７Ｃ、７Ｄは、必ずしも互いに離れた位置関係である必要はないが、例えば中間線ｙ−ｙ‘上で互いに同位置で重なった場合、導線路３Ａ〜３Ｄが高周波のバイパス経路を構成し難くなるので、高周波信号の損失軽減は期待できなくなる。

そのため、導線路３Ａ〜３Ｄの分断区間は、中間線ｙ−ｙ‘から互いに離れた位置に形成される方が好ましい。

それでも、例えば直列抵抗７Ａ、７Ｂと直列抵抗７Ｃ、７Ｄとで、抵抗膜の寸法を変えたり抵抗ペーストの抵抗率を変えることにより、直列抵抗のトータル値を調整し、直流（ＤＣ）を含む低周波信号の減衰を高精度に管理することが可能となる。

図１０は、図９の構成の等価回路である。対向する導線路３Ａ、３Ｃ間および導線路３Ｂ、３Ｄ間で形成されるキャパシタが、等価回路上では直列抵抗７Ａ〜７Ｄに並列に接続される構成となり、高周波信号が直列抵抗７Ａ〜７Ｄをバイパス可能であることが示されている。

図１１は、図９に示すイコライザＥの周波数特性である。ここでは差動通過特性Ｓｄｄ２１についてのみ、図８との特性との比較という形で示している。

図９の構成に対する差動通過特性Ｓｄｄ２１−（９）は、図７の構成に対する差動通過特性Ｓｄｄ２１−（７）に比べ、若干ではあるが、高周波のロスが軽減されている。

図１２は、本発明に係る受動イコライザＥの別の構成を示す分解斜視図であり、低い周波数信号を通すための導線路もミアンダ状にした構成を示している。

図１２において、導線路３Ａ〜３Ｄはミアンダ状であり、しかも、導線路３Ａ、３Ｂと導線路３Ｃ、３Ｄとは、中間線ｙ−ｙ‘に対し互いの間で線対称の関係にある。ただし、ミアンダ線路１Ａ〜１Ｄとは異なり、折り返し周期が同相の状態で対向している。それ以外の構成は図９と同じである。

図１３は、図１２に示すイコライザＥの周波数特性である。図１３において、Ｓｄｄ１１−（１２）は図１２の構成における差動反射特性、Ｓｄｄ２１−（１２）は図１２の構成における差動通過特性、ＧＤ２１−（１２）は図１２の構成における差動群遅延特性である。

さらに、比較のため、図１１では示さなかった、図９の構成における差動反射特性Ｓｄｄ１１−（９）および差動群遅延特性ＧＤ２１−（９）も示されている。

図１２の構成では、差動反射特性Ｓｄｄ１１−（１２）が改善されているとともに、差動群遅延特性ＧＤ２１−（１２）もより暴れが少なくなっていることがわかる。

なお、図示は省略するが、導線路３Ａ、３Ｂと導線路３Ｃ、３Ｄとが、逆相の折れ曲がり周期で対向する場合も、同様な特性が得られる。

以上の説明は、差動線路対を構成しながらも、差動線路間を２分する仮想線（図１中の仮想線ｘ−ｘ‘）を中心に、線対称な回路が独立して配置されている構成であり、差動伝送路を形成する受動イコライザＥであった。

そして、差動線路間を２分する図１中の仮想線ｘ−ｘ‘に対し、どちらか一方を除去あるいは不使用とする、すなわちシングルエンドでの利用も可能な構成であり、その代わりグランド端子が存在するものである。

もっとも、従来の受動イコライザ例である図１７はグランド端子がなく、また、本来、差動伝送線路は共通グランドなしでも信号伝送できるものであるから、そのような共通グランドのない部位には、グランド端子の接続を必要とする部品は実装不可能となって好ましくない。

そこで、そのような問題を回避可能な、グランド端子のない受動イコライザＥの例を示す。

図１４は本発明に係る受動イコライザＥの別の構成を示す分解斜視図であり、差動信号のみを対象にしたグランド端子のない構成のものである。

図１４においては、図１２の構成からグランド端子１５Ａ、１５Ｂ、抵抗接続パッド１９Ａ〜１９Ｄを除去している。

これにより、終端抵抗５Ａ〜５Ｄの接地先がなくなったので、終端抵抗５Ａと５Ｂを抵抗接続パッド１７Ａと１７Ｂとの間に連結させて接続、終端抵抗５Ｃ、５Ｄも抵抗接続パッド１７Ｃと１７Ｄとの間に連結させて接続、すなわち差動ライン間で終端する構造となっている。それ以外の構成は図１２と同じである。

図１５は図１４の等価回路である。図１７の構成が直流（ＤＣ）的には差動Ｔ型アッテネータを構成しているのに対し、図１４の構成は図１５に示すように、終端抵抗を差動線路対間に接続することで、直流的には差動π型アッテネータを構成する。

図１６は、図１４に示すイコライザＥの周波数特性である。図１６において、差動反射特性Ｓｄｄ１１−（１４）、差動通過特性Ｓｄｄ２１−（１４）、差動群遅延特性ＧＤ２１−（１４）のいずれもが、他の構造と同等以上の特性であることが示されている。

以上、本発明の実施例において、受動イコライザＥは、セラミック積層工程にて作成されたものとして説明してきた。しかし、誘電体基板であればセラミック材料である必要はなく、プリント基板等の絶縁性樹脂基板で構成することも可能である。

また、本発明の受動イコライザＥにおいて、導線路３Ａ〜３Ｄを分断する区間（箇所）は１箇所に限らず、１個以上、すなわち少なくとも１箇所形成すればよく、各分断箇所に直列抵抗７Ａ〜７Ｄを直列挿入すればよい。

上述した本発明の実施の形態では、何れか又は全ての終端抵抗５Ａ〜５Ｄおよび直列抵抗７Ａ〜７Ｄの接続部位に接続パッド１７Ａ〜１７Ｄ、１９Ａ〜１９Ｄが設けられているから、それら抵抗を安定して接続することが可能である。

また、本発明の本発明の受動イコライザＥでは、上述したように終端抵抗５Ａ、５Ｂが第１、第３のミアンダ線路１Ａ、１Ｂと同一の形成面に、終端抵抗５Ｃ、５Ｄが第２、第４のミアンダ線路１Ｃ、１Ｄと同一の形成面に、直列抵抗７Ａ、７Ｂが第１、第３の導線路３Ａ、３Ｂと同一の形成面に、直列抵抗７Ｃ、７Ｄが第２、第４の導線路と同一の形成面に形成される構成に限定されない。

終端抵抗５Ａ〜５Ｄや直列抵抗７Ａ〜７Ｄを第１〜第４のミアンダ線路１Ａ〜、１Ｄや導線路３Ａ〜３Ｄとは別の誘電体層等の形成面に形成し、互いにビアで接続する構成も可能である。

これにより、終端抵抗５Ａ〜５Ｄや直列抵抗７Ａ〜７Ｄをチップ抵抗で構成し、ビアを介して基板表面に実装する事で、必要に応じて特性を実測しながら最適な抵抗値のものへ交換する事も可能となる。

ところで、本発明の受動イコライザＥは、シングルエンド伝送路においても実施可能である。

このシングルエンド伝送路構成が本発明の受動イコライザＥの基本構成が考えることが可能であり、差動伝送路を形成する受動イコライザＥは、それらシングルエンド伝送路を２個配置したものと考えることが可能である。

すなわち、誘電体層（第１の誘電体層）９Ａと、誘電体層（第１の誘電体層）９Ａに形成され、一端が信号入力位置となり、他端が終端抵抗（第１の終端抵抗）５Ａに接続されたミアンダ線路（第１のミアンダ線路）１Ａと、誘電体層９Ａを介してミアンダ線路１Ａと対面する側にミアンダ線路１Ａに沿うとともにこれと対面するよう形成され、この一端がミアンダ線路１Ａの他端側に位置する信号出力位置となり、他端が誘電体層９Ａを介して前記ミアンダ線路１Ａと対面する側に形成された終端抵抗（第２の終端抵抗）５Ｃに接続されたミアンダ線路（第２のミアンダ線路）１Ｃと、第２のミアンダ線路１Ｃの形成面と間隔を置いて対面する形成面に形成され、一端が信号入力位置となるとともに他端が信号出力位置となり、少なくとも１箇所が途中で分断された導線路（第１の導線路）３Ａと、この導線路３Ａの分断区間を結ぶように直列接続された直列抵抗（第１の直列抵抗）７Ａと具備する構成である。必ずしも、上述した誘電体層９Ｂは必須ではない。

このようなそれらシングルエンド伝送路であっても、上述した図１、図７、図９、図１２、図１４の構成と同様の構成で実施可能であり、それらから得られる効果と同様の効果を得ることが可能である。

さらに、上述した本発明の実施例では、入出力端子、グランド端子の付いたチップ状の単体部品形状で説明してきた。

しかし、単体部品だけでなく、入出力端子やグランド端子を除去した受動イコライザＥの内部構成部のみを回路基板内に組み込んだり、あるいはチップ状の部品であっても、他の機能を有する回路、例えば遅延線やコモンモードフィルタにイコライザＥの内部構成部を集積して一つのチップ部品とすることも可能である。

また、セラミック積層工程に限らず、薄膜工程で作成しても良く、その場合は半導体内に集積することも可能である。

１Ａ ミアンダ線路（第１のミアンダ線路）
１Ｂ ミアンダ線路（第３のミアンダ線路）
１Ｃ ミアンダ線路（第２のミアンダ線路）
１Ｄ ミアンダ線路（第４のミアンダ線路）
３Ａ 導線路（第１の導線路）
３Ｂ 導線路（第３の導線路）
３Ｃ 導線路（第２の導線路）
３Ｄ 導線路（第４の導線路）
５Ａ 終端抵抗（第１の終端抵抗）
５Ｂ 終端抵抗（第３の終端抵抗）
５Ｃ 終端抵抗（第２の終端抵抗）
５Ｄ 終端抵抗（第４の終端抵抗）
７Ａ 直列抵抗（第１の直列抵抗）
７Ｂ 直列抵抗（第３の直列抵抗）
７Ｃ 直列抵抗（第２の直列抵抗）
７Ｄ 直列抵抗（第４の直列抵抗）
９Ａ 誘電体層（第１の誘電体層）
９Ｂ 誘電体層（第３の誘電体層）
９Ｃ 誘電体層（第２の誘電体層）
９Ｄ 誘電体層（第４の誘電体層）
９Ｅ 誘電体層（第５の誘電体層）
１１Ａ、１１Ｂ 入力端子
１３Ａ、１３Ｂ 出力端子
１５Ａ、１５Ｂ グランド端子
１７Ａ、１７Ｂ、１７Ｃ、１７Ｄ，１９Ａ、１９Ｂ、１９Ｃ、１９Ｄ 抵抗接続パッド
Ｅ 受動イコライザ

Claims (14)

1. 誘電体層の片面に形成され、一端が信号入力位置となり、他端が第１の終端抵抗に接続された第１のミアンダ線路と、
   前記誘電体層を介して前記第１のミアンダ線路と対面する側に前記第１のミアンダ線路に沿うとともにこれと対面するよう形成された第２のミアンダ線路であって、その一端が前記第１のミアンダ線路の他端側に位置して信号出力位置となり、他端が第２の終端抵抗に接続された第２のミアンダ線路と、
   この第２のミアンダ線路の形成面と間隔を置いて対面する面に形成され、一端が前記信号入力位置となるとともに他端が前記信号出力位置となり、少なくとも１箇所が途中で分断された第１の導線路と、
   この第１の導線路の分断区間を結ぶように直列接続された第１の直列抵抗と、
   を具備することを特徴とする受動イコライザ。
   
2. 前記第１および第２のミアンダ線路は、これらの前記信号入力位置と前記信号出力位置との間の中間を横切る仮想の中間線に一部の折れ曲がり線路が重なるような折り返し周期を有し、前記中間線に対し互いの間で線対称となるよう同一形状で形成された請求項１記載の受動イコライザ。
   
3. 前記第１の導線路はミアンダ線路である請求項１又は２記載の受動イコライザ。
   
4. 前記第１の導線路の形成面と間隔を置いて対面する形成面に前記第１の導線路に沿ってこれに対面するよう形成され、一端が前記信号入力位置となるとともに他端が前記信号出力位置となり、少なくとも１箇所が途中で分断された第２の導線路と、
   この第２の導線路の分断区間を結ぶように直列接続された第２の直列抵抗と、
   を具備する請求項１〜３いずれか１記載の受動イコライザ。
   
5. 前記第１および第２の導線路の分断区間は、前記中間線から互いに離れた位置に形成された請求項４記載の受動イコライザ。
   
6. 前記第２の導線路はミアンダ線路である請求項４又は５記載の受動イコライザ。
   
7. 前記第１および第２の導線路は、前記中間線に対し互いの間で線対称となるよう同一形状で形成された請求項４又は５記載の受動イコライザ。
   
8. 前記請求項１において、
   前記誘電体層にあって前記第１のミアンダ線路の形成面にて、前記第１のミアンダ線路に対して差動伝送路対として線対称な形状で形成され、一端が前記信号入力位置とは差動逆極性となる逆相信号入力位置となり、他端が前記第１の終端抵抗と同じ形成面に形成された第３の終端抵抗の一端に接続された第３のミアンダ線路と、
   前記第２のミアンダ線路の形成面にて、前記第２のミアンダ線路に対して差動伝送路対として線対称な形状で形成され、前記第３のミアンダ線路の他端側に位置する一端が前記逆相信号出力位置となり、他端が前記第２の終端抵抗と同じ形成面に形成された第４の終端抵抗の一端に接続された第４のミアンダ線路と、
   前記第１の導線路と同じ形成面にて、前記第１の導線路に対して差動線路対として線対称な形状で形成され、一端が前記逆相信号入力位置となるとともに他端が前記逆相信号出力位置となり、少なくとも１箇所が途中で分断された第３の導線路と、
   この第３の導線路の分断区間を結ぶように直列接続された第３の直列抵抗と、
   を有する受動イコライザ。
   
9. 前記第１および第２のミアンダ線路は、これらの前記信号入力位置と前記信号出力位置との間の中間を横切る仮想の中間線上に一部の折れ曲がり線路が重なるような折り返し周期を有し、前記中間線に対し互いの間で線対称となるよう同一形状で形成された請求項８記載の受動イコライザ。
   
10. 前記第１および第３の導線路はミアンダ線路である請求項８又は９記載の受動イコライザ。
    
11. 前記第１の導線路に沿うとともにこれの形成面と間隔を置いて対面するよう形成され、一端が前記信号入力位置となるとともに他端が前記信号出力位置となり、少なくとも１箇所が途中で分断された前記第２の導線路と、
    この第２の導線路の分断区間を結ぶように直列接続された前記第２の直列抵抗と、
    前記第２の導線路と同じ形成面にて、前記第２の導線路に対して差動線路対としての線対称な形状で形成され、一端が前記逆相信号入力位置となるとともに他端が前記逆相信号出力位置となり、少なくとも１箇所が途中で分断された第４の導線路と、
    この第４の導線路の分断区間を結ぶように直列接続された第４の直列抵抗と
    を有する請求項８〜１０いずれか１記載の受動イコライザ。
    
12. 前記第１〜第４の導線路の分断区間は、前記中間線から互いに離れた位置に形成された請求項１１記載の受動イコライザ。
    
13. 前記第２および第４の導線路はミアンダ線路である請求項１１又は１２記載の受動イコライザ。
    
14. 前記第１および第２の導線路は、前記中間線に対し互いの間で線対称となるよう同一形状で形成された請求項１１又は１２記載の受動イコライザ。

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